KR20210103255A - 3차원 비휘발성 메모리 소자 및 그 제조방법 - Google Patents

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KR20210103255A
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Abstract

본 발명의 기술적 사상은 신뢰성이 향상된 3차원 비휘발성 메모리 소자 및 그 제조방법을 제공한다. 그 3차원 비휘발성 메모리 소자는 블록 단위의 셀들이 배치된 셀 영역, 및 상기 셀 영역의 제1 방향의 측면에 배치되고 상기 제1 방향을 따라 계단 구조의 확장 영역이 정의된 기판; 상기 기판 상에 상기 기판의 상면에 수직 방향으로 연장하는 수직 구조체; 상기 기판 상에 상기 수직 구조체의 측벽을 따라서 교대로 적층된 전극층 및 층간 절연층을 구비한 적층 구조체; 및 상기 기판 상에 상기 제1 방향으로 연장하고 상기 제1 방향에 수직하는 제2 방향으로 상기 전극층을 서로 분리하는 분리 절연층들;을 포함하고, 상기 셀 영역은 정상 셀들이 배치된 메인 셀 영역과 상기 셀 영역의 외곽 부분의 에지 셀 영역을 포함하며, 상기 분리 절연층들은 상기 메인 셀 영역의 메인 분리 절연층과 상기 에지 셀 영역의 에지 분리 절연층을 포함하며, 복수의 상기 에지 분리 절연층들 중 적어도 2개는 서로 다른 깊이를 갖는다.

Description

3차원 비휘발성 메모리 소자 및 그 제조방법{3-dimensional non-volatile memory device and method for fabricating the same}
본 발명은 비휘발성 메모리 소자 및 그 제조방법에 관한 것으로서, 특히, 집적도 증가를 위해 수직 채널 구조를 갖는 비휘발성 메모리 소자 및 그 제조방법에 관한 것이다.
최근 들어 비휘발성 메모리 소자를 사용하는 장치들이 증가하고 있다. 예를 들면 MP3 플레이어, 디지털 카메라, 휴대 전화, 캠코더, 플래시 카드 및 SSD(Solid State Disk) 등은 저장 장치로 비휘발성 메모리를 사용하고 있다. 비휘발성 메모리들 중에서도 플래시 메모리는 전기적으로 셀의 데이터를 일괄적으로 소거하는 기능을 가지기 때문에, 하드디스크를 대신하여 저장장치로 널리 사용되고 있다. 최근 저장 용량 증가의 추세에 따라, 플래시 메모리의 저장 공간을 효율적으로 사용하기 위한 방법이 요구되고 있다. 그에 따라, 평면 트랜지스터 구조 대신 수직 트랜지스터 구조를 가지는 비휘발성 메모리 소자, 즉, 3차원 비휘발성 메모리 소자가 제안되고 있다.
본 발명의 기술적 사상이 해결하고자 하는 과제는 신뢰성이 향상된 3차원 비휘발성 메모리 소자 및 그 제조방법을 제공하는 데에 있다.
상기 과제를 해결하기 위하여, 본 발명의 기술적 사상은 블록 단위의 셀들이 배치된 셀 영역(cell area), 및 상기 셀 영역의 제1 방향의 측면에 배치되고 상기 제1 방향을 따라 계단 구조의 확장 영역(extension area)이 정의된 상부 기판; 상기 상부 기판 상에 상기 상부 기판의 상면에 수직 방향으로 연장하는 수직 구조체; 상기 상부 기판 상에 상기 수직 구조체의 측벽을 따라서 교대로 적층된 전극층 및 층간 절연층을 구비한 적층 구조체; 상기 상부 기판 상에 상기 제1 방향으로 연장하고 상기 제1 방향에 수직하는 제2 방향으로 상기 전극층을 서로 분리하는 분리 절연층들; 및 상기 셀 영역 또는 확장 영역에 인접하고, 상기 상부 기판을 관통하는 관통-비아(Through-Via)가 형성된 관통-비아 배선 영역;을 포함하고, 상기 셀 영역은 정상(normal) 셀들이 배치된 메인 셀 영역과 상기 셀 영역의 외곽 부분의 에지 셀 영역을 포함하며, 상기 분리 절연층은 상기 메인 셀 영역의 메인 분리 절연층과 상기 에지 셀 영역의 에지 분리 절연층을 포함하며, 상기 메인 분리 절연층의 하면은 상기 상부 기판의 상면보다 높고, 상기 에지 분리 절연층의 하면과는 다른 깊이를 갖는, 3차원 비휘발성 메모리 소자를 제공한다.
또한, 본 발명의 기술적 사상은, 상기 과제를 해결하기 위하여, 블록 단위의 셀들이 배치된 셀 영역, 및 상기 셀 영역의 제1 방향의 측면에 배치되고 상기 제1 방향을 따라 계단 구조의 확장 영역이 정의된 기판; 상기 기판 상에 상기 기판의 상면에 수직 방향으로 연장하는 수직 구조체; 상기 기판 상에 상기 수직 구조체의 측벽을 따라서 교대로 적층된 전극층 및 층간 절연층을 구비한 적층 구조체; 및 상기 기판 상에 상기 제1 방향으로 연장하고 상기 제1 방향에 수직하는 제2 방향으로 상기 전극층을 서로 분리하는 분리 절연층들;을 포함하고, 상기 셀 영역은 정상 셀들이 배치된 메인 셀 영역과 상기 셀 영역의 외곽 부분의 에지 셀 영역을 포함하며, 상기 분리 절연층들은 상기 메인 셀 영역의 메인 분리 절연층과 상기 에지 셀 영역의 에지 분리 절연층을 포함하며, 복수의 상기 에지 분리 절연층들 중 적어도 2개는 서로 다른 깊이를 갖는, 3차원 비휘발성 메모리 소자를 제공한다.
더 나아가, 본 발명의 기술적 사상은, 셀 어레이 영역, 및 확장 영역이 정의된 기판 상에 적어도 하나의 절연층 및 지지층을 형성하는 단계; 상기 지지층 상에 층간 절연층과 희생층을 교대로 적층하여 몰드 구조체를 형성하는 단계; 상기 기판 상에 상기 수평 절연층, 지지층, 및 몰드 구조체를 관통하여 상기 기판의 상면에 수직 방향으로 연장하는 수직 구조체를 형성하는 단계; 상기 기판 상에 상기 제1 방향으로 연장하고, 상기 제1 방향에 수직하는 제2 방향으로 상기 셀 어레이 영역과 확장 영역을 분리하는 분리 트렌치를 형성하는 단계; 상기 분리 트렌치의 하면과 측벽을 덮는 스페이서를 형성하는 단계; 상기 스페이서의 하면을 제거하여 상기 적어도 하나의 절연층을 노출시키는 단계; 상기 적어도 하나의 절연층을 제1 도전층으로 대체하여 상기 수직 구조체의 채널층에 콘택하는 제1 수평층을 형성하는 단계; 상기 분리 트렌치 내의 상기 스페이서를 제거하여 상기 분리 트렌치의 측벽으로 상기 층간 절연층과 희생층을 노출시키는 단계; 상기 희생층을 제2 도전층으로 대체하여, 상기 수직 구조체의 측벽을 따라서 교대로 적층된 전극층 및 층간 절연층을 구비한 적층 구조체를 형성하는 단계; 및 상기 분리 트렌치 내에 매립 절연층을 채워 분리 절연층을 형성하는 단계;를 포함하고, 상기 셀 영역은 정상 셀들이 배치된 메인 셀 영역과 상기 셀 영역의 외곽 부분의 에지 셀 영역을 포함하며, 복수의 상기 분리 트렌치들은 상기 메인 셀 영역의 메인 분리 트렌치와 상기 에지 셀 영역의 메인 분리 트렌치를 포함하며, 상기 메인 분리 트렌치는 상기 적어도 하나의 절연층이 노출되도록 형성되고, 복수의 상기 에지 분리 트렌치들 중 일부는 상기 기판이 노출되도록 형성된, 3차원 비휘발성 메모리 소자 제조방법을 제공한다.
본 발명의 기술적 사상에 의한 3차원 비휘발성 메모리 소자 및 그 제조방법은, 영역별로 분리 트렌치의 깊이가 다르게 조절됨으로써, 낫-오픈(Not Open: NOP)에 의한 몰드 들뜸(mold lifting) 등의 불량이 방지되어, 신뢰성이 향상된 3차원 비휘발성 메모리 소자를 구현할 수 있도록 한다.
도 1은 본 발명의 일 실시예에 따른 3차원 비휘발성 메모리 소자의 메모리 셀의 등가 회로도이다.
도 2는 본 발명의 일 실시예에 따른 3차원 비휘발성 메모리 소자에 대한 평면도이다.
도 3a는 도 2의 3차원 비휘발성 메모리 소자의 셀 영역의 일부를 확대하여 보여주는 평면도이다.
도 3b는 도 3a의 I-I' 부분을 절단하여 분리 트렌치의 구조를 보여주는 단면도이다.
도 4는 도 3a의 셀 영역에 대응하는 3차원 비휘발성 메모리 소자에 대한 단면도이다.
도 5a 및 도 5b는 도 4의 3차원 비휘발성 메모리 소자에서 A 부분과 B 부분을 확대하여 보여주는 확대 단면도들이다.
도 6a는 도 2의 3차원 비휘발성 메모리 소자의 셀 영역의 일부를 확대하여 보여주는 평면도이다.
도 6b는 도 3a의 Ⅱ-Ⅱ' 부분을 절단하여 분리 트렌치의 구조를 보여주는 단면도이다.
도 7a 및 도 7b는 도 6a의 셀 영역에 대응하는 3차원 비휘발성 메모리 소자에 대한 단면도들이다.
도 8은 도 2의 3차원 비휘발성 메모리 소자의 셀 영역의 일부를 확대하여 보여주는 평면도이다.
도 9a는 도 8의 C 부분을 확대하여 보여주는 확대 평면도이다.
도 9b는 도 9a의 Ⅲ-Ⅲ' 부분을 절단하여 보여주는 3차원 비휘발성 메모리 소자에 대한 단면도이다.
도 9c는 도 9a의 Ⅳ-Ⅳ' 부분을 절단하여 하부 부분의 일부를 보여주는 단면도이다.
도 9d는 도 9a의 확장 영역의 층별 분리 트렌치의 구조를 보여주는 단면도이다.
도 10 본 발명의 일 실시예에 따른 3차원 비휘발성 메모리 소자에 대한 단면도이다.
도 11a 내지 도 16b는 본 발명의 일 실시예에 따른 3차원 비휘발성 메모리 소자의 제조방법의 과정을 보여주는 단면도들이다.
이하에서는 첨부된 도면을 참조하여 본 발명의 실시예들을 상세히 설명한다. 도면 상의 동일한 구성요소에 대해서는 동일한 참조부호를 사용하고, 이들에 대한 중복된 설명은 생략한다.
도 1은 본 발명의 일 실시예에 따른 3차원 비휘발성 메모리 소자의 메모리 셀의 등가 회로도이다.
도 1을 참조하면, 본 실시예에 따른 3차원 비휘발성 메모리 소자(10)는, 공통 소스 라인(CSL), 복수 개의 비트 라인들(BL0 ~ BLm), 및 복수 개의 셀 스트링들(CSTR)을 포함할 수 있다. 비트 라인들(BL0 ~ BLm)은 2차원적으로 배열되고, 비트 라인들(BL0 ~ BLm) 각각에 복수 개의 셀 스트링들(CSTR)이 병렬로 연결될 수 있다. 복수 개의 셀 스트링들(CSTR)은 공통 소스 라인(CSL)에 공통으로 연결될 수 있다.
셀 스트링들(CSTR) 각각은 스트링 선택 트랜지스터들(SSt1, SSt2), 메모리 셀 트랜지스터들(MCT), 접지 선택 트랜지스터(GST)를 포함할 수 있다. 메모리 셀 트랜지스터들(MCT) 각각은 데이터 저장 요소(data storage element)를 포함할 수 있다. 구체적으로, 제1 및 제2 스트링 선택 트랜지스터들(SSt1, SSt2)은 서로 직렬 연결되고, 제2 스트링 선택 트랜지스터(SSt2)는 해당 비트 라인에 연결되고, 접지 선택 트랜지스터(GST)는 공통 소스 라인(CSL)에 연결될 수 있다. 또한, 메모리 셀 트랜지스터들(MCT)은 제1 스트링 선택 트랜지스터(SSt1)와 접지 선택 트랜지스터(GST) 사이에 직렬로 연결될 수 있다. 한편, 실시예에 따라, 셀 스트링들(CSTR) 각각에 하나의 스트링 선택 트랜지스터가 배치될 수 있다.
도 1에 도시된 바와 같이, 셀 스트링들(CSTR) 각각은 제1 스트링 선택 트랜지스터(SSt1)와 메모리 셀 트랜지스터(MCT) 사이에 연결된 제1 더미 셀 트랜지스터(DMC1)와, 접지 선택 트랜지스터(GST)와 메모리 셀 트랜지스터(MCT) 사이에 연결된 제2 더미 셀 트랜지스터(DMC2)를 포함할 수 있다. 그러나 실시예에 따라, 제1 및 제2 더미 셀 트랜지스터(DMC1, DMC2) 중 적어도 하나는 생략될 수 있다.
하나의 셀 스트링(CSTR)은 공통 소스 라인들(CSL)로부터의 거리가 서로 다른 복수 개의 메모리 셀 트랜지스터들(MCT)을 포함하므로, 공통 소스 라인들(CSL)과 비트 라인들(BL0 ~ BLm) 사이에 다층의 워드 라인들(WL0 ~ WLn)이 배치될 수 있다. 또한, 공통 소스 라인들(CSL)로부터 실질적으로 동일한 거리에 배치되는, 메모리 셀 트랜지스터들(MCT)의 게이트 전극들은 워드 라인들(WL0 ~ WLn) 중의 하나에 공통으로 연결되어 등전위 상태에 있을 수 있다.
본 실시예의 3차원 비휘발성 메모리 소자(10)는, 영역별로 분리 트렌치의 깊이가 다르게 조절됨으로써, 낫-오픈(Not Open: NOP)에 의한 몰드 들뜸(mold lifting) 등의 불량이 방지되어, 신뢰성이 향상된 3차원 비휘발성 메모리 소자를 구현할 수 있도록 한다. 예컨대, 정상 셀들(normal cells)이 배치된 메인 셀 영역에서, 분리 트렌치는 기판(도 3b의 101 참조) 상부의 지지층(도 3b의 105 참조) 또는 적어도 하나의 절연층(도 3b의 103-2 참조)이 노출되도록 형성될 수 있다. 또한, 관통-비아(Through-Via, 도 10의 THV 참조)가 배치되는 관통-비아 배선 영역(도 3a의 THV-A 참조)에 인접하는 셀 에지 영역(도 3a의 EAe1 참조)에서, 분리 트렌치는 기판(101)이 노출되도록 형성될 수 있다. 이와 같이, 영역별로 분리 트렌치가 다른 깊이로 형성됨으로써, 차후의 공정, 예컨대, 적어도 하나의 절연층(103-2)을 수평층으로 대체하는 공정에서, 적어도 하나의 절연층(103-2) 대신 몰드 구조체(ST1) 하부의 희생층이 제거되어 발생하는 몰드 들뜸과 같은 불량이 방지되어, 신뢰성이 있는 3차원 비휘발성 메모리 소자를 구현할 수 있도록 한다.
도 2는 본 발명의 일 실시예에 따른 3차원 비휘발성 메모리 소자에 대한 평면도로서, 1개의 칩에 대한 평면적인 구조를 개략적으로 보여주고 있다.
도 2를 참조하면, 본 실시예의 3차원 비휘발성 메모리 소자(100, 이하, 간단히 '메모리 소자'라 한다)는 셀들이 어레이 구조로 배치된 셀 영역(Cell Area: CA)과, 셀 영역(CA)의 제1 방향(x 방향) 양쪽에 배치된 확장 영역(Extension Area: EA)을 포함할 수 있다.
셀 영역(CA)에는 제2 방향(y 방향)을 따라 블록 단위로 셀들이 배치될 수 있다. 또한, 블록 내에는 제1 방향(x 방향)으로 연장하면서 제2 방향(y 방향)을 따라, 전극층을 서로 분리하는 분리 절연층(도 3a의 DAm, DAe 등 참조)이 적어도 하나 배치될 수 있다. 예컨대, 본 실시예의 메모리 소자(100)에서는 하나의 블록 내에 3개 정도의 분리 절연층이 배치될 수 있다. 물론, 블록 내의 분리 절연층의 개수가 그에 한정되는 것은 아니다.
한편, 셀 영역(CA) 내에, 예컨대, 제2 방향(y 방향)을 따라 블록들 사이에 관통-비아(THV)가 형성된 관통-비아 배선 영역(도 3a의 THV-A 참조)이 배치될 수 있다. 관통-비아 배선 영역(THV-A)에 인접하는 셀 영역(CA)의 일부분은 제1 에지 셀 영역(도 3a의 CAe1 참조)에 해당할 수 있다.
확장 영역(EA)은 셀 영역(CA)에서 제1 방향(x 방향)으로 연장하여 형성되며, 셀 영역(CA)에서 제1 방향(x 방향)으로 멀어질수록 높이가 낮아지는 계단 구조를 가질 수 있다. 보통 셀 영역(CA)의 하나의 블록에 대응하여 제1 방향(x 방향) 양쪽에 확장 영역(EA)이 배치되나, 어느 한쪽의 확장 영역(EA)만이 전극층의 전극 패드로서 이용될 수 있다. 또한, 제2 방향(y 방향)을 따라, 확장 영역들(EA) 사이에도 관통-비아 배선 영역(THV-A)이 배치될 수 있다.
한편, 제2 방향(y 방향)으로 칩의 양쪽 최외곽 부분에 계단 구조가 형성될 수 있다. 셀 영역(CA)을 직사각형의 매트(mat)라고 할 때, 칩의 제2 방향(y 방향)의 양쪽 최외곽 영역을 매트 외부 영역(MOA) 또는 계단 구조 영역(STA)이라 한다. 매트 외부 영역(MOA)의 계단 구조는 확장 영역(EA)을 형성할 때 함께 형성되나, 전기적으로는 기능을 하지 않을 수 있다. 한편, 매트 외부 영역(MOA)에 인접하는 셀 영역(CA)의 일부분을 매트 에지 영역(MEA)이라 하는데, 차후 제2 에지 셀 영역(도 6a CAe2 참조)에 해당할 수 있다.
참고로, 셀 영역(CA)은 크게 메인 셀 영역(CAm)과 에지 셀 영역(CAe)을 포함할 수 있다. 메인 셀 영역(CAm)은 메모리 기능을 정상적으로 수행하는 정상 셀들이 배치되는 셀 영역(CA)으로, 보통 셀 영역(CA)의 중심 부분에 위치할 수 있다. 에지 셀 영역(CAe)은 더미(dummy) 셀들이 배치된 영역 또는 정상 셀들이 없는 영역으로, 셀 영역(CA)의 외곽 부분에 위치할 수 있다. 예컨대, 에지 셀 영역(CAe)은 관통-비아 배선 영역(THV-A)에 인접하는 제1 에지 셀 영역(CAe1)과 매트 외부 영역(MOA)에 인접하는 제2 에지 셀 영역(CAe2)을 포함할 수 있다. 제2 에지 셀 영역(CAe2)은 매트 에지 영역(MEA)으로 언급될 수 있다. 덧붙여, 제1 에지 셀 영역(CAe1)은 관통-비아 배선 영역(THV-A)에 인접하는 영역뿐만이 아니라 채널 패턴들이 미형성되거나 또는 채널 패턴들의 밀도가 낮은 부분에 해당하는 셀 영역(CA)의 부분을 포함할 수 있다. 제1 에지 셀 영역(CAe1)은, 예컨대, 타일-컷(tile-cut) 영역으로 언급될 수 있다.
도 3a는 도 2의 3차원 비휘발성 메모리 소자의 셀 영역의 일부를 확대하여 보여주는 평면도이고, 도 3b는 도 3a의 I-I' 부분을 절단하여 분리 트렌치의 구조를 보여주는 단면도이다. 도 3b에서, 관통-비아 배선 영역(THV-A)의 경우, 아직 관통-비아(THV)가 형성되지 않고 몰드 구조체 상태가 유지될 수 있다.
도 3a 및 도 3b를 참조하면, 셀 영역(CA)은 메인 셀 영역(CAm)과 제1 에지 셀 영역(CAe1)을 포함할 수 있다. 제1 에지 셀 영역(CAe1)은 관통-비아(THV)가 배치된 관통-비아 배선 영역(THV-A)에 인접할 수 있다. 메인 셀 영역(CAm)은 제2 방향(y 방향)으로 관통-비아 배선 영역(THV-A)으로부터 멀리 배치될 수 있다. 또한, 메인 셀 영역(CAm)에는 제1 방향(x 방향)으로 연장하는 메인 분리 절연층(DAm)이 배치되고, 제1 에지 셀 영역(CAe1)에는 제1 방향(x 방향)으로 연장하는 제1 에지 분리 절연층(DAe1)이 배치될 수 있다.
한편, 제1 에지 셀 영역(CAe1) 내에 3개의 제1 에지 분리 절연층(DAe1)이 배치되고 있지만, 제1 에지 분리 절연층(DAe1)의 개수가 3개의 한정되는 것은 아니다. 예컨대, 제1 에지 셀 영역(CAe1) 내에 2개 이하의 제1 에지 분리 절연층(DAe1)이나, 또는 4개 이상의 제1 에지 분리 절연층(DAe1)이 배치될 수 있다. 도 3a에서, 관통-비아 배선 영역(THV-A), 메인 셀 영역(CAm), 및 제1 에지 셀 영역(CAe1)이 분리 절연층(DAm, DAe1)에서 이격된 위치에서 서로 구별되고 있지만, 영역들의 구별이 그에 한정되는 것은 아니다. 예컨대, 관통-비아 배선 영역(THV-A), 메인 셀 영역(CAm), 및 제1 에지 셀 영역(CAe1)은 특정 분리 절연층(DAm, DAe1)을 기준으로 서로 구별될 수도 있다.
본 실시예의 메모리 소자(100)에서, 도 3b에 도시된 바와 같이, 메인 분리 절연층(DAm)용 트렌치의 구조와 제1 에지 분리 절연층(DAe1)용 트렌치의 구조가 서로 다를 수 있다. 예컨대, 도 3b에서 관통-비아 배선 영역(THV-A)으로부터, 1번째부터 3번째 트렌치(Te)는 제1 에지 분리 절연층(DAe1)용 트렌치이고, 4번째 트렌치(Tm)는 메인 분리 절연층(DAm)용 트렌치라고 할 때, 1번째 트렌치(Te)의 깊이는 4번째 트렌치(Tm)의 깊이보다 깊게 형성될 수 있다. 구체적으로, 4번째 트렌치(Tm)의 경우, 몰드 구조체(ST1)를 관통하여 트렌치(Tm)의 바닥면이 지지층(105)의 상면 상에 리세스 된 형태로 형성될 수 있다. 그에 반면, 1번째 트렌치(Te)의 경우, 몰드 구조체(ST1), 지지층(105), 및 적어도 하나의 절연층(103-2)을 관통하여 트렌치(Te)의 바닥면이 기판(101)의 상면 상에 리세스 된 형태로 형성될 수 있다. 몰드 구조체(ST1)는 희생층(도 11a의 SL 참조)과 층간 절연층(도 11a의 ILD 참조)이 교대로 적층된 구조를 가질 수 있다.
도 3b에서, 4번째 트렌치(Tm)는 지지층(105)의 상면 부분까지 연장하는 형태로 형성되고 있지만, 실시예에 따라, 4번째 트렌치(Tm)는 지지층(105) 전체를 관통하여 적어도 하나의 절연층(103-2)의 상면 부분까지 연장하는 형태로 형성될 수도 있다. 또한, 제1 에지 분리 절연층(DAe1)용 트렌치인 2번째 및 3번째 트렌치(Te)의 경우, 메인 분리 절연층(DAm)용 트렌치인 4번째 트렌치(Tm)와 유사한 깊이로 형성될 수 있다. 그러나 실시예에 따라, 2번째 및 3번째 트렌치(Te)는 1번째 트렌치(Te)와 실질적으로 동일한 깊이로 형성되거나, 4번째 트렌치(Tm)와 1번째 트렌치(Te) 사이의 깊이로 형성될 수 있다.
한편, 제1 에지 셀 영역(CAe1)에서 트렌치를 깊게 형성하는 방법은 다양한 방법을 통해 구현될 수 있다. 예컨대, 제1 에지 셀 영역(CAe1)에서 트렌치 식각을 위한 마스크의 CD를 크게 함으로써, 식각 공정에서 제1 에지 셀 영역(CAe1)의 트렌치를 깊게 형성할 수 있다. 또한, 제1 에지 셀 영역(CAe1)에 채널 패턴들을 형성하지 않거나 채널 패턴들의 밀도를 작게 함으로써, 식각 공정에서 제1 에지 셀 영역(CAe1)의 트렌치를 깊게 형성할 수 있다. 물론, 트렌치를 깊게 형성하는 방법이 전술한 방법에 한정되는 것은 아니다.
참고로, 관통-비아 배선 영역(THV-A)에 인접하는 제1 에지 셀 영역(ACe1)에는 수직 구조체(도 4의 VCS 참조)가 형성되지 않거나 작은 밀도를 가지고 형성될 수 있다. 그에 따라, 제1 에지 셀 영역(CAe1)의 경우, 몰드 스트레스 및/또는 식각 로딩(etch loading) 등의 영향을 받아 메인 셀 영역(CAm)에 비해 트렌치가 깊게 형성될 수 있다. 다시, 말해서 동일한 CD의 마스크를 이용하여 식각 공정을 진행하는 경우에, 메인 셀 영역(CAm)보다 제1 에지 셀 영역(ACe1)에서 트렌치가 깊게 형성될 수 있다.
한편, 실시예에 따라, 에지 셀 영역(CAe)에서의 트렌치를 메인 셀 영역(CAm)에서의 트렌치와 실질적으로 동일한 깊이로 형성할 수도 있다. 더 나아가, 실시예에 따라, 에지 셀 영역(CAe)에서의 트렌치를 메인 셀 영역(CAm)에서의 트렌치보다 얇은 깊이로 형성할 수도 있다. 트렌치를 얇은 깊이로 형성하는 내용과 관련하여, 도 6a 내지 도 7의 설명 부분에서 좀더 상세히 설명한다.
도 4는 도 3a의 셀 영역에 대응하는 3차원 비휘발성 메모리 소자에 대한 단면도로서, 왼쪽 부분은 메인 셀 영역에 해당하고, 오른쪽 부분은 제1 에지 셀 영역에 해당한다. 도 5a 및 도 5b는 도 4의 3차원 비휘발성 메모리 소자에서 A 부분과 B 부분을 확대하여 보여주는 확대 단면도들이다.
도 4 및 도 5a를 참조하면, 본 실시예의 메모리 소자(100)는, 메인 셀 영역(CAm)에서, 기판(101) 상에 배치된 수직 구조체(VCS) 및 적층 구조체(ST)를 포함할 수 있다. 기판(101)은 제1 방향(x 방향) 및 제2 방향(y 방향)으로 연장되는 상면(FS)을 가질 수 있다. 기판(101)은 반도체 물질, 예컨대 IV족 반도체, III-V족 화합물 반도체 또는 II-VI족 산화물 반도체를 포함할 수 있다. 본 실시예의 메모리 소자(100)에서, 기판(101)은, 예컨대, 폴리실리콘으로 형성될 수 있다. 그러나 기판(101)의 재질이 그에 한정되는 것은 아니다. 예컨대, 기판(101)은 단결정 실리콘 웨이퍼를 기반으로 형성될 수도 있다.
기판(101) 상에는 기판(101)의 상면(FS)에 대해 수평하게 연장하는 제1 수평층(103)이 배치될 수 있다. 이러한 제1 수평층(103)은 기판(101) 상에 형성된 적어도 하나의 절연층(103-2)이 도전층으로 대체되어 형성될 수 있다. 예컨대, 제1 수평층(103)은 폴리실리콘으로 형성될 수 있다. 그러나 제1 수평층(103)의 재질이 폴리실리콘에 한정되는 것은 아니다. 제1 수평층(103)은 수직 구조체(VCS)의 채널층(CL)에 콘택하는 구조를 가질 수 있다. 다시 말해서, 제1 수평층(103)은 수직 구조체(VCS)의 측벽 다중 절연층(SMI)을 관통하여 채널층(CL)에 콘택할 수 있다. 이러한 제1 수평층(103)은 공통 소스 라인(도 1의 CSL 참조)을 구성할 수 있다.
채널층(CL)으로 콘택하는 제1 수평층(103)의 부분은, 지지층(105)과 기판(101) 사이에서 연장하는 제1 수평층(103)의 부분보다 두께가 두꺼울 수 있다. 예컨대, 도 5a에 도시된 바와 같이, 채널층(CL)으로 콘택하는 부분의 제1 수평층(103)의 상면은 지지층(105)의 하면보다 높고, 채널층(CL)으로 콘택하는 부분의 제1 수평층(103)의 하면은 기판(101)의 상면(FS)보다 낮을 수 있다.
제1 수평층(103) 상에는 지지층(105)이 배치될 수 있다. 지지층(105) 역시 기판(101)의 상면(FS)에 대해 수평하게 연장할 수 있다. 지지층(105)은, 예컨대, 폴리실리콘으로 형성될 수 있다. 그러나 지지층(105)의 재질이 폴리실리콘에 한정되는 것은 아니다.
지지층(105) 상에 적층 구조체(ST)가 배치될 수 있다. 적층 구조체(ST)는 기판(101) 상의 셀 영역(CA)에서 제1 방향(x 방향)으로 확장 영역(EA)으로 연장될 수 있다. 적층 구조체(ST)와 지지층(105) 사이에 버퍼 절연층(110)이 개재될 수 있다. 적층 구조체(ST)는 기판(101) 상에 복수 개 제공될 수 있고, 제2 방향(y 방향)을 따라 서로 이격되어 배치될 수 있다. 예컨대, 제1 방향(x 방향)으로 연장하는 메인 분리 절연층(DAm)이 제2 방향(y 방향)을 따라 배치될 수 있고, 이러한 메인 분리 절연층(DAm)을 통해 적층 구조체(ST)가 서로 이격되어 배치될 수 있다. 여기서, 메인 분리 절연층(DAm)은 워드 라인 컷 영역으로 불리기도 하며, 트렌치에 절연층이 채워져 형성될 수 있다. 덧붙여, 도 3a를 통해 알 수 있듯이, 적층 구조체(ST)는 관통-비아 배선 영역(THV-A)에 의해서도 서로 이격될 수 있다.
적층 구조체(ST)는 기판(101)의 상면(FS)에 대해 수직하는 제3 방향(z 방향)을 따라 교대로 적층된 전극층(EL) 및 층간 절연층(ILD)을 포함할 수 있다. 전극층(EL)의 두께는 실질적으로 서로 동일할 수 있다. 층간 절연층(ILD)의 두께는 메모리 소자의 특성에 따라 서로 달라질 수 있다. 또한, 층간 절연층(ILD)의 두께는 전극층(EL)의 두께보다 작을 수 있다. 전극층(EL) 각각은 확장 영역(EA)에서 전극 패드를 구성할 수 있다. 본 실시예의 메모리 소자(100)에서, 전극층(EL)은 텅스텐(W)으로 형성되고, 층간 절연층(ILD)은 산화막, 예컨대 실리콘산화막으로 형성될 수 있다. 그러나 전극층(EL)과 층간 절연층(ILD)의 재질이 상기 물질들에 한정되는 것은 아니다.
평탄 절연층(150)은 적층 구조체(ST)를 덮을 수 있다. 평탄 절연층(150)은 실질적으로 평탄한 상면을 가질 수 있다. 평탄 절연층(150)은 확장 영역(EA)에서 계단 구조의 적층 구조체(ST) 또는 전극 패드를 덮을 수 있다. 평탄 절연층(150)은 하나의 절연층 또는 복수의 절연층들을 포함할 수 있다. 평탄 절연층(150)은 산화막, 예컨대, 실리콘산화막으로 형성될 수 있다. 물론, 평탄 절연층(150)의 재질이 실리콘산화막에 한정되는 것은 아니다.
수직 구조체(VCS)는 적층 구조체(ST), 지지층(105), 및 제1 수평층(103)을 관통하는 구조로 기판(101) 상에 형성될 수 있다. 도 9a를 통해 알 수 있듯이, 수직 구조체(VCS)는 평면적 관점에서, 제1 방향(x 방향)을 따라 지그재그(zigzag) 형태로 배열될 수 있다. 수직 구조체(VCS)는 셀 영역(CA)에 배치될 수 있다. 그러나 수직 구조체(VCS)의 배치 위치가 셀 영역(CA)에 한정되는 것은 아니다. 예컨대, 수직 구조체(VCS)는 대체 공정에의 몰드 구조체를 지지하기 위해 확장 영역(EA)에도 배치될 수 있다. 확장 영역(EA)에 배치된 수직 구조체(도 9a의 VCSd 참조)는 더미 구조체라고도 한다.
수직 구조체(VCS)는 측벽 다중 절연층(SMI), 채널층(CL), 및 매립 절연층(BI)을 포함할 수 있다. 측벽 다중 절연층(SMI)은 데이터 저장막으로서, 터널 절연층(T), 전하 저장막(C), 및 블록킹 절연층(B)을 포함할 수 있다. 측벽 다중 절연층(SMI)은 적층 구조체(ST)와 채널층(CL) 사이에 배치될 수 있다. 측벽 다중 절연층(SMI)은 기판(101) 상에서 제3 방향(z 방향)으로 연장하고, 채널층(CL)의 측벽을 둘러쌀 수 있다.
채널층(CL)은 하면이 닫힌 실린더 또는 마카로니 구조를 가질 수 있다. 즉, 채널층(CL)은 바닥면과 바닥면으로부터 수직으로 연장하는 측벽을 포함할 수 있다. 채널층(CL)의 내부는 매립 절연층(BI)으로 채워질 수 있다. 전술한 바와 같이, 채널층(CL)의 하부 쪽의 측벽에 제1 수평층(103)이 콘택할 수 있다.
채널층(CL)의 상부에 비트 라인 전극 패드(BP)와, 비트 라인 전극 패드(BP)에 접속되는 콘택 플러그(CP)가 배치될 수 있다. 비트 라인 전극 패드(BP)는 측면이 측벽 다중 절연층(SMI)에 의해 둘러싸일 수 있다. 실시예에 따라, 비트 라인 전극 패드(BP)는 채널층(CL)의 상면 및 측벽 다중 절연층(SMI)의 상면 상에 위치하고, 비트 라인 전극 패드(BP)의 측면은 제1 상부 층간 절연층(160)에 의해 둘러싸일 수 있다.
제1 상부 층간 절연층(160)은 수직 구조체(VCS)의 상면과 평탄 절연층(150)의 상면을 덮을 수 있다. 또한, 제1 상부 층간 절연층(160)은, 확장 영역(EA)에서 평탄 절연층(150)을 덮을 수 있다. 제2 상부 층간 절연층(170)이 제1 상부 층간 절연층(160) 상에 배치되고, 메인 분리 절연층(DAm)의 상면을 덮을 수 있다. 한편, 확장 영역(EA)에서, 수직 콘택(도 9a의 VC 참조)은 제1 및 제2 상부 층간 절연층들(160, 170) 및 평탄 절연층(150)을 관통하여 대응하는 전극층(EL) 또는 전극 패드에 연결될 수 있다. 도 10을 통해 알 수 있듯이, 수직 콘택(VC)의 수직 길이, 즉 제3 방향(z 방향)의 길이는 셀 영역(CA)에 인접할수록 짧아질 수 있다. 또한, 수직 콘택들(VC)의 상면들은 실질적으로 동일 평면을 이룰 수 있다.
서브 비트 라인(SBL)이 셀 영역(CA)의 제2 상부 층간 절연층(170) 상에 배치될 수 있고, 콘택 플러그(CP)를 통해 해당하는 수직 구조체(VCS)에 전기적으로 연결될 수 있다. 한편, 확장 영역(EA)에서, 연결 배선(도 10의 ICL 참조)이 제2 상부 층간 절연층(170) 상에 배치될 수 있고, 수직 콘택(VC)에 접속될 수 있다. 제3 상부 층간 절연층(180)이 제2 상부 층간 절연층(170) 상에 배치되고, 서브 비트 라인(SBL) 및 연결 배선(ICL)을 덮을 수 있다. 비트 라인(BL)은 제3 상부 층간 절연층(180) 상에 배치되고, 적층 구조체(ST)를 가로질러 제2 방향(y 방향)으로 연장될 수 있다. 비트 라인(BL)은 비트 라인 콘택 플러그(BCP)를 통해 서브 비트 라인(SBL)에 연결될 수 있다.
도 4 및 도 5b를 참조하면, 본 실시예의 메모리 소자(100)는, 제1 에지 셀 영역(CAe1)에서, 역시 기판(101) 상에 배치된 수직 구조체(VCS) 및 적층 구조체(ST)를 포함할 수 있다. 그러나 적어도 하나의 물질층(103-1), 수직 구조체(VCS)와 적어도 하나의 물질층(103-1)의 콘택 구조, 그리고 제1 에지 분리 절연층(DAe1)의 구조에서, 제1 에지 셀 영역(CAe1)은 메인 셀 영역(CAm)과 다를 수 있다. 좀더 구체적으로, 적어도 하나의 물질층(103-1)은 제2 수평층(103a) 및 제2 수평층(103a)의 상면과 하면 상에 배치된 박막 절연층(103u, 103d)을 포함할 수 있다. 제2 수평층(103a)은 예컨대 텅스텐으로 형성되고, 박막 절연층(103u, 103d)은 산화막, 예컨대, 실리콘산화막으로 형성될 수 있다. 물론, 제2 수평층(103a)과 박막 절연층(103u, 103d)의 재질이 전술한 물질들에 한정되는 것은 아니다.
적어도 하나의 물질층(103-1)은 수직 구조체(VSC)의 측벽 다중 절연층(SMI)의 측벽으로 콘택할 수 있다. 그에 따라, 적어도 하나의 물질층(103-1)의 제2 수평층(103a)은 수직 구조체(VSC)의 채널층(CL)과 전기적으로 연결되지 않는다. 또한, 적어도 하나의 물질층(103-1)이 측벽 다중 절연층(SMI)을 관통하지 않으므로, 적어도 하나의 물질층(103-1)은 지지층(105)과 기판(101) 사이의 전체에 걸쳐 균일한 두께를 가질 수 있다.
제1 에지 셀 영역(CAe1)에서, 제1 에지 분리 절연층(DAe1)은 적층 구조체(ST), 지지층(105), 및 적어도 하나의 물질층(103-1)을 관통하여 기판(101)의 상부 부분에 삽입되는 구조를 가질 수 있다. 또한, 제1 에지 분리 절연층(DAe1)의 하면의 단면 형태는, 도 4에 도시된 바와 같이, 기판(101)의 상면에서 하방으로 리세스 된 반원 형태를 가질 수 있다. 그러나 제1 에지 분리 절연층(DAe1)의 하면의 단면 형태가 리세스 된 반원 형태에 한정되는 것은 아니다. 예컨대, 실시예에 따라, 제1 에지 분리 절연층(DAe1)의 하면의 단면 형태는 리세스 된 사다리꼴이나 직사각형 형태를 가질 수도 있다. 한편, 제1 에지 분리 절연층(DAe1)이 적어도 하나의 물질층(103-1)을 관통하므로, 적어도 하나의 물질층(103-1)은 제1 에지 분리 절연층(DAe1)의 측벽에 콘택할 수 있다.
본 실시예의 메모리 소자(100)에서, 메인 분리 절연층(DAm)의 상면 상의 제2 방향(y 방향)의 제1 폭(C1) 또는 제1 CD(C1)는 제1 에지 분리 절연층(DAe1)의 상면 상의 제2 방향(y 방향)의 제2 폭(C2) 또는 제2 CD(C2)보다 작을 수 있다. 그러나 실시예에 따라, 메인 분리 절연층(DAm)의 제1 폭(C1)은 제1 에지 분리 절연층(DAe1)의 제2 폭(C2)과 실질적으로 동일할 수도 있다.
도 6a는 도 2의 3차원 비휘발성 메모리 소자의 셀 영역의 일부를 확대하여 보여주는 평면도이고, 도 6b는 도 3a의 Ⅱ-Ⅱ' 부분을 절단하여 분리 트렌치의 구조를 보여주는 단면도이다.
도 6a 및 도 6b를 참조하면, 셀 영역(CA)은 메인 셀 영역(CAm)과 제2 에지 셀 영역(CAe2)을 포함할 수 있다. 도 6a에 도시된 바와 같이, 제2 에지 셀 영역(CAe2)은 매트 외부 영역(MOA) 또는 계단 구조 영역(STA)에 인접할 수 있다. 전술한 바와 같이, 매트 외부 영역(MOA)은 칩의 제2 방향(y 방향)의 양쪽 최외곽 부분에 계단 구조를 갖는 영역을 의미할 수 있다. 메인 셀 영역(CAm)은 제2 방향(y 방향)으로 매트 외부 영역(MOA)으로부터 멀리 배치될 수 있다. 또한, 메인 셀 영역(CAm)에는 제1 방향(x 방향)으로 연장하는 메인 분리 절연층(DAm)이 배치되고, 제2 에지 셀 영역(CAe2)에는 제1 방향(x 방향)으로 연장하는 제2 에지 분리 절연층(DAe2)이 배치될 수 있다.
제2 에지 셀 영역(CAe2) 내에 3개의 제2 에지 분리 절연층(DAe2)이 배치되고 있지만, 제2 에지 분리 절연층(DAe2)의 개수가 3개의 한정되는 것은 아니다. 예컨대, 제2 에지 셀 영역(CAe2) 내에 2개 이하의 제2 에지 분리 절연층(DAe2)이나, 또는 4개 이상의 제2 에지 분리 절연층(DAe2)이 배치될 수 있다. 또한, 도 6a에서, 매트 외부 영역(MOA)이 제2 에지 분리 절연층(DAe2)에서 이격된 위치에서 제2 에지 셀 영역(CAe2)과 구별되고 있지만, 매트 외부 영역(MOA)과 제2 에지 셀 영역(CAe2)의 구별이 그에 한정되는 것은 아니다. 예컨대, 매트 외부 영역(MOA)과 제2 에지 셀 영역(CAe2)은 1번째의 제2 에지 분리 절연층(DAe2)을 기준으로 하여 구별될 수도 있다.
본 실시예의 메모리 소자(100)에서, 도 6b에 도시된 바와 같이, 메인 분리 절연층(DAm)용 트렌치의 구조와 제2 에지 분리 절연층(DAe2)용 트렌치의 구조가 다를 수 있다. 예컨대, 도 6b에서 매트 외부 영역(MOA)으로부터, 1번째부터 3번째 트렌치(Te)는 제2 에지 분리 절연층(DAe2)용 트렌치(Te)이고, 4번째 트렌치(Tm)가 메인 분리 절연층(DAm)용 트렌치(Tm)라고 할 때, 1번째 트렌치(Te)의 깊이는 4번째 트렌치(Tm)의 깊이보다 얇게 형성될 수 있다. 구체적으로, 4번째 트렌치(Tm)의 경우, 몰드 구조체(ST1)를 관통하여 트렌치(Tm)의 바닥면이 지지층(105)의 상면 상에 리세스 된 형태로 형성될 수 있다. 그에 반면, 1번째 트렌치(Te)의 경우, 몰드 구조체(ST1) 전체를 관통하지 못하고, 트렌치(Te)의 바닥면이 몰드 구조체(ST1)의 하부 쪽의 희생층(도 11a의 SL 참조)의 상면 상에 리세스 된 형태로 형성될 수 있다.
참고로, 매트 외부 영역(MOA)의 경우, 계단 구조의 상부를 산화막과 같은 평탄 절연층(150)이 덮고 있다. 그에 반해 제2 에지 셀 영역(CAe2)은 완전한 형태의 몰드 구조체(ST1)가 배치될 수 있다. 그에 따라, 매트 외부 영역(MOA)에 인접하는 제2 에지 셀 영역(CAe2)의 경우, 몰드 스트레스 및/또는 식각 로딩 등의 영향을 받아 메인 셀 영역(CAm)에 비해 트렌치가 얇게 형성될 수 있다.
도 6b에 도시된 바와 같이, 제2 에지 분리 절연층(DAe2)용 트렌치인 2번째 및 3번째 트렌치(Te)의 경우, 메인 분리 절연층(DAm)용 트렌치인 4번째 트렌치(Tm)와 유사한 깊이로 형성될 수 있다. 그러나 실시예에 따라, 2번째 및 3번째 트렌치(Te)는 1번째 트렌치(Te)와 실질적으로 동일한 깊이를 갖도록 형성되거나 또는 1번째 트렌치(Te)와 4번째 트렌치(Tm) 사이의 깊이를 갖도록 형성될 수 있다. 또한, 실시예에 따라, 제2 에지 셀 영역(CAe2)에서의 트렌치를 메인 셀 영역(CAm)에서의 트렌치와 실질적으로 동일한 깊이로 형성할 수도 있다. 더 나아가, 실시예에 따라, 제2 에지 셀 영역(CAe2)에서의 트렌치를 메인 셀 영역(CAm)에서의 트렌치보다 깊게 형성할 수도 있다. 예컨대, 제2 에지 셀 영역(CAe2)에서, 몰드 들뜸과 같은 불량을 방지하기 위하여, 제1 에지 분리 절연층(DAe1)용 트렌치와 같이 기판(101)이 노출되는 깊이까지 트렌치를 형성할 수도 있다.
도 7a 및 도 7b는 도 6a의 셀 영역에 대응하는 3차원 비휘발성 메모리 소자에 대한 단면도들로서, 편의상 제1 상부 층간 절연층(160)의 상부 부분은 생략하여 도시하고 있다. 도 4를 함께 참조하여 설명하고, 도 4의 설명 부분에서 이미 설명한 내용은 간단히 설명하거나 생략한다.
도 7a를 참조하면, 본 실시예의 메모리 소자(100)는, 제2 에지 셀 영역(CAe2)에서, 역시 기판(101) 상에 배치된 수직 구조체(VCS) 및 적층 구조체(ST)를 포함할 수 있다. 그러나 적어도 하나의 절연층(103-2), 수직 구조체(VCS)와 적어도 하나의 절연층(103-2)의 콘택 구조, 그리고 제2 에지 분리 절연층(DAe2)의 구조에서, 제2 에지 셀 영역(CAe2)은 메인 셀 영역(CAm)과 다를 수 있다. 좀더 구체적으로, 적어도 하나의 절연층(103-2)은 수평 절연층(103b), 및 수평 절연층(103b)의 상면과 하면 상에 배치된 박막 절연층(103u, 103d)을 포함할 수 있다. 수평 절연층(103b)은 질화막, 예컨대 실리콘질화막이 형성되고, 박막 절연층(103u, 103d)은 산화막, 예컨대, 실리콘산화막으로 형성될 수 있다. 물론, 수평 절연층(103b)과 박막 절연층(103u, 103d)의 재질이 전술한 물질들에 한정되는 것은 아니다.
적어도 하나의 절연층(103-2)은 수직 구조체(VSC)의 측벽 다중 절연층(SMI)의 측벽으로 콘택할 수 있다. 또한, 적어도 하나의 절연층(103-2)이 측벽 다중 절연층(SMI)을 관통하지 않으므로, 적어도 하나의 절연층(103-2)은 지지층(105)과 기판(101) 사이의 전체에 걸쳐 균일한 두께를 가질 수 있다.
제2 에지 셀 영역(CAe2)에서, 분리용 트렌치가 형성될 때, 지지층(105)을 관통하지 못하고, 차후 수평층으로 대체하는 공정에서, 몰드 구조체(도 11a의 ST1 참조)의 희생층(SL)과 층간 절연층(ILD)이 제거됨에 따라, 최종적인 제2 에지 분리 절연층(DAe2)은 제거된 희생층(SL)과 층간 절연층(ILD) 부분까지 제2 분리 절연층(DAe2)으로 채워진 구조를 가질 수 있다. 결과적으로 제2 분리 절연층(DAe2)은 도시된 바와 같이 수직 구조체(VSC)의 채널층(CL)이나 매립 절연층(BI)에 콘택하는 구조를 가질 수 있다.
한편, 실시예에 따라, 제2 에지 셀 영역(CAe2)에서, 제2 에지 분리 절연층(DAe2)은 수직 구조체(VSC) 쪽으로 연장하는 절연층 부분에 보이드(void)가 형성될 수도 있다. 또한, 실시예에 따라, 분리용 트렌치가 층간 절연층(ILD)만을 노출시키고 희생층(Sl)을 노출시키지 않는 경우, 수평층으로 대체하는 공정에서 트렌치에 인접하는 부분의 희생층(SL)과 층간 절연막(ILD) 부분만이 약간 제거됨에 따라, 제2 에지 분리 절연층(DAe2)은 수직 구조체(VSC)에 접하지 않는 구조를 가질 수도 있다. 더 나아가, 분리용 트렌치가 지지층(015)을 관통하지 못하는 경우에는. 수평층 대체 공정 등의 차후의 공정에서의 공정 변동성(process variation)에 따라, 제2 에지 분리 절연층(DAe2)은 앞서 설명한 구조 이외의 다양한 구조를 가질 수 있다.
도 7b를 참조하면, 본 실시예의 메모리 소자(100)는, 제2 에지 셀 영역(CAe2)에서, 역시 기판(101) 상에 배치된 수직 구조체(VCS) 및 적층 구조체(ST)를 포함할 수 있다. 한편, 제1 수평층(103), 수직 구조체(VCS)와 제1 수평층(103)의 콘택 구조, 그리고 제2 에지 분리 절연층(DAe2)의 구조는, 메인 셀 영역(CAm)과 실질적으로 동일할 수 있다. 즉, 제2 에지 셀 영역(CAe2)에서, 분리용 트렌치가 메인 셀 영역(CAm)에서와 마찬가지로 지지층(105)까지 형성될 수 있고, 그러한 경우, 차후 수평층 대체 공정은 메인 셀 영역(CAm)과 실질적으로 동일하게 진행될 수 있다. 따라서, 메인 셀 영역(CAm)과 실질적으로 동일한, 1 수평층(103), 수직 구조체(VCS)와 제1 수평층(103)의 콘택 구조, 및 제2 에지 분리 절연층(DAe2)의 구조가 제2 에지 셀 영역(CAe2)에 형성될 수 있다.
도 8은 도 2의 3차원 비휘발성 메모리 소자의 셀 영역의 일부를 확대하여 보여주는 평면도이고, 도 9a는 도 8의 C 부분을 확대하여 보여주는 확대 평면도이며, 도 9b는 도 9a의 Ⅲ-Ⅲ' 부분을 절단하여 보여주는 3차원 비휘발성 메모리 소자에 대한 단면도이다. 또한, 도 9c는 도 9a의 Ⅳ-Ⅳ' 부분을 절단하여 하부 부분의 일부를 보여주는 단면도이며, 도 9d는 도 9a의 확장 영역의 층별 분리 트렌치의 구조를 보여주는 단면도이다.
도 8을 참조하면, 본 실시예의 메모리 소자(100)에서, 셀 영역(CA)에는 제2 방향(y 방향)을 따라 블록 단위로 셀들이 배치될 수 있다. 또한, 셀 영역(CA)의 제1 방향(x 방향) 양쪽으로 확장 영역(EA)이 배치될 수 있다. 보통 한 블록의 셀 영역(CA)은 제1 방향(x 방향)으로 어느 한쪽의 확장 영역을 전극 패드로 이용할 수 있다. 예컨대, 오른쪽의 제1 블록(BI)의 셀 영역(CA)은 제1 방향(x 방향)의 하부 쪽에 위치한 제1 확장 영역(EA-I)을 전극 패드로 이용하고, 왼쪽의 제2 블록(BⅡ)의 셀 영역(CA)은 제1 방향(x 방향)의 상부 쪽에 위치한 제2 확장 영역(EA-Ⅱ)을 전극 패드로 이용할 수 있다.
도 9a 내지 도 9d를 참조하면, 셀 영역(CA)에는 수직 구조체(VCS)가 배치될 수 있다. 또한, 확장 영역(EA)에도 수직 구조체(VCSd)가 배치될 수 있다. 전술한 바와 같이, 확장 영역(EA)의 수직 구조체(VCSd)는 더미 구조체일 수 있다. 확장 영역(EA)의 수직 구조체(VCSd)는 확장 영역(EA)의 전극 패드로 연결되는 수직 콘택(VC)를 둘러싸는 형태로 배치될 수 있다.
여기서, 점선(LIE)은 적층 구조체(ST)의 하부로 적어도 하나의 절연층(103-2)이 있는 부분과 없는 부분의 경계를 의미할 수 있다. 예컨대, 도 9c를 통해 알 수 있듯이, 메인 분리 절연층(DAm)의 하부 부분에는 적어도 하나의 절연층(103-2)이 존재하지 않고, 그에 따라, 지지층(105)이 기판(101) 상에 바로 형성될 수 있다. 또한, 점선(LIE)을 통해 알 수 있듯이, 셀 영역(CA)과 확장 영역(EA)의 경계 부분에도 적어도 하나의 절연층(103-2)이 존재하지 않을 수 있다.
분리 절연층(DA)은 셀 영역(CA)에서 제1 방향(x 방향)으로 확장 영역(EA)까지 연장할 수 있다. 만약, 제1 블록(BI)의 오른쪽에 관통-비아 배선 영역(THV-A)이 배치된 경우, 제1 블록(BI)의 셀 영역(CA)의 적어도 일부는 제1 에지 셀 영역(CAe1)에 해당할 수 있다. 또한, 제1 에지 셀 영역(CAe1)에 배치된 분리 절연층(DA)은 제1 에지 분리 절연층(DAe1)에 해당할 수 있다. 예컨대, 도 9a에서, 오른쪽의 분리 절연층(DA)은 제1 에지 분리 절연층(DAe1)에 해당하고, 왼쪽의 분리 절연층(DA)은 메인 분리 절연층(DAm)에 해당할 수 있다.
그에 따라, 도 9b에 도시된 바와 같이, 왼쪽의 메인 분리 절연층(DAm) 및 그에 콘택하는 제1 수평층(103)은 도 4의 메인 셀 영역(CAm)의 메인 분리 절연층(DAm) 및 제1 수평층(103)과 실질적으로 동일한 구조를 가질 수 있다. 또한, 오른쪽의 제1 에지 분리 절연층(DAe1) 및 그에 콘택하는 적어도 하나의 물질층(103-1)은 도 4의 제1 에지 셀 영역(CAe1)의 제1 에지 분리 절연층(DAe1) 및 적어도 하나의 물질층(103-1)과 실질적으로 동일한 구조를 가질 수 있다. 한편, 제1 수평층(103)과 적어도 하나의 물질층(103-1)은 제2 방향(y 방향)으로 중간 부분에서 서로 콘택할 수 있다. 실시예에 따라, 제2 방향(y 방향)으로 메인 분리 절연층(DAm)과 제1 에지 분리 절연층(DAe1)이 어느 정도 가깝게 배치된 경우, 먼저 대체 공정을 통해 형성된 제1 수평층(103)만이 존재하고 적어도 하나의 물질층(103-1)은 존재하지 않을 수도 있다.
한편, 전술한 바와 같이, 확장 영역(EA)의 계단 구조 부분은 산화막과 같은 평탄 절연층(150)으로 덮일 수 있고, 제1 방향(x 방향)으로 셀 영역(CA)에서 멀어질수록 평탄 절연층(150)의 두께는 두꺼울 수 있다. 일반적으로, 분리 트렌치를 형성하는 공정에서, 몰드 구조체(ST1) 부분보다는 산화막 부분의 식각이 더 용이할 수 있다. 그에 따라, 도 9d에 도시된 바와 같이, 셀 영역(CA)에서 제1 방향(x 방향)으로 멀어질수록 트렌치의 깊이가 깊어질 수 있다. 도 9d에서, 1st-ST 내지 4th-ST는 셀 영역(CA)으로부터 1번째 계단 내지 4번째 계단 부분을 의미할 수 있다. 다만, 트렌치의 깊이가 계속 깊어지는 것은 아니고 셀 영역으로부터 일정 거리만큼 멀어지면 트렌치의 깊이가 실질적으로 동일하게 유지될 수 있다.
도 10 본 발명의 일 실시예에 따른 3차원 비휘발성 메모리 소자에 대한 단면도이다.
도 10을 참조하면, 본 실시예의 메모리 소자(100)에서, 기판(101) 상에 셀 영역(CA)과 확장 영역(EA)이 배치되고, 기판(101)의 하부에 주변회로 영역(PCA)이 배치될 수 있다. 주변회로 영역(PCA) 상에 셀 영역(CA)이 배치된 구조 또는 메모리 소자를 COP(Cell On Peri) 구조 또는 메모리 소자라 언급할 수 있다.
셀 영역(CA) 부분은 도 4의 셀 영역(CAm, CAel)에 대해 설명한 바와 같다. 다만, 도 4의 셀 영역(CAm, CAel)은 제1 방향(x 방향)에 수직하는 단면에 해당하는 반면, 도 10의 셀 영역(CA) 부분은 제2 방향(y 방향)에 수직하는 단면에 해당할 수 있다.
확장 영역(EA) 부분은 도 9a의 확장 영역(EA)에 대해 설명한 바와 같다. 다만, 도 9a의 확장 영역(EA)은 평면도에 해당하는 반면, 도 10의 확장 영역(EA) 부분은 제2 방향(y 방향)에 수직하는 단면에 해당할 수 있다. 도시된 바와 같이, 전극층(EL)은 제1 방향(x 방향)으로 연장하여 확장 영역(EA)에서 계단 구조를 가지며, 노출된 부분이 전극층(EL)의 전극 패드에 해당할 수 있다. 이러한 전극 패드에 수직 콘택(VC)이 연결될 수 있다. 수직 콘택(VC)은 콘택 플러그(CP)를 통해 상부에 배치된 연결 배선들(ICL)에 연결될 수 있다. 도 10에서 1층 단위로 전극 패드가 노출되고 있지만, 실시예에 따라 2층 단위로 전극 패드가 노출될 수도 있다. 2층 단위로 노출되는 구조의 경우, 확장 영역(EA)이 제2방향(y 방향)으로 2개의 부분 확장 영역으로 분리되어 한쪽 부분 확장에는 홀수 층의 전극 패드들이 노출되고 다른 한쪽 부분 확장 영역에는 짝수 층의 전극 패드들이 노출될 수 있다.
주변회로 영역(PCA)은, 기판(101)의 하부에 배치될 수 있다. 바꾸어 말하면, 주변회로 영역(PCA) 상에 셀 영역(CA)이 적층된 구조를 가질 수 있다. 따라서, 주변회로 영역(PCA)과 셀 영역(CA)은 서로 오버랩될 수 있다. 주변회로 영역(PCA)은 기저 기판(201) 상에 형성될 수 있다. 기저 기판(201)은, 앞서 도 4에서 기판(101)에 대해 설명한 바와 같다. 본 실시예의 메모리 소자(100)에서, 기저 기판(201)은 단결정 실리콘 웨이퍼를 기반으로 형성될 수도 있다. 기저 기판(201)에는 n형 불순물이 도핑된 n웰 영역과 p형 불순물이 도핑된 p웰 영역이 형성되고, n웰 영역과 p웰 영역에는 소자 분리층에 의해 활성 영역들이 정의될 수 있다.
주변회로 영역(PCA)에는, 고전압 및/또는 저전압 트랜지스터와, 저항이나 캐패시터 등의 수동 소자가 배치될 수 있다. 예컨대, 주변회로 영역(PCA)은 주변회로 게이트 전극(PG), 및 소스/드레인 영역(S/D)을 포함한 주변회로 트랜지스터(PTR)를 포함할 수 있다. 또한, 주변회로 영역(PCA)은 게이트 전극(PG), 및 소스/드레인 영역(S/D)으로 연결되는 주변회로 배선들(LMO, LM1, LM2)을 포함할 수 있다. 도 10에서, 주변회로 배선들(LMO, LM1, LM2)이 3층 구조로 형성되고 있지만 주변회로 배선들(LMO, LM1, LM2)의 층상 구조에 그에 한정되는 것은 아니다. 한편, 수직 콘택(VC0, VC1, VC2)을 통해 주변회로 트랜지스터(PTR)와 주변회로 배선(LMO), 그리고 주변회로 배선들(LMO, LM1, LM2)이 서로 연결될 수 있다.
기저 기판(201) 상에 기저 층간 절연층(220)이 배치되어, 주변회로 배선들(LMO, LM1, LM2)과 수직 콘택(VC0, VC1, VC2)을 덮을 수 있다. 도 10에서, 기저 층간 절연층(220)이 단일층 구조로 도시되고 있지만, 기저 층간 절연층(220)은 주변회로 배선들(LMO, LM1, LM2)의 층상 구조에 따라 다중층 구조를 포함할 수 있다.
셀 영역(CA) 또는 확장 영역(EA)에는 관통-비아 배선 영역(THV-A)이 배치될 수 있다. 전술한 바와 같이, 관통-비아 배선 영역(THV-A)에는 관통-비아(THV)가 형성될 수 있다. 셀 영역(CA) 상의 배선들은 관통-비아(THV)를 통해 주변회로 영역(PCA)의 배선들에 연결될 수 있다. 한편, 기판(101)과 주변회로 영역(PCA) 사이에는 매개 절연층(250)이 배치될 수 있다. 매개 절연층(250)은 예컨대 산화막으로 형성될 수 있다. 물론, 매개 절연층(250)의 재질이 산화막에 한정되는 것은 아니다.
덧붙여, 기판(101)은 폴리실리콘으로 형성될 수 있다. 예컨대, 매개 절연층(250)의 상부 부분에 기판용 트렌치 영역이 형성되고, 트렌치 영역이 폴리실리콘으로 채워져 기판(101)이 형성될 수 있다. 이와 같이, 기판(101)이 폴리실리콘으로 형성된 경우, 하부의 기저 기판(201) 상에 주변회로 영역(PCA)을 형성하고, 매개 절연층(250) 내에 기판(101)을 형성한다. 이후, 기판(101) 상에 셀 영역(CA)과 확장 영역(EA)을 형성하고, 관통-비아 배선 영역(THV-A)에 관통-비아(THV)를 형성함으로써, COP 구조를 구현할 수 있다.
한편, 기판(101)은 단결정 실리콘 기판으로 형성될 수도 있다. 기판(101)이 단결정 실리콘 기판으로 형성된 경우, 기저 기판(201) 상에 주변회로 영역(PCA)을 형성하고, 기판(101) 상에 셀 영역(CA) 및 확장 영역(EA)을 형성한다. 이후, 기판(101)을 포함한 칩 또는 웨이퍼를 기저 기판(201)을 포함하는 칩 또는 웨이퍼에 적층 및 접합하고, 계속해서, 관통-비아 배선 영역(THV-A)에 관통-비아(THV)를 형성함으로써, COP 구조를 구현할 수 있다.
도 11a 내지 도 16b는 본 발명의 일 실시예에 따른 3차원 비휘발성 메모리 소자의 제조방법의 과정을 보여주는 단면도들로서, 도면 번호에 a가 붙은 도면들은 메인 셀 영역에 대한 단면도들이고, b가 붙은 도면들은 제1 에지 셀 영역에 대한 단면도들이다. 도 4 및 도 7을 함께 참조하여 설명하고, 도 4 및 도 7의 설명 부분에서 이미 설명한 내용은 간단히 설명하거나 생략한다.
도 11a 내지 도 11b를 참조하면, 기판(101) 상에 적어도 하나의 절연층(103-2), 및 지지층(105)을 형성한다. 적어도 하나의 절연층(103-2)은 수평 절연층(103b), 및 수평 절연층(103b)의 상면 및 하면 상의 박막 절연층(103u, 103d)을 포함할 수 있다. 예컨대, 수평 절연층(103b)은 실리콘질화막으로 형성되고, 박막 절연층(103u, 103d)은 실리콘산화막으로 형성될 수 있다. 또한, 지지층(105)은 폴리실리콘으로 형성될 수 있다. 물론, 적어도 하나의 절연층(103-2), 및 지지층(105)의 재질이 전술한 물질들에 한정되는 것은 아니다.
지지층(105) 상에 몰드 구조체(ST1)를 형성한다. 몰드 구조체(ST1)는 수직적으로 교대로 적층된 희생층(SL) 및 층간 절연층(ILD)을 포함할 수 있다. 몰드 구조체(ST1)에서, 희생층(SL)은 층간 절연층(ILD)에 대해 식각 선택성을 갖는 물질로 형성될 수 있다. 예컨대, 희생층(SL)은 실리콘질화막으로 형성되고, 층간 절연층(ILD)은 실리콘산화막으로 형성될 수 있다. 물론, 희생층(SL)과 층간 절연층(ILD)의 재질이 전술한 물질들에 한정되는 것은 아니다.
트리밍(trimming) 공정을 통해, 확장 영역(EA)과 매트 외부 영역(MOA)에 계단 구조의 몰드 구조체(ST1)를 형성한다. 계속해서, 기판(101) 전면 상에 몰드 구조체(ST1)를 덮는 물질층을 증착하고, 물질층을 평탄화하여 평탄 절연층(150)을 형성한다. 평탄 절연층(150)은 셀 영역(CA)의 몰드 구조체(ST1)와 확장 영역(EA)과 매트 외부 영역(MOA)에서 계단 구조의 몰드 구조체(ST1)를 덮을 수 있을 수 있다.
셀 영역(CA) 및 확장 영역(EA)에서, 몰드 구조체(ST1)를 관통하는 수직 홀을 형성한다. 수직 홀은 몰드 구조체(ST1), 지지 절연층(150), 및 적어도 하나의 절연층(103-2)을 관통하여, 기판(101)의 상부 부분이 리세스 된 형태로 형성될 수 있다. 수직 홀 내에 측벽 다중 절연층(SMI), 채널층(CL) 및 매립 절연층(BI)을 형성하여 수직 구조체(VCS, VCSd)를 형성한다.
기판(101) 전면 상에 수직 구조체(VCS, VCSd)의 상면과 평탄 절연층(150)을 덮는 제1 상부 층간 절연층(160)을 형성한다. 이후, 제1 상부 층간 절연층(160), 평탄 절연층(150), 및 몰드 구조체(ST1)를 식각하여, 제1 방향(x 방향)으로 연장하는 분리 트렌치(DT)를 형성한다. 분리 트렌치(DT)의 측벽으로 몰드 구조체(ST1)의 희생층(SL)과 층간 절연층(ILD)이 노출될 수 있다. 분리 트렌치(DT)는 메인 셀 영역(CAm)의 메인 분리 트렌치(DTm), 및 제1 에지 셀 영역(CAe1)의 제1 에지 분리 트렌치(DTe1)를 포함할 수 있다.
도 11a 및 도 11b에 도시된 바와 같이, 메인 분리 트렌치(DTm)는 몰드 구조체(ST1) 및 지지층(105)을 관통하여 적어도 하나의 절연층(103-2)이 노출되도록 형성될 수 있다. 제1 에지 분리 트렌치(DTe1)는 몰드 구조체(ST1), 지지층(105), 및 적어도 하나의 절연층(103-2)을 관통하여 기판(101)의 상부 부분이 리세스 된 형태로 형성될 수 있다.
도 12a 및 도 12b를 참조하면, 기판(101) 전면 상으로 스페이서 물질층(SP)을 형성한다. 스페이서 물질층(SP)은 분리 트렌치(DT)의 내부, 즉, 및 분리 트렌치(DT)의 바닥면과 측벽을 덮을 수 있다. 또한, 스페이서 물질층(SP)은 제1 상부 층간 절연층(160)의 상면을 덮을 수 있다. 스페이서 물질층(SP)은 폴리실리콘으로 형성될 수 있다. 물론, 스페이서 물질층(SP)의 재질이 폴리실리콘에 한정되는 것은 아니다.
도 13a 및 도 13b를 참조하면, 스페이서 물질층(SP)의 하면을 식각하여, 분리 트렌치(DT)의 하면을 통해 해당 물질층들이 노출되도록 한다. 스페이서 물질층(SP)의 하면 식각을 통해 노출된 물질층들의 상부 일부가 리세스 될 수 있다. 구체적으로, 메인 분리 트렌치(DTm)의 경우, 스페이서 물질층(SP)의 하면 식각을 통해 적어도 하나의 절연층(103-2)이 메인 분리 트렌치(DTm)의 하면을 노출되고, 적어도 하나의 절연층(103-2)의 상부 일부, 예컨대, 수평 절연층(103b)의 상부 일부가 리세스 될 수 있다. 제1 에지 분리 트렌치(DTe1)의 경우, 스페이서 물질층(SP)의 하면 식각을 통해 기판(101)이 제1 에지 분리 트렌치(DTe1)의 하면을 노출되고, 기판(101)의 상부 부분이 좀더 리세스 될 수 있다.
한편, 스페이서 물질층(SP)의 하면의 식각은, 예컨대, 에치-백(etch-back) 공정을 통해 수행될 수 있다. 일반적으로 에치-백(etch-back) 공정의 경우, 스페이서 물질층(SP) 전체를 균일한 두께로 식각하게 되지만, 본 실시예의 메모리 소자 제조공정에서는 에치-백(etch-back) 공정 전에 제1 상부 층간 절연층(160)의 상면 상의 스페이서 물질층(SP)과 분리 트렌치(DT) 입구에 보호막을 얇게 형성하고, 이후에 에치-백(etch-back) 공정을 진행함으로써, 스페이서 물질층(SP)의 하면 부분만을 식각할 수 있다. 여기서, 보호막은, 예컨대, 카본(C)을 함유하는 물질층일 수 있다.
도 14a 및 도 14b를 참조하면, 스페이서 물질층(SP)의 하면 식각을 통해 노출된 수평 절연층(103b) 및 희생층(SL)을 제거한다. 구체적으로, 메인 분리 트렌치(DTm) 부분에서, 수평 절연층(103b)을 제거한다. 수평 절연층(103b)과 희생층(SL)은 실리콘질화막으로 형성되고, 그에 따라 인산을 포함한 에천트를 이용하여 풀-백(pull-back) 공정을 통해 제거할 수 있다. 한편, 제1 에지 분리 트렌치(DTe1) 부분의 경우, 폴리실리콘 재질의 기판만이 노출되고, 수평 절연층(103b)과 희생층(SL)은 스페이서 물질층(SP)에 의해 덮여 있으므로, 수평 절연층(103b)과 희생층(SL)은 식각되지 않을 수 있다.
한편, 수평 절연층(103b) 및 희생층(SL)을 제거하는 과정에서, 수평 절연층(103b)의 상면과 하면 상의 박막 절연층(103u, 103d)도 건식 식각을 통해 제거될 수 있다. 또한, 박막 절연층(103u, 103d)의 제거 과정에 수직 구조체(VCS)의 측벽 다중 절연층(SMI)도 제거되어, 수직 구조체(VCS)의 채널층(CL)이 노출될 수 있다. 도 14a 및 도 14b에서는 박막 절연층(103u, 103d)이 식각되기 전의 상태를 보여주고 있고, 그에 따라, 수직 구조체(VCS)의 측벽 다중 절연층(SMI)이 유지된 상태를 보여준다.
도 15a 및 도 15b를 참조하면, 수평 절연층(103b) 및 희생층(SL)이 제거된 부분을 도전층으로 대체한다. 구체적으로, 메인 분리 트렌치(DTm) 부분에서, 수평 절연층(103b)을 도전층, 예컨대, 폴리실리콘으로 대체할 수 있다. 한편, 도 15a 및 도 15b를 통해 알 수 있듯이, 도전층으로의 대체 공정에서, 도전층은 수평 방향으로 안쪽부터 채워져 분리 트렌치(DT)의 하부 부분에서 안쪽으로 오목한 구조를 가질 수 있다. 이는 도전층으로의 대체 공정에서, 보이드(void) 없는 도전층을 형성하기 위해, 식각과 증착을 반복하는 식으로 공정이 진행되기 때문이다. 그러한 공정을 계속 진행하게 되면, 분리 트렌치(DT)의 하부 일부분까지 도전층이 채워질 수 있다.
이러한 도전층으로의 대체 공정을 통해, 메인 분리 트렌치(DTm)가 형성된 메인 셀 영역(CAm)에서, 수직 구조체(VCS)의 채널층(CL)에 콘택하는 제1 수평층(103)이 형성될 수 있다. 전술한 바와 같이, 제1 수평층(103)은 공통 소스 라인(CSL)을 구성할 수 있다.
제1 수평층(103) 형성 후, 스페이서 물질층(SP)을 제거한다. 스페이서 물질층(SP)의 제거를 통해 분리 트렌치(DT)의 측벽으로 다시 몰드 구조체(ST1)의 희생층(SL)과 층간 절연층(ILD)이 노출될 수 있다. 한편, 제1 에지 분리 트렌치(DTe1)에서, 최하부에 적어도 하나의 절연층(103-2)이, 제1 에지 분리 트렌치(DTe1)의 측벽을 통해 노출될 수 있다.
도 16a 및 도 16b를 참조하면, 이후, 몰드 구조체(ST1)의 희생층(SL)을 도전 물질, 예컨대 텅스텐으로 대체함으로써, 전극층(EL)을 형성할 수 있다. 대체 공정을 통한 전극층(EL)의 형성에 의해, 전극층(EL)과 층간 절연층(ILD)이 교대로 적층된 적층 구조체(ST)를 형성할 수 있다. 한편, 제1 에지 분리 트렌치(DTe1)의 경우, 적어도 하나의 절연층(103-2)의 수평 절연층(103b)이 텅스텐으로 대체되어, 적어도 하나의 물질층(103-1)이 형성될 수 있다. 적어도 하나의 물질층(103-1)은 예컨대, 제2 수평층(103a), 및 제2 수평층(103a)의 상면과 하면 상의 박막 절연층(103u, 103d)을 포함할 수 있다. 또한, 적어도 하나의 물질층(103-1)은 수직 구조체(VCS)의 측벽 다중 절연층(SMI)에 콘택할 수 있다. 한편, 제1 에지 분리 트렌치(DTe1)가 형성되는 제1 에지 셀 영역(CAe1)은, 정상 셀들이 배치되는 영역이 아니므로, 제2 수평층(103a)이 전기적인 기능을 수행할 필요가 없다.
이후, 분리 트렌치(DT) 부분을 절연층으로 채워 분리 절연층(DA)을 형성할 수 있다. 분리 절연층(DA)은, 예컨대, 메인 셀 영역(CAm)의 메인 분리 절연층(DAm), 및 제1 에지 셀 영역(CAe1)의 제1 에지 분리 절연층(DAe1)을 포함할 수 있다.
이후에, 확장 영역(EA)에 수직 콘택(VC)을 형성하고, 셀 영역(CA)과 확장 영역(EA)에 콘택 플러그들(CP), 서브 비트 라인들(SBL), 비트 라인 콘택 플러그(BCP), 비트 라인들(BL), 및 연결 배선들(ICL)을 형성할 수 있다. 또한, 관통-비아 배선 영역(THV-A)에 관통-비아(THV)을 형성할 수 있다.
지금까지, 본 발명을 도면에 도시된 실시예를 참고로 설명하였으나 이는 예시적인 것에 불과하며, 본 기술 분야의 통상의 지식을 가진 자라면 이로부터 다양한 변형 및 균등한 타 실시예가 가능하다는 점을 이해할 것이다. 따라서 본 발명의 진정한 기술적 보호 범위는 첨부된 특허청구범위의 기술적 사상에 의해 정해져야 할 것이다.
100: 3차원 비휘발성 메모리 소자, 101: 기판, 103: 제1 수평층, 105: 지지층, 150: 평탄 절연층, 160: 제1 상부 층간 절연층, 170: 제2 상부 층간 절연층, 180: 제3 상부 층간 절연층, 201: 기저 기판, 220: 기저 층간 절연층, 250: 매개 절연층

Claims (20)

  1. 블록 단위의 셀들이 배치된 셀 영역(cell area), 및 상기 셀 영역의 제1 방향의 측면에 배치되고 상기 제1 방향을 따라 계단 구조의 확장 영역(extension area)이 정의된 상부 기판;
    상기 상부 기판 상에 상기 상부 기판의 상면에 수직 방향으로 연장하는 수직 구조체;
    상기 상부 기판 상에 상기 수직 구조체의 측벽을 따라서 교대로 적층된 전극층 및 층간 절연층을 구비한 적층 구조체;
    상기 상부 기판 상에 상기 제1 방향으로 연장하고 상기 제1 방향에 수직하는 제2 방향으로 상기 전극층을 서로 분리하는 분리 절연층들; 및
    상기 셀 영역 또는 확장 영역에 인접하고, 상기 상부 기판을 관통하는 관통-비아(Through-Via)가 형성된 관통-비아 배선 영역;을 포함하고,
    상기 셀 영역은 정상(normal) 셀들이 배치된 메인 셀 영역과 상기 셀 영역의 외곽 부분의 에지 셀 영역을 포함하며,
    상기 분리 절연층은 상기 메인 셀 영역의 메인 분리 절연층과 상기 에지 셀 영역의 에지 분리 절연층을 포함하며,
    상기 메인 분리 절연층의 하면은 상기 상부 기판의 상면보다 높고, 상기 에지 분리 절연층의 하면과는 다른 깊이를 갖는, 3차원 비휘발성 메모리 소자.
  2. 제1 항에 있어서,
    상기 상부 기판 상에 상기 적층 구조체의 하부에 배치되고 상기 상부 기판의 상면과 수평하게 연장하는 지지층을 더 포함하고,
    상기 수직 구조체는 상기 수직 방향으로 연장하는 채널층 및 상기 채널층 상의 측벽 다중 절연층을 포함하며,
    상기 메인 셀 영역에는, 상기 지지층의 하부에 배치되고 상기 상부 기판의 상면에 수평하게 연장하며, 상기 측벽 다중 절연층을 관통하여 상기 채널층에 콘택하는 제1 수평층이 배치되며,
    상기 에지 셀 영역에는, 상기 지지층의 하부에 배치되고 상기 상부 기판 상면에 수평하게 연장하는 적어도 하나의 물질층이 배치되되, 상기 적어도 하나의 물질층은 상기 측벽 다중 절연층을 관통하여 상기 채널층에 콘택하는 제1 수평층, 상기 측벽 다중 절연층에 콘택하는 수평 절연층, 및 상기 측벽 다중 절연층에 콘택하는 제2 수평층 중 어느 하나를 포함하는 것을 특징으로 하는 3차원 비휘발성 메모리 소자.
  3. 제1 항에 있어서,
    상기 상부 기판 상에 상기 적층 구조체의 하부에 배치되고 상기 상부 기판의 상면과 수평하게 연장하는 지지층을 더 포함하고,
    상기 에지 셀 영역은, 상기 관통-비아 배선 영역에 인접하는 제1 에지 셀 영역과 상기 제2 방향으로 상기 셀 영역의 최외곽 부분에 인접한 제2 에지 셀 영역을 포함하고,
    상기 에지 분리 절연층은, 상기 제1 에지 셀 영역의 제1 에지 분리 절연층과 상기 제2 에지 셀 영역의 제2 에지 분리 절연층을 포함하며,
    상기 에지 셀 영역에는, 상기 지지층의 하부에 배치되고 상기 상부 기판 상면에 수평하게 연장하는 적어도 하나의 물질층이 배치되며,
    상기 제1 에지 분리 절연층의 하면은 상기 상부 기판의 상면보다 낮고, 상기 적어도 하나의 물질층은 상기 측벽 다중 절연층에 콘택하는 제2 수평층, 및 상기 제2 수평층의 상면과 하면 상의 박막 절연층을 포함하는 것을 특징으로 하는 3차원 비휘발성 메모리 소자.
  4. 제1 항에 있어서,
    상기 상부 기판 상에 상기 적층 구조체의 하부에 배치되고 상기 상부 기판의 상면과 수평하게 연장하는 지지층을 더 포함하고,
    상기 에지 셀 영역에는, 상기 지지층의 하부에 배치되고 상기 상부 기판 상면에 수평하게 연장하는 적어도 하나의 물질층이 배치되며,
    상기 제2 에지 분리 절연층의 하면은 상기 적어도 하나의 물질층의 상면보다 높은 것을 특징으로 하는 3차원 비휘발성 메모리 소자.
  5. 제1 항에 있어서,
    상기 상부 기판 상에 상기 적층 구조체의 하부에 배치되고 상기 상부 기판의 상면과 수평하게 연장하는 지지층을 더 포함하고,
    상기 확장 영역 및 상기 확장 영역에 인접하는 상기 에지 셀 영역은, 상기 지지층과 상기 상부 기판 사이에 적어도 하나의 물질층을 포함하고,
    상기 메인 분리 절연층은 상기 확장 영역으로 연장하고, 상기 확장 영역에서 상기 제1 방향으로 상기 셀 영역으로부터 멀어질수록 깊어지는 것을 특징으로 하는 3차원 비휘발성 메모리 소자.
  6. 제2 항에 있어서,
    상기 제1 수평층은 폴리실리콘으로 형성되고,
    상기 제2 수평층은 텅스텐(W)으로 형성된 것을 특징으로 하는 3차원 비휘발성 메모리 소자.
  7. 제1 항에 있어서,
    상기 상부 기판 상에 상기 적층 구조체의 하부에 배치되고 상기 상부 기판의 상면과 수평하게 연장하는 지지층을 더 포함하고,
    상기 수직 구조체의 하면은 상기 상부 기판의 상면보다 낮고,
    상기 메인 셀 영역에서, 상기 채널층에 콘택하는 제1 수평층의 부분의 상면은 상기 지지층의 하면보다 높고, 하면은 상기 상부 기판의 상면보다 낮은 것을 특징으로 하는 3차원 비휘발성 메모리 소자.
  8. 제1 항에 있어서,
    하부 기판 상의 주변회로 영역을 포함하고,
    상기 주변회로 영역은 상기 상부 기판의 하부에 배치되며,
    상기 셀 영역 상의 배선들은 상기 관통-비아를 통해 상기 주변회로 영역의 배선에 연결된 것을 특징으로 하는 3차원 비휘발성 메모리 소자.
  9. 블록 단위의 셀들이 배치된 셀 영역, 및 상기 셀 영역의 제1 방향의 측면에 배치되고 상기 제1 방향을 따라 계단 구조의 확장 영역이 정의된 기판;
    상기 기판 상에 상기 기판의 상면에 수직 방향으로 연장하는 수직 구조체;
    상기 기판 상에 상기 수직 구조체의 측벽을 따라서 교대로 적층된 전극층 및 층간 절연층을 구비한 적층 구조체; 및
    상기 기판 상에 상기 제1 방향으로 연장하고 상기 제1 방향에 수직하는 제2 방향으로 상기 전극층을 서로 분리하는 분리 절연층들;을 포함하고,
    상기 셀 영역은 정상 셀들이 배치된 메인 셀 영역과 상기 셀 영역의 외곽 부분의 에지 셀 영역을 포함하며,
    상기 분리 절연층들은 상기 메인 셀 영역의 메인 분리 절연층과 상기 에지 셀 영역의 에지 분리 절연층을 포함하며,
    복수의 상기 에지 분리 절연층들 중 적어도 2개는 서로 다른 깊이를 갖는, 3차원 비휘발성 메모리 소자.
  10. 제9 항에 있어서,
    상기 셀 영역들 사이에, 상기 기판을 관통하는 관통-비아가 형성된 관통-비아 배선 영역이 배치되고,
    상기 메인 분리 절연층의 하면은 상기 기판의 상면보다 높고,
    상기 관통-비아 배선 영역에 인접하는 상기 에지 분리 절연층의 하면은 상기 기판의 상면보다 낮은 것을 특징으로 하는 3차원 비휘발성 메모리 소자.
  11. 제9 항에 있어서,
    상기 메인 분리 절연층의 하면은 상기 기판의 상면보다 높고,
    상기 에지 분리 절연층들 중 상기 제2 방향으로 최외곽 부분에 배치된 상기 에지 분리 절연층의 하면은 상기 메인 분리 절연층의 하면보다 높은 것을 특징으로 하는 3차원 비휘발성 메모리 소자.
  12. 제9 항에 있어서,
    상기 기판 상에 상기 적층 구조체의 하부에 배치되고 상기 기판의 상면과 수평하게 연장하는 지지층과,
    상기 지지층과 상기 기판 사이에 상기 기판의 상면과 수평하게 연장하는 적어도 하나의 물질층을 포함하고,
    상기 수직 구조체는 상기 수직 방향으로 연장하는 채널층 및 상기 채널층 상의 측벽 다중 절연층을 포함하며,
    상기 적어도 하나의 물질층은 상기 측벽 다중 절연층을 관통하여 상기 채널층에 콘택하는 제1 수평층, 상기 측벽 다중 절연층에 콘택하는 수평 절연층, 및 상기 측벽 다중 절연층에 콘택하는 제2 수평층 중 어느 하나를 포함하는 것을 특징으로 하는 3차원 비휘발성 메모리 소자.
  13. 셀 어레이 영역, 및 확장 영역이 정의된 기판 상에 적어도 하나의 절연층 및 지지층을 형성하는 단계;
    상기 지지층 상에 층간 절연층과 희생층을 교대로 적층하여 몰드 구조체를 형성하는 단계;
    상기 기판 상에 상기 적어도 하나의 절연층, 지지층, 및 몰드 구조체를 관통하여 상기 기판의 상면에 수직 방향으로 연장하는 수직 구조체를 형성하는 단계;
    상기 기판 상에 상기 제1 방향으로 연장하고, 상기 제1 방향에 수직하는 제2 방향으로 상기 셀 어레이 영역과 확장 영역을 분리하는 분리 트렌치를 형성하는 단계;
    상기 분리 트렌치의 하면과 측벽을 덮는 스페이서를 형성하는 단계;
    상기 스페이서의 하면을 제거하여 상기 적어도 하나의 절연층을 노출시키는 단계;
    상기 적어도 하나의 절연층을 제1 도전층으로 대체하여 상기 수직 구조체의 채널층에 콘택하는 제1 수평층을 형성하는 단계;
    상기 분리 트렌치 내의 상기 스페이서를 제거하여 상기 분리 트렌치의 측벽으로 상기 층간 절연층과 희생층을 노출시키는 단계;
    상기 희생층을 제2 도전층으로 대체하여, 상기 수직 구조체의 측벽을 따라서 교대로 적층된 전극층 및 층간 절연층을 구비한 적층 구조체를 형성하는 단계; 및
    상기 분리 트렌치 내에 매립 절연층을 채워 분리 절연층을 형성하는 단계;를 포함하고,
    상기 셀 영역은 정상 셀들이 배치된 메인 셀 영역과 상기 셀 영역의 외곽 부분의 에지 셀 영역을 포함하며,
    복수의 상기 분리 트렌치들은 상기 메인 셀 영역의 메인 분리 트렌치와 상기 에지 셀 영역의 메인 분리 트렌치를 포함하며,
    상기 메인 분리 트렌치는 상기 적어도 하나의 절연층이 노출되도록 형성되고,
    복수의 상기 에지 분리 트렌치들 중 일부는 상기 기판이 노출되도록 형성된, 3차원 비휘발성 메모리 소자 제조방법.
  14. 제13 항에 있어서,
    상기 적어도 하나의 절연층은, 수평 절연층, 및 상기 수평 절연층의 상면과 하면 상의 박막 절연층을 포함하고,
    상기 적어도 하나의 절연층을 노출시키는 단계에서,
    상기 메인 셀 영역에서, 상기 메인 분리 트렌치의 하면을 통해 상기 수평 절연층이 노출되고,
    상기 에지 셀 영역에서, 상기 에지 분리 트렌치의 하면을 통해 상기 기판이 노출되고, 상기 적어도 하나의 절연층은 상기 스페이서에 덮여 노출되지 않는 것을 특징으로 하는 3차원 비휘발성 메모리 소자 제조방법.
  15. 제14 항에 있어서,
    상기 층간 절연층과 희생층을 노출시키는 단계에서,
    상기 에지 셀 영역에서, 상기 에지 분리 트렌치의 측벽으로 상기 적어도 하나의 절연층이 노출되고,
    상기 적층 구조체를 형성하는 단계에서, 상기 수평 절연층을 상기 제2 도전층으로 대체하여 제2 수평층을 형성하며,
    상기 제2 수평층은 상기 수직 구조체의 측벽 다중 절연층에 콘택하고 상면과 하면 상에 상기 박막 절연층이 유지되는 것을 특징으로 하는 메모리 소자 제조방법.
  16. 제13 항에 있어서,
    상기 셀 영역들 사이에, 상기 기판을 관통하는 관통-비아가 형성된 관통-비아 배선 영역이 배치되고,
    상기 에지 셀 영역은, 상기 관통-비아 배선 영역에 인접하는 제1 에지 셀 영역과 상기 제2 방향으로 상기 셀 영역의 최외곽 부분에 배치된 제2 에지 셀 영역을 포함하고,
    상기 적어도 하나의 절연층을 노출시키는 단계에서,
    상기 메인 셀 영역에서, 상기 메인 분리 트렌치의 하면을 통해 수평 절연층이 노출되고,
    상기 제1 에지 셀 영역에서, 상기 에지 분리 트렌치의 하면을 통해 상기 기판이 노출되는 것을 특징으로 하는 3차원 비휘발성 메모리 소자 제조방법.
  17. 제13 항에 있어서,
    상기 적어도 하나의 절연층 및 지지층을 형성하는 단계에서,
    상기 확장 영역의 상기 분리 트렌치에 대응하는 부분과 상기 셀 영역과 상기 확장 영역의 경계에 대응하는 부분의 상기 적어도 하나의 절연층을 제거하고, 상기 지지층을 상기 기판 상에 바로 형성하는 것을 특징으로 하는 3차원 비휘발성 메모리 소자 제조방법.
  18. 제13 항에 있어서,
    상기 수직 구조체의 하면은 상기 기판의 상면보다 낮고,
    상기 제1 수평층을 형성하는 단계에서,
    상기 메인 셀 영역에서, 상기 수직 구조체의 측벽 다중 절연층이 제거되고 상기 채널층이 노출되어 상기 제1 수평층이 상기 채널층에 콘택하며,
    상기 채널층에 콘택하는 상기 제1 수평층의 부분의 상면은 상기 지지층의 하면보다 높고, 하면은 상기 기판의 상면보다 낮은 것을 특징으로 하는 3차원 비휘발성 메모리 소자 제조방법.
  19. 제13 항에 있어서,
    상기 분리 트렌치를 형성하는 단계에서,
    상기 제2 방향으로 상기 에지 분리 트렌치의 CD가 상기 메인 분리 트렌치의 CD보다 크게 되도록 상기 분리 트렌치를 형성하거나, 또는 실질적으로 동일하게 되도록 상기 분리 트렌치를 형성하는 것을 특징으로 하는 3차원 비휘발성 메모리 소자 제조방법.
  20. 제13 항에 있어서,
    상기 수직 구조체를 형성하는 단계 전에,
    상기 확장 영역에서 희생층을 상기 제1 방향을 따라, 그리고 상기 제2 방향으로 최외곽 부분에 배치된 상기 셀 영역의 외부에 상기 제2 방향을 따라 상기 희생층을 층 단위로 노출시키고,
    상기 분리 절연층을 형성하는 단계 후에,
    상기 확장 영역에 상기 전극층에 콘택하는 수직 콘택을 형성하는 단계를 더 포함하며,
    상기 수직 콘택을 형성하는 단계에서,
    상기 셀 영역들 사이 또는 상기 확장 영역들 사이에 배치된 관통-비아 배선 영역에, 상기 기판을 관통하여 상기 기판의 하부의 주변회로 영역의 배선에 연결되는 관통-비아를 형성하는 것을 특징으로 하는 3차원 비휘발성 메모리 소자 제조방법.




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