KR102631939B1 - 3차원 반도체 메모리 장치 - Google Patents
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Abstract
3차원 반도체 메모리 장치가 제공된다. 3차원 반도체 메모리 장치는 기판 상에 배치되며, 상기 기판의 상면과 나란하게 연장되는 소오스 도전 패턴; 및 상기 소오스 도전 패턴 상에서 상기 기판의 상면에 대해 수직한 제 1 방향을 따라 차례로 적층된 소거 제어 게이트 전극, 접지 선택 게이트 전극, 셀 게이트 전극들, 및 스트링 선택 전극을 포함하는 전극 구조체를 포함한다.
Description
본 발명은 3차원 반도체 메모리 장치에 관한 것으로서, 더욱 상세하게는 신뢰성 및 집적도가 보다 향상된 3차원 반도체 메모리 장치에 관한 것이다.
소비자가 요구하는 우수한 성능 및 저렴한 가격을 충족시키기 위해 반도체 장치의 집적도를 증가시키는 것이 요구되고 있다. 반도체 장치의 경우, 그 집적도는 제품의 가격을 결정하는 중요한 요인이기 때문에, 특히 증가된 집적도가 요구되고 있다. 2차원 또는 평면적 반도체 장치의 경우, 그 집적도는 단위 메모리 셀이 점유하는 면적에 의해 주로 결정되기 때문에, 미세 패턴 형성 기술의 수준에 크게 영향을 받는다. 하지만, 패턴의 미세화를 위해서는 초고가의 장비들이 필요하기 때문에, 2차원 반도체 장치의 집적도는 증가하고는 있지만 여전히 제한적이다. 이에 따라, 3차원적으로 배열되는 메모리 셀들을 구비하는 3차원 반도체 메모리 장치들이 제안되고 있다.
본원 발명이 해결하고자 하는 과제는 신뢰성 및 집적도가 보다 향상된 3차원 반도체 메모리 장치를 제공하는데 있다.
본 발명이 해결하고자 하는 과제는 이상에서 언급한 과제에 제한되지 않으며, 언급되지 않은 또 다른 과제들은 아래의 기재로부터 당업자에게 명확하게 이해될 수 있을 것이다.
상기 해결하고자 하는 과제를 달성하기 위하여 본 발명의 실시예들에 따른 3차원 반도체 메모리 장치는 기판 상에 배치되며, 상기 기판의 상면과 나란하게 연장되는 소오스 도전 패턴; 및 상기 소오스 도전 패턴 상에서 상기 기판의 상면에 대해 수직한 제 1 방향을 따라 차례로 적층된 소거 제어 게이트 전극, 접지 선택 게이트 전극, 셀 게이트 전극들, 및 스트링 선택 전극을 포함하는 전극 구조체를 포함한다.
상기 해결하고자 하는 과제를 달성하기 위하여 본 발명의 실시예들에 따른 3차원 반도체 메모리 장치는 기판의 상면과 나란하게 연장되는 소오스 도전 패턴; 상기 소오스 도전 패턴 상에 제공되며, 상기 기판의 상면에 대해 수직한 제 1 방향으로 연장되는 복수 개의 낸드 셀 스트링들을 포함하되, 상기 복수 개의 낸드 셀 스트링들 각각은: 직렬 연결된 복수 개의 메모리 셀 트랜지스터들을 포함하는 셀 스트링; 상기 셀 스트링의 제 1 끝단에 연결된 접지 선택 트랜지스터; 및 상기 접지 선택 트랜지스터와 상기 소오스 도전 패턴 사이에 연결된 소거 제어 트랜지스터를 포함한다.
상기 해결하고자 하는 과제를 달성하기 위하여 본 발명의 실시예들에 따른 3차원 반도체 메모리 장치는 기판의 상면에 수직한 제 1 방향으로 적층된 복수 개의 전극들을 포함하며, 상기 기판의 상면에 대해 평행한 제 2 방향으로 연장되는 전극 구조체; 상기 기판과 상기 전극 구조체 사이에 배치되며, 상기 전극 구조체와 나란하게 연장되는 소오스 도전 패턴; 상기 전극 구조체 및 상기 소오스 도전 패턴을 관통하되, 측벽 일부가 상기 소오스 도전 패턴과 접촉하는 수직 반도체 패턴; 및 상기 수직 반도체 패턴과 상기 전극 구조체 사이에서 상기 제 1 방향으로 연장되는 데이터 저장 패턴을 포함할 수 있다. 여기서, 상기 소오스 도전 패턴은 상기 전극 구조체 아래에 배치되며 상기 제 2 방향으로 연장되는 수평부; 및 상기 수평부로부터 상기 제 1 방향으로 연장되며, 상기 수직 반도체 패턴의 상기 측벽 일부를 둘러싸는 측벽부를 포함할 수 있다.
상기 해결하고자 하는 과제를 달성하기 위하여 본 발명의 실시예들에 따른 3차원 반도체 메모리 장치는 주변 회로 영역 및 셀 어레이 영역을 포함하는 기판; 상기 주변 회로 영역의 상기 기판 상에 배치된 주변 게이트 스택들을 포함하는 주변 회로 구조체; 상기 셀 어레이 영역의 상기 기판 상에 배치된 소오스 도전 패턴을 포함하는 소오스 구조체; 상기 소오스 구조체 상에 수직적으로 번갈아 적층된 하부 전극들 및 하부 절연막들을 포함하는 하부 전극 구조체; 상기 하부 전극 구조체의 최상층 하부 전극 및 상기 주변 회로 구조체를 덮는 하부 평탄 절연막; 상기 셀 어레이 영역에서 상기 하부 평탄 절연막 상에 수직적으로 번갈아 적층된 상부 전극들 및 상부 절연막들을 포함하는 상부 전극 구조체; 및 상기 셀 어레이 영역에서 수직적으로 연장되며, 측벽 일부가 상기 소오스 도전 패턴과 접촉하는 수직 반도체 패턴을 포함할 수 있다.
기타 실시예들의 구체적인 사항들은 상세한 설명 및 도면들에 포함되어 있다.
본 발명의 실시예들에 따르면, 3차원 반도체 메모리 장치는 기판의 상면과 나란한 소오스 도전 패턴 상에 전극 구조체가 배치될 수 있으며, 소오스 도전 패턴이 메모리 셀들의 채널로 사용되는 수직 반도체 패턴의 하부 측벽과 직접 접촉될 수 있다. 이에 따라 수직 반도체 패턴과 소오스 도전 패턴 간의 전기적 연결을 위한 공정들이 생략될 수 있다.
소오스 도전 패턴의 일부가 기판의 상면에 수직방향으로 돌출되어, 전극 구조체의 최하층에 제공된 소거 제어 게이트 전극과 소오스 도전 패턴 간의 거리가 보다 최적화할 수 있다. 이에 따라, 메모리 셀 어레이의 소거 동작시 게이트 유도 드레인 누설 발생을 최적화할 수 있어, 3차원 반도체 메모리 장치의 동작 특성이 향상될 수 있다.
수직적으로 인접하는 전극들 사이의 절연막들 중 하나가, 셀 어레이 영역에서 주변회로 영역으로 연장되어 주변 회로 구조체를 덮을 수 있다. 즉, 셀 어레이의 일부와 주변 회로의 일부가 동시에 형성될 수 있으므로, 3차원 반도체 메모리 장치의 제조 방법이 보다 단순화될 수 있으며, 제조 공정 비용을 절감할 수 있다.
도 1은 본 발명의 실시예들에 따른 3차원 반도체 메모리 장치의 셀 어레이를 나타내는 간략 회로도이다.
도 2는 본 발명의 실시예들에 따른 3차원 반도체 메모리 장치의 평면도이다.
도 3a 및 도 3b는 본 발명의 실시예들에 따른 3차원 반도체 메모리 장치의 단면도들로서, 도 2의 I-I'선 및 II-II'선을 따라 자른 단면들이다.
도 4a는 본 발명의 실시예들에 따른 전극 구조체에 구비된 하나의 셀 게이트 전극 및 소거 게이트 전극을 예시하는 평면도이다.
도 4b는 본 발명의 실시예들에 따른 전극 구조체에 구비된 접지 선택 게이트 전극들을 나타내는 평면도이다.
도 4c는 본 발명의 실시예들에 따른 전극 구조체에 구비된 소오스 구조체를 나타내는 평면도이다.
도 5a 및 도 5b는 도 3a의 A 부분을 확대한 도면들이다.
도 6은 본 발명의 다양한 실시예들에 따른 3차원 반도체 메모리 장치의 일 부분을 나타내는 도면이다.
도 7a는 본 발명의 다양한 실시예들에 따른 3차원 반도체 메모리 장치의 단면도로서, 도 2의 I-I'선을 따라 자른 단면이다.
도 7b는 도 7a의 A 부분을 확대한 도면이다.
도 8a는 본 발명의 다양한 실시예들에 따른 3차원 반도체 메모리 장치의 단면도로서, 도 2의 I-I'선을 따라 자른 단면이다.
도 8b는 도 8a의 A 부분을 확대한 도면이다.
도 9a 내지 도 20a 및 도 9b 내지 도 20b는 본 발명의 실시예들에 따른 3차원 반도체 메모리 장치의 제조 방법을 설명하기 위한 도면들로서, 도 9a 내지 도 20a는 도 2의 I-I'선을 따라 자른 단면들이며, 도 9b 내지 도 20b는 도 2의 II-II'선을 따라 자른 단면들이다.
도 21a 내지 도 26a는 본 발명의 실시예들에 따른 3차원 반도체 메모리 장치의 소오스 구조체를 형성하는 방법을 설명하기 위한 도면들이다. 도 21b 내지 도 26b는 도 21a 내지 도 26a의 A 부분을 각각 확대한 도면들이다.
도 24c는 본 발명의 다른 예를 설명하기 위한 도면으로서, 도 24a의 A 부분을 확대한 도면이다.
도 2는 본 발명의 실시예들에 따른 3차원 반도체 메모리 장치의 평면도이다.
도 3a 및 도 3b는 본 발명의 실시예들에 따른 3차원 반도체 메모리 장치의 단면도들로서, 도 2의 I-I'선 및 II-II'선을 따라 자른 단면들이다.
도 4a는 본 발명의 실시예들에 따른 전극 구조체에 구비된 하나의 셀 게이트 전극 및 소거 게이트 전극을 예시하는 평면도이다.
도 4b는 본 발명의 실시예들에 따른 전극 구조체에 구비된 접지 선택 게이트 전극들을 나타내는 평면도이다.
도 4c는 본 발명의 실시예들에 따른 전극 구조체에 구비된 소오스 구조체를 나타내는 평면도이다.
도 5a 및 도 5b는 도 3a의 A 부분을 확대한 도면들이다.
도 6은 본 발명의 다양한 실시예들에 따른 3차원 반도체 메모리 장치의 일 부분을 나타내는 도면이다.
도 7a는 본 발명의 다양한 실시예들에 따른 3차원 반도체 메모리 장치의 단면도로서, 도 2의 I-I'선을 따라 자른 단면이다.
도 7b는 도 7a의 A 부분을 확대한 도면이다.
도 8a는 본 발명의 다양한 실시예들에 따른 3차원 반도체 메모리 장치의 단면도로서, 도 2의 I-I'선을 따라 자른 단면이다.
도 8b는 도 8a의 A 부분을 확대한 도면이다.
도 9a 내지 도 20a 및 도 9b 내지 도 20b는 본 발명의 실시예들에 따른 3차원 반도체 메모리 장치의 제조 방법을 설명하기 위한 도면들로서, 도 9a 내지 도 20a는 도 2의 I-I'선을 따라 자른 단면들이며, 도 9b 내지 도 20b는 도 2의 II-II'선을 따라 자른 단면들이다.
도 21a 내지 도 26a는 본 발명의 실시예들에 따른 3차원 반도체 메모리 장치의 소오스 구조체를 형성하는 방법을 설명하기 위한 도면들이다. 도 21b 내지 도 26b는 도 21a 내지 도 26a의 A 부분을 각각 확대한 도면들이다.
도 24c는 본 발명의 다른 예를 설명하기 위한 도면으로서, 도 24a의 A 부분을 확대한 도면이다.
이하, 도면들을 참조하여, 본 발명의 실시예들에 대해 상세히 설명하기로 한다.
도 1은 본 발명의 실시예들에 따른 3차원 반도체 메모리 장치의 셀 어레이를 나타내는 간략 회로도이다.
도 1을 참조하면, 3차원 반도체 메모리 장치의 셀 어레이는 공통 소오스 라인(CSL), 복수 개의 비트 라인들(BL0-BL2) 및 공통 소오스 라인(CSL)과 비트 라인들(BL) 사이에 배치되는 복수개의 셀 스트링들(CSTR)을 포함할 수 있다.
셀 스트링들(CSTR)은 제 1 및 제 2 방향들(D1, D2)을 따라 2차원적으로 배열될 수 있으며, 제 3 방향(D3)을 따라 연장될 수 있다. 비트 라인들(BL)은 제 1 방향(D1)으로 서로 이격되며, 제 2 방향(D2)으로 연장될 수 있다.
비트 라인들(BL0-BL2) 각각에 복수개의 셀 스트링들(CSTR)이 병렬로 연결될 수 있다. 복수 개의 셀 스트링들(CSTR)은 공통 소오스 라인(CSL)에 공통으로 연결될 수 있다. 즉, 복수 개의 비트 라인들(BL0-BL2)과 하나의 공통 소오스 라인(CSL) 사이에 복수 개의 셀 스트링들(CSTR)이 배치될 수 있다. 공통 소오스 라인(CSL)은 복수 개로 2차원적으로 배열될 수 있다. 여기서, 공통 소오스 라인들(CSL)에는 전기적으로 동일한 전압이 인가될 수 있거나, 또는 공통 소오스 라인들(CSL) 각각이 전기적으로 제어될 수도 있다.
실시예들에 따르면, 셀 스트링들(CSTR) 각각은 직렬 연결된 스트링 선택 트랜지스터들(SST1, SST2), 직렬 연결된 메모리 셀 트랜지스터들(MCT), 접지 선택 트랜지스터(GST), 및 소거 제어 트랜지스터(ECT)로 구성될 수 있다. 또한, 메모리 셀 트랜지스터들(MCT) 각각은 데이터 저장 요소(data storage element)를 포함한다.
일 예로, 각각의 셀 스트링들(CSTR)은 직렬 연결된 제 1 및 제 2 스트링 선택 트랜지스터들(SST1, SST2)을 포함할 수 있으며, 제 2 스트링 선택 트랜지스터(SST2)는 비트 라인(BL0-BL2)에 접속될 수 있다. 이와 달리, 각각의 셀 스트링들(CSTR)은 하나의 스트링 선택 트랜지스터를 포함할 수도 있다. 또 다른 예로, 각각의 셀 스트링들(CSTR)에서 접지 선택 트랜지스터(GST)는, 제 1 및 제 2 스트링 선택 트랜지스터들(SST1, SST2)와 유사하게, 직렬 연결된 복수 개의 모오스 트랜지스터들로 구성될 수도 있다.
하나의 셀 스트링(CSTR)은 공통 소오스 라인들(CSL)로부터의 거리가 서로 다른 복수개의 메모리 셀 트랜지스터들(MCT)로 구성될 수 있다. 메모리 셀 트랜지스터들(MCT)은 제 1 스트링 선택 트랜지스터(SST1)와 접지 선택 트랜지스터(GST) 사이에 직렬 연결될 수 있다. 소거 제어 트랜지스터(ECT)는 접지 선택 트랜지스터(GST)와 공통 소오스 라인(CSL) 사이에 연결될 수 있다. 나아가, 셀 스트링들(CSTR) 각각은 제 1 스트링 선택 트랜지스터(SST1)와 메모리 셀 트랜지스터(MCT) 사이에 그리고, 접지 선택 트랜지스터(GST)와 메모리 셀 트랜지스터(MCT) 사이에 각각 연결된 더미 셀들(DMC)을 더 포함할 수 있다.
실시예들에 따르면, 제 1 스트링 선택 트랜지스터(SST1)는 제 1 스트링 선택 라인(SSL1)에 의해 제어될 수 있으며, 제 2 스트링 선택 트랜지스터(SST2)는 제 2 스트링 선택 라인(SSL2)에 의해 제어될 수 있다. 메모리 셀 트랜지스터들(MCT)은 복수 개의 워드 라인들(WL0-WLn)에 의해 각각 제어 될 수 있으며, 더미 셀들(DMC)은 더미 워드 라인(DWL)에 의해 각각 제어될 수 있다. 접지 선택 트랜지스터(GST)는 접지 선택 라인(GSL)에 의해 제어될 수 있으며, 소거 제어 트랜지스터(ECT)는 소거 제어 라인(ECL)에 의해 제어될 수 있다. 공통 소오스 라인(CSL)은 소거 제어 트랜지스터들(ECT)의 소오스들에 공통으로 연결될 수 있다.
공통 소오스 라인들(CSL)로부터 실질적으로 동일한 거리에 배치되는, 메모리 셀 트랜지스터들(MCT)의 게이트 전극들은 워드 라인들(WL0-WLn, DWL) 중의 하나에 공통으로 연결되어 등전위 상태에 있을 수 있다. 이와 달리, 메모리 셀 트랜지스터들(MCT)의 게이트 전극들이 공통 소오스 라인들(CSL)로부터 실질적으로 동일한 레벨에 배치되더라도, 서로 다른 행 또는 열에 배치되는 게이트 전극들이 독립적으로 제어될 수 있다.
접지 선택 라인들(GSL0-GSL2) 및 스트링 선택 라인들(SSL1, SSL2)은 제 1 방향(D1)을 따라 연장되며, 제 2 방향(D2)으로 서로 이격될 수 있다. 공통 소오스 라인들(CSL)로부터 실질적으로 동일한 레벨에 배치되는 접지 선택 라인들(GSL0-GSL2) 및 스트링 선택 라인들(SSL1, SSL2)은 전기적으로 서로 분리될 수 있다. 또한, 서로 다른 셀 스트링들(CSTR)의 소거 제어 트랜지스터들(ECT)은 공통의 소거 제어 라인(ECL)에 의해 제어될 수 있다. 소거 제어 트랜지스터들(ECT)은 메모리 셀 어레이의 소거 동작시 게이트 유도 드레인 누설(GIDL; Gate Induced Drain Leakage)을 발생시킬 수 있다.
도 2는 본 발명의 실시예들에 따른 3차원 반도체 메모리 장치의 평면도이다. 도 3a 및 도 3b는 본 발명의 실시예들에 따른 3차원 반도체 메모리 장치의 단면도들로서, 도 2의 I-I'선 및 II-II'선을 따라 자른 단면들이다. 도 4a는 본 발명의 실시예들에 따른 전극 구조체에 구비된 하나의 셀 게이트 전극 및 소거 게이트 전극을 예시하는 평면도이다. 도 4b 및 도 4c는 각각 접지 선택 게이트 전극들 및 소오스 구조체를 예시하는 평면도이다. 도 5a 및 도 5b는 도 3a의 A 부분을 확대한 도면들이다. 도 6은 본 발명의 다양한 실시예들에 따른 3차원 반도체 메모리 장치의 일 부분을 나타내는 도면이다.
도 2, 도 3a, 및 도 3b를 참조하면, 기판(10)은 셀 어레이 영역(CAR), 연결 영역(CNR), 및 주변 회로 영역(PCR)을 포함할 수 있다. 연결 영역(CNR)은 셀 어레이 영역(CAR)과 주변 회로 영역(PCR) 사이에 위치할 수 있다. 기판(10)은 반도체 특성을 갖는 물질(예를 들면, 실리콘 웨이퍼), 절연성 물질(예를 들면, 유리), 절연성 물질에 의해 덮인 반도체 또는 도전체 중의 하나일 수 있다. 예를 들어, 기판(10)은 제 1 도전형을 갖는 실리콘 웨이퍼일 수 있다.
실시예들에 따른 3차원 반도체 메모리 장치는 주변 회로 영역(PCR)의 기판(10) 상에 제공된 주변 회로 구조체, 셀 어레이 영역(CAR)의 기판(10) 상에 제공된 전극 구조체(ST), 전극 구조체(ST)와 기판(10) 사이에 제공된 소오스 구조체(SC), 전극 구조체(ST) 및 소오스 구조체(SC)를 관통하며 소오스 구조체(SC)와 전기적으로 연결되는 수직 반도체 패턴들(VS), 및 전극 구조체(ST)와 수직 반도체 패턴들(VS) 사이의 데이터 저장 패턴(DSP)을 포함할 수 있다. 또한, 연결 영역(CNR)에 메모리 셀들과 주변 로직 회로들을 연결하는 배선 구조체가 제공될 수 있다.
실시예들에서, 주변 회로 구조체는 로우 및 칼럼 디코더들, 페이지 버퍼, 및 제어 회로들을 포함할 수 있다. 주변 회로 구조체는 예를 들어, 고전압 및 저전압 트랜지스터들, 저항(resistor), 및 캐패시터(capacitor)를 포함할 수 있다. 보다 상세하게, 주변 회로 영역(PCR)은은 저전압 영역(LVR) 및 고전압 영역(HVR)을 포함할 수 있으며, 저전압 영역(LVR)의 기판(10) 상에 저전압 트랜지스터가 제공될 수 있으며, 고전압 영역(HVR)의 기판(10) 상에 고전압 트랜지스터가 제공될 수 있다.
주변 회로 영역(PCR)의 기판(10) 내에 활성 영역들(ACT)을 정의하는 소자 분리막(13)이 배치될 수 있다. 활성 영역들(ACT)을 가로질러 주변 게이트 스택들(PGS)이 배치될 수 있으며, 저전압 영역(LVR)의 기판(10)과 주변 게이트 스택(PGS) 사이에 얇은 제 1 게이트 절연막(11a)이 배치되고, 고전압 영역(HVR)의 기판(10)과 주변 게이트 스택(PGS) 사이에 두꺼운 제 2 게이트 절연막(11b)이 배치될 수 있다. 각 주변 게이트 스택(PGS) 양측의 활성 영역들(ACT)에 소오스 및 드레인 불순물 영역들이 제공될 수 있다. 주변 게이트 스택들(PGS) 각각은 기판(10) 상에 차례로 적층된 주변 게이트 절연막, 불순물이 도핑된 주변 폴리실리콘 패턴(PCP), 게이트 금속 패턴(PMP), 및 주변 하드 마스크 패턴(HMP)을 포함할 수 있다. 스페이서들이 주변 게이트 스택들(PGS)의 양측벽들을 덮을 수 있다.
더미 희생 패턴(DP)이 주변 회로 영역(PCR)에서 주변 게이트 스택들(PGS) 및 기판(10)의 상면을 컨포말하게 덮을 수 있다. 일 예에서, 더미 희생 패턴(DP)은 실리콘 질화막으로 이루어질 수 있다.
셀 어레이 영역(CAR) 및 연결 영역(CNR)의 기판(10) 내에 웰 불순물 영역(10w)이 제공될 수 있다. 웰 불순물 영역(10w)은 기판(10)과 반대의 제 2 도전형을 갖는 도펀트들(예를 들어, 인(P) 또는 비소(As))을 포함할 수 있다. 다른 예에서, 웰 불순물 영역(10w)은 생략될 수도 있다.
실시예들에 따르면, 소오스 구조체(SC)가 웰 불순물 영역(10w) 상에 배치될 수 있다. 소오스 구조체(SC)는 기판(10)의 상면과 평행할 수 있으며, 전극 구조체(ST)와 나란하게 제 1 방향(D1)으로 연장될 수 있다. 소오스 구조체(SC)는 차례로 적층된 제 1 및 제 2 소오스 도전 패턴들(SCP1, SCP2)을 포함할 수 있다. 제 1 소오스 도전 패턴(SCP1)은 웰 불순물 영역(10w)과 접촉할 수 있으며, 제 2 소오스 도전 패턴(SCP2)은 제 1 소오스 도전 패턴(SCP1)의 상면과 직접 접촉할 수 있다. 한편, 다른 예로, 제 1 소오스 도전 패턴(SCP1)과 웰 불순물 영역(10w) 사이에게이트 절연막이 배치될 수도 있다. 제 1 소오스 도전 패턴(SCP1)의 바닥면은 주변 게이트 스택들(PGS)의 바닥면들보다 낮은 레벨에 위치할 수 있다.
제 1 및 제 2 소오스 도전 패턴들(SCP1, SCP2)은 기판(10)과 반대의 제 2 도전형을 갖는 도펀트들(예를 들어, 인(P) 또는 비소(As))이 도핑된 반도체 물질로 이루어질 수 있다. 실시예들에서, 제 1 및 제 2 소오스 도전 패턴들(SCP1, SCP2)은 n형 도펀트들이 도핑된 폴리실리콘으로 이루어질 수 있으며, n형 도펀트들의 농도는 제 2 소오스 도전 패턴(SCP2)에서보다 제 1 소오스 도전 패턴(SCP1)에서 클 수 있다. 또한, 제 2 소오스 도전 패턴(SCP2)은 주변 게이트 스택들(PGS)의 주변 폴리실리콘 패턴(PCP)과 동일한 물질을 포함할 수 있다.
도 2, 도 3a, 및 도 4a에 도시된 바와 같이, 제 1 소오스 도전 패턴(SCP1)은 일부분들에서 리세스된 측벽들(OP1)을 가질 수 있다. 다시 말해, 제 1 소오스 도전 패턴(SCP1)은 제 1 폭(W1)을 갖는 제 1 부분들 및 제 1 폭(W1)보다 큰 제 2 폭(W2)을 갖는 제 2 부분들을 포함할 수 있다. 제 2 소오스 도전 패턴(SCP2)은 제 1 소오스 도전 패턴(SCP1)의 상면으로부터 제 1 소오스 도전 패턴(SCP1)의 리세스된 측벽들(OP1)로 연장될 수 있다. 제 2 소오스 도전 패턴(SCP2)의 일 부분은 기판(10) 또는 웰 불순물 영역(10w) 상의 게이트 절연막(11)과 접촉할 수 있다. 이와 달리, 제 2 소오스 도전 패턴(SCP2)의 일 부분은 기판(10) 또는 웰 불순물 영역(10w)과 직접 접촉할 수도 있다.
실시예들에 따르면, 제 1 소오스 도전 패턴(SCP1)은 수직 반도체 패턴들(VS)의 측벽 일부분들과 직접 접촉할 수 있다. 보다 상세하게, 도 5a를 참조하면, 제 1 소오스 도전 패턴(SCP1)은 수직 반도체 패턴(VS)의 측벽 일부분과 접촉하며 수직 반도체 패턴(VS)의 측벽 일부분을 둘러싸는 측벽부(SP) 및 전극 구조체(ST) 아래에서 기판(10)의 상면과 실질적으로 평행하는 수평부(HP)를 포함할 수 있다. 제 1 소오스 도전 패턴(SCP1)에서, 수평부(HP) 상면은 제 2 소오스 도전 패턴(SCP2)의 바닥면과 접촉할 수 있으며, 수평부(HP) 바닥면은 웰 불순물 영역(10w)과 접촉할 수 있다. 제 1 소오스 도전 패턴(SCP1)의 측벽부(SP)는 제 2 소오스 도전 패턴(SCP2)의 측벽 일부 및 기판(10) 일부를 덮을 수 있다.
도 5a 및 도 5b를 참조하면, 제 1 소오스 도전 패턴(SCP1)의 측벽부(SP)의 상면은 소거 제어 게이트 전극(EGE)의 바닥면보다 낮은 레벨에 위치할 수 있다. 제 1 소오스 도전 패턴(SCP1)의 측벽부(SP)의 상면은, 도 5a 도시된 바와 같이, 제 2 소오스 도전 패턴(SCP2)의 상면과 바닥면 사이에 위치할 수 있다. 이와 달리, 제 2 소오스 도전 패턴(SCP2)의 상면은 도 5b에 도시된 바와 같이, 제 2 소오스 도전 패턴(SCP2)의 상면보다 높은 레벨에 위치할 수도 있다.
실시예들에서, 전극 구조체(ST)는 셀 어레이 영역(CAR)에서 연결 영역(CNR)으로 제 1 방향(D1)을 따라 연장될 수 있으며, 연결 영역(CNR)에서 계단식 구조를 가질 수 있다. 전극 구조체(ST)는 제 1 방향(D1)으로 연장되는 소오스 콘택 플러그들(CSPLG) 사이에 배치될 수 있다. 소오스 콘택 플러그들(CSPLG)과 전극 구조체(ST) 사이에 절연 물질로 이루어진 절연 스페이서(SS)가 배치될 수 있다.
전극 구조체(ST)는 제 1 및 제 2 방향들(D1, D2)에 대해 수직하는 제 3 방향(D3; 즉, 수직 방향)을 따라 적층된 전극들(EGE, GGE, CGE, SGE)을 포함할 수 있다. 전극 구조체(ST)의 전극들(EGE, GGE, CGE, SGE)은 기판(10)으로부터 멀어질수록 제 1 방향(D1)으로의 길이가 감소할 수 있으며, 전극 구조체(ST)의 높이는 셀 어레이 영역(CAR)에서 멀어질수록 감소될 수 있다. 전극들(EGE, GGE, CGE, SGE) 각각은 연결 영역(CNR)에서 패드부를 가질 수 있으며, 전극들(EGE, GGE, CGE, SGE)의 패드부들은 수평적으로 및 수직적으로 서로 다른 위치에 위치할 수 있다.
실시예들에 따르면, 전극 구조체(ST)는 하부 전극 구조체(LST), 상부 전극 구조체(UST), 및 하부 전극 구조체(LST)와 상부 전극 구조체(UST) 사이에 제공된 하부 평탄 절연막(50)을 포함할 수 있다. 여기서, 하부 전극 구조체(LST)는 소오스 구조체(SC) 상에 번갈아 적층된 하부 전극들(EGE, GGE) 및 하부 절연막들(ILDa)을 포함할 수 있다. 하부 평탄 절연막(50)은 셀 어레이 영역(CAR)에서 하부 전극 구조체(LST)를 덮으며, 주변 회로 영역(PCR)에서 주변 회로 구조체를 덮을 수 있다. 상부 전극 구조체(UST)는 하부 평탄 절연막(50) 상에 수직적으로 번갈아 적층된 상부 전극들(CGE, SGE) 및 상부 절연막들(ILDb)을 포함할 수 있다. 하부 및 상부 전극들(EGE, GGE, CGE, SGE)은 예를 들어, 도핑된 반도체(ex, 도핑된 실리콘 등), 금속(ex, 텅스텐, 구리, 알루미늄 등), 도전성 금속질화물 (ex, 질화티타늄, 질화탄탈늄 등) 또는 전이금속(ex, 티타늄, 탄탈늄 등) 등에서 선택된 적어도 하나를 포함할 수 있다. 하부 절연막 및 상부 절연막들(ILDb)은 실리콘 산화막 및/또는 저유전막을 포함할 수 있다.
실시예들에서, 하부 전극들(EGE, GGE)은 소거 제어 게이트 전극(EGE) 및 소거 제어 게이트 전극(EGE) 상의 복수 개의 접지 선택 게이트 전극들(GGE)을 포함할 수 있다. 소거 제어 게이트 전극(EGE)은 소오스 구조체(SC)와 인접하며, 메모리 셀 어레이의 소거 동작을 제어하는 소거 제어 트랜지스터들(도 1의 ECT)의 게이트 전극들로 이용될 수 있다. 소거 제어 게이트 전극(EGE)은 도 4b에 도시된 바와 같이, 제 1 방향(D1)으로 연장되는 라인 부분들과 라인 부분들(LP)을 연결하는 연결 부분(CNP)을 포함할 수 있다. 소거 제어 게이트 전극(EGE)은 게이트 유도 드레인 누설(GIDL)을 발생시키는 소거 제어 트랜지스터(도 1의 ECT)의 게이트 전극으로 이용될 수 있다. 복수 개의 접지 선택 게이트 전극들(GGE)은 도 4c에 도시된 바와 같이, 라인 형태를 가질 수 있으며, 제 1 방향(D1)으로 연장될 수 있다. 복수 개의 접지 선택 게이트 전극들(GGE)은 기판(10)의 상면으로부터 동일한 레벨에서 서로 이격될 수 있다. 접지 선택 게이트 전극들(GGE)은 공통 소오스 라인(도 1의 CSL)과 수직 반도체 패턴들(VS) 사이의 전기적 연결을 제어하는 접지 선택 트랜지스터들(도 1의 GST)의 게이트 전극들로 이용될 수 있다.
상부 전극들(CGE, SGE)은 셀 게이트 전극들(CGE) 및 스트링 선택 게이트 전극들(SGE)을 포함할 수 있다. 복수 개의 셀 게이트 전극들(CGE)은 기판(10)의 상면으로부터 서로 다른 레벨에 위치할 수 있다. 셀 게이트 전극들(CGE)은 메모리 셀들(도 1의 MCT)의 제어 게이트 전극들(도 1의 WL0-WL3, DWL)로 사용될 수 있다. 스트링 선택 게이트 전극들(SGE)은 최상층 셀 게이트 전극(CGE) 분리 절연 패턴(105)에 의해 수평적으로 서로 이격되어 배치될 수 있다. 최상층의 스트링 선택 게이트 전극들(SGE)은 비트 라인(BL)과 수직 반도체 패턴들(VS) 사이의 전기적 연결을 제어하는 스트링 선택 트랜지스터(도 1의 SST1, SST2)의 게이트 전극으로 사용될 수 있다. 실시예들에서, 셀 게이트 전극들(CGE)은 도 4b에 도시된 바와 같이, 제 1 방향(D1)으로 연장되는 라인 부분들(LP)과 라인 부분들을 연결하는 연결 부분(CNP)을 포함할 수 있다.
실시예들에서, 하부 평탄 절연막(50)은 각 하부 절연막(ILDa) 또는 각 상부 절연막(ILDb)보다 두꺼울 수 있다. 즉, 서로 인접하는 하부 전극(GGE)과 상부 전극(CGE) 사이의 간격(S3)은 서로 인접하는 하부 전극들(EGE, GGE) 간의 간격(S1) 또는 서로 인접하는 상부 전극들(CGE, SGE) 간의 간격(S2) 보다 클 수 있다. 다시 말해, 접지 선택 게이트 전극(GGE)과 최하층 셀 게이트 전극(CGE) 간의 간격(S3)은 서로 인접하는 셀 게이트 전극들(CGE) 간의 간격(S2)보다 클 수 있으며, 서로 인접하는 소거 게이트 전극(EGE)과 접지 선택 게이트 전극(GGE) 간의 간격(S1)보다 클 수 있다. 하부 평탄 절연막(50)은 셀 어레이 영역(CAR)에서 주변 회로 영역(PCR)으로 연장될 수 있다. 하부 평탄 절연막(50)은 주변 회로 영역(PCR)에서 주변 게이트 스택들(PGS) 및 더미 희생 패턴(DP)을 덮을 수 있다. 하부 평탄 절연막(50)은 하나의 절연막 또는 적층된 복수의 절연막들을 포함할 수 있으며, 예를 들어, 실리콘 산화막 및/또는 저유전막을 포함할 수 있다.
상부 평탄 절연막(110)이 기판(10) 전면에 배치되어 전극 구조체(ST) 및 주변 회로 영역(PCR)의 하부 평탄 절연막(50)을 덮을 수 있다. 상부 평탄 절연막(110)은 실질적으로 평탄한 상면을 가질 수 있으며, 주변 회로 영역(PCR)에서 최대 두께를 가질 수 있다. 상부 평탄 절연막(110)은, 하나의 절연막 또는 적층된 복수의 절연막들을 포함할 수 있으며, 예를 들어, 실리콘 산화막 및/또는 저유전막을 포함할 수 있다.
수직 반도체 패턴들(VS)이 셀 어레이 영역(CAR)의 기판(10) 상에 배치될 수 있으며, 더미 반도체 패턴들(DVS)이 연결 영역(CNR)의 기판(10) 상에 배치될 수 있다. 수직 반도체 패턴들(VS) 및 더미 반도체 패턴들(DVS)은 기판(10)의 상면에 대해 실질적으로 수직한 제 3 방향(D3)으로 연장되어 전극 구조체(ST) 및 소오스 구조체(SC)를 관통할 수 있다.
실시예들에 따르면, 수직 및 더미 반도체 패턴들(DVS)의 하부 측벽들은 소오스 구조체(SC)와 직접 접촉할 수 있다. 상세하게, 수직 반도체 패턴들(VS)은 제 1 소오스 도전 패턴(SCP1)의 측벽부(SP)와 접촉할 수 있다.
수직 반도체 패턴들(VS)은, 평면적 관점에서, 일 방향으로 배열되거나, 지그재그 형태로 배열될 수 있다. 더미 반도체 패턴들(DVS)은 전극들의 단부들을 관통할 수 있다. 수직 반도체 패턴들(VS)은 하단이 닫힌 파이프 형태 또는 마카로니 형태일 수 있다. 수직 반도체 패턴들(VS)은 실리콘(Si), 게르마늄(Ge) 또는 이들의 혼합물과 같은 반도체 물질을 포함할 수 있다. 또한, 수직 반도체 패턴들(VS)은 불순물이 도핑된 반도체이거나 불순물이 도핑되지 않은 상태의 진성 반도체(intrinsic semiconductor)일 수도 있다. 수직 반도체 패턴들(VS)은 다결정(polycrystalline) 반도체 물질을 포함할 수 있다. 반도체 물질을 포함하는 수직 반도체 패턴들(VS)은 도 1을 참조하여 설명된 소거 제어 트랜지스터(ECT), 스트링 및 접지 선택 트랜지스터들(SST, GST) 및 메모리 셀 트랜지스터들(MCT)의 채널들로써 사용될 수 있다. 수직 반도체 패턴들(VS) 각각의 상단에 비트라인 도전 패드(BLPAD)가 형성될 수 있다. 비트라인 도전 패드(BLPAD)는 불순물이 도핑된 불순물 영역이거나, 도전 물질로 이루어질 수 있다. 비트라인 도전 패드(BLPAD)는 비트 라인(BL)과 연결될 수 있으며, 일부 실시예들에 따르면, 메모리 셀 어레이의 소거 동작시 비트 라인(BL) 및 소오스 구조체(SC)에 소거 전압이 인가되어 스트링 선택 트랜지스터(도 1의 SST) 및 소거 제어 트랜지스터(도 1의 ECT)에서 게이트 유도 누설 전류가 발생될 수 있다.
나아가, 더미 반도체 패턴들(DVS)은 연결 영역(CNR)에서 전극들의 패드부들을 관통할 수 있다. 더미 반도체 패턴들(DVS)의 폭은 수직 반도체 패턴들(VS)보다 폭이 더 클 수 있다. 이와 달리, 수직 반도체 패턴들(VS)과 실질적으로 동일한 크기를 가질 수도 있다. 또한, 더미 반도체 패턴들(DVS)은 수직 반도체 패턴들(VS)과 실질적으로 동일한 적층 구조 및 물질을 포함할 수 있다.
데이터 저장 패턴(DSP)이 전극 구조체(ST)와 수직 반도체 패턴들(VS) 사이에 배치될 수 있다. 데이터 저장 패턴(DSP)은 제 3 방향(D3)으로 연장되며 각 수직 반도체 패턴(VS)의 측벽을 둘러쌀 수 있다. 즉, 데이터 저장 패턴(DSP)은 상단 및 하단이 오픈된(opened) 파이프 형태 또는 마카로니 형태일 수 있다.
실시예들에서, 데이터 저장 패턴(DSP)의 바닥면은 도 5a에 도시된 바와 같이, 소거 제어 게이트 전극(EGE)의 바닥면보다 낮은 레벨에 위치할 수 있으며, 제 1 소오스 도전 패턴(SCP1)의 측벽부(SP)와 접촉할 수 있다. 일 예에서, 데이터 저장 패턴(DSP)의 하부 부분이 수직 반도체 패턴(VS)과 제 2 소오스 도전 패턴(SCP2) 사이에 배치될 수 있다.
데이터 저장 패턴(DSP)은 제 1 소오스 도전 패턴(SCP1)의 측벽부(SP) 상에 배치될 수 있다. 수직 반도체 패턴(VS)의 측벽 상에서, 데이터 저장 패턴(DSP)의 두께는 제 1 소오스 도전 패턴(SCP1)의 측벽부(SP)의 두께와 실질적으로 동일할 수 있다.
도 5a를 참조하면, 데이터 저장 패턴(DSP)의 바닥면은 제 2 소오스 도전 패턴(SCP2)의 상면보다 낮은 레벨에 위치할 수 있다. 이와 달리, 도 5b를 참조하면, 데이터 저장 패턴(DSP)의 바닥면은 제 2 소오스 도전 패턴(SCP2)의 상면과 소거 제어 게이트 전극(EGE)의 바닥면 사이에 위치할 수 있다.
데이터 저장 패턴(DSP)은 하나의 박막 또는 복수의 박막들로 구성될 수 있다. 본 발명의 실시예들에서, 데이터 저장 패턴(DSP)은 NAND 플래시 메모리 장치의 데이터 저장막으로서, 수직 반도체 패턴(VS)의 측벽 상에 차례로 적층된 터널 절연막(TIL), 전하 저장막(CIL), 및 블록킹 절연막(BLK)을 포함할 수 있다. 예를 들어, 전하 저장막(CIL)은 트랩 절연막, 부유 게이트 전극 또는 도전성 나노 도트들(conductive nano dots)을 포함하는 절연막일 수 있다. 더 구체적으로, 전하 저장막(CIL)은 실리콘 질화막, 실리콘 산화질화막, 실리콘-풍부 질화막(Si-rich nitride), 나노크리스탈 실리콘(nanocrystalline Si) 및 박층화된 트랩막(laminated trap layer) 중의 적어도 하나를 포함할 수 있다. 터널 절연막(TIL)은 전하 저장막(CIL)보다 큰 밴드 갭을 갖는 물질들 중의 한가지일 수 있으며, 블록킹 절연막(BLK)은 알루미늄 산화막 및 하프늄 산화막 등과 같은 고유전막일 수 있다.
실시예들에 따르면, 더미 데이터 저장 패턴(DSPa)이 데이터 저장 패턴(DSP)과 수직적으로 이격되어 기판(10) 내에 배치될 수 있다. 더미 데이터 저장 패턴(DSPa)은 실질적으로 U자 형태의 단면을 가질 수 있으며, 더미 데이터 저장 패턴(DSPa)에 의해 수직 반도체 패턴(VS)은 기판(10)과 이격될 수 있다. 즉, 더미 데이터 저장 패턴(DSPa)은 수직 반도체 패턴(VS)의 바닥면과 기판(10) 사이에 배치될 수 있다. 실시예들에서, 더미 데이터 저장 패턴(DSPa)의 상면은 기판(10)의 상면보다 낮은 레벨에 위치할 수 있다. 더미 데이터 저장 패턴(DSPa)은, 데이터 저장 패턴(DSP)과 실질적으로 동일한 박막 구조를 가질 수 있다. 즉, 더미 데이터 저장 패턴(DSPa)은 차례로 적층된 터널 절연막(TILa), 전하 저장막(CILa), 및 블록킹 절연막(BLKa)을 포함할 수 있다.
수평 절연 패턴(HL)이 전극들의 일측벽들과 데이터 저장 패턴(DSP) 사이에 제공될 수 있다. 수평 절연 패턴(HL)은 전극들(EGE, GGE, CGE, SGE)의 일측벽들 상에서 전극들(EGE, GGE, CGE, SGE)의 상면들 및 하면들로 연장될 수 있다. 수평 절연 패턴(HL)은 NAND 플래시 메모리 장치의 데이터 저장막의 일부로서 전하 저장막 및 블록킹 절연막을 포함할 수 있다. 이와 달리, 수평 절연 패턴(HL)은 블록킹 절연막을 포함할 수 있다.
도 5a를 참조하면, 공통 소오스 영역들(CSR)이 전극 구조체(ST)와 나란하게 제 1 방향(D1)으로 연장되며, 기판(10) 내에 제공될 수 있다. 공통 소오스 영역들(CSR)은 기판(10)과 반대의 도전형 불순물들, 예를 들어, N형의 불순물(예를 들어, 비소(As) 또는 인(P))을 포함할 수 있다. 소오스 콘택 플러그(CSPLG)는 도 5a에 도시된 바와 같이 공통 소오스 영역(CSR)에 접속될 수 있다. 이와 달리, 공통 소오스 영역(CSR)이 생략될 수도 있으며, 소오스 콘택 플러그(CSPLG)는 도 5b에 도시된 바와 같이, 웰 불순물 영역(10w)에 접속될 수 있다.
도 6에 도시된 실시예에 따르면, 제 1 소오스 도전 패턴(SCP1)의 측벽이 전극 구조체(ST)의 전극들(EGE, GGE, CGE, SGE)의 측벽들에 비해 수평적으로 리세스될 수 있다. 또한, 소오스 콘택 플러그(CSPLG) 아래에서 기판(10)은 기판 리세스 영역(RS)을 가질 수 있다. 기판 리세스 영역(RS)은 기판(10)의 상면에 대해 경사진 측벽들에 의해 정의될 수 있다.
나아가, 제 1, 제 2, 및 제 3 층간 절연막들(121, 123, 125)이 상부 평탄 절연막(110) 상에 차례로 적층될 수 있으며, 셀 및 더미 수직 반도체 패턴들(VS, DVS)의 상면들을 덮을 수 있다. 서브 비트 라인들(SBL)이 셀 어레이 영역(CAR)의 제 2 층간 절연막(123) 상에 배치될 수 있으며, 비트 라인 콘택 플러그들(BPLG1)을 통해 인접하는 수직 반도체 패턴들(VS)에 전기적으로 연결될 수 있다. 비트 라인들(BL)이 제 3 층간 절연막(125) 상에 배치될 수 있으며, 전극 구조체(ST)를 가로질러 제 2 방향(D2)으로 연장될 수 있다. 비트 라인들(BL)은 비트라인 콘택 플러그(BPLG2)를 통해 서브 비트 라인들(SBL)에 접속될 수 있다. 제 1 및 제 2 연결 배선들(CL1, CL2)이 연결 영역(CNR)의 제 2 및 제 3 층간 절연막들(123, 125) 상에 배치될 수 있으며, 셀 콘택 플러그들(CPLG)과 전기적으로 연결될 수 있다. 주변 회로 배선들(PCL)이 주변 회로 영역(PCR)의 제 2 및 제 3 층간 절연막들(123, 125) 상에 배치될 수 있으며, 주변 콘택 플러그들(PPLG)과 전기적으로 연결될 수 있다.
본 발명의 실시예들에 따르면, 셀 스트링들의 소거 제어 트랜지스터들(도 1의 ECT 참조)에서 게이트 유도 드레인 누설(GIDL; Gate Induced Drain Leakage)을 발생시킴으로써 메모리 셀들에 대한 소거 동작이 수행될 수 있다. 소거 동작에 대해 간단히 설명하면, 소거 제어 게이트 전극(EGE)에 인가되는 게이트 전압이 0V에서 소정의 소거 게이트 전압(Vg)으로 상승될 수 있다. 그리고 나서, 소거 제어 게이트 전극(EGE)과 제 1 소오스 도전 패턴(SCP1) 사이에 큰 전위차가 발생되도록 제 1 소오스 도전 패턴(SCP1)에 소거 전압(Vera)이 인가될 수 있다. 이에 따라 소거 제어 게이트 전극(EGE)과 인접한 제 1 소오스 도전 패턴(SCP1)의 측벽부(SP) 부근에서 GIDL 현상이 발생할 수 있다. 즉, 소거 제어 게이트 전극(EGE)과 인접한 제 1 소오스 도전 패턴(SCP1)의 측벽부(SP) 부근에서 공핍층이 유도되어 공핍층 내 전자-정공 쌍들이 생성될 수 있다. 이 때, 제 1 소오스 도전 패턴(SCP1)에 높은 소거 전압이 인가되므로 전자들이 제 1 소오스 도전 패턴(SCP1)으로 끌려가고 홀들은 수직 반도체 패턴(VS)으로 방출되어 전극 구조체(ST)와 인접한 수직 반도체 패턴(VS) 내에 정공들이 축적될 수 있다. 수직 반도체 패턴(VS) 내에 정공들이 축적됨에 따라 메모리 셀들에 트랩된 전하들이 수직 반도체 패턴(VS)으로 방출되어 메모리 셀들에서 데이터가 소거될 수 있다.
도 7a 및 도 8a는 본 발명의 다양한 실시예들에 따른 3차원 반도체 메모리 장치의 단면도들로서, 도 2의 I-I'선을 따라 자른 단면들이다. 도 7b 및 도 8b는 각각 도 7a 및 도 8a의 A 부분을 확대한 도면이다. 설명의 간략함을 위해, 앞서 설명된 3차원 반도체 메모리 장치와 동일한 기술적 특징들에 대한 설명은 생략될 수 있으며, 실시예들 간의 차이점들에 대해 설명한다.
도 7a 및 도 7b를 참조하면, 전극 구조체(ST)의 전극들 중 최하층 전극에 해당하는 소거 제어 게이트 전극(EGE)은 다른 전극들보다 두꺼울 수 있다. 상세하게, 소거 제어 게이트 전극(EGE)은 제 1 두께(T1)를 가질 수 있으며, 접지 선택 게이트 전극(GGE)은 제 1 두께(T1)보다 작은 제 2 두께(T2)를 가질 수 있다. 또한, 소거 제어 게이트 전극(EGE)과 접지 선택 게이트 전극(GGE) 간의 간격은 서로 인접하는 셀 게이트 전극들(CGE) 간의 간격보다 클 수 있다. 즉, 하부 절연막(ILDa)의 두께가 상부 절연막(ILDb)의 두께보다 클 수도 있다.
도 8a 및 도 8b에 도시된 실시예에 따르면, 제 1 소오스 도전 패턴(SCP1)은 소오스 콘택 플러그(CSPLG) 아래로 수평적으로 연장될 수 있다. 소오스 콘택 플러그(CSPLG)는 제 1 소오스 도전 패턴(SCP1)의 상면과 접촉할 수 있으며, 기판(10)과 이격될 수 있다.
도 9a 내지 도 20a 및 도 9b 내지 도 20b는 본 발명의 실시예들에 따른 3차원 반도체 메모리 장치의 제조 방법을 설명하기 위한 도면들로서, 도 9a 내지 도 20a는 도 2의 I-I'선을 따라 자른 단면들이며, 도 9b 내지 도 20b는 도 2의 II-II'선을 따라 자른 단면들이다.
도 2, 도 9a, 및 도 9b를 참조하면, 저전압 영역(LVR) 및 셀 어레이 영역(CAR)의 기판(10) 상에 제 1 게이트 절연막(11a)이 형성될 수 있으며, 고전압 영역(HVR)의 기판(10) 상에 제 1 게이트 절연막(11a)보다 두꺼운 제 2 게이트 절연막(11b)이 형성될 수 있다.
상세하게, 기판(10) 전면에 제 1 게이트 절연막(11a)을 형성한 후, 고전압 영역(HVR) 및 셀 어레이 영역(CAR)에서 기판(10)의 상면을 리세스될 수 있다. 이에 따라, 기판(10)의 상면이 저전압 영역(LVR)에서보다 고전압 영역(HVR) 및 셀 어레이 영역(CAR)에서 낮을 수 있다. 이어서, 리세된 기판(10) 상면 전체에 두꺼운 제 2 게이트 절연막(11b)이 증착될 수 있다. 이후, 고전압 영역(HVR)을 덮는 마스크 패턴(미도시)을 형성하고, 마스트 패턴을 식각 마스크로 이용하여, 제 2 게이트 절연막(11b)의 일부를 식각하여 저전압 영역(LVR) 및 셀 어레이 영역(CAR)의 기판(10) 상에 제 1 게이트 절연막(11a)이 다시 형성될 수 있다.
도 2, 도 10a, 및 도 10b를 참조하면, 제 1 게이트 절연막(11a) 상에 주변 회로 영역(PCR)을 노출시키는 제 1 하부 희생막(LSL1)이 형성될 수 있다. 제 1 하부 희생막(LSL1)은 셀 어레이 영역(CAR)에서 제 1 게이트 절연막(11a)의 일부분들 또는 기판(10)의 일부분들을 노출시키는 제 1 오프닝들(OP1)을 가질 수 있다. 제 1 하부 희생막(LSL1)은 제 1 및 제 2 게이트 절연막들(11a, 11b)에 대해 식각 선택성을 갖는 물질로 형성될 수 있다. 일 예로, 제 1 하부 희생막(LSL1)은 실리콘 질화막, 실리콘 산질화막, 실리콘 카바이드, 및 실리콘 저마늄 중의 적어도 하나일 수 있다.
제 1 하부 희생막(LSL1)을 형성하는 것은 기판(10) 전면에 하부 희생막을 증착하는 것, 하부 희생막 상에 주변 회로 영역(PCR) 및 셀 어레이 영역(CAR)의 일부분들을 노출시키는 제 1 마스크 패턴(MP1)을 형성하는 것, 및 제 1 마스크 패턴(MP1)을 식각 마스크로 이용하여 하부 희생막을 식각하여 제 1 게이트 절연막(11a) 또는 기판(10)을 노출시키는 것을 포함할 수 있다. 제 1 하부 희생막(LSL1)을 형성한 후, 제 1 마스크 패턴(MP1)은 제거될 수 있다.
도 2, 도 11a, 및 도 11b를 참조하면, 기판(10) 전면에 버퍼 절연막(12) 및 수평 도전막(HCL)은 균일한 두께로 증착될 수 있다. 다른 실시예에서, 버퍼 절연막(12)은 생략될 수도 있으며, 제 1 하부 희생막(LSL1) 상에 수평 도전막(HCL)이 직접 증착될 수도 있다. 버퍼 절연막(12) 및 수평 도전막(HCL)은 셀 어레이 영역(CAR)에서 제 1 하부 희생막(LSL1)을 덮으며, 주변 회로 영역(PCR)에서 제 1 및 제 2 게이트 절연막들(11a, 11b)의 상면들을 덮을 수 있다. 버퍼 절연막(12) 및 수평 도전막(HCL)은 제 1 하부 희생막(LSL1)의 제 1 오프닝들(OP1)을 채울 수 있다. 제 1 오프닝들(OP1)이 기판(10)을 노출시키는 경우, 수평 도전막(HCL)은 제 1 오프닝들(OP1) 내에서 기판(10)과 직접 접촉할 수 있다. 일 예로, 버퍼 절연막(12)은 실리콘 산화막일 수 있으며, 수평 도전막(HCL)은 n형 도펀트들이 도핑된 폴리실리콘막일 수 있다.
도 2, 도 12a, 및 도 12b를 참조하면, 주변 회로 영역(PCR)에서 활성 영역들(ACT)을 정의하는 소자 분리막(13)이 형성될 수 있다. 소자 분리막(13)은 수평 도전막(HCL), 버퍼 절연막(12), 제 1 및 제 2 게이트 절연막들(11a, 11b), 및 기판(10)을 패터닝하여 트렌치를 형성하고, 절연 물질로 트렌치를 채운 후에, 수평 도전막(HCL)의 상면이 노출되도록 평탄화 공정을 수행하여 형성될 수 있다.
소자 분리막(13)을 형성함에 따라, 셀 어레이 영역(CAR) 및 연결 영역(CNR)에 소오스 도전막(SCP)이 형성될 수 있으며, 주변 회로 영역(PCR)에 주변 도전막들(CP)이 형성될 수 있다. 소자 분리막(13)을 형성시 절연 물질의 일부가 제 1 오프닝(OP1) 내의 소오스 도전막(SCP) 상에 잔류할 수 있다.
도 2, 도 13a, 및 도 13b를 참조하면, 셀 어레이 영역(CAR) 및 연결 영역(CNR)의 소오스 도전막(SCP) 상에 하부 절연막(ILDa) 및 제 2 하부 희생막(LSL2)이 차례로 적층될 수 있다. 하부 절연막(ILDa) 및 제 2 하부 희생막(LSL2)은 주변 회로 영역(PCR)을 노출시킬 수 있다. 여기서, 제 2 하부 희생막(LSL2)은 하부 절연막(ILDa)에 대해 식각 선택성을 갖는 물질로 형성될 수 있다. 일 예에서, 제 2 하부 희생막(LSL2)은 제 1 하부 희생막(LSL1)과 동일한 물질로 이루어질 수 있다.
상세하게, 제 2 하부 희생막(LSL2)을 형성하는 것은, 기판(10) 전면에 절연막 및 희생막을 균일한 두께로 증착하는 것, 희생막 상에 제 2 마스크 패턴(MP2)을 형성하는 것, 이어서, 주변 회로 영역(PCR)의 주변 도전막(CP)이 노출되도록 절연막 및 희생막을 이방성 식각하는 것을 포함할 수 있다.
도 2, 도 14a, 및 도 14b를 참조하면, 제 2 하부 희생막(LSL2)을 형성한 후, 주변 회로 영역(PCR)에 저전압 트랜지스터들 및 고전압 트랜지스터들이 형성될 수 있다.
상세하게, 주변 회로 영역(PCR)에 주변 게이트 스택들(PGS)이 형성될 수 있다. 주변 게이트 스택들(PGS)은 기판(10) 전면에 폴리실리콘막, 금속막 및 하드 마스크막을 차례로 적층하고, 패터닝하여 형성될 수 있다. 주변 게이트 스택들(PGS)은 제 1 및 제 2 게이트 절연막들(11a, 11b) 각각 상에 형성될 수 있다.
이어서, 도 2, 도 15a, 및 도 15b를 참조하면, 주변 게이트 스택들(PGS)의 양측벽들을 덮는 게이트 스페이서들이 형성될 수 있으며, 주변 게이트 스택들(PGS) 양측의 활성 영역(ACT) 내에 형성되는 소오스/드레인 영역들이 형성될 수 있다. 주변 게이트 스택들(PGS), 게이트 스페이서들, 및 소오스/드레인 영역들을 형성한 후, 제 2 마스크 패턴(MP2)을 제거하여 제 2 하부 희생막(LSL2)이 노출될 수 있다.
계속해서, 도 2, 도 15a, 및 도 15b를 참조하면, 주변 게이트 스택들(PGS)이 형성된 기판(10)의 전면을 덮는 하부 절연막(ILDa) 및 하부 희생막(LSL)이 차례로 형성될 수 있다. 하부 절연막(ILDa) 및 하부 희생막(LSL)은 제 2 하부 희생막(LSL2)의 상면 및 주변 게이트 스택들(PGS)을 컨포말하게 덮을 수 있다. 하부 희생막(LSL)은 실질적으로 균일한 두께를 가지며 셀 어레이 영역(CAR)에서 주변 회로 영역(PCR)으로 연장될 수 있다. 일 예에서, 하부 희생막(LSL)의 두께는 주변 게이트 스택(PGS)의 두께보다 작을 수 있다.
하부 희생막(LSL)은 하부 절연막(ILDa)에 대해 식각 선택성을 갖는 물질로 형성될 수 있다. 하부 희생막(LSL)은 예를 들어, 제 1 및 제 2 하부 희생막들(LSL1, LSL2)과 동일한 물질로 이루어질 수 있다.
도 2, 도 16a, 및 도 16b를 참조하면, 하부 희생막(LSL)을 패터닝하여, 연결 영역(CNR)에서 제 2 오프닝(OP2)을 갖는 제 3 하부 희생막(LSL3) 및 주변 게이트 스택들(PGS)을 덮는 더미 희생 패턴(DP)이 형성될 수 있다. 더미 희생 패턴(DP)은 제 3 하부 희생막(LSL3)과 서로 분리될 수 있다.
이어서, 기판(10) 전체를 덮는 하부 평탄 절연막(50)이 형성될 수 있다. 하부 평탄 절연막(50)은 제 3 하부 희생막(LSL3) 및 더미 희생 패턴(DP)을 덮을 수 있으며, 연결 영역(CNR)에서 제 3 하부 희생막(LSL3)의 제 2 오프닝(OP2)을 채울 수 있다. 하부 평탄 절연막(50)은 실리콘 산화막을 포함할 수 있으며, 평탄화 공정(예를 들어, CMP)에 의해 실질적으로 평탄한 상면을 가질 수 있다.
도 2, 도 17a, 및 도 17b를 참조하면, 하부 평탄 절연막(50) 상에 상부 희생막들(USL) 및 상부 절연막들(ILDb)이 수직적으로 번갈아 적층된 몰드 구조체(100)가 형성될 수 있다. 실시예들에서, 상부 희생막들(USL)은 제 1 내지 제 3 하부 희생막들(LSL1, LSL2, LSL3)과 동일한 물질로 형성될 수 있다. 예를 들어, 상부 희생막들(USL)은 실리콘 질화막으로 형성될 수 있으며, 상부 절연막들(ILDb)은 실리콘 산화막으로 형성될 수 있다.
몰드 구조체(100)가 셀 어레이 영역(CAR)에서 주변 회로 영역(PCR)을 향해 내려가는 형태의 계단식 구조를 가질 수 있도록, 상부 희생막들(USL) 및 상부 절연막들(ILDb)에 대한 패터닝 공정이 수행될 수 있다. 이에 따라, 몰드 구조체(100)는 연결 영역(CNR)에서 계단 구조를 가질 수 있다.
도 2, 도 18a, 및 도 18b를 참조하면, 상부 평탄 절연막(110)을 형성한 후, 최상위 및 차상위 상부 희생막들(USL)이 라인 형태로 분리하는 분리 절연 패턴(105)이 형성될 수 있다.
이어서, 셀 어레이 영역(CAR) 및 연결 영역(CNR)에서 제 1 하부 희생막(LSL1), 소오스 도전막(SCP), 제 2 하부 희생막(LSL2), 제 3 하부 희생막(LSL3), 및 몰드 구조체(100)를 관통하는 수직 구조체들이 형성될 수 있다.
수직 구조체들을 형성하는 것은, 몰드 구조체(100), 제 1 내지 제 3 하부 희생막들(LSL1, LSL2, LSL3) 및 하부 절연막들(ILDa), 및 소오스 도전막(SCP)을 관통하여 기판(10)을 노출시키는 수직 홀들을 형성하는 것, 및 각각의 수직 홀들 내에 데이터 저장층(DSL) 및 수직 반도체 패턴(VS)을 차례로 증착하는 것을 포함할 수 있다. 수직 홀의 내벽 상에서 데이터 저장층(DSL) 및 수직 반도체 패턴(VS)의 두께의 합은 수직 홀들의 상부 폭의 약 1/2보다 작을 수 있다. 즉, 데이터 저장층(DSL) 및 수직 반도체층을 형성한 후 나머지 빈 공간은 절연 물질(VI)로 채워질 수 있다.
데이터 저장층(DSL)은 수직 홀들의 내벽을 균일한 두께로 컨포말하게 덮을 수 있다. 데이터 저장층(DSL)은 차례로 적층된 터널링 절연막, 전하 저장막, 및 블록킹 절연막을 포함할 수 있다. 수직 반도체 패턴(VS)은 화학 기상 증착(CVD) 또는 원자층 증착(ALD) 방법을 이용하여 데이터 저장층(DSL) 상에 균일한 두께로 반도체층을 증착한 후 평탄화하여 형성될 수 있다. 수직 반도체 패턴(VS)은 불순물이 도핑된 반도체이거나 불순물이 도핑되지 않은 상태의 진성 반도체(intrinsic semiconductor)일 수 있다.
이어서, 수직 반도체 패턴(VS)의 상단에 비트라인 도전 패드들(BLPAD)이 형성될 수 있다. 비트라인 도전 패드들(BLPAD)은 불순물이 도핑된 불순물 영역이거나, 도전 물질로 이루어질 수 있다. 비트라인 도전 패드들(BLPAD)의 바닥면은 최상층 상부 희생막(USL)의 상면보다 높은 레벨에 위치할 수 있다. . 계속해서, 비트라인 도전 패드들(BLPAD)을 형성한 후, 몰드 구조체(100) 상에 비트라인 도전 패드들(BLPAD)을 덮는 제 1 층간 절연막이(121) 형성될 수 있다.
도 2, 도 19a, 및 도 19b를 참조하면, 제 1 하부 희생막(LSL1)을 제 1 소오스 도전 패턴(SCP1)으로 대체하는 공정이 수행될 수 있다. 제 1 소오스 도전 패턴(SCP1)은 앞서 설명한 것처럼, 수직 반도체 패턴(VS)의 측벽 일부분들과 직접 접촉하도록 형성될 수 있다. 제 1 소오스 도전 패턴(SCP1)을 형성시 제 1 하부 희생막(LSL1) 아래의 제 1 게이트 절연막(11a)의 일부가 제거되어 제 1 소오스 도전 패턴(SCP1)이 기판(10) 또는 웰 불순물 영역과 접촉할 수 있다. 이와 달리, 제 1 소오스 도전 패턴(SCP1)을 형성시 제 1 게이트 절연막(11a)이 기판(10) 상에 잔류할 수도 있다. 또한, 제 1 소오스 도전 패턴(SCP1)을 형성하는 것은 게이트 분리 영역들(GIR)을 형성하는 것을 포함할 수 있다. 게이트 분리 영역들(GIR)은 셀 어레이 영역(CAR) 및 연결 영역(CNR)에서 제 1 방향(D1)으로 연장되며, 기판(10)의 상면을 노출시킬 수 있다. 또한, 게이트 분리 영역들(GIR)은 제 1 오프닝들(OP1)에 채워진 소오스 도전막(SCP)을 관통할 수 있다. 실시예들에서, 복수 개의 게이트 분리 영역들(GIR)은 서로 나란하여 제 1 방향(D1)으로 연장될 수 있으며, 게이트 분리 영역들(GIR) 중 적어도 하나는 다른 게이트 분리 영역들(GIR)과 길이가 다를 수 있다. 게이트 분리 영역들(GIR) 중 일부들은, 평면적 관점에서 제 2 오프닝(OP2)을 사이에 두고 제 1 방향(D1)으로 서로 이격되어 형성될 수 있다.
본 발명의 실시예들에 따른 제 1 소오스 도전 패턴(SCP1)을 형성하는 방법에 대해서는 도 21a 내지 도 26a 및 도 21b 내지 도 26b를 참조하여 보다 상세히 설명하기로 한다.
도 2, 도 20a, 및 도 20b를 참조하면, 제 1 소오스 도전 패턴(SCP1)을 형성한 후, 제 2 및 제 3 하부 희생막들(LSL2, LSL3) 및 상부 희생막들(USL)을 전극들로 대체하는 공정들을 수행함으로써 앞서 설명한 전극 구조체(ST)가 형성될 수 있다. 전극 구조체(ST)를 형성하는 방법에 대해서는 도 25a, 도 25b, 도 26a 및 도 26b를 참조하여 보다 상세히 설명하기로 한다.
전극 구조체(ST)를 형성한 후, 게이트 분리 영역들(GIR) 내에 절연 스페이서(SS) 및 소오스 콘택 플러그들(CSPLG)이 형성될 수 있다. 일 예로, 절연 스페이서(SS)를 형성하는 것은, 전극 구조체(ST)가 형성된 기판(10) 상에 스페이서막을 균일한 두께로 증착하는 것, 및 스페이서막에 대한 에치백 공정을 수행하여 제 1 소오스 도전 패턴(SCP1) 또는 기판(10) 노출시키는 것을 포함할 수 있다. 이어서, 절연 스페이서(SS)가 형성된 게이트 분리 영역들(GIR)을 채우는 도전막을 증착하고, 제 1 층간 절연막(121)의 상면이 노출되도록 도전막을 평탄화하여 소오스 콘택 플러그들(CSPLG)이 형성될 수 있다. 소오스 콘택 플러그들(CSPLG)은 기판(10) 또는 제 1 소오스 도전 패턴(SCP1)과 연결될 수 있다.
이후, 도 2, 도 3, 및 도 4를 참조하여 설명한 것처럼, 셀 어레이 영역(CAR)의 콘택 플러그들(PLG), 연결 영역(CNR)의 셀 콘택 플러그들(CPLG), 및 주변 회로 영역(PCR)의 주변 콘택 플러그들(PPLG)이 형성될 수 있다. 이어서, 셀 어레이 영역(CAR)의 서브 비트 라인들(SBL), 연결 영역(CNR)의 제 1 연결 배선들(CL1), 주변 회로 영역(PCR)의 주변 회로 배선들(PCL)이 형성될 수 있다. 제 3 층간 절연막(125)이 제 2 층간 절연막(123) 상에 형성될 수 있으며, 비트 라인들(BL) 및 제 2 연결 배선들(CL2)이 제 3 층간 절연막(125) 상에 형성될 수 있다.
도 21a 내지 도 26a는 본 발명의 실시예들에 따른 3차원 반도체 메모리 장치의 소오스 도전 패턴 형성 방법을 설명하기 위한 도면들이다. 도 21b 내지 도 26b는 도 21a 내지 도 26a의 A 부분을 각각 확대한 도면들이다.
도 18a 및 도 18b에 이어서, 도 2, 도 21a, 및 도 21b를 참조하면, 몰드 구조체(100)를 관통하여 소오스 도전막(SCP)의 일부를 노출시키는 트렌치들(T)이 형성될 수 있다. 트렌치들(T)은 제 1 방향(D1)을 따라 연장될 수 있다.
트렌치들(T)의 내벽들을 상에 희생 스페이서막(130)이 형성될 수 있다. 희생 스페이서막(130)은 트렌치들(T)의 측벽들 및 바닥면들을 균일한 두께로 덮을 수 있다. 희생 스페이서막(130)은 몰드 구조체(100)에 식각 선택성을 갖는 물질로 형성될 수 있으며, 예를 들어, 폴리실리콘막으로 형성될 수 있다. 희생 스페이서막(130)은 트렌치(T)의 폭의 약 1/2보다 작을 수 있으며, 증착 공정에 의해 균일한 두께로 증착될 수 있다.
도 2, 도 22a, 및 도 22b를 참조하면, 희생 스페이서막(130)에 대한 이방성 식각 공정을 수행하여 트렌치들(T)의 측벽들을 덮는 희생 스페이서(131)가 형성될 수 있다. 또한, 희생 스페이서(131)를 형성하는 이방성 식각 공정 동안 트렌치들(T) 아래의 소오스 도전막(SCP)을 관통하여 제 1 하부 희생막(LSL1)을 노출시키는 관통 홀(H)이 형성될 수 있다.
이어서, 관통 홀(H)에 노출된 제 1 하부 희생막(LSL1)에 대한 등방성 식각 공정을 수행하여 데이터 저장층(DSL)의 일부분을 노출시키는 수평 리세스 영역(HR)이 형성될 수 있다. 등방성 식각 공정에서 수평 리세스 영역(HR)은 희생 스페이서(131) 및 제 1 게이트 절연막(11a) 및 버퍼 절연막(12)에 대해 식각 선택성을 갖는 식각 레서피가 사용될 수 있다.
수평 리세스 영역(HR)은 관통 홀(H)로부터 소오스 도전막(SCP)과 기판(10) 사이로 수평적으로 연장되며, 소오스 도전막(SCP)과 기판(10) 사이에 빈 공간일 수 있다. 수평 리세스 영역(HR)을 형성시 제 1 하부 희생막(LSL1)의 제 1 오프닝들(OP1) 내에 채워진 소오스 도전막(SCP)의 일부분들은 몰드 구조체(100)가 무너지는 것을 방지하는 지지대 역할을 할 수 있다.
도 2, 도 23a, 및 도 23b를 참조하면, 수평 리세스 영역(HR)에 노출된 데이터 저장층(DSL)의 일부분을 등방성 식각하여 수직 반도체 패턴들(VS)의 일부분들을 노출시킬 수 있다. 데이터 저장층(DSL)에 대한 등방성 식각 공정을 수행함에 따라, 수직적으로 서로 이격된 데이터 저장 패턴(DSP) 및 더미 데이터 저장 패턴(DSPa)이 형성될 수 있다.
데이터 저장층(DSL)에 대한 등방성 식각 공정은 기판(10), 소오스 도전막(SCP), 수직 반도체 패턴(VS), 및 희생 스페이서(131)에 대해 식각 선택성을 갖는 식각 레서피가 사용될 수 있다. 상세하게, 데이터 저장층(DSL)에 대한 식각 공정은 수평 리세스 영역(HR)에 노출된 블록킹 절연막(BLK), 전하 저장막(CIL), 및 터널 절연막(TIL)을 차례로 등방성 식각하는 것을 포함할 수 있다.
데이터 저장층(DSL)에 대한 등방성 식각 공정 동안 수평 리세스 영역(HR)에 노출된 제 1 게이트 절연막(11a) 및 버퍼 절연막(12)이 식각되어 소오스 도전막(SCP)의 바닥면 및 기판(10)의 상면이 수평 리세스 영역(HR)에 노출될 수 있다. 또한, 데이터 저장층(DSL)에 대한 등방성 식각 공정에 의해 언더컷 영역(UC)이 형성될 수 있다. 언더컷 영역(UC)은 수평 리세스 영역(HR)으로부터 수직적으로 연장된 빈 공간일 수 있으며, 수직 반도체 패턴(VS)과 소오스 도전막(SCP)의 측벽 사이에 정의될 수 있다. 언더컷 영역(UC)을 형성함에 따라 데이터 저장 패턴(DSP)의 바닥면 및 더미 데이터 저장 패턴(DSPa)의 상면이 정의될 수 있다. 데이터 저장 패턴(DSP)의 바닥면 및 더미 데이터 저장 패턴(DSPa)의 상면은 테이퍼진(tapered) 형상을 가질 수 있다. 또한, 데이터 저장층(DSL)에 대한 등방성 공정에 따라 데이터 저장 패턴(DSP)의 바닥면 및 더미 데이터 저장 패턴(DSPa)의 상면의 레벨이 달라질 수 있다.
도 2, 도 24a, 도 24b 및 도 24c를 참조하면, 언더컷 영역(UC), 수평 리세스 영역(HR), 및 관통 홀(H) 내에 측벽 콘택막(SCL)이 형성될 수 있다. 측벽 콘택막(SCL)은 화학 기상 증착(CVD: Chemical Vapor Deposition) 또는 원자층 증착 공정(ALD: Atomic Layer Deposition)을 이용하여 형성될 수 있다. 측벽 콘택막(SCL)은 불순물이 도핑된 반도체막일 수 있으며, 일 예로 n형 도펀트들이 도핑된 폴리실리콘막일 수 있다.
측벽 콘택막(SCL)은 증착 공정에 의해 언더컷 영역(UC), 수평 리세스 영역(HR), 및 관통 홀(H)의 내벽을 균일한 두께로 덮을 수 있으며, 관통 홀(H)을 완전히 채우지 않을 수 있다. 도 24b 및 도 24c를 참조하면, 측벽 콘택막(SCL)을 증착하는 동안 수평 리세스 영역(HR) 내에 에어 갭들(AG) 또는 씸(seam)이 형성될 수도 있다. 측벽 콘택막(SCL)은 도 24c에 도시된 바와 같이, 관통 홀(H)의 하부 부분을 채우도록 증착될 수도 있다.
측벽 콘택막(SCL)은 수평 게이트 도전막 아래에서 수직 반도체 패턴들(VS)의 일부분들과 직접 접촉할 수 있다. 또한, 측벽 콘택막(SCL)은 기판(10) 내에 형성된 웰 불순물 영역(10w)과 직접 접촉할 수 있다.
도 2, 도 25a, 도 25b, 및 도 25c를 참조하면, 측벽 콘택막(SCL)에 대한 등방성 식각 공정에 의해 언더컷 영역(UC) 및 수평 리세스 영역(HR) 내에 제 1 소오스 도전 패턴(SCP1)이 형성될 수 있다. 나아가, 측벽 콘택막(SCL)에 대한 등방성 식각 공정시 희생 스페이서(131)가 식각되어 몰드 구조체(100)의 측벽 및 제 2 및 제 3 하부 희생막들(LSL2, LSL3) 및 하부 절연막들(ILDa)을 노출시키는 게이트 분리 영역들(GIR)이 형성될 수 있다. 측벽 콘택막(SCL) 및 희생 스페이서(131)에 대한 등방성 식각 공정은 몰드 구조체(100)에 대해 식각 선택성을 갖는 식각 레서피가 사용될 수 있다. 측벽 콘택막(SCL) 및 희생 스페이서(131)에 대한 등방성 식각 공정은 탈이온수의 혼합액(SC1: standard clean 1) 또는 암모니아수(NH4OH)를 이용한 습식 식각 공정이 사용될 수 있다.
일 예로, 게이트 분리 영역들(GIR)은 제 1 소오스 도전 패턴(SCP1)의 측벽을 정의할 수 있으며, 기판(10)을 노출시킬 수 있다. 이와 달리, 도 25c를 참조하면, 게이트 분리 영역(GIR)을 형성시 제 1 소오스 도전 패턴(SCP1)의 측벽이 수평적으로 리세스될 수도 있다. 또한, 측벽 콘택막(SCL) 및 희생 스페이서(131)에 대한 습식 식각 공정시 게이트 분리 영역들(GIR)에 노출된 기판(10)의 일부가 식각되어 기판 리세스 영역(RS)이 형성될 수도 있다. 여기서, 기판 리세스 영역(RS)은 기판(10)의 상면에 대해 경사진 측벽들에 의해 정의될 수 있다.
도 2, 도 26a, 및 도 26b를 참조하면, 게이트 분리 영역들(GIR)에 노출된 제 2 및 제 3 하부 희생막들(LSL2, LSL3) 및 상부 희생막들(USL)을 제거하여, 하부 및 상부 절연막들(ILDa, ILDb) 사이에 게이트 영역들(GR)이 각각 형성될 수 있다.
게이트 영역들(GR)은 하부 및 상부 절연막들(ILDa, ILDb), 데이터 저장 패턴(DSP), 및 제 1 및 제 2 소오스 도전 패턴들(SCP1, SCP2)에 대해 식각 선택성을 갖는 식각 레서피를 사용하여 제 2 및 제 3 하부 희생막들(LSL2, LSL3) 및 상부 희생막들(USL)을 등방적으로 식각하여 형성될 수 있다. 이와 같이 형성된 게이트 영역들(GR)은 게이트 분리 영역(GIR)으로부터 수평적으로 연장될 수 있으며, 데이터 저장 패턴(DSP)의 측벽 일부분들을 노출시킬 수 있다.
게이트 영역들(GR)의 내벽들을 컨포말하게 덮는 수평 절연 패턴(HL)이 형성될 수 있다. 수평 절연 패턴(HL)은 게이트 영역들(GR)의 내벽들 상에 실질적으로 균일한 두께로 형성될 수 있다.
수평 절연 패턴(HL)이 형성된 게이트 영역들(GR)을 채우는 전극들(EGE, GGE, CGE, SGE)이 형성될 수 있다. 전극들(EGE, GGE, CGE, SGE)은 게이트 영역들(GR)을 부분적으로 채우거나, 게이트 영역들(GR)을 완전히 채울 수 있다. 일 예에서, 전극들(EGE, GGE, CGE, SGE)을 형성하는 것은, 금속 질화막(예를 들어, TiN, TaN 또는 WN) 및 금속막(예를 들어, W, Al, Ti, Ta, Co 또는 Cu)을 차례로 증착하는 것을 포함할 수 있다. 계속해서, 트렌치(T) 내에 형성된 금속 질화막 및 금속막의 일부를 제거하여, 게이트 영역들(GR)에 전극들(EGE, GGE, CGE, SGE)이 각각 국소적으로 형성될 수 있다.
이상, 첨부된 도면을 참조하여 본 발명의 실시예를 설명하였지만, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자는 본 발명이 그 기술적 사상이나 필수적인 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수 있다는 것을 이해할 수 있을 것이다. 그러므로 이상에서 기술한 실시예에는 모든 면에서 예시적인 것이며 한정적이 아닌 것으로 이해해야만 한다.
Claims (20)
- 기판 상에 배치되며, 상기 기판의 상면과 나란하게 연장되는 소오스 도전 패턴; 및
상기 소오스 도전 패턴 상에서 상기 기판의 상면에 대해 수직한 제 1 방향을 따라 차례로 적층된 소거 제어 게이트 전극, 접지 선택 게이트 전극, 셀 게이트 전극들, 및 스트링 선택 전극을 포함하는 전극 구조체를 포함하되,
상기 제1 방향으로 상기 소거 제어 게이트 전극의 최대 두께는 상기 접지 선택 게이트 전극의 최대 두께보다 큰 3차원 반도체 메모리 장치. - 제 1 항에 있어서,
상기 제 1 방향으로, 상기 접지 선택 게이트 전극과 최하층 셀 게이트 전극 간의 제 1 간격은 상기 소거 제어 게이트 전극과 상기 접지 선택 게이트 전극 간의 제 2 간격보다 큰 3차원 반도체 메모리 장치. - 제 2 항에 있어서,
상기 제 1 간격은 서로 인접하는 상기 셀 게이트 전극들 간의 제 3 간격보다 큰 3차원 반도체 메모리 장치. - 제 1 항에 있어서,
상기 접지 선택 게이트 전극과 최하층 셀 게이트 전극 사이에 배치된 하부 평탄 절연막; 및
상기 전극 구조체와 수평적으로 이격되어 주변 회로 영역의 상기 기판 상에 제공된 주변 게이트 스택들을 더 포함하되,
상기 하부 평탄 절연막은 상기 주변 회로 영역으로 연장되어 상기 주변 게이트 스택들을 덮는 3차원 반도체 메모리 장치. - 제 4 항에 있어서,
상기 소오스 도전 패턴의 바닥면은 상기 주변 게이트 스택들의 바닥면들보다 낮은 레벨에 위치하는 3차원 반도체 메모리 장치. - 제 4 항에 있어서,
상기 주변 게이트 스택들은 상기 소오스 도전 패턴과 동일한 도전 물질을 포함하는 3차원 반도체 메모리 장치. - 삭제
- 제 1 항에 있어서,
상기 제 1 방향으로 연장되며, 측벽 일부가 상기 소오스 도전 패턴과 접촉하는 수직 반도체 패턴을 더 포함하되,
상기 소오스 도전 패턴은:
상기 전극 구조체 아래에서 상기 전극 구조체와 나란하게 연장되는 수평부; 및
상기 수평부로부터 상기 제 1 방향으로 연장되며, 상기 수직 반도체 패턴의 상기 측벽 일부를 둘러싸는 측벽부를 포함하는 3차원 반도체 메모리 장치. - 제 8 항에 있어서,
상기 수직 반도체 패턴과 상기 전극 구조체 사이에서 상기 제 1 방향으로 연장되는 데이터 저장 패턴을 더 포함하되,
상기 데이터 저장 패턴의 바닥면은 상기 소오스 도전 패턴의 상기 측벽부와 접촉하는 3차원 반도체 메모리 장치. - 제 9 항에 있어서,
상기 데이터 저장 패턴은 상기 수직 반도체 패턴의 측벽 상에서 제 1 두께를 갖되,
상기 소오스 도전 패턴의 상기 측벽부는 상기 수직 반도체 패턴의 측벽 상에서 상기 제 1 두께와 실질적으로 동일한 두께를 갖는 3차원 반도체 메모리 장치. - 제 9 항에 있어서,
상기 기판과 상기 수직 반도체 패턴 사이에 배치되며, 상기 소오스 도전 패턴을 사이에 두고 상기 데이터 저장 패턴과 이격된 더미 데이터 저장 패턴을 더 포함하되,
상기 더미 데이터 저장 패턴의 상면은 상기 기판의 상면보다 낮은 레벨에 위치하는 3차원 반도체 메모리 장치. - 제 1 항에 있어서,
상기 소오스 도전 패턴은:
상기 기판 상에 배치된 제 1 소오스 도전 패턴; 및
상기 제 1 소오스 도전 패턴의 상면과 접촉하는 제 2 소오스 도전 패턴을 포함하되,
상기 제 1 및 제 2 소오스 도전 패턴들은 제 1 도전형의 도펀트들이 도우프된 반도체 물질을 포함하고, 상기 도펀트들의 농도는 상기 제 2 소오스 도전 패턴에서보다 상기 제 1 소오스 도전 패턴에서 큰 3차원 반도체 메모리 장치. - 제 12 항에 있어서,
상기 기판은 상기 제 1 도전형의 도펀트들을 포함하는 웰 불순물 영역을 포함하되,
상기 제 1 소오스 도전 패턴은 상기 웰 불순물 영역 상에 배치되는 3차원 반도체 메모리 장치. - 제 12 항에 있어서,
상기 제 2 소오스 도전 패턴은 상기 제 1 소오스 도전 패턴의 상면으로부터 상기 제 1 소오스 도전 패턴의 측벽 일부로 연장되는 3차원 반도체 메모리 장치. - 제 12 항에 있어서,
상기 제 1 소오스 도전 패턴은 제 1 폭을 갖는 제 1 부분들 및 상기 제 1 폭보다 큰 제 2 폭을 갖는 제 2 부분들을 포함하는 3차원 반도체 메모리 장치. - 제 1 항에 있어서,
상기 제 1 방향으로 연장되며, 측벽 일부가 상기 소오스 도전 패턴과 접촉하는 수직 반도체 패턴; 및
상기 수직 반도체 패턴과 이격되어 상기 전극 구조체를 관통하며, 상기 소오스 도전 패턴에 접속되는 소오스 콘택 플러그를 더 포함하는 3차원 반도체 메모리 장치. - 기판의 상면과 나란하게 연장되는 소오스 도전 패턴;
상기 소오스 도전 패턴 상에 제공되며, 상기 기판의 상면에 대해 수직한 제 1 방향으로 연장되는 복수 개의 낸드 셀 스트링들을 포함하되,
상기 복수 개의 낸드 셀 스트링들 각각은:
직렬 연결된 복수 개의 메모리 셀 트랜지스터들을 포함하는 셀 스트링;
상기 셀 스트링의 제 1 끝단에 연결된 접지 선택 트랜지스터; 및
상기 접지 선택 트랜지스터와 상기 소오스 도전 패턴 사이에 연결된 소거 제어 트랜지스터를 포함하되,
상기 소거 제어 트랜지스터의 제1 게이트 전극의 최대 두께는 상기 접지 선택 트랜지스터의 제2 게이트 전극의 최대 두께보다 큰 3차원 반도체 메모리 장치. - 기판의 상면에 수직한 제 1 방향으로 적층된 복수 개의 전극들을 포함하며, 상기 기판의 상면에 대해 평행한 제 2 방향으로 연장되는 전극 구조체;
상기 기판과 상기 전극 구조체 사이에 배치되며, 상기 전극 구조체와 나란하게 연장되는 소오스 도전 패턴;
상기 전극 구조체 및 상기 소오스 도전 패턴을 관통하되, 측벽 일부가 상기 소오스 도전 패턴과 접촉하는 수직 반도체 패턴; 및
상기 수직 반도체 패턴과 상기 전극 구조체 사이에서 상기 제 1 방향으로 연장되는 데이터 저장 패턴을 포함하되,
상기 소오스 도전 패턴은:
상기 전극 구조체 아래에 배치되며 상기 제 2 방향으로 연장되는 수평부; 및
상기 수평부로부터 상기 제 1 방향으로 연장되며, 상기 수직 반도체 패턴의 상기 측벽 일부를 둘러싸는 측벽부를 포함하는 3차원 반도체 메모리 장치. - 제 18 항에 있어서,
상기 제 1 방향으로, 상기 수평부의 길이는 상기 측벽부의 길이보다 작은 3차원 반도체 메모리 장치. - 주변 회로 영역 및 셀 어레이 영역을 포함하는 기판;
상기 주변 회로 영역의 상기 기판 상에 배치된 주변 게이트 스택들을 포함하는 주변 회로 구조체;
상기 셀 어레이 영역의 상기 기판 상에 배치된 소오스 도전 패턴을 포함하는 소오스 구조체;
상기 소오스 구조체 상에 수직적으로 번갈아 적층된 하부 전극들 및 하부 절연막들을 포함하는 하부 전극 구조체;
상기 하부 전극 구조체의 최상층 하부 전극 및 상기 주변 회로 구조체를 덮는 하부 평탄 절연막;
상기 셀 어레이 영역에서 상기 하부 평탄 절연막 상에 수직적으로 번갈아 적층된 상부 전극들 및 상부 절연막들을 포함하는 상부 전극 구조체; 및
상기 셀 어레이 영역에서 수직적으로 연장되며, 측벽 일부가 상기 소오스 도전 패턴과 접촉하는 수직 반도체 패턴을 포함하는 3차원 반도체 메모리 장치.
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