JP2022114693A - 半導体装置 - Google Patents

Abstract

【課題】チップの膜剥がれを抑制できる半導体装置を提供する。【解決手段】半導体装置の第１絶縁層（１１）は基板上にある。第１導電膜（ＢＳＬ）は第１絶縁層上にある。第１電極膜および第２絶縁層（２２）を交互に積層した第１積層構造は第１導電膜上にある。導電性部材（ＳＬＲ）は、第１積層構造の周囲に該第１積層構造の外縁に沿って設けられ、半導体基板に接続されている。第１導電膜上に第２絶縁層と第３絶縁層（２３）とを交互に積層した第２積層構造（２ａ）が導電性部材の周囲の少なくとも一部分に設けられる。第１導電膜は、第１積層構造の下方に配置された本体部と、本体部の外周に該本体部と離間して設けられた外周部と、外周部における導電性部材と第２積層構造との間で第１導電膜に設けられたスリット部（１８ａ，１８ｂ）とを備える。【選択図】図８

Description

本実施形態は、半導体装置に関する。

ＮＡＮＤ型フラッシュメモリ等の半導体装置において、微細化のためにＣＭＯＳ（Complementary Metal Oxide Semiconductor）回路の上方にメモリセルアレイを設けた構造を有する場合がある。この場合、メモリセルアレイのソースラインは、メモリセルアレイとＣＭＯＳ回路との間に配置される。

しかし、ダイシング工程において、メモリチップの端部の膜剥がれが、ソースラインとメモリセルアレイとの間を伝ってメモリチップ内部にまで伝播するおそれがある。

米国特許公開第２０１８／０２４７９５１号公報

メモリチップの端部の膜剥がれが伝播することを抑制できる半導体装置を提供する。

本実施形態による半導体装置は、半導体基板を備える。第１絶縁層は、半導体基板上に設けられている。第１導電膜は、第１絶縁層上に設けられている。第１積層構造は、第１導電膜上に設けられ、複数の第１電極膜と複数の第２絶縁層とを交互に積層して構成されている。半導体部材は、第１積層構造内を、複数の第１電極膜の積層方向に延伸する。電荷蓄積部材は、複数の第１電極膜のうちの１つと半導体部材との間に設けられている。導電性部材は、第１積層構造の周囲に該第１積層構造の外縁に沿って設けられ、半導体基板に接続されている。第２積層構造は、導電性部材の周囲の少なくとも一部分に設けられ、第１導電膜上に第２絶縁層と第３絶縁層とを交互に積層して構成されている。第１導電膜は、第１積層構造の下方に配置された本体部と、本体部の外周に該本体部と離間して設けられた外周部と、外周部における導電性部材と第２積層構造との間で第１導電膜に設けられたスリット部とを備える。

第１実施形態に係る半導体装置を例示する模式斜視図。 積層体を示す模式平面図。 ３次元構造のメモリセルを例示する模式断面図。 ３次元構造のメモリセルを例示する模式断面図。 第１実施形態に係る半導体装置を例示する模式平面図。 導電層および半導体部（埋込みソース層）の構成例を示す平面図。 ウェハ製造プロセスにおける導電層および半導体部（埋込みソース層）のレイアウト例を示す平面図。 図５の枠の構成例を示す拡大図。 図６の枠の構成例を示す拡大図。 図７の８－８線に沿った断面図。 第２実施形態による半導体装置の構成例を示す断面図。 第２実施形態の変形例による半導体装置の構成例を示す断面図。 第３実施形態による半導体装置の構成例を示す断面図。 第３実施形態の変形例による半導体装置の構成例を示す断面図。 第４実施形態による半導体装置の構成例を示す断面図。 第５実施形態による半導体装置の構成例を示す断面図。

以下、図面を参照して本発明に係る実施形態を説明する。本実施形態は、本発明を限定するものではない。以下の実施形態において、半導体基板の上下方向は、半導体素子が設けられる面を上とした場合の相対方向を示し、重力加速度に従った上下方向と異なる場合がある。図面は模式的または概念的なものであり、各部分の比率などは、必ずしも現実のものと同一とは限らない。明細書と図面において、既出の図面に関して前述したものと同様の要素には同一の符号を付して詳細な説明は適宜省略する。

（第１実施形態）
図１Ａは、第１実施形態に係る半導体装置（例えば、半導体記憶装置１００ａ）を例示する模式斜視図である。図１Ｂは、図１Ａ中の積層体２を示す模式平面図である。本明細書では、積層体２の積層方向をＺ方向とする。Ｚ方向と交差、例えば、直交する１つの方向をＹ方向とする。Ｚ及びＹ方向のそれぞれと交差、例えば、直交する１つの方向をＸ方向とする。図２Ａ及び図２Ｂのそれぞれは、３次元構造のメモリセルを例示する模式断面図である。図３は、第１実施形態に係る半導体装置を例示する模式平面図である。

図１Ａ～図３に示すように、第１実施形態に係る半導体記憶装置１００ａは、３次元構造のメモリセルを有した不揮発性メモリである。

半導体記憶装置１００ａは、基体部１と、積層体２と、深いスリットＳＴ（板状部３）と、浅いスリットＳＨＥ（板状部４）と、複数の柱状部ＣＬとを含む。

基体部１は、基板１０、層間絶縁膜１１、導電層１２及び半導体部１３を含む。第１絶縁層としての層間絶縁膜１１は、基板１０上に設けられている。導電層１２は、層間絶縁膜１１上に設けられている。半導体部１３は、導電層１２上に設けられている。

基板１０は、半導体基板、例えば、シリコン基板である。シリコン（Ｓｉ）の導電型は、例えば、ｐ型である。基板１０の表面領域には、例えば、素子分離領域１０ｉが設けられている。素子分離領域１０ｉは、例えば、シリコン酸化物（ＳｉＯ_２）を含む絶縁領域であり、基板１０の表面領域にアクティブエリアＡＡを区画する。アクティブエリアＡＡには、トランジスタＴｒのソース及びドレイン領域が設けられる。トランジスタＴｒは、不揮発性メモリの周辺回路（ＣＭＯＳ（Complementary Metal Oxide Semiconductor）回路）を構成する。ＣＭＯＳ回路は、埋込みソース層ＢＳＬの下方に設けられ、基板１０上に設けられている。層間絶縁膜１１は、例えば、シリコン酸化物を含み、トランジスタＴｒを絶縁する。層間絶縁膜１１内には、配線１１ａが設けられている。配線１１ａの一部は、トランジスタＴｒと電気的に接続される。導電層１２は、導電性金属、例えば、タングステン（Ｗ）を含む。半導体部１３は、例えば、シリコンを含む。シリコンの導電型は、例えば、ｎ型である。半導体部１３が複数の層によって構成され、その一部は、アンドープのシリコンを含んでいてもよい。また、導電層１２および半導体部１３のいずれか一方が省略されてもよい。

導電層１２および半導体部１３は、メモリセルアレイ（図１Ｂの２ｍ）の共通ソースラインとして機能する。導電層１２および半導体部１３は、一体の第１導電膜として電気的に接続されており、総称して埋込みソース層ＢＳＬとも呼ぶ。

第１積層構造としての積層体２は、基板１０の上方に設けられており、導電層１２および半導体部１３（埋込みソース層ＢＳＬ）に対してＺ方向に位置する。積層体２は、Ｚ方向に沿って複数の電極膜２１及び複数の絶縁層（第２絶縁層）２２を交互に積層して構成されている。電極膜２１は、導電性金属、例えば、タングステンを含む。絶縁層２２は、例えば、シリコン酸化物を含む。絶縁層２２は、電極膜２１同士を絶縁する。電極膜２１及び絶縁層２２のそれぞれの積層数は、任意である。絶縁層２２は、例えば、エアギャップであってもよい。積層体２と、半導体部１３との間には、例えば、絶縁膜２ｇが設けられている。絶縁膜２ｇは、例えば、シリコン酸化物を含む。絶縁膜２ｇは、シリコン酸化物よりも比誘電率が高い高誘電体を含んでいてもよい。高誘電体は、例えば、金属酸化物でよい。

電極膜２１は、少なくとも１つのソース側選択ゲートＳＧＳと、複数のワード線ＷＬと、少なくとも１つのドレイン側選択ゲートＳＧＤとを含む。ソース側選択ゲートＳＧＳは、ソース側選択トランジスタＳＴＳのゲート電極である。ワード線ＷＬは、メモリセルＭＣのゲート電極である。ドレイン側選択ゲートＳＧＤは、ドレイン側選択トランジスタＳＴＤのゲート電極である。ソース側選択ゲートＳＧＳは、積層体２の下部領域に設けられる。ドレイン側選択ゲートＳＧＤは、積層体２の上部領域に設けられる。下部領域は、積層体２の、基体部１に近い側の領域を、上部領域は、積層体２の、基体部１から遠い側の領域を指す。ワード線ＷＬは、ソース側選択ゲートＳＧＳとドレイン側選択ゲートＳＧＤとの間に設けられる。

複数の絶縁層２２のうち、ソース側選択ゲートＳＧＳとワード線ＷＬとを絶縁する絶縁層２２のＺ方向の厚さは、例えば、ワード線ＷＬとワード線ＷＬとを絶縁する絶縁層２２のＺ方向の厚さよりも、厚くされてもよい。さらに、基体部１から最も離された最上層の絶縁層２２の上に、カバー絶縁膜（図示せず）を設けてもよい。カバー絶縁膜は、例えば、シリコン酸化物を含む。

半導体記憶装置１００ａは、ソース側選択トランジスタＳＴＳとドレイン側選択トランジスタＳＴＤとの間に直列に接続された複数のメモリセルＭＣを有する。ソース側選択トランジスタＳＴＳ、メモリセルＭＣ及びドレイン側選択トランジスタＳＴＤが直列に接続された構造は“メモリストリング”、もしくは“ＮＡＮＤストリング”と呼ばれる。メモリストリングは、例えば、コンタクトＣｂを介してビット線ＢＬに接続される。ビット線ＢＬは、積層体２の上方に設けられ、Ｙ方向に延びる。

積層体２内には、複数の深いスリットＳＴ、及び、複数の浅いスリットＳＨＥのそれぞれが設けられている。深いスリットＳＴは、Ｘ方向に延び、積層体２の上端から基体部１にかけて積層体２を貫通しつつ、積層体２内に設けられている。板状部３は、深いスリットＳＴ内に設けられた配線である（図１Ｂ）。板状部３は、深いスリットＳＴの内壁に設けられた絶縁膜（図示せず）によって積層体２と電気的に絶縁され、かつ、深いスリットＳＴ内に埋め込まれ埋込みソース層ＢＳＬと電気的に接続された導電膜（第２導電膜）で構成されている。尚、板状部３は、例えば、シリコン酸化膜等の絶縁材料で充填されている場合もある。一方、浅いスリットＳＨＥは、Ｘ方向に延び、積層体２の上端から積層体２の途中まで設けられている。浅いスリットＳＨＥは、ドレイン側選択ゲートＳＧＤが設けられた積層体２の上部領域を貫通する。浅いスリットＳＨＥ内には、例えば、板状部４が設けられている（図１Ｂ）。板状部４は、例えば、シリコン酸化物である。

図１Ｂに示すように、積層体２は、階段部分２ｓと、メモリセルアレイ２ｍとを含む。階段部分２ｓは、積層体２の縁部に設けられている。メモリセルアレイ２ｍは、階段部分２ｓによって挟まれ、あるいは、囲まれている。深いスリットＳＴは、積層体２の一端の階段部分２ｓから、メモリセルアレイ２ｍを経て、積層体２の他端の階段部分２ｓまで設けられている。浅いスリットＳＨＥは、少なくともメモリセルアレイ２ｍに設けられている。

図３に示すように、メモリセルアレイ２ｍは、セル領域（Cell）及びタップ領域（Tap）を含む。階段部分２ｓは、階段領域（Staircase）を含む。タップ領域は、例えば、セル領域と階段領域との間に設けられている。図３には図示しないが、タップ領域は、セル領域同士の間に設けられていてもよい。階段領域は、複数の配線３７ａが設けられる領域である。タップ領域は、配線３７ｂ及び３７ｃが設けられる領域である。配線３７ａ～３７ｃのそれぞれは、例えば、Ｚ方向に延びる。配線３７ａは、それぞれ、例えば、電極膜２１と電気的に接続される。配線３７ｂは、例えば、導電層１２と電気的に接続される。配線３７ｃは、例えば、配線１１ａと電気的に接続される。

図１Ｂに示す２つの板状部３によって挟まれた積層体２の部分は、ブロック（ＢＬＯＣＫ）と呼ばれている。ブロックは、例えば、データ消去の最小単位を構成する。板状部４は、ブロック内に設けられている。板状部３と板状部４との間の積層体２は、フィンガと呼ばれている。ドレイン側選択ゲートＳＧＤは、フィンガ毎に区切られている。このため、データ書き込み及び読み出し時に、ドレイン側選択ゲートＳＧＤによりブロック内の１つのフィンガを選択状態とすることができる。

図２Ａに示すように、複数の柱状部ＣＬのそれぞれは、積層体２内に形成されたメモリホールＭＨ内に設けられている。各柱状部ＣＬは、Ｚ方向に沿って積層体２の上端から積層体２を貫通し、積層体２内及び埋込みソース層ＢＳＬ内にかけて設けられている。複数の柱状部ＣＬは、それぞれ、半導体ボディ２１０、メモリ膜２２０及びコア層２３０を含む。柱状部ＣＬは、その中心部に設けられたコア層２３０、該コア層２３０の周囲に設けられた半導体ボディ２１０、および、該半導体ボディ２１０の周囲に設けられたメモリ膜２２０を含む。半導体ボディ２１０は、埋込みソース層ＢＳＬと電気的に接続されている。電荷蓄積部材としてのメモリ膜２２０は、半導体ボディ２１０と電極膜２１との間に、電荷捕獲部を有する。各フィンガからそれぞれ１つずつ選択された複数の柱状部ＣＬは、コンタクトＣｂを介して１本のビット線ＢＬに共通に接続される。柱状部ＣＬのそれぞれは、例えば、セル領域（Cell）に設けられている（図３）。

図２Ｂに示すように、Ｘ－Ｙ平面におけるメモリホールＭＨの形状は、例えば、円又は楕円である。電極膜２１と絶縁層２２との間には、メモリ膜２２０の一部を構成するブロック絶縁膜２１ａが設けられていてもよい。ブロック絶縁膜２１ａは、例えば、シリコン酸化物膜又は金属酸化物膜である。金属酸化物の１つの例は、アルミニウム酸化物である。電極膜２１と絶縁層２２との間、及び、電極膜２１とメモリ膜２２０との間には、バリア膜２１ｂが設けられていてもよい。バリア膜２１ｂは、例えば、電極膜２１がタングステンである場合、例えば、窒化チタンが選ばれる。ブロック絶縁膜２１ａは、電極膜２１からメモリ膜２２０側への電荷のバックトンネリングを抑制する。バリア膜２１ｂは、電極膜２１とブロック絶縁膜２１ａとの密着性を向上させる。

半導体部材としての半導体ボディ２１０の形状は、例えば、底を有した筒状である。半導体ボディ２１０は、例えば、シリコンを含む。シリコンは、例えば、アモルファスシリコンを結晶化させたポリシリコンである。半導体ボディ２１０は、例えば、アンドープシリコンである。また、半導体ボディ２１０は、ｐ型シリコンであっても良い。半導体ボディ２１０は、ドレイン側選択トランジスタＳＴＤ、メモリセルＭＣ及びソース側選択トランジスタＳＴＳのそれぞれのチャネルとなる。

メモリ膜２２０は、ブロック絶縁膜２１ａ以外の部分が、メモリホールＭＨの内壁と半導体ボディ２１０との間に設けられている。メモリ膜２２０の形状は、例えば、筒状である。複数のメモリセルＭＣは、半導体ボディ２１０と、ワード線ＷＬとなる電極膜２１と、の間に記憶領域を有し、Ｚ方向に積層されている。メモリ膜２２０は、例えば、カバー絶縁膜２２１、電荷捕獲膜２２２及びトンネル絶縁膜２２３を含む。半導体ボディ２１０、電荷捕獲膜２２２及びトンネル絶縁膜２２３のそれぞれは、Ｚ方向に延びている。

カバー絶縁膜２２１は、絶縁層２２と電荷捕獲膜２２２との間に設けられている。カバー絶縁膜２２１は、例えば、シリコン酸化物を含む。カバー絶縁膜２２１は、犠牲膜（図示せず）を電極膜２１にリプレースするとき（リプレース工程）、電荷捕獲膜２２２がエッチングされないように保護する。カバー絶縁膜２２１は、リプレース工程において、電極膜２１とメモリ膜２２０との間から除去されてもよい。この場合、図２Ａ及び図２Ｂに示すように、電極膜２１と電荷捕獲膜２２２との間には、例えば、ブロック絶縁膜２１ａが設けられる。また、電極膜２１の形成に、リプレース工程を利用しない場合には、カバー絶縁膜２２１は、なくてもよい。

電荷捕獲膜２２２は、ブロック絶縁膜２１ａ及びカバー絶縁膜２２１とトンネル絶縁膜２２３との間に設けられている。電荷捕獲膜２２２は、例えば、シリコン窒化物を含み、膜中に電荷をトラップするトラップサイトを有する。電荷捕獲膜２２２のうち、ワード線ＷＬとなる電極膜２１と半導体ボディ２１０との間に挟まれた部分は、電荷捕獲部としてメモリセルＭＣの記憶領域を構成する。メモリセルＭＣのしきい値電圧は、電荷捕獲部中の電荷の有無、又は、電荷捕獲部中に捕獲された電荷の量によって変化する。これにより、メモリセルＭＣは、情報を保持する。

トンネル絶縁膜２２３は、半導体ボディ２１０と電荷捕獲膜２２２との間に設けられている。トンネル絶縁膜２２３は、例えば、シリコン酸化物、又は、シリコン酸化物とシリコン窒化物とを含む。トンネル絶縁膜２２３は、半導体ボディ２１０と電荷捕獲膜２２２との間の電位障壁である。例えば、半導体ボディ２１０から電荷捕獲部へ電子を注入するとき（書き込み動作）、及び、半導体ボディ２１０から電荷捕獲部へ正孔を注入するとき（消去動作）、電子および正孔が、それぞれトンネル絶縁膜２２３の電位障壁を通過（トンネリング）する。

コア層２３０は、筒状の半導体ボディ２１０の内部スペースを埋め込む。コア層２３０の形状は、例えば、柱状である。コア層２３０は、例えば、シリコン酸化物を含み、絶縁性である。

図３の複数の柱状部ＣＬＨＲのそれぞれは、積層体２内に形成されたホール内に設けられている。ホールは、Ｚ方向に沿って積層体２の上端から積層体２を貫通し、積層体２内及び半導体部１３内にかけて設けられている。柱状部ＣＬＨＲのそれぞれは、少なくとも絶縁物を含む。絶縁物は、例えば、シリコン酸化物である。また、柱状部ＣＬＨＲのそれぞれは、柱状部ＣＬと同じ構造であっても良い。柱状部ＣＬＨＲのそれぞれは、例えば、階段領域（Staircase）及びタップ領域（Tap）に設けられている。柱状部ＣＬＨＲは、犠牲膜（図示せず）を電極膜２１にリプレースするとき（リプレース工程）、階段領域及びタップ領域に形成される空隙を保持するための支持部材として機能する。また、複数の柱状部ＣＬＣ４が、積層体２のタップ領域（Tap）内に設けられている。柱状部ＣＬＣ４のそれぞれは、配線３７ｂまたは３７ｃを含む。配線３７ｂは、絶縁物３６ｂによって積層体２から電気的に絶縁されている。配線３７ｂは、埋込みソース層ＢＳＬに電気的に接続されている。配線３７ｃは、絶縁物３６ｃによって積層体２から電気的に絶縁されている。配線３７ｃは、配線１１ａのいずれかに電気的に接続されている。階段領域（Staircase）は、積層体２内の電極膜２１に対するコンタクトとして機能する配線３７ａ、及び配線３７ａの周囲に設けられた絶縁物３６ａをさらに含む。

柱状部ＣＬ、即ち、メモリホールＭＨは、平面レイアウトにおいて、Ｙ方向に隣接する２つの深いスリットＳＴ間に、六方最密配置のように配置されている。浅いスリットＳＨＥは、図３の枠Ｂ４に示すように、一部の柱状部ＣＬの上に重複するように設けられている。浅いスリットＳＨＥの下にある柱状部ＣＬには、メモリセルは形成されない。

図４は、導電層１２および半導体部１３（埋込みソース層ＢＳＬ）の構成例を示す平面図である。図４は、半導体記憶装置１００ａの１チップ全体に対応する埋込みソース層ＢＳＬの平面を示す。

第１導電膜としての埋込みソース層ＢＳＬは、本体部１９と、突出部１５と、外周部１７とを含む。本体部１９、突出部１５および外周部１７は、同一の材料かつ同一層で構成されている。埋込みソース層ＢＳＬでは、特に本体部１９が図２Ａおよび図２Ｂの半導体ボディ２１０に電気的に接続され、メモリセルアレイ２ｍのソースとして機能する。

本体部１９は、メモリセルアレイ２ｍを構成する複数の電極膜２１の下方に配置されている。即ち、本体部１９は、図１ＡのＣＭＯＳ回路を構成するトランジスタＴｒの直上、かつ、図１Ｂのメモリセルアレイ２ｍの直下に設けられている。本体部１９は、図４に示すように、積層体２の積層方向（Ｚ方向）から見て、略矩形の形状を有する。本明細書において、「略矩形」とは、矩形の他に、例えば１つ以上の辺が湾曲した四辺形等の矩形に準ずる形状も含む。

外周部１７は、本体部１９の外周に本体部１９と離間して設けられている。外周部１７は、ダイシングラインに設けられ、その端部１ｅは半導体記憶装置１００ａのチップの外縁となっている。従って、端部１ｅにおいて、基板１０等はダイシングにより切断されている。外周部１７と本体部１９との間には、スペース部１６が設けられている。

突出部１５は、本体部１９と外周部１７との間のスペース部１６に部分的に設けられており、製造プロセスにおいては、本体部１９と外周部１７との間を部分的に接続する接続部として機能している。突出部１５は、完成品においては図４に示すように絶縁部材２５によって分断されており、本体部１９から外周部１７へ向かって、あるいは、外周部１７から本体部１９へ向かってＹ方向へ延伸している。Ｘ方向における突出部１５の幅Ｗ１５は、本体部１９の幅Ｗ１９よりも狭い。即ち、製造プロセスにおいて、本体部１９および外周部１７は、突出部１５を介して部分的に接続され電気的に一体に構成されているが、完成後、本体部１９と外周部１７との間は絶縁部材２５によって分断されている。従って、製造プロセス中において、突出部１５は分断されていないので、以下、接続部１５とも呼ぶ場合がある。突出部１５の個数は、特に限定されない。絶縁部材２５は、本体部１９の周囲を取り囲むように設けられたシールリングであってもよい。

図４に示すように、埋込みソース層ＢＳＬの形成後の完成品において、埋込ソース層ＢＳＬの突出部（接続部）１５の一部は除去され、絶縁部材２５が埋め込まれる。よって、本体部１９および外周部１７は絶縁部材２５によって電気的に分離されている。埋込ソース層ＢＳＬの本体部１９には、深いスリットＳＴ内に導電膜が埋め込まれて構成される板状部３が設けられ（図１Ｂ）、深いスリットＳＴ内の導電膜を通じて埋込みソース層ＢＳＬへのソース電圧の供給が可能な構成とされている。

柱状部ＣＬ（メモリホールＭＨ）または板状部３（深いスリットＳＴ）の形成後、突出部（接続部）１５は、絶縁部材２５の形成によって切断される。完成品において、図４に示すように、本体部１９に接続された突出部１５は、本体部１９から外周部１７に向かってＹ方向に突出している。外周部１７に接続された突出部１５は、外周部１７から本体部１９に向かってＹ方向に突出している。本体部１９の突出部１５と外周部１７の突出部１５とは互いに対向した位置に設けられている。突出部１５が切断されていることによって、埋込みソース層ＢＳＬの容量を小さくし、ソース電圧を高速制御させることができる。

図５は、ウェハ製造プロセスにおける導電層１２および半導体部１３（埋込みソース層ＢＳＬ）のレイアウト例を示す平面図である。製造プロセスにおいて、突出部（接続部）１５は、本体部１９と外周部１７との間を電気的に接続し、柱状部ＣＬ（メモリホールＭＨ）または板状部３（深いスリットＳＴ）を形成する際に、外周部１７を介して、本体部１９に蓄積される電荷を基板１０等へ逃がす。これにより、本体部１９とその下の配線１１ａ等との間のアーキングを抑制することができる。また、図５では、各半導体チップは、ダイシングラインＤＬにおいてまだ接続されている。

スリット部１８が外周部１７に各半導体チップの外縁に沿って延伸するように設けられている。スリット部１８は、半導体チップの外周全体に設けられていてもよいが、一部では、設けられていなくてもよい。外周部１７で囲まれたチップ本体領域Ｒｃは、ダイシング後に各半導体チップ本体となるチップ本体領域である。

図６は、図５の枠３００の構成例を示す拡大図である。２つのチップ本体領域Ｒｃ間にある外周部１７は、カーフ領域Ｒｋおよびエッジシール領域Ｒｅｓを含む。ダイシングラインＤＬは、ダイシング工程においてレーザまたはブレードによって切断される領域である。

カーフ領域Ｒｋには、スリット部３１０が設けられている。エッジシール領域Ｒｅｓには、スリット部１８が設けられている。スリット部１８、３１０は、外周部１７に本体部１９の外縁に沿って延伸するように設けられている。スリット部１８、３１０は、膜剥がれを抑制するために、本体部１９の外周において少なくとも図８に示す積層体２ａに対応して設けられていることが好ましい。しかし、スリット部１８、３１０は、本体部１９の外周の全体に亘って設けられていてもよい。第１実施形態では、スリット部１８、３１０の内部には絶縁膜（例えば、シリコン酸化膜）が充填されている。

図４に示す半導体記憶装置１００ａの端部１ｅは、図６のダイシングラインＤＬに含まれ、ダイシングによって切断される際に衝撃により損傷を受ける場合がある。例えば、ダイシングによる衝撃により、図１の埋込みソース層ＢＳＬは、その下にある層間絶縁膜１１から剥がれ、あるいは、その上にある図８の層間絶縁膜２４あるいは積層体２ａから剥がれるおそれがある。この膜剥がれのような損傷は、図６の外周部１７の最外縁のみに留まっていれば問題無い。

しかし、もし、スリット部１８、３１０が設けられていない場合、このような膜剥がれは、外周部１７から本体部１９にまで伝播するおそれがある。本体部１９における膜剥がれは、半導体記憶装置１００ａの信頼性を低下させる。

そこで、本実施形態による半導体装置は、本体部１９の外縁の少なくとも一部分に沿って延伸するように外周部１７に設けられたスリット部１８、３１０を有する。これにより、上記膜剥がれがスリット部３１０またはスリット部１８において止まり、外周部１７から本体部１９への膜剥がれの伝播を抑制することができる。スリット部１８、３１０は、外周部１７の厚み方向（Ｚ方向）全体に亘って設けられている。従って、埋込みソース層ＢＳＬとその下にある層間絶縁膜１１との間の膜剥がれ、および、埋込みソース層ＢＳＬとその上にある層間絶縁膜２４あるいは積層体２ａとの間の膜剥がれの両方が抑制され得る。

一方、もし、スリット部１８、３１０が外周部１７の内側部分と外側部分との間を電気的に切断してしまうと、メモリホールＭＨおよび深いスリットＳＴを形成する際に、突出部（接続部）１５を介して外周部１７の外側部分と本体部１９とを電気的に接続できなくなってしまう。この場合、突出部（接続部）１５は、本体部１９に蓄積される電荷を、外周部１７の外側部分を介して基板１０等（グランド）へ逃がすことができなくなる。

これに対し、本実施形態によれば、Ｚ方向またはＸ方向から見たときに、複数のスリット部１８、３１０は、それぞれ互い違いに千鳥状に配置されている。これにより、外周部１７の内側部分と外側部分とを電気的に接続し、突出部（接続部）１５を介して外周部１７の外側部分と本体部１９とを電気的に接続することができる。

図７は、図６の枠３０１の構成例を示す拡大図である。複数のスリット部１８は、スリット部１８ａとスリット部１８ｂを含む。積層体２の積層方向（Ｚ方向）から見たときに、スリット部１８ａ、１８ｂは、互い違いに交互に千鳥状に配置されている。また、Ｚ方向から見たときに、スリット部１８ａとスリット部１８ｂとは、互いに接続されておらず、互いに離間している。従って、スリット部１８ａとスリット部１８ｂとの間には、接続部Ｃ１８が設けられている。接続部Ｃ１８は、エッジシール領域Ｒｅｓにおいて外周部１７の内側部分と外側部分との間を電気的に接続する埋込みソース層ＢＳＬの導電膜の一部である。外周部１７の内側部分は、スリット部１８ａ、１８ｂよりも本体部１９側の埋込みソース層ＢＳＬである。外周部１７の外側部分は、スリット部１８ａ、１８ｂよりもカーフ領域Ｒｋ側の埋込みソース層ＢＳＬである。これにより、メモリホールＭＨおよび深いスリットＳＴを形成する際に、本体部１９に蓄積される電荷は、突出部（接続部）１５および接続部Ｃ１８を介して外周部１７の外側部分に流れ、基板１０等へ放出することができる。

また、本体部１９から外周部１７へ向かう第１方向（Ｘ方向）から見たときに、スリット部１８ａ、１８ｂの端部は互いに重複している。よって、Ｘ方向から見たときに、スリット部１８ａとスリット部１８ｂとの間には隙間がない。これにより、スリット部１８ａ、１８ｂは、膜剥がれの進展をより確実に抑制することができる。

また、複数のスリット部３１０は、スリット部３１０ａとスリット部３１０ｂを含む。Ｚ方向から見たときに、スリット部３１０ａ、３１０ｂは、互い違いに交互に千鳥状に配置されている。また、Ｚ方向から見たときに、スリット部３１０ａとスリット部３１０ｂとは、互いに接続されておらず、互いに離間している。従って、スリット部３１０ａとスリット部３１０ｂとの間には、接続部Ｃ３１０が設けられている。接続部Ｃ３１０は、カーフ領域Ｒｋにおいて外周部１７の内側部分と外側部分との間を電気的に接続する埋込みソース層ＢＳＬの導電膜の一部である。これにより、メモリホールＭＨおよび深いスリットＳＴを形成する際に、本体部１９に蓄積される電荷は、突出部（接続部）１５および接続部Ｃ３１０を介して外周部１７の外側部分に流れ、基板１０等へ放出することができる。尚、メモリホールＭＨおよび深いスリットＳＴの形成後、突出部（接続部）１５は絶縁部材２５の形成によって切断される。

また、Ｘ方向から見たときに、スリット部３１０ａ、３１０ｂの端部は互いに重複している。よって、Ｘ方向から見たときに、スリット部３１０ａとスリット部３１０ｂとの間には隙間がない。これにより、スリット部３１０ａ、３１０ｂは、膜剥がれの進展をより確実に抑制することができる。

このように、本実施形態によれば、スリット部１８、３１０は、外周部１７と本体部１９との電気的な接続を維持しつつ、図４の端部１ｅからの膜剥がれが外周部１７から本体部１９へと伝播することを抑制できる。

図８は、図７の８－８線に沿った断面図である。図８では、エッジシール領域Ｒｅｓおよびカーフ領域Ｒｋの構成をより詳細に示している。エッジシール領域Ｒｅｓでは、基板１０の表面上に複数の配線１１ａの層が設けられており、配線１１ａの層は、層間絶縁膜１１によって周囲と分離されている。配線１１ａの層間は、好ましくはＺ方向から見たときにリング状のコンタクトプラグで接続されており、さらにその上にある埋込みソース層ＢＳＬおよびシールリング本体ＳＬＲに電気的に接続されている。基板１０、層間絶縁膜１１、配線１１ａ、埋込みソース層ＢＳＬは、基体部１を構成している。

シールリング本体ＳＬＲの上には、多層配線層１０１が設けられている。多層配線層１０１は、シールリング本体ＳＬＲに電気的に接続されている。多層配線層１０１は、ビット線ＢＬおよびビット線ＢＬよりも上層の配線層に対応して形成され得る。

導電性部材としてのシールリング本体ＳＬＲは、複数の配線１１ａの層と協働してシールリング（エッジシール）として機能する。このようなシールリングはチップの厚み方向（Ｚ方向）に基板１０と多層配線層１０１との間に亘って設けられており、基板１０に電気的に接続されている。また、平面レイアウトにおいて、シールリング本体ＳＬＲは複数の配線１１ａの層とともに、本体部１９の積層体２の外縁に沿って全周に亘って連続して設けられていることが好ましい。シールリング本体ＳＬＲおよび複数の配線１１ａの層には、銅等の低抵抗金属が用いられる。これにより、シールリング本体ＳＬＲを含むシールリングは、半導体チップ内のメモリセルアレイ２ｍやＣＭＯＳ回路等がＥＳＤ（Electro-Static Discharge）により破壊されることを抑制するために電荷を基板１０に逃がすことができる。また、シールリング本体ＳＬＲを含むシールリングは、半導体チップのダイシング後、端部１ｅから水素が進入することを抑制し、水素による半導体チップの劣化を抑制することができる。

シールリング本体ＳＬＲよりもカーフ領域Ｒｋ側の埋込みソース層ＢＳＬにスリット部１８ａ、１８ｂが設けられている。スリット部１８ａ、１８ｂは、シールリング本体ＳＬＲと積層体２ａとの間の埋込みソース層ＢＳＬに設けられた開口部であり、その内部には層間絶縁膜２４の材料が埋め込まれている。

スリット部１８ａとスリット部１８ｂとの間には、クラックストッパＣＳＴが設けられている。クラックストッパＣＳＴはチップの厚み方向（Ｚ方向）に基体部１と多層配線層１０１との間に亘って設けられている。また、クラックストッパＣＳＴは、本体部１９の積層体２の外縁に沿って全周に亘って連続して設けられていることが好ましい。クラックストッパＣＳＴには、銅等の低抵抗金属が用いられる。クラックストッパＣＳＴは、チップの端部１ｅからカーフ領域Ｒｋ、エッジシール領域Ｒｅｓ、チップ本体領域Ｒｃへ向かって進展する膜剥がれを食い止めるために設けられている。また、クラックストッパＣＳＴも端部１ｅから水素が進入することを抑制する機能を備える。クラックストッパＣＳＴは、ＥＳＤによるチップ内部の破壊を抑制するために用いられてもよい。

カーフ領域Ｒｋには、第２絶縁層としての絶縁層（シリコン酸化膜）２２と第３絶縁層としての犠牲膜（シリコン窒化膜）２３とを積層した積層体（ＯＮＯＮ構造）２ａが第２積層構造として埋込みソース層ＢＳＬ上に設けられている。積層体２ａは、シールリング本体ＳＬＲの周囲の少なくとも一部分において、本体部１９の積層体２の外縁に沿うように設けられている。即ち、積層体２ａは、埋込みソース層ＢＳＬの外周部１７の少なくとも一部分の直上に設けられている。例えば、積層体２ａは、本体部１９の外周の特定の辺と対向する外周部１７上のみに設けられている場合がある。積層体２ａは、外周部１７上に断続的にアイランド状に設けられている場合がある。一方、積層体２ａは、外周部１７上の全周に連続的に設けられていても構わない。また、積層体２ａは、ダイシングによってその一部が欠落している場合もある。絶縁層２２と犠牲膜２３との積層体２ａが埋込みソース層ＢＳＬの上に設けられている場合、図８に示す矢印Ａ０のように、積層体２ａと埋込みソース層ＢＳＬ等との間で膜剥がれが生じやすい。尚、積層体２ａは、例えば、エッジシール領域Ｒｅｓ側の少なくとも一部分において絶縁層２２と電極膜２１との積層構造を有していてもよい。この場合でも、積層体２ａと埋込みソース層ＢＳＬ等との間で膜剥がれが生じやすい。また、電極膜（例えば、タングステン）２１は、犠牲膜（例えば、シリコン窒化膜）２３よりもダイシングブレードで切断し難い。従って、もし、カーフ領域Ｒｋの積層体２ａが、絶縁層２２と電極膜２１とを交互に積層した積層構造（ＯＷＯＷ構造）を特にチップの外縁側で有する場合、カーフ領域Ｒｋをダイシングブレードで切断し難くなってしまう。これに対し、本実施形態によれば、カーフ領域Ｒｋの積層体２ａが、ＯＮＯＮ構造を有するので、カーフ領域Ｒｋをダイシングブレードで切断し易い。

ここで、埋込みソース層ＢＳＬと積層体２ａとの間の膜剥がれが、カーフ領域Ｒｋから進展してきた場合、まず、図７のスリット部３１０ａ、３１０ｂが膜剥がれを抑制する。その後、エッジシール領域Ｒｅｓのスリット部１８ｂがその膜剥がれを抑制する。膜剥がれがスリット部１８ｂに達すると、膜剥がれは、矢印Ａ１に示すように、スリット部１８ｂ内の層間絶縁膜２４と埋込みソース層ＢＳＬとの間の一方の界面に沿って－Ｚ方向へ誘導され得る。また、膜剥がれは、矢印Ａ２に示すように、スリット部１８ｂ内の層間絶縁膜２４と埋込みソース層ＢＳＬとの間の他方の界面に沿って－Ｚ方向へ誘導され得る。

さらに膜剥がれが－Ｘ方向に進展した場合には、クラックストッパＣＳＴおよびスリット部１８ａがその膜剥がれを抑制する。膜剥がれがスリット部１８ａに達すると、膜剥がれは、矢印Ａ３に示すように、スリット部１８ａ内の層間絶縁膜２４と埋込みソース層ＢＳＬとの間の一方の界面に沿って－Ｚ方向へ誘導される。また、膜剥がれは、矢印Ａ４に示すように、スリット部１８ａ内の層間絶縁膜２４と埋込みソース層ＢＳＬとの間の他方の界面に沿って－Ｚ方向へ誘導され得る。

このように、本実施形態によれば、積層体２ａと埋込みソース層ＢＳＬとの間で±Ｘ方向へ膜剥がれが生じても、エッジシール領域Ｒｅｓに設けられたスリット部１８ａ、１８ｂによって、その膜剥がれを矢印Ａ１～Ａ４方向（－Ｚ方向）へ誘導し、チップ本体領域Ｒｃ側への膜剥がれの進展を抑制することができる。

積層体２ａと埋込みソース層ＢＳＬとの間では特に膜剥がれが発生し易いので、スリット部１８ａ、１８ｂ、３１０ａ、３１０ｂは、少なくとも積層体２ａに対応して設けられていればよい。即ち、スリット部１８ａ、１８ｂ、３１０ａ、３１０ｂは、本体部１９の積層体２の外縁において、本体部１９から見たときに少なくとも積層体２ａと重複するようなパターンでカーフ領域Ｒｋまたはエッジシール領域Ｒｅｓに設けられている。例えば、積層体２ａが本体部１９の外周の特定の辺と対向する外周部１７上のみに設けられている場合、スリット部１８ａ、１８ｂ、３１０ａ、３１０ｂは、当該辺と対向する外周部１７内に設けられればよい。積層体２ａが外周部１７上に断続的にアイランド状に設けられている場合、スリット部１８ａ、１８ｂ、３１０ａ、３１０ｂは、同様に外周部１７内で断続的にアイランド状に設けられればよい。積層体２ａが外周部１７上の全周に連続的に設けられている場合には、スリット部１８ａ、１８ｂ、３１０ａ、３１０ｂも、外周部１７の全周に亘って連続的に設けられていることが好ましい。

スリット部１８ａ、１８ｂ、３１０ａ、３１０ｂは、埋込みソース層ＢＳＬ（導電層１２および半導体部１３）の加工パターンを変更すれば容易に形成することができる。従って、本実施形態による半導体装置の製造方法についての詳細な説明は省略する。

（第２実施形態）
図９Ａは、第２実施形態による半導体装置の構成例を示す断面図である。第２実施形態では、エッジシール領域Ｒｅｓに、第３積層構造として積層体２ｂが設けられており、スリット部１８ａ、１８ｂ内に積層体２ｂの一部が埋め込まれている。

積層体２ｂは、スリット部１８ａ、１８ｂの上方に設けられており、絶縁層（例えば、シリコン酸化膜）２２と犠牲膜（例えば、シリコン窒化膜）２３とを交互に積層した積層構造を有する。スリット部１８ａ、１８ｂ内には、絶縁層２２と犠牲膜２３とを交互に積層した積層体２ｂが充填されている。積層体２ｂの積層構造自体は、積層体２ａと同じでよい。よって、積層体２ｂは、積層体２ａと同様に形成され得る。尚、積層体２ｂも、本体部１９の積層体２の外縁の少なくとも一部分に沿うように設けられている。例えば、積層体２ｂは、本体部１９の外周の特定の辺と対向する外周部１７上のみに設けられている場合がある。積層体２ｂは、外周部１７上に断続的にアイランド状に設けられている場合がある。また、積層体２ｂは、本体部１９の外周において積層体２ａに対応して設けられていてもよい。一方、積層体２ｂは、本体部１９の外周の全周に連続的に設けられていても構わない。外周部１７のうち積層体２ｂがない領域にスリット部１８ａ、１８ｂが設けられている場合、このスリット部１８ａ、１８ｂには、絶縁膜（例えば、シリコン酸化膜）が埋め込まれる。

第２実施形態では、絶縁層２２と犠牲膜２３とを交互に堆積する前に、スリット部１８ａ、１８ｂに充填されている材料膜（例えば、シリコン酸化膜）は除去しておく。即ち、スリット部１８ａ、１８ｂの内部は空洞にしておく。これにより、絶縁層２２と犠牲膜２３とを交互に堆積したときに、スリット部１８ａ、１８ｂにも絶縁層２２と犠牲膜２３が積層され充填される。

尚、スリット部１８ａ、１８ｂの内部に、絶縁層２２と犠牲膜２３との積層構造が充填されることによって、スリット部１８ａ、１８ｂの上にある絶縁層２２と犠牲膜２３との積層構造に層のずれが生じる。しかし、これらの層のずれは、半導体記憶装置１００ａの特性には影響しない。第２実施形態のその他の構成は、第１実施形態の対応する構成と同様でよい。

第２実施形態は、第１実施形態と同様の効果を得ることができる。また、スリット部１８ａ、１８ｂの内側面において、絶縁層２２と犠牲膜２３の一部が横方向に積層し、絶縁層２２と犠牲膜２３との境界部が、Ｚ方向に延伸している。従って、膜剥がれは、スリット部１８ａ、１８ｂの内側面と積層体２ｂとの間において－Ｚ方向へ誘導され、なおかつ、絶縁層２２と犠牲膜２３との界面によっても－Ｚ方向へ誘導され得る。これにより、チップ本体領域Ｒｃ側への膜剥がれの進展をさらに抑制することができる。

（変形例）
図９Ｂは、第２実施形態の変形例による半導体装置の構成例を示す断面図である。上記第２実施形態において、積層体２ｂは、スリット部１８ａ、１８ｂの両方に充填されている。しかし、本変形例のように、積層体２ｂは、スリット部１８ａ、１８ｂのいずれか一方のみに充填されていてもよい。この場合、スリット部１８ａ、１８ｂの他方には、絶縁膜（例えば、シリコン酸化膜）が埋め込まれる。本変形例のその他の構成は、第２実施形態の対応する構成と同様でよい。よって、本変形例は、第２実施形態と同様の効果を得ることができる。

（第３実施形態）
図１０Ａは、第３実施形態による半導体装置の構成例を示す断面図である。第３実施形態では、エッジシール領域Ｒｅｓに、第３積層構造として積層体２ｃが設けられており、スリット部１８ａ、１８ｂ内に積層体２ｃの一部が埋め込まれている。

積層体２ｃは、スリット部１８ａ、１８ｂの上方に設けられており、絶縁層（例えば、シリコン酸化膜）２２と電極膜（例えば、タングステン）２１とを交互に積層した積層構造（ＯＷＯＷ）を有する。スリット部１８ａ、１８ｂ内には、絶縁層２２と電極膜２１とを交互に積層した積層体２ｃが充填されている。積層体２ｃの積層構造自体は、チップ本体領域Ｒｃに設けられている第１積層構造としての積層体２と同じでよい。よって、積層体２ｃは、積層体２と同様に形成され得る。尚、積層体２ｃは、本体部１９の積層体２の外縁の少なくとも一部分に沿うように設けられている。例えば、積層体２ｃは、本体部１９の外周の特定の辺と対向する外周部１７上のみに設けられている場合がある。積層体２ｃは、外周部１７上に断続的にアイランド状に設けられている場合がある。また、積層体２ｃは、本体部１９の外周において積層体２ａに対応して設けられていてもよい。一方、積層体２ｃは、本体部１９の外周の全周に連続的に設けられていても構わない。外周部１７のうち積層体２ｃがない領域にスリット部１８ａ、１８ｂが設けられている場合、このスリット部１８ａ、１８ｂには、絶縁膜（例えば、シリコン酸化膜）が埋め込まれる。

積層体２ｃは、積層体２と同様に形成されるので、積層体２ｃには、深いスリットＳＴおよび柱状部ＣＬＨＲが設けられている。深いスリットＳＴは犠牲膜２３を電極膜２１にリプレースするときに用いられ、深いスリットＳＴを介して犠牲膜２３を電極膜２１に置換する。柱状部ＣＬＨＲは、このリプレース工程において、積層体２ｃから犠牲膜２３を除去したときに形成される空隙を保持するための支持部材として機能する。深いスリットＳＴには、図１Ｂの板状部３と同様、例えば、絶縁物によって積層体２ｃと電気的に絶縁されつつ、埋込みソース層ＢＳＬと電気的に接続された第２導電膜としての導電体（メタル材料）が充填されている。積層体２ｃ内の深いスリットＳＴは、特に積層体２ｃとともに本体部１９の外周の全周に連続的に設けられる場合、リプレース工程に用いられるだけでなく、図８のクラックストッパＣＳＴと同様の機能も有する。

第３実施形態では、絶縁層２２と犠牲膜２３とを交互に堆積する前に、スリット部１８ａ、１８ｂに充填されている材料膜（例えば、シリコン酸化膜）は除去しておく。即ち、スリット部１８ａ、１８ｂの内部は空洞にしておく。これにより、絶縁層２２と犠牲膜２３とを交互に堆積したときに、スリット部１８ａ、１８ｂにも絶縁層２２と犠牲膜２３が積層され充填される。そして、リプレース工程において、犠牲膜２３が電極膜２１に置換されることによって、スリット部１８ａ、１８ｂ内には、絶縁層２２と電極膜２１とを交互に積層した積層体２ｃが充填される。

尚、スリット部１８ａ、１８ｂの内部に、絶縁層２２と電極膜２１との積層構造が充填されることによって、スリット部１８ａ、１８ｂの上にある絶縁層２２と電極膜２１との積層構造に層のずれが生じる。しかし、これらの層のずれは、半導体記憶装置１００ａの特性には影響しない。第３実施形態のその他の構成は、第１実施形態の対応する構成と同様でよい。

第３実施形態は、第１実施形態と同様の効果を得ることができる。また、スリット部１８ａ、１８ｂの内側面において、絶縁層２２と電極膜２１の一部が横方向に積層し、絶縁層２２と電極膜２１との境界部が、Ｚ方向に延伸している。従って、膜剥がれは、スリット部１８ａ、１８ｂの内側面と積層体２ｃとの間において－Ｚ方向へ誘導され、なおかつ、絶縁層２２と電極膜２１との界面によっても－Ｚ方向へ誘導され得る。これにより、チップ本体領域Ｒｃ側への膜剥がれの進展をさらに抑制することができる。

また、絶縁層（例えば、シリコン酸化膜）２２と電極膜（例えば、タングステン）２１との積層構造（ＯＷＯＷ）は、絶縁層（シリコン酸化膜）２２と第３絶縁層としての犠牲膜（シリコン窒化膜）２３との積層構造（ＯＮＯＮ）よりも、膜剥がれの進展を抑制する効果を期待できる。これは、例えば、タングステンとシリコン酸化膜との界面は、シリコン窒化膜とシリコン酸化膜との界面よりも密着性が高いからである。従って、積層体２ｃに絶縁層（例えば、シリコン酸化膜）２２と電極膜（例えば、タングステン）２１との積層構造（ＯＷＯＷ）を用いることによって、膜剥がれの進展を第２実施形態よりもさらに抑制することができる。

（変形例）
図１０Ｂは、第３実施形態の変形例による半導体装置の構成例を示す断面図である。上記第３実施形態において、積層体２ｃは、スリット部１８ａ、１８ｂの両方に充填されている。しかし、本変形例のように、積層体２ｃは、スリット部１８ａ、１８ｂのいずれか一方のみに充填されていてもよい。この場合、スリット部１８ａ、１８ｂの他方には、絶縁膜（例えば、シリコン酸化膜）が充填される。本変形例のその他の構成は、第３実施形態の対応する構成と同様でよい。よって、本変形例は、第３実施形態と同様の効果を得ることができる。

（第４実施形態）
図１１は、第４実施形態による半導体装置の構成例を示す断面図である。第４実施形態では、エッジシール領域Ｒｅｓの積層体２ｃとカーフ領域Ｒｋの積層体２ａとが接続されている。この場合、深いスリットＳＴは、エッジシール領域Ｒｅｓに形成され、カーフ領域Ｒｋには形成されない。これにより、積層体２ａがエッジシール領域Ｒｅｓおよびカーフ領域Ｒｋに形成された後、リプレース工程において、深いスリットＳＴを介してエッジシール領域Ｒｅｓの犠牲膜２３は、電極膜２１の材料に置換される。一方、カーフ領域Ｒｋの犠牲膜２３は、置換されずにそのまま残置される。このように、エッジシール領域Ｒｅｓの積層体２ｃとカーフ領域Ｒｋの積層体２ａとが接続されていても、エッジシール領域Ｒｅｓの積層体２ｃのみにおいて、犠牲膜２３を電極膜２１に置換することができる。

この場合、スリット部１８ａ、１８ｂには、絶縁層２２と電極膜２１との積層体２ｃが充填される。第４実施形態のその他の構成は、第３実施形態の対応する構成と同様でよい。これにより第４実施形態は、第３実施形態と同様の効果を得ることができる。

尚、第４実施形態において、積層体２ａと積層体２ｃは１つの積層体として連続している。よって、例えば、積層体（例えば、ＯＮＯＮ）２ａがダイシングの際に図４の端部１ｅで消失してしまうと、個片化された半導体チップの外縁には、積層体（例えば、ＯＷＯＷ）２ｃが現れる。この場合、本体部１９の積層体２（第１積層構造）の外縁の少なくとも一部分に沿う第２積層構造として積層体２ｃのみが形成され、スリット部１８ａ、１８ｂは第２積層構造としての積層体２ｃの下に配置される。そして、スリット部１８ａ、１８ｂ内には、第２積層構造である積層体２ｃそのものが埋め込まれることになる。

また、第４実施形態では、積層体２ｃ内を積層方向（Ｚ方向）に延伸する深いスリットＳＴが設けられている。深いスリットＳＴは、上述の通り図１Ｂの板状部３と同様、深いスリットＳＴの内壁の絶縁物によって積層体２ｃと電気的に絶縁されつつ導電体（第２導電膜）が充填されて構成されており、Ｚ方向から見た平面視において積層体２ｃ内をＹ方向に延伸している。深いスリットＳＴは、外周部１７のうち、リプレース工程を行う積層体２ｃ内に設けられていればよく、積層体２ｃが配置されていない外周部１７の領域には設けられなくてもよい。

（第５実施形態）
図１２は、第５実施形態による半導体装置の構成例を示す断面図である。第５実施形態では、エッジシール領域Ｒｅｓの積層体２ｃとカーフ領域Ｒｋの積層体２ａとが接続されている点で第４実施形態と同じである。一方、第５実施形態では、積層体（例えば、ＯＷＯＷ）２ｃは、スリット部１８ｂまで設けられておらず、積層体２ａ（例えば、ＯＮＯＮ）がスリット部１８ｂまで設けられている。この場合、深いスリットＳＴは、エッジシール領域Ｒｅｓのスリット部１８ａの近傍に形成され、スリット部１８ｂの近傍およびカーフ領域Ｒｋには形成されない。これにより、積層体２ａがエッジシール領域Ｒｅｓおよびカーフ領域Ｒｋに形成された後、リプレース工程において、エッジシール領域Ｒｅｓのスリット部１８ａ近傍の犠牲膜２３は、深いスリットＳＴを介して電極膜２１の材料に置換される。一方、スリット部１８ｂの近傍およびカーフ領域Ｒｋの犠牲膜２３は、置換されずにそのまま残置される。これにより、スリット部１８ａには、絶縁層２２と電極膜２１との積層体（例えば、ＯＷＯＷ）２ｃが充填され、スリット部１８ｂには、絶縁層２２と犠牲膜２３との積層体（例えば、ＯＮＯＮ）２ａが充填される。第５実施形態のその他の構成は、第３実施形態の対応する構成と同様でよい。これにより第５実施形態は、第３実施形態と同様の効果を得ることができる。

このように、積層体２ａ、２ｃは、互いに接続されていてもよい。この場合、積層体２ａ、２ｃの境界は、深いスリットＳＴの位置によって制御することができる。
第５実施形態においても、第４実施形態と同様に、積層体２ａと積層体２ｃは１つの積層体として連続している。また、深いスリットＳＴも、第４実施形態のそれと同様に、積層体２ｃ内に設けられている。

本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施形態やその変形は、発明の範囲や要旨に含まれると同様に、特許請求の範囲に記載された発明とその均等の範囲に含まれるものである。

１００ａ 半導体記憶装置、１ 基体部、２，２ａ，２ｂ，２ｃ 積層体、ＳＴ 深いスリット、ＳＨＥ 浅いスリット、ＣＬ 柱状部、３，４ 板状部、１２ 導電層、１３ 半導体部、１７ 外周部、１８，３１０ スリット部、１９ 本体部、ＢＳＬ 埋込みソース層

Claims (5)

1. 半導体基板と、
   前記半導体基板上に設けられた第１絶縁層と、
   前記第１絶縁層上に設けられた第１導電膜と、
   前記第１導電膜上に設けられ、複数の第１電極膜と複数の第２絶縁層とを交互に積層した第１積層構造と、
   前記第１積層構造内を、前記複数の第１電極膜の積層方向に延伸する半導体部材と、
   前記複数の第１電極膜のうちの１つと前記半導体部材との間に設けられた電荷蓄積部材と、
   前記第１積層構造の周囲に該第１積層構造の外縁に沿って設けられ、前記半導体基板に接続された導電性部材と、
   前記導電性部材の周囲の少なくとも一部分に設けられ、前記第１導電膜上に前記第２絶縁層と第３絶縁層とを交互に積層した第２積層構造と、を備え、
   前記第１導電膜は、
   前記第１積層構造の下方に配置された本体部と、
   前記本体部の外周に該本体部と離間して設けられた外周部と、
   前記外周部における前記導電性部材と前記第２積層構造との間で前記第１導電膜に設けられたスリット部とを備える、半導体装置。
2. 前記スリット部は、互いに離間した複数の第１スリットと複数の第２スリットを含み、
   前記積層方向から見たときに、前記第１および第２スリットは、前記外周部に互い違いに千鳥状に配置されている、請求項１に記載の半導体装置。
3. 前記積層方向から見たときに、前記第１および第２スリットは互いに離間しており、前記本体部から前記外周部へ向かう第１方向から見たときに、前記第１および第２スリットの端部は互いに重複している、請求項２に記載の半導体装置。
4. 半導体基板と、
   前記半導体基板上に設けられた第１絶縁層と、
   前記第１絶縁層上に設けられた第１導電膜と、
   前記第１導電膜上に設けられ、複数の第１電極膜と複数の第２絶縁層とを交互に積層した第１積層構造と、
   前記第１積層構造内を、前記複数の第１電極膜の積層方向に延伸する半導体部材と、
   前記複数の第１電極膜のうちの１つと前記半導体部材との間に設けられた電荷蓄積部材と、
   前記第１積層構造の周囲に該第１積層構造の外縁に沿って設けられ、前記半導体基板に接続された導電性部材と、
   前記導電性部材の周囲の少なくとも一部分に設けられ、前記第１導電膜上に前記第１電極膜と前記第２絶縁層または前記第２絶縁層と第３絶縁層とを交互に積層した第２積層構造と、を備え、
   前記第１導電膜は、
   前記第１積層構造の下方に配置された本体部と、
   前記本体部の外周に該本体部と離間して設けられた外周部と、
   前記外周部における前記第２積層構造の下にある前記第１導電膜に設けられたスリット部と、を備え、
   前記スリット部内には、前記第２積層構造が設けられ、
   前記第２積層構造の少なくとも一部が、前記第１電極膜と前記第２絶縁層との積層構造である、半導体装置。
5. 半導体基板と、
   前記半導体基板上に設けられた第１絶縁層と、
   前記第１絶縁層上に設けられた第１導電膜と、
   前記第１導電膜上に設けられ、複数の第１電極膜と複数の第２絶縁層とを交互に積層した第１積層構造と、
   前記第１積層構造内を、前記複数の第１電極膜の積層方向に延伸する半導体部材と、
   前記複数の第１電極膜のうちの１つと前記半導体部材との間に設けられた電荷蓄積部材と、
   前記第１積層構造の周囲に該第１積層構造の外縁に沿って設けられ、前記半導体基板に接続された導電性部材と、
   前記導電性部材の周囲の少なくとも一部分に設けられ、前記第１導電膜上に前記第１電極膜と前記第２絶縁層または前記第２絶縁層と第３絶縁層とを交互に積層した第２積層構造と、
   前記第２積層構造内を、該第２積層構造の積層方向に延伸する第２導電膜とを備え、
   前記第１導電膜は、
   前記第１積層構造の下方に配置された本体部と、
   前記本体部の外周に該本体部と離間して設けられた外周部と、
   前記外周部における前記第２積層構造の下にある前記第１導電膜に設けられたスリット部と、を備える半導体装置。

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