JP2022114693A - 半導体装置 - Google Patents
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Abstract
【課題】チップの膜剥がれを抑制できる半導体装置を提供する。【解決手段】半導体装置の第1絶縁層(11)は基板上にある。第1導電膜(BSL)は第1絶縁層上にある。第1電極膜および第2絶縁層(22)を交互に積層した第1積層構造は第1導電膜上にある。導電性部材(SLR)は、第1積層構造の周囲に該第1積層構造の外縁に沿って設けられ、半導体基板に接続されている。第1導電膜上に第2絶縁層と第3絶縁層(23)とを交互に積層した第2積層構造(2a)が導電性部材の周囲の少なくとも一部分に設けられる。第1導電膜は、第1積層構造の下方に配置された本体部と、本体部の外周に該本体部と離間して設けられた外周部と、外周部における導電性部材と第2積層構造との間で第1導電膜に設けられたスリット部(18a,18b)とを備える。【選択図】図8
Description
本実施形態は、半導体装置に関する。
NAND型フラッシュメモリ等の半導体装置において、微細化のためにCMOS(Complementary Metal Oxide Semiconductor)回路の上方にメモリセルアレイを設けた構造を有する場合がある。この場合、メモリセルアレイのソースラインは、メモリセルアレイとCMOS回路との間に配置される。
しかし、ダイシング工程において、メモリチップの端部の膜剥がれが、ソースラインとメモリセルアレイとの間を伝ってメモリチップ内部にまで伝播するおそれがある。
メモリチップの端部の膜剥がれが伝播することを抑制できる半導体装置を提供する。
本実施形態による半導体装置は、半導体基板を備える。第1絶縁層は、半導体基板上に設けられている。第1導電膜は、第1絶縁層上に設けられている。第1積層構造は、第1導電膜上に設けられ、複数の第1電極膜と複数の第2絶縁層とを交互に積層して構成されている。半導体部材は、第1積層構造内を、複数の第1電極膜の積層方向に延伸する。電荷蓄積部材は、複数の第1電極膜のうちの1つと半導体部材との間に設けられている。導電性部材は、第1積層構造の周囲に該第1積層構造の外縁に沿って設けられ、半導体基板に接続されている。第2積層構造は、導電性部材の周囲の少なくとも一部分に設けられ、第1導電膜上に第2絶縁層と第3絶縁層とを交互に積層して構成されている。第1導電膜は、第1積層構造の下方に配置された本体部と、本体部の外周に該本体部と離間して設けられた外周部と、外周部における導電性部材と第2積層構造との間で第1導電膜に設けられたスリット部とを備える。
以下、図面を参照して本発明に係る実施形態を説明する。本実施形態は、本発明を限定するものではない。以下の実施形態において、半導体基板の上下方向は、半導体素子が設けられる面を上とした場合の相対方向を示し、重力加速度に従った上下方向と異なる場合がある。図面は模式的または概念的なものであり、各部分の比率などは、必ずしも現実のものと同一とは限らない。明細書と図面において、既出の図面に関して前述したものと同様の要素には同一の符号を付して詳細な説明は適宜省略する。
(第1実施形態)
図1Aは、第1実施形態に係る半導体装置(例えば、半導体記憶装置100a)を例示する模式斜視図である。図1Bは、図1A中の積層体2を示す模式平面図である。本明細書では、積層体2の積層方向をZ方向とする。Z方向と交差、例えば、直交する1つの方向をY方向とする。Z及びY方向のそれぞれと交差、例えば、直交する1つの方向をX方向とする。図2A及び図2Bのそれぞれは、3次元構造のメモリセルを例示する模式断面図である。図3は、第1実施形態に係る半導体装置を例示する模式平面図である。
図1Aは、第1実施形態に係る半導体装置(例えば、半導体記憶装置100a)を例示する模式斜視図である。図1Bは、図1A中の積層体2を示す模式平面図である。本明細書では、積層体2の積層方向をZ方向とする。Z方向と交差、例えば、直交する1つの方向をY方向とする。Z及びY方向のそれぞれと交差、例えば、直交する1つの方向をX方向とする。図2A及び図2Bのそれぞれは、3次元構造のメモリセルを例示する模式断面図である。図3は、第1実施形態に係る半導体装置を例示する模式平面図である。
図1A~図3に示すように、第1実施形態に係る半導体記憶装置100aは、3次元構造のメモリセルを有した不揮発性メモリである。
半導体記憶装置100aは、基体部1と、積層体2と、深いスリットST(板状部3)と、浅いスリットSHE(板状部4)と、複数の柱状部CLとを含む。
基体部1は、基板10、層間絶縁膜11、導電層12及び半導体部13を含む。第1絶縁層としての層間絶縁膜11は、基板10上に設けられている。導電層12は、層間絶縁膜11上に設けられている。半導体部13は、導電層12上に設けられている。
基板10は、半導体基板、例えば、シリコン基板である。シリコン(Si)の導電型は、例えば、p型である。基板10の表面領域には、例えば、素子分離領域10iが設けられている。素子分離領域10iは、例えば、シリコン酸化物(SiO2)を含む絶縁領域であり、基板10の表面領域にアクティブエリアAAを区画する。アクティブエリアAAには、トランジスタTrのソース及びドレイン領域が設けられる。トランジスタTrは、不揮発性メモリの周辺回路(CMOS(Complementary Metal Oxide Semiconductor)回路)を構成する。CMOS回路は、埋込みソース層BSLの下方に設けられ、基板10上に設けられている。層間絶縁膜11は、例えば、シリコン酸化物を含み、トランジスタTrを絶縁する。層間絶縁膜11内には、配線11aが設けられている。配線11aの一部は、トランジスタTrと電気的に接続される。導電層12は、導電性金属、例えば、タングステン(W)を含む。半導体部13は、例えば、シリコンを含む。シリコンの導電型は、例えば、n型である。半導体部13が複数の層によって構成され、その一部は、アンドープのシリコンを含んでいてもよい。また、導電層12および半導体部13のいずれか一方が省略されてもよい。
導電層12および半導体部13は、メモリセルアレイ(図1Bの2m)の共通ソースラインとして機能する。導電層12および半導体部13は、一体の第1導電膜として電気的に接続されており、総称して埋込みソース層BSLとも呼ぶ。
第1積層構造としての積層体2は、基板10の上方に設けられており、導電層12および半導体部13(埋込みソース層BSL)に対してZ方向に位置する。積層体2は、Z方向に沿って複数の電極膜21及び複数の絶縁層(第2絶縁層)22を交互に積層して構成されている。電極膜21は、導電性金属、例えば、タングステンを含む。絶縁層22は、例えば、シリコン酸化物を含む。絶縁層22は、電極膜21同士を絶縁する。電極膜21及び絶縁層22のそれぞれの積層数は、任意である。絶縁層22は、例えば、エアギャップであってもよい。積層体2と、半導体部13との間には、例えば、絶縁膜2gが設けられている。絶縁膜2gは、例えば、シリコン酸化物を含む。絶縁膜2gは、シリコン酸化物よりも比誘電率が高い高誘電体を含んでいてもよい。高誘電体は、例えば、金属酸化物でよい。
電極膜21は、少なくとも1つのソース側選択ゲートSGSと、複数のワード線WLと、少なくとも1つのドレイン側選択ゲートSGDとを含む。ソース側選択ゲートSGSは、ソース側選択トランジスタSTSのゲート電極である。ワード線WLは、メモリセルMCのゲート電極である。ドレイン側選択ゲートSGDは、ドレイン側選択トランジスタSTDのゲート電極である。ソース側選択ゲートSGSは、積層体2の下部領域に設けられる。ドレイン側選択ゲートSGDは、積層体2の上部領域に設けられる。下部領域は、積層体2の、基体部1に近い側の領域を、上部領域は、積層体2の、基体部1から遠い側の領域を指す。ワード線WLは、ソース側選択ゲートSGSとドレイン側選択ゲートSGDとの間に設けられる。
複数の絶縁層22のうち、ソース側選択ゲートSGSとワード線WLとを絶縁する絶縁層22のZ方向の厚さは、例えば、ワード線WLとワード線WLとを絶縁する絶縁層22のZ方向の厚さよりも、厚くされてもよい。さらに、基体部1から最も離された最上層の絶縁層22の上に、カバー絶縁膜(図示せず)を設けてもよい。カバー絶縁膜は、例えば、シリコン酸化物を含む。
半導体記憶装置100aは、ソース側選択トランジスタSTSとドレイン側選択トランジスタSTDとの間に直列に接続された複数のメモリセルMCを有する。ソース側選択トランジスタSTS、メモリセルMC及びドレイン側選択トランジスタSTDが直列に接続された構造は“メモリストリング”、もしくは“NANDストリング”と呼ばれる。メモリストリングは、例えば、コンタクトCbを介してビット線BLに接続される。ビット線BLは、積層体2の上方に設けられ、Y方向に延びる。
積層体2内には、複数の深いスリットST、及び、複数の浅いスリットSHEのそれぞれが設けられている。深いスリットSTは、X方向に延び、積層体2の上端から基体部1にかけて積層体2を貫通しつつ、積層体2内に設けられている。板状部3は、深いスリットST内に設けられた配線である(図1B)。板状部3は、深いスリットSTの内壁に設けられた絶縁膜(図示せず)によって積層体2と電気的に絶縁され、かつ、深いスリットST内に埋め込まれ埋込みソース層BSLと電気的に接続された導電膜(第2導電膜)で構成されている。尚、板状部3は、例えば、シリコン酸化膜等の絶縁材料で充填されている場合もある。一方、浅いスリットSHEは、X方向に延び、積層体2の上端から積層体2の途中まで設けられている。浅いスリットSHEは、ドレイン側選択ゲートSGDが設けられた積層体2の上部領域を貫通する。浅いスリットSHE内には、例えば、板状部4が設けられている(図1B)。板状部4は、例えば、シリコン酸化物である。
図1Bに示すように、積層体2は、階段部分2sと、メモリセルアレイ2mとを含む。階段部分2sは、積層体2の縁部に設けられている。メモリセルアレイ2mは、階段部分2sによって挟まれ、あるいは、囲まれている。深いスリットSTは、積層体2の一端の階段部分2sから、メモリセルアレイ2mを経て、積層体2の他端の階段部分2sまで設けられている。浅いスリットSHEは、少なくともメモリセルアレイ2mに設けられている。
図3に示すように、メモリセルアレイ2mは、セル領域(Cell)及びタップ領域(Tap)を含む。階段部分2sは、階段領域(Staircase)を含む。タップ領域は、例えば、セル領域と階段領域との間に設けられている。図3には図示しないが、タップ領域は、セル領域同士の間に設けられていてもよい。階段領域は、複数の配線37aが設けられる領域である。タップ領域は、配線37b及び37cが設けられる領域である。配線37a~37cのそれぞれは、例えば、Z方向に延びる。配線37aは、それぞれ、例えば、電極膜21と電気的に接続される。配線37bは、例えば、導電層12と電気的に接続される。配線37cは、例えば、配線11aと電気的に接続される。
図1Bに示す2つの板状部3によって挟まれた積層体2の部分は、ブロック(BLOCK)と呼ばれている。ブロックは、例えば、データ消去の最小単位を構成する。板状部4は、ブロック内に設けられている。板状部3と板状部4との間の積層体2は、フィンガと呼ばれている。ドレイン側選択ゲートSGDは、フィンガ毎に区切られている。このため、データ書き込み及び読み出し時に、ドレイン側選択ゲートSGDによりブロック内の1つのフィンガを選択状態とすることができる。
図2Aに示すように、複数の柱状部CLのそれぞれは、積層体2内に形成されたメモリホールMH内に設けられている。各柱状部CLは、Z方向に沿って積層体2の上端から積層体2を貫通し、積層体2内及び埋込みソース層BSL内にかけて設けられている。複数の柱状部CLは、それぞれ、半導体ボディ210、メモリ膜220及びコア層230を含む。柱状部CLは、その中心部に設けられたコア層230、該コア層230の周囲に設けられた半導体ボディ210、および、該半導体ボディ210の周囲に設けられたメモリ膜220を含む。半導体ボディ210は、埋込みソース層BSLと電気的に接続されている。電荷蓄積部材としてのメモリ膜220は、半導体ボディ210と電極膜21との間に、電荷捕獲部を有する。各フィンガからそれぞれ1つずつ選択された複数の柱状部CLは、コンタクトCbを介して1本のビット線BLに共通に接続される。柱状部CLのそれぞれは、例えば、セル領域(Cell)に設けられている(図3)。
図2Bに示すように、X-Y平面におけるメモリホールMHの形状は、例えば、円又は楕円である。電極膜21と絶縁層22との間には、メモリ膜220の一部を構成するブロック絶縁膜21aが設けられていてもよい。ブロック絶縁膜21aは、例えば、シリコン酸化物膜又は金属酸化物膜である。金属酸化物の1つの例は、アルミニウム酸化物である。電極膜21と絶縁層22との間、及び、電極膜21とメモリ膜220との間には、バリア膜21bが設けられていてもよい。バリア膜21bは、例えば、電極膜21がタングステンである場合、例えば、窒化チタンが選ばれる。ブロック絶縁膜21aは、電極膜21からメモリ膜220側への電荷のバックトンネリングを抑制する。バリア膜21bは、電極膜21とブロック絶縁膜21aとの密着性を向上させる。
半導体部材としての半導体ボディ210の形状は、例えば、底を有した筒状である。半導体ボディ210は、例えば、シリコンを含む。シリコンは、例えば、アモルファスシリコンを結晶化させたポリシリコンである。半導体ボディ210は、例えば、アンドープシリコンである。また、半導体ボディ210は、p型シリコンであっても良い。半導体ボディ210は、ドレイン側選択トランジスタSTD、メモリセルMC及びソース側選択トランジスタSTSのそれぞれのチャネルとなる。
メモリ膜220は、ブロック絶縁膜21a以外の部分が、メモリホールMHの内壁と半導体ボディ210との間に設けられている。メモリ膜220の形状は、例えば、筒状である。複数のメモリセルMCは、半導体ボディ210と、ワード線WLとなる電極膜21と、の間に記憶領域を有し、Z方向に積層されている。メモリ膜220は、例えば、カバー絶縁膜221、電荷捕獲膜222及びトンネル絶縁膜223を含む。半導体ボディ210、電荷捕獲膜222及びトンネル絶縁膜223のそれぞれは、Z方向に延びている。
カバー絶縁膜221は、絶縁層22と電荷捕獲膜222との間に設けられている。カバー絶縁膜221は、例えば、シリコン酸化物を含む。カバー絶縁膜221は、犠牲膜(図示せず)を電極膜21にリプレースするとき(リプレース工程)、電荷捕獲膜222がエッチングされないように保護する。カバー絶縁膜221は、リプレース工程において、電極膜21とメモリ膜220との間から除去されてもよい。この場合、図2A及び図2Bに示すように、電極膜21と電荷捕獲膜222との間には、例えば、ブロック絶縁膜21aが設けられる。また、電極膜21の形成に、リプレース工程を利用しない場合には、カバー絶縁膜221は、なくてもよい。
電荷捕獲膜222は、ブロック絶縁膜21a及びカバー絶縁膜221とトンネル絶縁膜223との間に設けられている。電荷捕獲膜222は、例えば、シリコン窒化物を含み、膜中に電荷をトラップするトラップサイトを有する。電荷捕獲膜222のうち、ワード線WLとなる電極膜21と半導体ボディ210との間に挟まれた部分は、電荷捕獲部としてメモリセルMCの記憶領域を構成する。メモリセルMCのしきい値電圧は、電荷捕獲部中の電荷の有無、又は、電荷捕獲部中に捕獲された電荷の量によって変化する。これにより、メモリセルMCは、情報を保持する。
トンネル絶縁膜223は、半導体ボディ210と電荷捕獲膜222との間に設けられている。トンネル絶縁膜223は、例えば、シリコン酸化物、又は、シリコン酸化物とシリコン窒化物とを含む。トンネル絶縁膜223は、半導体ボディ210と電荷捕獲膜222との間の電位障壁である。例えば、半導体ボディ210から電荷捕獲部へ電子を注入するとき(書き込み動作)、及び、半導体ボディ210から電荷捕獲部へ正孔を注入するとき(消去動作)、電子および正孔が、それぞれトンネル絶縁膜223の電位障壁を通過(トンネリング)する。
コア層230は、筒状の半導体ボディ210の内部スペースを埋め込む。コア層230の形状は、例えば、柱状である。コア層230は、例えば、シリコン酸化物を含み、絶縁性である。
図3の複数の柱状部CLHRのそれぞれは、積層体2内に形成されたホール内に設けられている。ホールは、Z方向に沿って積層体2の上端から積層体2を貫通し、積層体2内及び半導体部13内にかけて設けられている。柱状部CLHRのそれぞれは、少なくとも絶縁物を含む。絶縁物は、例えば、シリコン酸化物である。また、柱状部CLHRのそれぞれは、柱状部CLと同じ構造であっても良い。柱状部CLHRのそれぞれは、例えば、階段領域(Staircase)及びタップ領域(Tap)に設けられている。柱状部CLHRは、犠牲膜(図示せず)を電極膜21にリプレースするとき(リプレース工程)、階段領域及びタップ領域に形成される空隙を保持するための支持部材として機能する。また、複数の柱状部CLC4が、積層体2のタップ領域(Tap)内に設けられている。柱状部CLC4のそれぞれは、配線37bまたは37cを含む。配線37bは、絶縁物36bによって積層体2から電気的に絶縁されている。配線37bは、埋込みソース層BSLに電気的に接続されている。配線37cは、絶縁物36cによって積層体2から電気的に絶縁されている。配線37cは、配線11aのいずれかに電気的に接続されている。階段領域(Staircase)は、積層体2内の電極膜21に対するコンタクトとして機能する配線37a、及び配線37aの周囲に設けられた絶縁物36aをさらに含む。
柱状部CL、即ち、メモリホールMHは、平面レイアウトにおいて、Y方向に隣接する2つの深いスリットST間に、六方最密配置のように配置されている。浅いスリットSHEは、図3の枠B4に示すように、一部の柱状部CLの上に重複するように設けられている。浅いスリットSHEの下にある柱状部CLには、メモリセルは形成されない。
図4は、導電層12および半導体部13(埋込みソース層BSL)の構成例を示す平面図である。図4は、半導体記憶装置100aの1チップ全体に対応する埋込みソース層BSLの平面を示す。
第1導電膜としての埋込みソース層BSLは、本体部19と、突出部15と、外周部17とを含む。本体部19、突出部15および外周部17は、同一の材料かつ同一層で構成されている。埋込みソース層BSLでは、特に本体部19が図2Aおよび図2Bの半導体ボディ210に電気的に接続され、メモリセルアレイ2mのソースとして機能する。
本体部19は、メモリセルアレイ2mを構成する複数の電極膜21の下方に配置されている。即ち、本体部19は、図1AのCMOS回路を構成するトランジスタTrの直上、かつ、図1Bのメモリセルアレイ2mの直下に設けられている。本体部19は、図4に示すように、積層体2の積層方向(Z方向)から見て、略矩形の形状を有する。本明細書において、「略矩形」とは、矩形の他に、例えば1つ以上の辺が湾曲した四辺形等の矩形に準ずる形状も含む。
外周部17は、本体部19の外周に本体部19と離間して設けられている。外周部17は、ダイシングラインに設けられ、その端部1eは半導体記憶装置100aのチップの外縁となっている。従って、端部1eにおいて、基板10等はダイシングにより切断されている。外周部17と本体部19との間には、スペース部16が設けられている。
突出部15は、本体部19と外周部17との間のスペース部16に部分的に設けられており、製造プロセスにおいては、本体部19と外周部17との間を部分的に接続する接続部として機能している。突出部15は、完成品においては図4に示すように絶縁部材25によって分断されており、本体部19から外周部17へ向かって、あるいは、外周部17から本体部19へ向かってY方向へ延伸している。X方向における突出部15の幅W15は、本体部19の幅W19よりも狭い。即ち、製造プロセスにおいて、本体部19および外周部17は、突出部15を介して部分的に接続され電気的に一体に構成されているが、完成後、本体部19と外周部17との間は絶縁部材25によって分断されている。従って、製造プロセス中において、突出部15は分断されていないので、以下、接続部15とも呼ぶ場合がある。突出部15の個数は、特に限定されない。絶縁部材25は、本体部19の周囲を取り囲むように設けられたシールリングであってもよい。
図4に示すように、埋込みソース層BSLの形成後の完成品において、埋込ソース層BSLの突出部(接続部)15の一部は除去され、絶縁部材25が埋め込まれる。よって、本体部19および外周部17は絶縁部材25によって電気的に分離されている。埋込ソース層BSLの本体部19には、深いスリットST内に導電膜が埋め込まれて構成される板状部3が設けられ(図1B)、深いスリットST内の導電膜を通じて埋込みソース層BSLへのソース電圧の供給が可能な構成とされている。
柱状部CL(メモリホールMH)または板状部3(深いスリットST)の形成後、突出部(接続部)15は、絶縁部材25の形成によって切断される。完成品において、図4に示すように、本体部19に接続された突出部15は、本体部19から外周部17に向かってY方向に突出している。外周部17に接続された突出部15は、外周部17から本体部19に向かってY方向に突出している。本体部19の突出部15と外周部17の突出部15とは互いに対向した位置に設けられている。突出部15が切断されていることによって、埋込みソース層BSLの容量を小さくし、ソース電圧を高速制御させることができる。
図5は、ウェハ製造プロセスにおける導電層12および半導体部13(埋込みソース層BSL)のレイアウト例を示す平面図である。製造プロセスにおいて、突出部(接続部)15は、本体部19と外周部17との間を電気的に接続し、柱状部CL(メモリホールMH)または板状部3(深いスリットST)を形成する際に、外周部17を介して、本体部19に蓄積される電荷を基板10等へ逃がす。これにより、本体部19とその下の配線11a等との間のアーキングを抑制することができる。また、図5では、各半導体チップは、ダイシングラインDLにおいてまだ接続されている。
スリット部18が外周部17に各半導体チップの外縁に沿って延伸するように設けられている。スリット部18は、半導体チップの外周全体に設けられていてもよいが、一部では、設けられていなくてもよい。外周部17で囲まれたチップ本体領域Rcは、ダイシング後に各半導体チップ本体となるチップ本体領域である。
図6は、図5の枠300の構成例を示す拡大図である。2つのチップ本体領域Rc間にある外周部17は、カーフ領域Rkおよびエッジシール領域Resを含む。ダイシングラインDLは、ダイシング工程においてレーザまたはブレードによって切断される領域である。
カーフ領域Rkには、スリット部310が設けられている。エッジシール領域Resには、スリット部18が設けられている。スリット部18、310は、外周部17に本体部19の外縁に沿って延伸するように設けられている。スリット部18、310は、膜剥がれを抑制するために、本体部19の外周において少なくとも図8に示す積層体2aに対応して設けられていることが好ましい。しかし、スリット部18、310は、本体部19の外周の全体に亘って設けられていてもよい。第1実施形態では、スリット部18、310の内部には絶縁膜(例えば、シリコン酸化膜)が充填されている。
図4に示す半導体記憶装置100aの端部1eは、図6のダイシングラインDLに含まれ、ダイシングによって切断される際に衝撃により損傷を受ける場合がある。例えば、ダイシングによる衝撃により、図1の埋込みソース層BSLは、その下にある層間絶縁膜11から剥がれ、あるいは、その上にある図8の層間絶縁膜24あるいは積層体2aから剥がれるおそれがある。この膜剥がれのような損傷は、図6の外周部17の最外縁のみに留まっていれば問題無い。
しかし、もし、スリット部18、310が設けられていない場合、このような膜剥がれは、外周部17から本体部19にまで伝播するおそれがある。本体部19における膜剥がれは、半導体記憶装置100aの信頼性を低下させる。
そこで、本実施形態による半導体装置は、本体部19の外縁の少なくとも一部分に沿って延伸するように外周部17に設けられたスリット部18、310を有する。これにより、上記膜剥がれがスリット部310またはスリット部18において止まり、外周部17から本体部19への膜剥がれの伝播を抑制することができる。スリット部18、310は、外周部17の厚み方向(Z方向)全体に亘って設けられている。従って、埋込みソース層BSLとその下にある層間絶縁膜11との間の膜剥がれ、および、埋込みソース層BSLとその上にある層間絶縁膜24あるいは積層体2aとの間の膜剥がれの両方が抑制され得る。
一方、もし、スリット部18、310が外周部17の内側部分と外側部分との間を電気的に切断してしまうと、メモリホールMHおよび深いスリットSTを形成する際に、突出部(接続部)15を介して外周部17の外側部分と本体部19とを電気的に接続できなくなってしまう。この場合、突出部(接続部)15は、本体部19に蓄積される電荷を、外周部17の外側部分を介して基板10等(グランド)へ逃がすことができなくなる。
これに対し、本実施形態によれば、Z方向またはX方向から見たときに、複数のスリット部18、310は、それぞれ互い違いに千鳥状に配置されている。これにより、外周部17の内側部分と外側部分とを電気的に接続し、突出部(接続部)15を介して外周部17の外側部分と本体部19とを電気的に接続することができる。
図7は、図6の枠301の構成例を示す拡大図である。複数のスリット部18は、スリット部18aとスリット部18bを含む。積層体2の積層方向(Z方向)から見たときに、スリット部18a、18bは、互い違いに交互に千鳥状に配置されている。また、Z方向から見たときに、スリット部18aとスリット部18bとは、互いに接続されておらず、互いに離間している。従って、スリット部18aとスリット部18bとの間には、接続部C18が設けられている。接続部C18は、エッジシール領域Resにおいて外周部17の内側部分と外側部分との間を電気的に接続する埋込みソース層BSLの導電膜の一部である。外周部17の内側部分は、スリット部18a、18bよりも本体部19側の埋込みソース層BSLである。外周部17の外側部分は、スリット部18a、18bよりもカーフ領域Rk側の埋込みソース層BSLである。これにより、メモリホールMHおよび深いスリットSTを形成する際に、本体部19に蓄積される電荷は、突出部(接続部)15および接続部C18を介して外周部17の外側部分に流れ、基板10等へ放出することができる。
また、本体部19から外周部17へ向かう第1方向(X方向)から見たときに、スリット部18a、18bの端部は互いに重複している。よって、X方向から見たときに、スリット部18aとスリット部18bとの間には隙間がない。これにより、スリット部18a、18bは、膜剥がれの進展をより確実に抑制することができる。
また、複数のスリット部310は、スリット部310aとスリット部310bを含む。Z方向から見たときに、スリット部310a、310bは、互い違いに交互に千鳥状に配置されている。また、Z方向から見たときに、スリット部310aとスリット部310bとは、互いに接続されておらず、互いに離間している。従って、スリット部310aとスリット部310bとの間には、接続部C310が設けられている。接続部C310は、カーフ領域Rkにおいて外周部17の内側部分と外側部分との間を電気的に接続する埋込みソース層BSLの導電膜の一部である。これにより、メモリホールMHおよび深いスリットSTを形成する際に、本体部19に蓄積される電荷は、突出部(接続部)15および接続部C310を介して外周部17の外側部分に流れ、基板10等へ放出することができる。尚、メモリホールMHおよび深いスリットSTの形成後、突出部(接続部)15は絶縁部材25の形成によって切断される。
また、X方向から見たときに、スリット部310a、310bの端部は互いに重複している。よって、X方向から見たときに、スリット部310aとスリット部310bとの間には隙間がない。これにより、スリット部310a、310bは、膜剥がれの進展をより確実に抑制することができる。
このように、本実施形態によれば、スリット部18、310は、外周部17と本体部19との電気的な接続を維持しつつ、図4の端部1eからの膜剥がれが外周部17から本体部19へと伝播することを抑制できる。
図8は、図7の8-8線に沿った断面図である。図8では、エッジシール領域Resおよびカーフ領域Rkの構成をより詳細に示している。エッジシール領域Resでは、基板10の表面上に複数の配線11aの層が設けられており、配線11aの層は、層間絶縁膜11によって周囲と分離されている。配線11aの層間は、好ましくはZ方向から見たときにリング状のコンタクトプラグで接続されており、さらにその上にある埋込みソース層BSLおよびシールリング本体SLRに電気的に接続されている。基板10、層間絶縁膜11、配線11a、埋込みソース層BSLは、基体部1を構成している。
シールリング本体SLRの上には、多層配線層101が設けられている。多層配線層101は、シールリング本体SLRに電気的に接続されている。多層配線層101は、ビット線BLおよびビット線BLよりも上層の配線層に対応して形成され得る。
導電性部材としてのシールリング本体SLRは、複数の配線11aの層と協働してシールリング(エッジシール)として機能する。このようなシールリングはチップの厚み方向(Z方向)に基板10と多層配線層101との間に亘って設けられており、基板10に電気的に接続されている。また、平面レイアウトにおいて、シールリング本体SLRは複数の配線11aの層とともに、本体部19の積層体2の外縁に沿って全周に亘って連続して設けられていることが好ましい。シールリング本体SLRおよび複数の配線11aの層には、銅等の低抵抗金属が用いられる。これにより、シールリング本体SLRを含むシールリングは、半導体チップ内のメモリセルアレイ2mやCMOS回路等がESD(Electro-Static Discharge)により破壊されることを抑制するために電荷を基板10に逃がすことができる。また、シールリング本体SLRを含むシールリングは、半導体チップのダイシング後、端部1eから水素が進入することを抑制し、水素による半導体チップの劣化を抑制することができる。
シールリング本体SLRよりもカーフ領域Rk側の埋込みソース層BSLにスリット部18a、18bが設けられている。スリット部18a、18bは、シールリング本体SLRと積層体2aとの間の埋込みソース層BSLに設けられた開口部であり、その内部には層間絶縁膜24の材料が埋め込まれている。
スリット部18aとスリット部18bとの間には、クラックストッパCSTが設けられている。クラックストッパCSTはチップの厚み方向(Z方向)に基体部1と多層配線層101との間に亘って設けられている。また、クラックストッパCSTは、本体部19の積層体2の外縁に沿って全周に亘って連続して設けられていることが好ましい。クラックストッパCSTには、銅等の低抵抗金属が用いられる。クラックストッパCSTは、チップの端部1eからカーフ領域Rk、エッジシール領域Res、チップ本体領域Rcへ向かって進展する膜剥がれを食い止めるために設けられている。また、クラックストッパCSTも端部1eから水素が進入することを抑制する機能を備える。クラックストッパCSTは、ESDによるチップ内部の破壊を抑制するために用いられてもよい。
カーフ領域Rkには、第2絶縁層としての絶縁層(シリコン酸化膜)22と第3絶縁層としての犠牲膜(シリコン窒化膜)23とを積層した積層体(ONON構造)2aが第2積層構造として埋込みソース層BSL上に設けられている。積層体2aは、シールリング本体SLRの周囲の少なくとも一部分において、本体部19の積層体2の外縁に沿うように設けられている。即ち、積層体2aは、埋込みソース層BSLの外周部17の少なくとも一部分の直上に設けられている。例えば、積層体2aは、本体部19の外周の特定の辺と対向する外周部17上のみに設けられている場合がある。積層体2aは、外周部17上に断続的にアイランド状に設けられている場合がある。一方、積層体2aは、外周部17上の全周に連続的に設けられていても構わない。また、積層体2aは、ダイシングによってその一部が欠落している場合もある。絶縁層22と犠牲膜23との積層体2aが埋込みソース層BSLの上に設けられている場合、図8に示す矢印A0のように、積層体2aと埋込みソース層BSL等との間で膜剥がれが生じやすい。尚、積層体2aは、例えば、エッジシール領域Res側の少なくとも一部分において絶縁層22と電極膜21との積層構造を有していてもよい。この場合でも、積層体2aと埋込みソース層BSL等との間で膜剥がれが生じやすい。また、電極膜(例えば、タングステン)21は、犠牲膜(例えば、シリコン窒化膜)23よりもダイシングブレードで切断し難い。従って、もし、カーフ領域Rkの積層体2aが、絶縁層22と電極膜21とを交互に積層した積層構造(OWOW構造)を特にチップの外縁側で有する場合、カーフ領域Rkをダイシングブレードで切断し難くなってしまう。これに対し、本実施形態によれば、カーフ領域Rkの積層体2aが、ONON構造を有するので、カーフ領域Rkをダイシングブレードで切断し易い。
ここで、埋込みソース層BSLと積層体2aとの間の膜剥がれが、カーフ領域Rkから進展してきた場合、まず、図7のスリット部310a、310bが膜剥がれを抑制する。その後、エッジシール領域Resのスリット部18bがその膜剥がれを抑制する。膜剥がれがスリット部18bに達すると、膜剥がれは、矢印A1に示すように、スリット部18b内の層間絶縁膜24と埋込みソース層BSLとの間の一方の界面に沿って-Z方向へ誘導され得る。また、膜剥がれは、矢印A2に示すように、スリット部18b内の層間絶縁膜24と埋込みソース層BSLとの間の他方の界面に沿って-Z方向へ誘導され得る。
さらに膜剥がれが-X方向に進展した場合には、クラックストッパCSTおよびスリット部18aがその膜剥がれを抑制する。膜剥がれがスリット部18aに達すると、膜剥がれは、矢印A3に示すように、スリット部18a内の層間絶縁膜24と埋込みソース層BSLとの間の一方の界面に沿って-Z方向へ誘導される。また、膜剥がれは、矢印A4に示すように、スリット部18a内の層間絶縁膜24と埋込みソース層BSLとの間の他方の界面に沿って-Z方向へ誘導され得る。
このように、本実施形態によれば、積層体2aと埋込みソース層BSLとの間で±X方向へ膜剥がれが生じても、エッジシール領域Resに設けられたスリット部18a、18bによって、その膜剥がれを矢印A1~A4方向(-Z方向)へ誘導し、チップ本体領域Rc側への膜剥がれの進展を抑制することができる。
積層体2aと埋込みソース層BSLとの間では特に膜剥がれが発生し易いので、スリット部18a、18b、310a、310bは、少なくとも積層体2aに対応して設けられていればよい。即ち、スリット部18a、18b、310a、310bは、本体部19の積層体2の外縁において、本体部19から見たときに少なくとも積層体2aと重複するようなパターンでカーフ領域Rkまたはエッジシール領域Resに設けられている。例えば、積層体2aが本体部19の外周の特定の辺と対向する外周部17上のみに設けられている場合、スリット部18a、18b、310a、310bは、当該辺と対向する外周部17内に設けられればよい。積層体2aが外周部17上に断続的にアイランド状に設けられている場合、スリット部18a、18b、310a、310bは、同様に外周部17内で断続的にアイランド状に設けられればよい。積層体2aが外周部17上の全周に連続的に設けられている場合には、スリット部18a、18b、310a、310bも、外周部17の全周に亘って連続的に設けられていることが好ましい。
スリット部18a、18b、310a、310bは、埋込みソース層BSL(導電層12および半導体部13)の加工パターンを変更すれば容易に形成することができる。従って、本実施形態による半導体装置の製造方法についての詳細な説明は省略する。
(第2実施形態)
図9Aは、第2実施形態による半導体装置の構成例を示す断面図である。第2実施形態では、エッジシール領域Resに、第3積層構造として積層体2bが設けられており、スリット部18a、18b内に積層体2bの一部が埋め込まれている。
図9Aは、第2実施形態による半導体装置の構成例を示す断面図である。第2実施形態では、エッジシール領域Resに、第3積層構造として積層体2bが設けられており、スリット部18a、18b内に積層体2bの一部が埋め込まれている。
積層体2bは、スリット部18a、18bの上方に設けられており、絶縁層(例えば、シリコン酸化膜)22と犠牲膜(例えば、シリコン窒化膜)23とを交互に積層した積層構造を有する。スリット部18a、18b内には、絶縁層22と犠牲膜23とを交互に積層した積層体2bが充填されている。積層体2bの積層構造自体は、積層体2aと同じでよい。よって、積層体2bは、積層体2aと同様に形成され得る。尚、積層体2bも、本体部19の積層体2の外縁の少なくとも一部分に沿うように設けられている。例えば、積層体2bは、本体部19の外周の特定の辺と対向する外周部17上のみに設けられている場合がある。積層体2bは、外周部17上に断続的にアイランド状に設けられている場合がある。また、積層体2bは、本体部19の外周において積層体2aに対応して設けられていてもよい。一方、積層体2bは、本体部19の外周の全周に連続的に設けられていても構わない。外周部17のうち積層体2bがない領域にスリット部18a、18bが設けられている場合、このスリット部18a、18bには、絶縁膜(例えば、シリコン酸化膜)が埋め込まれる。
第2実施形態では、絶縁層22と犠牲膜23とを交互に堆積する前に、スリット部18a、18bに充填されている材料膜(例えば、シリコン酸化膜)は除去しておく。即ち、スリット部18a、18bの内部は空洞にしておく。これにより、絶縁層22と犠牲膜23とを交互に堆積したときに、スリット部18a、18bにも絶縁層22と犠牲膜23が積層され充填される。
尚、スリット部18a、18bの内部に、絶縁層22と犠牲膜23との積層構造が充填されることによって、スリット部18a、18bの上にある絶縁層22と犠牲膜23との積層構造に層のずれが生じる。しかし、これらの層のずれは、半導体記憶装置100aの特性には影響しない。第2実施形態のその他の構成は、第1実施形態の対応する構成と同様でよい。
第2実施形態は、第1実施形態と同様の効果を得ることができる。また、スリット部18a、18bの内側面において、絶縁層22と犠牲膜23の一部が横方向に積層し、絶縁層22と犠牲膜23との境界部が、Z方向に延伸している。従って、膜剥がれは、スリット部18a、18bの内側面と積層体2bとの間において-Z方向へ誘導され、なおかつ、絶縁層22と犠牲膜23との界面によっても-Z方向へ誘導され得る。これにより、チップ本体領域Rc側への膜剥がれの進展をさらに抑制することができる。
(変形例)
図9Bは、第2実施形態の変形例による半導体装置の構成例を示す断面図である。上記第2実施形態において、積層体2bは、スリット部18a、18bの両方に充填されている。しかし、本変形例のように、積層体2bは、スリット部18a、18bのいずれか一方のみに充填されていてもよい。この場合、スリット部18a、18bの他方には、絶縁膜(例えば、シリコン酸化膜)が埋め込まれる。本変形例のその他の構成は、第2実施形態の対応する構成と同様でよい。よって、本変形例は、第2実施形態と同様の効果を得ることができる。
図9Bは、第2実施形態の変形例による半導体装置の構成例を示す断面図である。上記第2実施形態において、積層体2bは、スリット部18a、18bの両方に充填されている。しかし、本変形例のように、積層体2bは、スリット部18a、18bのいずれか一方のみに充填されていてもよい。この場合、スリット部18a、18bの他方には、絶縁膜(例えば、シリコン酸化膜)が埋め込まれる。本変形例のその他の構成は、第2実施形態の対応する構成と同様でよい。よって、本変形例は、第2実施形態と同様の効果を得ることができる。
(第3実施形態)
図10Aは、第3実施形態による半導体装置の構成例を示す断面図である。第3実施形態では、エッジシール領域Resに、第3積層構造として積層体2cが設けられており、スリット部18a、18b内に積層体2cの一部が埋め込まれている。
図10Aは、第3実施形態による半導体装置の構成例を示す断面図である。第3実施形態では、エッジシール領域Resに、第3積層構造として積層体2cが設けられており、スリット部18a、18b内に積層体2cの一部が埋め込まれている。
積層体2cは、スリット部18a、18bの上方に設けられており、絶縁層(例えば、シリコン酸化膜)22と電極膜(例えば、タングステン)21とを交互に積層した積層構造(OWOW)を有する。スリット部18a、18b内には、絶縁層22と電極膜21とを交互に積層した積層体2cが充填されている。積層体2cの積層構造自体は、チップ本体領域Rcに設けられている第1積層構造としての積層体2と同じでよい。よって、積層体2cは、積層体2と同様に形成され得る。尚、積層体2cは、本体部19の積層体2の外縁の少なくとも一部分に沿うように設けられている。例えば、積層体2cは、本体部19の外周の特定の辺と対向する外周部17上のみに設けられている場合がある。積層体2cは、外周部17上に断続的にアイランド状に設けられている場合がある。また、積層体2cは、本体部19の外周において積層体2aに対応して設けられていてもよい。一方、積層体2cは、本体部19の外周の全周に連続的に設けられていても構わない。外周部17のうち積層体2cがない領域にスリット部18a、18bが設けられている場合、このスリット部18a、18bには、絶縁膜(例えば、シリコン酸化膜)が埋め込まれる。
積層体2cは、積層体2と同様に形成されるので、積層体2cには、深いスリットSTおよび柱状部CLHRが設けられている。深いスリットSTは犠牲膜23を電極膜21にリプレースするときに用いられ、深いスリットSTを介して犠牲膜23を電極膜21に置換する。柱状部CLHRは、このリプレース工程において、積層体2cから犠牲膜23を除去したときに形成される空隙を保持するための支持部材として機能する。深いスリットSTには、図1Bの板状部3と同様、例えば、絶縁物によって積層体2cと電気的に絶縁されつつ、埋込みソース層BSLと電気的に接続された第2導電膜としての導電体(メタル材料)が充填されている。積層体2c内の深いスリットSTは、特に積層体2cとともに本体部19の外周の全周に連続的に設けられる場合、リプレース工程に用いられるだけでなく、図8のクラックストッパCSTと同様の機能も有する。
第3実施形態では、絶縁層22と犠牲膜23とを交互に堆積する前に、スリット部18a、18bに充填されている材料膜(例えば、シリコン酸化膜)は除去しておく。即ち、スリット部18a、18bの内部は空洞にしておく。これにより、絶縁層22と犠牲膜23とを交互に堆積したときに、スリット部18a、18bにも絶縁層22と犠牲膜23が積層され充填される。そして、リプレース工程において、犠牲膜23が電極膜21に置換されることによって、スリット部18a、18b内には、絶縁層22と電極膜21とを交互に積層した積層体2cが充填される。
尚、スリット部18a、18bの内部に、絶縁層22と電極膜21との積層構造が充填されることによって、スリット部18a、18bの上にある絶縁層22と電極膜21との積層構造に層のずれが生じる。しかし、これらの層のずれは、半導体記憶装置100aの特性には影響しない。第3実施形態のその他の構成は、第1実施形態の対応する構成と同様でよい。
第3実施形態は、第1実施形態と同様の効果を得ることができる。また、スリット部18a、18bの内側面において、絶縁層22と電極膜21の一部が横方向に積層し、絶縁層22と電極膜21との境界部が、Z方向に延伸している。従って、膜剥がれは、スリット部18a、18bの内側面と積層体2cとの間において-Z方向へ誘導され、なおかつ、絶縁層22と電極膜21との界面によっても-Z方向へ誘導され得る。これにより、チップ本体領域Rc側への膜剥がれの進展をさらに抑制することができる。
また、絶縁層(例えば、シリコン酸化膜)22と電極膜(例えば、タングステン)21との積層構造(OWOW)は、絶縁層(シリコン酸化膜)22と第3絶縁層としての犠牲膜(シリコン窒化膜)23との積層構造(ONON)よりも、膜剥がれの進展を抑制する効果を期待できる。これは、例えば、タングステンとシリコン酸化膜との界面は、シリコン窒化膜とシリコン酸化膜との界面よりも密着性が高いからである。従って、積層体2cに絶縁層(例えば、シリコン酸化膜)22と電極膜(例えば、タングステン)21との積層構造(OWOW)を用いることによって、膜剥がれの進展を第2実施形態よりもさらに抑制することができる。
(変形例)
図10Bは、第3実施形態の変形例による半導体装置の構成例を示す断面図である。上記第3実施形態において、積層体2cは、スリット部18a、18bの両方に充填されている。しかし、本変形例のように、積層体2cは、スリット部18a、18bのいずれか一方のみに充填されていてもよい。この場合、スリット部18a、18bの他方には、絶縁膜(例えば、シリコン酸化膜)が充填される。本変形例のその他の構成は、第3実施形態の対応する構成と同様でよい。よって、本変形例は、第3実施形態と同様の効果を得ることができる。
図10Bは、第3実施形態の変形例による半導体装置の構成例を示す断面図である。上記第3実施形態において、積層体2cは、スリット部18a、18bの両方に充填されている。しかし、本変形例のように、積層体2cは、スリット部18a、18bのいずれか一方のみに充填されていてもよい。この場合、スリット部18a、18bの他方には、絶縁膜(例えば、シリコン酸化膜)が充填される。本変形例のその他の構成は、第3実施形態の対応する構成と同様でよい。よって、本変形例は、第3実施形態と同様の効果を得ることができる。
(第4実施形態)
図11は、第4実施形態による半導体装置の構成例を示す断面図である。第4実施形態では、エッジシール領域Resの積層体2cとカーフ領域Rkの積層体2aとが接続されている。この場合、深いスリットSTは、エッジシール領域Resに形成され、カーフ領域Rkには形成されない。これにより、積層体2aがエッジシール領域Resおよびカーフ領域Rkに形成された後、リプレース工程において、深いスリットSTを介してエッジシール領域Resの犠牲膜23は、電極膜21の材料に置換される。一方、カーフ領域Rkの犠牲膜23は、置換されずにそのまま残置される。このように、エッジシール領域Resの積層体2cとカーフ領域Rkの積層体2aとが接続されていても、エッジシール領域Resの積層体2cのみにおいて、犠牲膜23を電極膜21に置換することができる。
図11は、第4実施形態による半導体装置の構成例を示す断面図である。第4実施形態では、エッジシール領域Resの積層体2cとカーフ領域Rkの積層体2aとが接続されている。この場合、深いスリットSTは、エッジシール領域Resに形成され、カーフ領域Rkには形成されない。これにより、積層体2aがエッジシール領域Resおよびカーフ領域Rkに形成された後、リプレース工程において、深いスリットSTを介してエッジシール領域Resの犠牲膜23は、電極膜21の材料に置換される。一方、カーフ領域Rkの犠牲膜23は、置換されずにそのまま残置される。このように、エッジシール領域Resの積層体2cとカーフ領域Rkの積層体2aとが接続されていても、エッジシール領域Resの積層体2cのみにおいて、犠牲膜23を電極膜21に置換することができる。
この場合、スリット部18a、18bには、絶縁層22と電極膜21との積層体2cが充填される。第4実施形態のその他の構成は、第3実施形態の対応する構成と同様でよい。これにより第4実施形態は、第3実施形態と同様の効果を得ることができる。
尚、第4実施形態において、積層体2aと積層体2cは1つの積層体として連続している。よって、例えば、積層体(例えば、ONON)2aがダイシングの際に図4の端部1eで消失してしまうと、個片化された半導体チップの外縁には、積層体(例えば、OWOW)2cが現れる。この場合、本体部19の積層体2(第1積層構造)の外縁の少なくとも一部分に沿う第2積層構造として積層体2cのみが形成され、スリット部18a、18bは第2積層構造としての積層体2cの下に配置される。そして、スリット部18a、18b内には、第2積層構造である積層体2cそのものが埋め込まれることになる。
また、第4実施形態では、積層体2c内を積層方向(Z方向)に延伸する深いスリットSTが設けられている。深いスリットSTは、上述の通り図1Bの板状部3と同様、深いスリットSTの内壁の絶縁物によって積層体2cと電気的に絶縁されつつ導電体(第2導電膜)が充填されて構成されており、Z方向から見た平面視において積層体2c内をY方向に延伸している。深いスリットSTは、外周部17のうち、リプレース工程を行う積層体2c内に設けられていればよく、積層体2cが配置されていない外周部17の領域には設けられなくてもよい。
(第5実施形態)
図12は、第5実施形態による半導体装置の構成例を示す断面図である。第5実施形態では、エッジシール領域Resの積層体2cとカーフ領域Rkの積層体2aとが接続されている点で第4実施形態と同じである。一方、第5実施形態では、積層体(例えば、OWOW)2cは、スリット部18bまで設けられておらず、積層体2a(例えば、ONON)がスリット部18bまで設けられている。この場合、深いスリットSTは、エッジシール領域Resのスリット部18aの近傍に形成され、スリット部18bの近傍およびカーフ領域Rkには形成されない。これにより、積層体2aがエッジシール領域Resおよびカーフ領域Rkに形成された後、リプレース工程において、エッジシール領域Resのスリット部18a近傍の犠牲膜23は、深いスリットSTを介して電極膜21の材料に置換される。一方、スリット部18bの近傍およびカーフ領域Rkの犠牲膜23は、置換されずにそのまま残置される。これにより、スリット部18aには、絶縁層22と電極膜21との積層体(例えば、OWOW)2cが充填され、スリット部18bには、絶縁層22と犠牲膜23との積層体(例えば、ONON)2aが充填される。第5実施形態のその他の構成は、第3実施形態の対応する構成と同様でよい。これにより第5実施形態は、第3実施形態と同様の効果を得ることができる。
図12は、第5実施形態による半導体装置の構成例を示す断面図である。第5実施形態では、エッジシール領域Resの積層体2cとカーフ領域Rkの積層体2aとが接続されている点で第4実施形態と同じである。一方、第5実施形態では、積層体(例えば、OWOW)2cは、スリット部18bまで設けられておらず、積層体2a(例えば、ONON)がスリット部18bまで設けられている。この場合、深いスリットSTは、エッジシール領域Resのスリット部18aの近傍に形成され、スリット部18bの近傍およびカーフ領域Rkには形成されない。これにより、積層体2aがエッジシール領域Resおよびカーフ領域Rkに形成された後、リプレース工程において、エッジシール領域Resのスリット部18a近傍の犠牲膜23は、深いスリットSTを介して電極膜21の材料に置換される。一方、スリット部18bの近傍およびカーフ領域Rkの犠牲膜23は、置換されずにそのまま残置される。これにより、スリット部18aには、絶縁層22と電極膜21との積層体(例えば、OWOW)2cが充填され、スリット部18bには、絶縁層22と犠牲膜23との積層体(例えば、ONON)2aが充填される。第5実施形態のその他の構成は、第3実施形態の対応する構成と同様でよい。これにより第5実施形態は、第3実施形態と同様の効果を得ることができる。
このように、積層体2a、2cは、互いに接続されていてもよい。この場合、積層体2a、2cの境界は、深いスリットSTの位置によって制御することができる。
第5実施形態においても、第4実施形態と同様に、積層体2aと積層体2cは1つの積層体として連続している。また、深いスリットSTも、第4実施形態のそれと同様に、積層体2c内に設けられている。
第5実施形態においても、第4実施形態と同様に、積層体2aと積層体2cは1つの積層体として連続している。また、深いスリットSTも、第4実施形態のそれと同様に、積層体2c内に設けられている。
本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施形態やその変形は、発明の範囲や要旨に含まれると同様に、特許請求の範囲に記載された発明とその均等の範囲に含まれるものである。
100a 半導体記憶装置、1 基体部、2,2a,2b,2c 積層体、ST 深いスリット、SHE 浅いスリット、CL 柱状部、3,4 板状部、12 導電層、13 半導体部、17 外周部、18,310 スリット部、19 本体部、BSL 埋込みソース層
Claims (5)
- 半導体基板と、
前記半導体基板上に設けられた第1絶縁層と、
前記第1絶縁層上に設けられた第1導電膜と、
前記第1導電膜上に設けられ、複数の第1電極膜と複数の第2絶縁層とを交互に積層した第1積層構造と、
前記第1積層構造内を、前記複数の第1電極膜の積層方向に延伸する半導体部材と、
前記複数の第1電極膜のうちの1つと前記半導体部材との間に設けられた電荷蓄積部材と、
前記第1積層構造の周囲に該第1積層構造の外縁に沿って設けられ、前記半導体基板に接続された導電性部材と、
前記導電性部材の周囲の少なくとも一部分に設けられ、前記第1導電膜上に前記第2絶縁層と第3絶縁層とを交互に積層した第2積層構造と、を備え、
前記第1導電膜は、
前記第1積層構造の下方に配置された本体部と、
前記本体部の外周に該本体部と離間して設けられた外周部と、
前記外周部における前記導電性部材と前記第2積層構造との間で前記第1導電膜に設けられたスリット部とを備える、半導体装置。 - 前記スリット部は、互いに離間した複数の第1スリットと複数の第2スリットを含み、
前記積層方向から見たときに、前記第1および第2スリットは、前記外周部に互い違いに千鳥状に配置されている、請求項1に記載の半導体装置。 - 前記積層方向から見たときに、前記第1および第2スリットは互いに離間しており、前記本体部から前記外周部へ向かう第1方向から見たときに、前記第1および第2スリットの端部は互いに重複している、請求項2に記載の半導体装置。
- 半導体基板と、
前記半導体基板上に設けられた第1絶縁層と、
前記第1絶縁層上に設けられた第1導電膜と、
前記第1導電膜上に設けられ、複数の第1電極膜と複数の第2絶縁層とを交互に積層した第1積層構造と、
前記第1積層構造内を、前記複数の第1電極膜の積層方向に延伸する半導体部材と、
前記複数の第1電極膜のうちの1つと前記半導体部材との間に設けられた電荷蓄積部材と、
前記第1積層構造の周囲に該第1積層構造の外縁に沿って設けられ、前記半導体基板に接続された導電性部材と、
前記導電性部材の周囲の少なくとも一部分に設けられ、前記第1導電膜上に前記第1電極膜と前記第2絶縁層または前記第2絶縁層と第3絶縁層とを交互に積層した第2積層構造と、を備え、
前記第1導電膜は、
前記第1積層構造の下方に配置された本体部と、
前記本体部の外周に該本体部と離間して設けられた外周部と、
前記外周部における前記第2積層構造の下にある前記第1導電膜に設けられたスリット部と、を備え、
前記スリット部内には、前記第2積層構造が設けられ、
前記第2積層構造の少なくとも一部が、前記第1電極膜と前記第2絶縁層との積層構造である、半導体装置。 - 半導体基板と、
前記半導体基板上に設けられた第1絶縁層と、
前記第1絶縁層上に設けられた第1導電膜と、
前記第1導電膜上に設けられ、複数の第1電極膜と複数の第2絶縁層とを交互に積層した第1積層構造と、
前記第1積層構造内を、前記複数の第1電極膜の積層方向に延伸する半導体部材と、
前記複数の第1電極膜のうちの1つと前記半導体部材との間に設けられた電荷蓄積部材と、
前記第1積層構造の周囲に該第1積層構造の外縁に沿って設けられ、前記半導体基板に接続された導電性部材と、
前記導電性部材の周囲の少なくとも一部分に設けられ、前記第1導電膜上に前記第1電極膜と前記第2絶縁層または前記第2絶縁層と第3絶縁層とを交互に積層した第2積層構造と、
前記第2積層構造内を、該第2積層構造の積層方向に延伸する第2導電膜とを備え、
前記第1導電膜は、
前記第1積層構造の下方に配置された本体部と、
前記本体部の外周に該本体部と離間して設けられた外周部と、
前記外周部における前記第2積層構造の下にある前記第1導電膜に設けられたスリット部と、を備える半導体装置。
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