CN218215304U - 半导体装置 - Google Patents

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园田真久
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Abstract

实施方式提供能够在确保充分的插塞接地面积的同时进行微细化的半导体装置。本实施方式的半导体装置具备在相互绝缘状态下在第一方向上被层叠的多个第一电极膜。多个半导体部件在多个第一电极膜的层叠体内沿第一方向延伸。第一导电膜具有第一面，在该第一面上共同地连接于多个半导体部件。第一绝缘膜在与第一面相反侧的第一导电膜的第二面侧与该第一导电膜分离地设置。第一边缘部件在位于设置有第一电极膜、半导体部件以及第一导电膜的元件区域的周围的边缘区域，以包围元件区域的周围的方式设置，并沿第一方向延伸。导电性的第一插塞设置在边缘区域的第一边缘部件与元件区域之间，与第一绝缘膜接触。

Description

半导体装置
相关申请
本申请享受以日本专利申请2021-203372号(申请日：2021年12月15日)作为基础申请的优先权。本申请通过参考此基础申请包括基础申请的全部内容。
技术领域
本实施方式涉及半导体装置。
背景技术
在NAND型闪存等半导体装置中，为了微细化，有时具有在CMOS(ComplementaryMetal Oxide Semiconductor：互补金属氧化物半导体)电路的上方贴合存储单元阵列的CBA(CMOS Bonding Array：互补金属氧化物半导体接合阵列)结构。通过CBA结构，而具有能够扩大存储单元阵列的面积占有率的优点。另一方面，为了应对制造工序中的发弧(arcing)，期望确保充分的除电用的插塞接地面积。
实用新型内容
实施方式提供能够在确保充分的插塞接地面积的同时进行微细化的半导体装置。
本实施方式的半导体装置具备在相互绝缘状态下在第一方向上被层叠的多个第一电极膜。多个半导体部件在多个第一电极膜的层叠体内沿第一方向延伸。第一导电膜具有第一面，在该第一面上共同地连接于多个半导体部件。第一绝缘膜在与第一面相反侧的第一导电膜的第二面侧与该第一导电膜分离地设置。第一边缘部件在位于设置有第一电极膜、半导体部件以及第一导电膜的元件区域的周围的边缘区域，以包围元件区域的周围的方式设置，并沿第一方向延伸。导电性的第一插塞设置在边缘区域的第一边缘部件与元件区域之间，与第一绝缘膜接触。
优选的是，与第一方向大致垂直的方向的第一插塞的宽度随着从第一导电膜接近第一绝缘膜而变窄。
优选的是，还具备第二边缘部件，该第二边缘部件在边缘区域中以包围元件区域的周围的方式设置于比第一边缘部件靠内侧的位置且沿第一方向延伸的，在从第一方向观察时，第一插塞在边缘区域被设置于第一边缘部件与第二边缘部件之间。
优选的是，第一插塞设置在位于边缘区域的第一导电膜与第一绝缘膜之间。
优选的是，第一导电膜包含在第一方向上层叠的第一导电材料层以及第二导电材料层，第一导电材料层与第二导电材料层相比位于第一绝缘膜的附近，第一插塞由第一导电材料层构成。
优选的是，第一导电膜包含在第一方向上层叠的第一导电材料层以及第二导电材料层，第二导电材料层与第一导电材料层相比远离第一绝缘膜，第一插塞由第二导电材料层构成。
也可以是，还具备第二插塞，该第二插塞设置于从元件区域观察时在边缘区域的外侧设置的切断区域，与第一绝缘膜接触，且与第一导电膜为相同材料。
也可以是，还具备第三插塞，该第三插塞在元件区域中设置于第一导电膜与第一绝缘膜之间，且为与第一导电膜相同的材料。
优选的是，第一插塞设置在第一绝缘膜与位于该第一绝缘膜下方的第二绝缘膜之间。
附图说明
图1是表示第一实施方式的半导体装置的结构例的概略剖视图。
图2是表示层叠体的示意俯视图。
图3是例示三维结构的存储单元的示意剖视图。
图4是例示三维结构的存储单元的示意剖视图。
图5是表示半导体装置的结构例的概略俯视图。
图6是表示芯片区域、边缘密封区域以及切开区域的结构例的剖视图。
图7是更详细地表示边缘密封区域的结构例的剖视图。
图8～图19是表示第一实施方式的半导体装置的制造方法的一例的剖视图。
图20是表示第二实施方式的半导体装置的结构例的剖视图。
图21～图23是表示第二实施方式的半导体装置的制造方法的一例的剖视图。
图24是表示第三实施方式的半导体装置的结构例的剖视图。
图25是表示第三实施方式的半导体装置的结构例的俯视图。
图26是表示第四实施方式的半导体装置的结构例的剖视图。
图27是表示第五实施方式的半导体装置的结构例的剖视图。
图28是表示第六实施方式的半导体装置的结构例的剖视图。
图29是表示第六实施方式的半导体装置的结构例的俯视图。
图30是表示第六实施方式的半导体装置的结构例的俯视图。
图31是表示第七实施方式的半导体装置的结构例的剖视图。
图32～图35是表示第七实施方式的半导体装置的制造方法的一例的剖视图。
图36是表示第八实施方式的半导体装置的结构例的剖视图。
图37是表示半导体存储装置的结构例的框图。
图38是表示存储单元阵列的电路结构的一例的电路图。
[附图标记说明]
1半导体装置、Rc芯片区域、边缘密封区域Re、Rk切开区域、BSL源极层、41导电层、ES边缘密封、ACP除电插塞、CS裂纹抑制件、29导电膜、25层间绝缘膜、26a～26e绝缘膜
具体实施方式
以下，参照附图对本实用新型的实施方式进行说明。本实施方式并不限定本实用新型。在以下的实施方式中，半导体装置的上下方向表示将设置有半导体元件的面设为上或者下的情况下的相对方向，存在与按照重力加速度的上下方向不同的情况。附图是示意性或概念性的，各部分的比率等未必与现实相同。在说明书和附图中，对于与已出现的附图中在前面叙述过的要素相同的要素标注相同的附图标记并适当省略详细的说明。
(第一实施方式)
图1是表示第一实施方式的半导体装置1的结构例的概略剖视图。以下，将层叠体20的层叠方向设为Z方向。将与Z方向交叉、例如正交的1个方向设为Y方向。将与Z以及Y方向分别交叉、例如正交的方向设为X方向。
半导体装置1具备：具有存储单元阵列的存储器芯片2；以及具有CMOS电路的控制器芯片3。存储器芯片2与控制器芯片3在贴合面B1被贴合，经由在贴合面被接合的布线而相互电连接。在图1中，示出了在控制器芯片3上搭载有存储器芯片2的状态。
控制器芯片3具备基板30、CMOS电路31、通孔32、布线33、34、层间绝缘膜35。
基板30例如是硅基板等半导体基板。CMOS电路31由设置在基板30上的晶体管构成。在基板30上也可以形成有CMOS电路31以外的电阻元件、电容元件等半导体元件。
通孔32将CMOS电路31与布线33之间、或者布线33与布线34之间电连接。布线33、34在层间绝缘膜35内构成多层布线结构。布线34埋入于层间绝缘膜35内，与层间绝缘膜35的表面大致齐平地露出。布线33、34与CMOS31等电连接。通孔32、布线33、34例如使用铜、钨等低电阻金属。层间绝缘膜35覆盖并保护CMOS电路31、通孔32、布线33、34。层间绝缘膜35例如使用硅氧化膜等绝缘膜。
存储器芯片2具备层叠体20、柱状部CL、狭缝ST、源极层BSL、层间绝缘膜25、绝缘膜26a、26b、26c、26d、26e、金属焊盘27和导电膜41。
层叠体20设置在CMOS电路31的上方，相对于基板30位于Z方向。层叠体20是沿着Z方向交替地层叠多个电极膜21和多个绝缘膜22而构成的。电极膜21例如使用钨等导电性金属。绝缘膜22例如使用硅氧化物等绝缘膜。绝缘膜22使电极膜21彼此绝缘。即，多个电极膜21以相互绝缘状态被层叠。电极膜21和绝缘膜22各自的层叠数量是任意的。绝缘膜22例如也可以是多孔绝缘膜或气隙。
层叠体20的Z方向的上端以及下端的1个或者多个电极膜21分别作为源极侧选择栅极SGS以及漏极侧选择栅极SGD发挥功能。源极侧选择栅极SGS与漏极侧选择栅极SGD之间的电极膜21作为字线WL发挥功能。字线WL是存储单元MC的栅极电极。漏极侧选择栅极SGD是漏极侧选择晶体管的栅极电极。源极侧选择栅极SGS设置于层叠体20的上部区域。漏极侧选择栅极SGD设置于层叠体20的下部区域。上部区域是指层叠体20的靠近控制器芯片3的一侧的区域，下部区域是指层叠体20的远离控制器芯片3的一侧(接近导电膜41、42的一侧)的区域。
半导体装置1具有在源极侧选择晶体管与漏极侧选择晶体管之间串联连接的多个存储单元MC。源极侧选择晶体管、存储单元MC以及漏极侧选择晶体管串联连接而成的结构被称为“存储串”或者“NAND串”。存储串例如经由通孔28而与位线BL连接。位线BL是设置在层叠体20的下方、且在X方向(图1的纸面方向)上延伸的布线23。
在层叠体20内设置有多个柱状部CL。柱状部CL在层叠体20内以在层叠体20的层叠方向(Z方向)上贯通该层叠体20的方式延伸，并从与位线BL连接的通孔28一直设置至源极层BSL为止。关于柱状部CL的内部结构，在后面叙述。另外，在本实施方式中，柱状部CL为高纵横比，因此在Z方向上分为2段而形成。但是，柱状部CL即使为1段也没有问题。
另外，在层叠体20内设置有多个狭缝ST。狭缝ST沿X方向延伸，且在层叠体20的层叠方向(Z方向)上贯通该层叠体20。在狭缝ST内填充有硅氧化膜等绝缘膜，绝缘膜构成为板状。狭缝ST将层叠体20的电极膜21电分离。
在层叠体20之上隔着绝缘膜而设置有源极层BSL。源极层BSL与层叠体20对应地设置。源极层BSL具有第一面F1及第一面F1的相反侧的第二面F2。在源极层BSL的第一面F1侧设置有层叠体20，在第二面F2侧设置有绝缘膜26a～26e、金属焊盘27以及导电膜41、42。源极层BSL共同连接于多个柱状部CL的一端，对位于同一存储单元阵列2m的多个柱状部CL赋予共同的源极电位。即，源极层BSL作为存储单元阵列2m的共同的源极电极发挥功能。源极层BSL例如使用掺杂多晶硅等导电性材料。导电膜41例如使用铜、铝或钨等低电阻金属。绝缘膜26a～26e例如使用硅氧化膜、硅氮化膜等绝缘膜。绝缘膜26a～26e从源极层BSL分离地设置。另外，2s是为了将接触件与各电极膜21连接而设置的电极膜21的阶梯部分。关于阶梯部分2s，参照图2在后面进行说明。
在绝缘膜26a内设置有金属焊盘27。金属焊盘27设置在源极层BSL与导电膜41之间，从导电膜41被电连接到源极层BSL。
在本实施方式中，存储器芯片2和控制器芯片3分别形成，在贴合面B1被贴合。因此，在存储器芯片2内没有设置CMOS电路31。另外，在控制器芯片3内没有设置层叠体20(即，存储单元阵列2m)。CMOS电路31和层叠体20都位于源极层BSL的第一面F1侧。导电膜41以及金属焊盘27位于第二面F2侧。
导电膜41设置在绝缘膜26a以及金属焊盘27上，与金属焊盘27共同电连接。导电膜41能够将来自半导体装置1的外部的源极电位经由金属焊盘27施加到源极层BSL。金属焊盘27优选在与Z方向垂直的面(X-Y面)内与层叠体20及源极层BSL对应地大致均匀地配置。因此，源极电位能够大致均匀地施加于源极层BSL。
在层叠体20的下方设置有通孔28、布线23、24。布线23、24在层间绝缘膜25内构成多层布线结构。布线24埋入层间绝缘膜25内，与层间绝缘膜25的表面大致齐平地露出。布线23、24与柱状部CL的半导体主体210等(参照图3)电连接。通孔28、布线23、24例如使用铜、钨等低电阻金属。层间绝缘膜25覆盖并保护层叠体20、通孔28、布线23、24。层间绝缘膜25例如使用硅氧化膜等绝缘膜。
层间绝缘膜25和层间绝缘膜35在贴合面B1贴合，布线24和布线34也在贴合面B1大致齐平地接合。由此，存储器芯片2与控制器芯片3经由布线24、34电连接。
在存储单元MC(层叠体20、柱状部CL)、狭缝ST以及源极层BSL所在的元件区域Rc的外侧具有边缘密封区域Re。在边缘密封区域Re设置有单个或多个边缘密封件ES。边缘密封件ES在从Z方向观察的X-Y平面中以包围元件区域Rc的周围的方式设置为环状。边缘密封件ES在Z方向上从导电膜41向贴合面B1延伸，经由布线24等与基板30电连接。边缘密封件ES例如由铜、钨等导电性材料构成。由此，边缘密封件ES能够在制造工艺中或者将制造后的电荷释放(除电)到基板30(接地)。另外，边缘密封件ES能够抑制氢等杂质从外部向元件区域Rc侵入。并且，边缘密封件ES能够抑制在切割工序中从芯片外缘的切开区域(未图示)产生的裂纹或剥离向元件区域Rc传播。
在从元件区域Rc观察时在边缘密封件ES的更外侧设置有单个或多个裂纹抑制件CS。裂纹抑制件CS在从Z方向观察的X-Y平面中以包围元件区域Rc及边缘密封件ES的周围的方式设置为环状。裂纹抑制件CS在Z方向上从导电膜29、41或者绝缘膜26a朝向贴合面B1延伸。裂纹抑制件CS与边缘密封件ES同样地例如由铜、钨等导电性材料构成。裂纹抑制件CS可以通过与边缘密封件ES相同的制造工序来形成。但是，有时裂纹抑制件CS如图1所示那样未与基板30电连接。在该情况下，裂纹抑制件CS不具有除电的功能，但能够具有抑制氢等杂质的侵入、以及抑制裂纹或者剥离的传播的裂纹抑制件的功能。
在从Z方向观察时，在边缘密封区域Re中的边缘密封件ES与裂纹抑制件CS之间设置有单个或多个除电插塞ACP。在未设置边缘密封件ES的情况下，除电插塞ACP设置在元件区域Rc与裂纹抑制件CS之间。除电插塞ACP设置在由与源极层BSL同一层构成的导电膜29与绝缘膜26a之间。除电插塞ACP可通过源极层BSL的形成工序形成。因此，除电插塞ACP由与源极层BSL及导电膜29相同的导电性材料(例如掺杂多晶硅等)构成。
除电插塞ACP在从Z方向观察的X-Y平面中，在边缘密封件ES与裂纹抑制件CS之间以包围元件区域Rc的周围的方式设置为环状。除电插塞ACP在Z方向上从导电膜29朝向绝缘膜26a突出，并与绝缘膜26a或26b接触。除电插塞ACP在成品中处于电浮置状态，通常不与基板30电连接。因此，除电插塞ACP在成品中不具有除电的功能。但是，如后所述，除电插塞ACP在制造工序中途具有去除在源极层BSL及导电膜29中蓄积的电荷的除电功能。另外，除电插塞ACP能够具有抑制裂纹或剥离的传播的裂纹抑制件的功能。另外，除电插塞ACP的结构及功能在后面详细说明。
图2是表示层叠体20的示意俯视图。层叠体20包含阶梯部分2s和存储单元阵列2m。阶梯部分2s设置于层叠体20的缘部。存储单元阵列2m被阶梯部分2s夹持或被包围。狭缝ST从层叠体20的一端的阶梯部分2s经由存储单元阵列2m一直设置到层叠体20的另一端的阶梯部分2s为止。狭缝SHE至少设置于存储单元阵列2m。狭缝SHE比狭缝ST浅，与狭缝ST大致平行地延伸。狭缝SHE是为了对每个漏极侧选择栅极SGD将电极膜21电分离而设置的。
被图2所示的2个狭缝ST夹着的层叠体20的部分被称为区块(BLOCK)。区块例如构成数据擦除的最小单位。狭缝SHE设置在区块内。狭缝ST与狭缝SHE之间的层叠体20被称为指部(finger)。漏极侧选择栅极SGD按每个指部划分。因此，在数据写入及读出时，能够利用漏极侧选择栅极SGD使区块内的1个指部成为选择状态。
图3以及图4分别是例示三维结构的存储单元的示意剖视图。多个柱状部CL分别设置于在层叠体20内设置的存储孔MH内。各柱状部CL沿着Z方向从层叠体20的上端贯通层叠体20，一直设置到层叠体20内及源极层BSL内。多个柱状部CL分别包含半导体主体210、存储膜220以及芯层230。柱状部CL包括设置于其中心部的芯层230、设置于该芯层230的周围的半导体主体(半导体部件)210、以及设置于该半导体主体210的周围的存储膜(电荷蓄积部件)220。半导体主体210在层叠体20内沿层叠方向(Z方向)延伸。半导体主体210与源极层BSL电连接。存储膜220设置在半导体主体210与电极膜21之间，具有电荷捕获部。分别从各指部各选择1个的多个柱状部CL经由图1的通孔28共同连接于1根位线BL。柱状部CL分别设置于例如存储单元阵列2m的区域。
如图4所示，X-Y平面中的存储孔MH的形状例如为圆或椭圆。也可以在电极膜21与绝缘膜22之间设置构成存储膜220的一部分的阻挡(block)绝缘膜21a。阻挡绝缘膜21a例如是硅氧化物膜或金属氧化物膜。金属氧化物的1个例子是铝氧化物。可以在电极膜21与绝缘膜22之间以及电极膜21与存储膜220之间设置阻挡(barrier)膜21b。阻挡膜21b例如在电极膜21为钨的情况下，例如选择氮化钛与钛的层叠结构膜。阻挡绝缘膜21a抑制电荷从电极膜21向存储膜220侧的隧穿。阻挡膜21b提高电极膜21与阻挡绝缘膜21a的紧贴性。
作为半导体部件的半导体主体210的形状例如是具有底的筒状。半导体主体210例如使用多晶硅。半导体主体210例如为掺杂硅。另外，半导体主体210也可以是p型硅。半导体主体210成为漏极侧选择晶体管STD、存储单元MC及源极侧选择晶体管STS各自的沟道。同一存储单元阵列2m内的多个半导体主体210的一端与源极层BSL共同地电连接。
存储膜220，除阻挡绝缘膜21a以外的部分设置于存储孔MH的内壁与半导体主体210之间。存储膜220的形状例如为筒状。多个存储单元MC在半导体主体210与成为字线WL的电极膜21之间具有存储区域，在Z方向上被层叠。存储膜220包括例如覆盖绝缘膜221、电荷捕获膜222及隧道绝缘膜223。半导体主体210、电荷捕获膜222及隧道绝缘膜223分别沿Z方向延伸。
覆盖绝缘膜221设置在绝缘膜22与电荷捕获膜222之间。覆盖绝缘膜221例如包含硅氧化物。覆盖绝缘膜221以在将牺牲膜(未图示)替换为电极膜21时(替换工序)电荷捕获膜222不被蚀刻的方式进行保护。在覆盖绝缘膜221可以替换工序中从电极膜21和存储膜220之间被去除。在这种情况下，如图3及图4所示，例如，在电极膜21与电荷捕获膜222之间设置阻挡绝缘膜21a。另外，在电极膜21的形成中不利用替换工序的情况下，也可以没有覆盖绝缘膜221。
电荷捕获膜222设置在阻挡绝缘膜21a及覆盖绝缘膜221与隧道绝缘膜223之间。电荷捕获膜222例如包含硅氮化物，在膜中具有捕获电荷的捕获位点。电荷捕获膜222中的被夹在成为字线WL的电极膜21与半导体主体210之间的部分作为电荷捕获部而构成存储单元MC的存储区域。存储单元MC的阈值电压根据电荷捕获部中的电荷的有无、或者电荷捕获部中被捕获的电荷的量而变化。由此，存储单元MC保持信息。
隧道绝缘膜223设置在半导体主体210与电荷捕获膜222之间。隧道绝缘膜223例如包含硅氧化物、或硅氧化物和硅氮化物。隧道绝缘膜223是半导体主体210与电荷捕获膜222之间的电位势垒。例如，在从半导体主体210向电荷捕获部注入电子时(写入动作)、以及从半导体主体210向电荷捕获部注入空穴时(擦除动作)，电子和空穴分别通过(隧穿)隧道绝缘膜223的电位势垒。
芯层230填埋筒状的半导体主体210的内部空间。芯层230的形状例如为柱状。芯层230例如包含硅氧化物，是绝缘性的。
存储器芯片2的层叠体20及存储单元阵列2m这样被构成。
图5是表示半导体装置1的结构例的概略俯视图。图5表示从Z方向观察的平面布局。半导体装置1构成为1个半导体芯片。在半导体装置1的中心部具有芯片区域Rc。以包围芯片区域Rc的周围的方式设置有边缘密封区域Re。以包围边缘密封区域Re的周围的方式设置有切开区域Rk。半导体芯片的外缘通过在切割工序中将切开区域Rk切断而形成，位于边缘密封区域Re与切开区域Rk之间或其附近。
在芯片区域Rc中设置有存储单元阵列2m。在存储单元阵列2m下方的源极层BSL上设置有由导电膜41形成的背衬焊盘P1。背衬焊盘P1如图6所示那样通过导电膜41而相互电连接，对源极层BSL大致均匀地施加源极电位。贯通孔焊盘P2设置在芯片区域Rc的外侧，为了在与其他半导体芯片层叠时与该其他半导体芯片电连接而被设置。
在边缘密封区域Re以包围芯片区域Rc的周围的方式设置有边缘密封件ES、除电插塞ACP以及裂纹抑制件CS。从芯片区域Rc朝向切开区域Rk，依次配置有边缘密封件ES、除电插塞ACP以及裂纹抑制件CS。
在切开区域Rk设置有在光刻工序等中使用的对位用的标记ZLA。切开区域Rk在半导体晶片状态下是彼此相邻的半导体芯片间的区域，是在通过切割工序将半导体芯片单片化时被切断的区域。
边缘密封区域Re以包围芯片区域Rc的周围的方式沿着芯片区域Rc的外缘设置。芯片区域Rc例如具有大致四边形的形状，边缘密封区域Re具有包围芯片区域Rc的大致四角的框形状。切开区域Rk设置在边缘密封区域Re的更外侧。切开区域Rk是在切割工序中被切断的区域，也存在局部残留于边缘密封区域Re的外缘的情况，但也存在被切割刀具等吹走而消失的情况。
图6是表示芯片区域Rc、边缘密封区域Re及切开区域Rk的结构例的概略剖视图。图7是更详细地表示边缘密封区域Re的结构例的剖视图。另外，在图7中，省略了芯片区域Rc的层叠体20以及控制器芯片3的图示。
边缘密封区域Re的除电插塞ACP以从由与源极层BSL同一层构成的导电膜29向Z方向突出的方式设置。除电插塞ACP设置在导电膜29与绝缘膜26a或26b之间，并与绝缘膜26a或26b接触。在图5以及图6中，显示了单一的除电插塞ACP，但也可以如图7那样，多个除电插塞ACP从边缘密封区域Re的内侧朝向外侧在Y方向上排列。导电膜29从源极层BSL电分离，但由与源极层BSL同一层且相同的材料构成。
另外，源极层BSL成为导电膜29_1、29_2的层叠结构。导电膜29_1设置在比导电膜29_2更靠近绝缘膜26a～26e的位置。在第一实施方式中，除电插塞ACP由接近绝缘膜26a～26e的导电膜29_1构成。
在与Z方向大致垂直的方向(除电插塞ACP的排列方向：Y方向)上的除电插塞ACP的宽度随着从导电膜29接近绝缘膜26a、26b而变窄。即，除电插塞ACP的侧面具有正锥形，具有前端变细的形状。除电插塞ACP例如使用掺杂多晶硅等材料。
另外，在图5以及图6中，显示了单一的边缘密封件ES，但也可以如图7那样设置多个边缘密封件ES1～ES4。在从Z方向观察的俯视图中，边缘密封件ES1～ES4在边缘密封区域Re中包围芯片区域Rc的周围，并设置在芯片区域Rc的外侧且裂纹抑制件CS1、CS2的内侧。边缘密封件ES1～ES4在层间绝缘膜25内沿Z方向延伸。
边缘密封件ES1、ES4为虚设，未接地。另一方面，边缘密封件ES2、ES3在各自的一端经由布线24而与控制器芯片3的基板30电连接，并被接地。边缘密封件ES2、ES3各自的另一端共同电连接于导电膜41。
并且，在图5以及图6中，显示了单一的裂纹抑制件CS，但也可以如图7那样设置多个裂纹抑制件CS1、CS2。在从Z方向观察的平面布局中，裂纹抑制件CS1、CS2在边缘密封区域Re中包围边缘密封件ES1～ES4的周围，设置于边缘密封件ES1～ES4的外侧。裂纹抑制件CS1、CS2在层间绝缘膜25内沿Z方向延伸。另外，裂纹抑制件CS的上端可以如图6所示与绝缘膜26a接触，也可以如图7所示那样与绝缘膜26b接触。
裂纹抑制件CS1、CS2是为了抑制裂纹、剥离而设置的。因此，也可以如裂纹抑制件CS2那样为电浮置的状态。另一方面，如裂纹抑制件CS1那样，即使与控制器芯片3的基板30电连接并接地，作为裂纹抑制件的功能也没有问题。
在从Z方向观察的俯视图中，除电插塞ACP设置在边缘密封区域Re内的边缘密封件ES1～ES4与裂纹抑制件CS1、CS2之间。另外，除电插塞ACP在Z方向上被设置在比边缘密封件ES1～ES4以及裂纹抑制件CS1、CS2靠上方的位置。另一方面，将边缘密封件ES2、ES3电连接的导电膜41向除电插塞ACP的上方延伸，设置在除电插塞ACP之上。
边缘密封件ES1～ES4以及裂纹抑制件CS1、CS2上的源极层BSL的材料(即导电膜29)被去除。因此，芯片区域Rc的源极层BSL和位于除电插塞ACP下方的导电膜29被分离。另一方面，边缘密封件ES2、ES3通过导电膜41而相互电连接。
边缘密封件ES1～ES4以及压溃阻挡件CS1、CS2在图1的源极接触件SC的形成工序中同时形成即可。因此，在边缘密封件ES1～ES4以及裂纹抑制件CS1、CS2中，使用与源极接触SC相同的导电性材料(例如铜、钨等)。
如图6所示，在切开区域Rk设置有标记ZLA。切开区域Rk有时在切割工序中被吹走。因此，标记ZLA不一定残留。标记ZLA与除电插塞ACP同样地朝向绝缘膜26a或26b突出，并与绝缘膜26a或26b接触。标记ZLA包含与导电膜29相同的材料。然而，标记ZLA设置在切开区域Rk中，并且设置在边缘密封件ES和裂纹抑制件CS的外侧。另外，标记ZLA用于光刻工序的对位，因此不仅包括导电膜29，还包括其他的绝缘膜、牺牲膜、导电层。
根据本实施方式，除电插塞ACP设置于边缘密封区域Re。除电插塞ACP设置在裂纹抑制件CS与芯片区域Rc之间。此外，除电插塞ACP设置在裂纹抑制件CS与边缘密封件ES之间。除电插塞ACP从导电膜29突出，其前端与绝缘膜26a或26b接触。绝缘膜26a、26b是在后述的制造工序中被去除了基板(未图示)之后形成的材料。因此，除电插塞ACP在制造工序中途与基板连接，具有将蓄积于导电膜29的电荷向基板释放的功能。由此，在形成存储孔MH或狭缝ST等的深的孔或槽的工序中，除电插塞ACP能够对蓄积于导电膜29的电荷进行除电。其结果，能够抑制从导电膜29的发弧。
另外，通过具有本实施方式的除电插塞ACP，不需要在边缘密封区域Re或切开区域Rk的斜面(bevel)区域将导电膜29与基板连接而接地。在斜面区域中的导电膜29的接地需要较大的面积。与此相对，除电插塞ACP的面积比较小即可。因此，除电插塞ACP能够在确保导电膜29的接地面积的同时，实现半导体芯片的微细化及制造成本的削减。
接着，对本实施方式的半导体装置1的制造方法进行说明。
图8～图19是表示第一实施方式的半导体装置1的制造方法的一例的剖视图。首先，如图8所示，在存储单元阵列2m侧的基板100上形成绝缘膜26a。基板100例如使用硅基板。绝缘膜26a例如使用TEOS(Tetra Ethoxy Silane)膜这样的硅氧化膜。
接着，如图9所示，使用光刻技术及蚀刻技术，去除除电插塞ACP及标记ZLA的形成区域的绝缘膜26a。在除电插塞ACP及标记ZLA的形成区域中，形成槽，基板100露出。除电插塞ACP的形成区域在与Z方向大致垂直的方向(Y方向)的宽度上随着接近基板100而变窄，向基板100方向变细。即，除电插塞ACP的形成区域的槽的侧壁形成为正锥形形状。
接下来，如图10所示，在绝缘膜26a以及基板100上形成导电膜29_1。导电膜29_1是导电膜29即源极层BSL的一部分。导电膜29_1例如使用掺杂多晶硅等导电性材料。导电膜29_1被埋入到除电插塞ACP的形成区域，以不将标记ZLA的形成区域的槽填充的方式覆盖内壁。由此，在除电插塞ACP以及标记ZLA的形成区域中，形成与基板100电连接的导电膜29_1。除电插塞ACP将导电膜29_1与基板100之间电连接。另外，导电膜29_1不填充标记ZLA的形成区域的槽，因此标记ZLA作为接下来的光刻工序中的对准标记发挥功能。
根据除电插塞ACP的形成区域的槽的形状，除电插塞ACP也是在与Z方向大致垂直的方向(Y方向)的宽度随着接近基板100而变窄，朝向基板100变细。即，除电插塞ACP形成为正锥形形状。
另外，Y方向上的除电插塞ACP的宽度优选为导电膜29_1的膜厚的2倍以下。在导电膜29_1的膜厚例如为约100nm的情况下，除电插塞ACP的宽度优选为约200nm以下。由此，导电膜29_1的材料能够埋入除电插塞ACP的槽，导电膜29_1变得不那么凹陷而比较平坦。因此，在导电膜29_1上形成的导电膜29_2以及层间绝缘膜25也变得比较平坦，能够省略平坦化工序(CMP(Chemical Mechanical Polishing，化学机械抛光)工序)。
接下来，如图11所示，在导电膜29_1上形成绝缘膜120。绝缘膜120例如可以是硅氧化膜、硅氮化膜以及硅氧化膜的层叠膜(ONO膜)。绝缘膜120是为了将源极层BSL连接到柱状部CL而使用的牺牲膜等，在芯片区域Rc中，在后面的工序中被去除。
接下来，使用光刻技术和蚀刻技术去除绝缘膜120的一部分。接下来，如图12所示，在绝缘膜120和导电膜29_1上形成导电膜29_2。导电膜29_2是导电膜29即源极层BSL的其他部分。导电膜29_2与导电膜29_1同样地例如使用掺杂多晶硅等导电性材料。由于在除电插塞ACP的形成区域中已经填充有导电膜29_1，所以导电膜29_2覆盖比较平坦的导电膜29_1上。标记ZLA的形成区域未被导电膜29_1填充，导电膜29_2也与绝缘膜120一起覆盖标记ZLA的形成区域的内壁。这样，除电插塞ACP由比导电膜29_2更接近基板100的导电膜29_1构成。
接下来，如图13所示，在导电膜29_2的上方交替地层叠多个绝缘膜(层叠绝缘膜)22和多个牺牲膜SAC。绝缘膜22例如使用硅氧化膜等绝缘膜。牺牲膜SAC使用能够对绝缘膜22进行蚀刻的例如硅氮化膜等绝缘膜。以下，将层叠绝缘膜22和牺牲膜SAC的层叠体称为层叠体20a。
接着，将层叠体20a的端部加工成阶梯状而形成阶梯部分2s。接着，形成在层叠方向(Z方向)上贯通层叠体20a并到达导电膜29_1、29_2的多个存储孔MH。在存储孔MH内，在各存储孔MH内形成参照图3和图4说明的存储膜220、半导体主体210、芯层230。由此，柱状部CL形成为将层叠体20a在其层叠方向上贯通。柱状部CL到达导电膜29_1、29_2。另外，在本实施方式中，可以在层叠体20a的上部和下部分2次形成存储孔MH及柱状部CL，也可以相对于层叠体20a以1次形成存储孔MH及柱状部CL。
在此，在形成存储孔MH的蚀刻工序中，当存储孔MH到达导电膜29_1、29_2时，在导电膜29_1、29_2中蓄积电荷。
在没有设置除电插塞ACP的情况下，导电膜29_1、29_2成为电浮置状态，通过基于蚀刻的电荷而被充电。蓄积在导电膜29_1、29_2中的电荷成为在与基板100或其他结构之间引起发弧的原因。为了应对该情况，能够将导电膜29_1、29_2与设置于边缘密封区域Re的除电插塞ACP电连接，经由除电插塞ACP使电荷向基板100释放。由此，除电插塞ACP抑制导电膜29_1、29_2成为电浮置状态，能够抑制导电膜29_1、29_2在与其他结构之间引起发弧。
另外，位于切开区域Rk的对准标记ZLA用于光刻工序中的对位，未必与导电膜29_1、29_2以及基板100连接。另外，对准标记ZLA是芯片区域Rc的周围的极少一部分，对于除电来说不能说是充分的。
在本实施方式中，如图13所示，连接部29a设置于绝缘膜120的端部(边缘密封区域Re)，将导电膜29_1、29_2相互电连接。由此，在形成存储孔MH时，在对导电膜29_2进行蚀刻时，蓄积于导电膜29_2的电荷能够经由连接部29a流向导电膜29_1。该电荷能够经由除电插塞ACP流向基板100。即，连接部29a能够抑制导电膜29_2成为电浮置状态，能够抑制导电膜29_2在与其他结构之间引起发弧。
接着，在层叠体20a上形成层间绝缘膜25。接着，在层叠体20a内形成狭缝ST。狭缝ST沿Z方向贯通层叠体20a，并到达导电膜29_1、29_2。狭缝ST沿X方向延伸，如参照图2说明的那样，将层叠体20a分割成与各区块对应。也可以与狭缝ST的形成同时地形成裂纹抑制件CS以及边缘密封件ES。
在形成狭缝ST的蚀刻工序中，若狭缝ST到达导电膜29_1或29_2，则在导电膜29_1、29_2中蓄积电荷。因此，与存储孔MH的蚀刻工序同样，发弧可能成为问题。
但是，根据本实施方式，由于设置有将导电膜29_1、29_2与基板100电连接的除电插塞ACP，因此蓄积于导电膜29_1、29_2的电荷能够经由除电插塞ACP而流向基板100。因此，在狭缝ST的形成工序中，也能够抑制发弧。
另外，连接部29a设置在绝缘膜120的端部，将导电膜29_1、29_2相互电连接。由此，在形成狭缝ST时，蓄积于导电膜29_2的电荷能够经由连接部29a流向导电膜29_1。由此，在狭缝ST的形成工序中，能够抑制导电膜29_2在与其他结构之间引起发弧。
经由狭缝ST将绝缘膜120置换为导电膜。即，蚀刻去除绝缘膜120，在绝缘膜120所在的空间中填充导电膜的材料。所填充的导电膜的材料可以是与导电膜29_1、29_2相同的材料，例如是掺杂多晶硅等的导电性材料。由此，导电膜29_1、29_2与代替绝缘膜120而填充的导电膜成为一体，成为源极层BSL。另外，此时，经由狭缝ST将柱状部CL的侧面的存储膜220去除而使导电膜29_1、29_2与柱状部CL的半导体主体210电连接。由此，源极层BSL与柱状部CL的半导体主体210电连接。
接着，经由狭缝ST将层叠体20a的牺牲膜SAC置换为电极膜21。即，蚀刻去除牺牲膜SAC，向牺牲膜SAC所在的空间填充电极膜21的材料。被填充的电极膜21的材料例如是钨等低电阻金属。接着，在狭缝ST中填充硅氧化膜等绝缘膜。由此，如图13所示，形成将多个电极膜21与多个绝缘膜22交替层叠而成的层叠体20。接着，虽未图示，但在层叠体20上形成多层布线结构。
接着，如图14所示，使存储器芯片2上下反转，将层叠体20侧在图1所示的贴合面B1贴合于控制器芯片3。另外，在图14中，省略了控制器芯片3的图示。
接着，如图15所示，使用CMP法等，去除基板100。由此，露出除电插塞ACP的上表面以及对准标记ZLA的上表面。
接下来，如图16所示，使用光刻技术和蚀刻技术，为了将芯片区域Rc的源极层BSL从边缘密封区域Re的导电膜29电分离而形成分离狭缝STs。此时，设置有除电插塞ACP的边缘密封区域Re的导电膜29也通过分离狭缝STs而从源极层BSL电分离。由此，将除电插塞ACP从源极层BSL电切断。接着，在绝缘膜26a上沉积绝缘膜26b。此时，如图16所示，绝缘膜26a被填充在分离狭缝STs内。绝缘膜26a、26b例如使用硅氧化膜等绝缘膜。
接着，使用光刻技术和蚀刻技术，如图17所示，在图5的背衬焊盘P1的形成区域和边缘密封件ES的区域形成孔或槽。该孔或槽到达源极层BSL和边缘密封件ES。在该孔或槽的内壁形成金属层41。金属层41与源极层BSL以及边缘密封件ES电连接。金属层41例如使用铜、铝或钨等低电阻金属。
接下来，使用光刻技术和蚀刻技术，如图18所示，对金属层41进行加工。由此，将与背衬焊盘P1连接的金属层41和与边缘密封件ES连接的金属层41电切断。
接着，如图19所示，在金属层41上形成绝缘膜26c。绝缘膜26c填充于在背衬焊盘P1和边缘密封件ES上形成的孔或槽内。绝缘膜26c例如使用TEOS膜那样的硅氧化膜。
接着，在绝缘膜26c上形成绝缘膜26d、26e。绝缘膜26d例如使用硅氮化膜等绝缘膜。绝缘膜26e例如使用聚酰亚胺等绝缘膜。
之后，利用切割刀具等将切开区域Rk切断，将半导体晶片单片化成半导体芯片。这样，完成半导体装置1。
根据本实施方式，除电插塞ACP设置于边缘密封区域Re。除电插塞ACP从导电膜29向基板100突出，其前端与基板100接触。除电插塞ACP在图13所示的存储孔MH及狭缝ST的形成工序中，将导电膜29_1、29_2(即，源极层BSL)与基板100电连接。由此，除电插塞ACP能够在存储孔MH及狭缝ST的形成工序中向基板100释放在导电膜29_1、29_2中蓄积的电荷。由此，在形成存储孔MH或狭缝ST等的深的孔或槽的工序中，能够抑制从导电膜29_1、29_2的发弧。
另外，通过具有除电插塞ACP，不需要在边缘密封区域Re或切开区域Rk的斜面区域中将导电膜29与基板连接并接地。由此，能够实现半导体芯片的微细化及制造成本的削减。
(第二实施方式)
图20是表示第二实施方式的半导体装置1的结构例的剖视图。在第二实施方式中，除电插塞ACP由比导电膜29_1更远离绝缘膜26a、26b的导电膜29_2构成这一点上与第一实施方式不同。除电插塞ACP的导电膜29_2贯通导电膜29_1并与绝缘膜26a、26b接触。
在与Z方向大致垂直的方向(Y方向)上的除电插塞ACP的宽度随着从导电膜29_1或29_2接近绝缘膜26a、26b而变窄。即，除电插塞ACP的侧面具有正锥形，具有前端变细的形状。但是，除电插塞ACP的前端的宽度变宽，具有锤头的形状。
另外，Y方向上的除电插塞ACP的宽度优选为导电膜29_2的膜厚的2倍以下。在导电膜29_2的膜厚例如为约100nm的情况下，除电插塞ACP的宽度优选为约200nm以下。由此，导电膜29_2的材料能够埋入除电插塞ACP的槽，导电膜29_2变得不那么凹陷而比较平坦。因此，形成于导电膜29_2上的层间绝缘膜25也变得比较平坦，能够省略平坦化工序(CMP工序)。
这样，除电插塞ACP也可以由导电膜29_2形成。
图21～图23是表示第二实施方式的半导体装置的制造方法的一例的剖视图。第二实施方式的制造方法在图10的导电膜29_1的形成工序中，不形成除电插塞ACP，而在图12的导电膜29_1的形成工序中形成除电插塞ACP即可。
例如，如图21所示，形成导电膜29_1。
接着，如图22所示，在导电膜29_1上形成绝缘膜120之后，使用光刻技术和蚀刻技术，对在除电插塞ACP的形成区域中存在的导电膜29_1和绝缘膜26a进行加工。由此，如图22所示，在边缘密封区域Re的除电插塞ACP的形成区域形成槽。槽贯通导电膜29_1及绝缘膜26a并到达基板100。
接着，通过沉积导电膜29_2，在上述槽内埋入导电膜29_2。由此，如图23所示，除电插塞ACP由比导电膜29_1更远离基板100的导电膜29_2形成。第二实施方式的其他制造工序可以与第一实施方式的制造工序相同。
第二实施方式的其他结构及其他制造方法可以与第一实施方式的结构及制造方法相同。由此，第二实施方式能够得到与第一实施方式相同的效果。
(第三实施方式)
图24是表示第三实施方式的半导体装置1的结构例的剖视图。第三实施方式的半导体装置1与第一实施方式的不同点在于，在芯片区域Rc也设置有除电插塞ACPc。除电插塞ACPc在芯片区域Rc中被设置在源极层BSL与绝缘膜26a、26b之间。除电插塞ACPc可以与边缘密封区域Re的除电插塞ACP的结构相同，在相同的制造工序中形成。除电插塞ACPc由与边缘密封区域Re的除电插塞ACP相同的材料构成。在从Z方向观察的俯视图中，除电插塞ACPc被设置为不与背衬焊盘P1重叠。
通过在芯片区域Rc中也设置有除电插塞ACPc，在存储孔MH及狭缝ST的形成工序中，导电膜29_1、29_2以更低的电阻与基板100连接。因此，蓄积在导电膜29_1、29_2中的电荷容易向基板100排出。由此，能够更可靠地抑制导电膜29_1、29_2中的发弧。
图25是表示第三实施方式的半导体装置1的结构例的俯视图。如图25所示，除电插塞ACPc也可以与背衬焊盘P1对应地设置。除电插塞ACPc也可以大致均匀地配置于在X方向和/或Y方向上相邻的多个背衬焊盘P1之间。除电插塞ACPc的数量没有特别限制。
第三实施方式的其他结构可以与第一实施方式相同。因此，第三实施方式能够得到与第一实施方式相同的效果。另外，第三实施方式也可以与第二实施方式组合。即，除电插塞ACPc也可以由导电膜29_2构成。
(第四实施方式)
图26是表示第四实施方式的半导体装置1的结构例的剖视图。第四实施方式的半导体装置1具备第三实施方式中的芯片区域Rc的除电插塞ACPc，但省略了边缘密封区域Re的除电插塞ACP。这样，在设置有芯片区域Rc的除电插塞ACPc的情况下，也可以不设置边缘密封区域Re的除电插塞ACP而省略。第四实施方式的其他结构可以与第三实施方式的结构相同。由此，第四实施方式能够得到与第三实施方式同样的效果。另外，第四实施方式也可以与第一或第二实施方式组合。
(第五实施方式)
图27是表示第五实施方式的半导体装置1的结构例的剖视图。在第五实施方式的半导体装置1中，除电插塞ACP和/或ACPc由含有杂质的半导体单晶材料构成。例如，除电插塞ACP和/或ACPc由外延生长的硅单晶构成。在该情况下，如图9所示，在使基板10露出之后，使用外延生长法，使单晶硅在露出的基板10上生长。此时，一边导入杂质(例如硼)一边使单晶硅生长。由此，能够形成具有导电性的除电插塞ACP和/或ACPc。另外，单晶硅也形成于对准标记ZLA的一部分，并没有问题。
第五实施方式的其他结构可以与第三实施方式相同。由此，第五实施方式能够得到与第三实施方式相同的效果。另外，通过使用在除电插塞ACP上外延生长的单晶硅，导电膜29_1、29_2不需要埋入除电插塞ACP的槽。因此，导电膜29_1、29_2能够比较平坦地形成。
另外，第五实施方式也可以与第一、第二或第四实施方式组合。在将第五实施方式应用于第二实施方式的情况下，在图22所示的工序中，使用外延生长法在露出的基板10上使单晶硅生长即可。
(第六实施方式)
图28是表示第六实施方式的半导体装置1的结构例的剖视图。在第六实施方式的半导体装置1中，Y方向上的除电插塞ACP的宽度比导电膜29_2的膜厚的2倍宽。由此，导电膜29_2覆盖除电插塞ACP的槽的内壁，在该槽的内侧隔着导电膜29_2设置有层间绝缘膜25。由此，导电膜29_2与绝缘膜26a、26b的接触面积变大，导电膜29_2难以从绝缘膜26a、26b剥离。另外，在存储孔MH或狭缝ST的形成工序中，导电膜29_2与基板100的接触面积变大，能够降低它们之间的接触电阻。因此，提高了除电插塞ACP的除电效果。
另外，由于除电插塞ACP的槽未被导电膜29_2的材料填充，因此除电插塞ACP也能够作为对准标记发挥功能。在该情况下，不需要在切开区域Rk设置对准标记ZLA。
第六实施方式的其他结构可以与第二实施方式的结构相同。由此，第六实施方式能够得到与第二实施方式相同的效果。另外，第六实施方式也可以与第一、第三或第四实施方式组合。
图29以及图30是表示第六实施方式的半导体装置1的结构例的俯视图。如图29所示，第六实施方式的除电插塞ACP也可以包围芯片区域Rc的整个周围。
另一方面，第六实施方式的除电插塞ACP，宽度比较宽，因此能够使导电膜29_2与基板100的接触面积比较大，并且能够使导电膜29_2与绝缘膜26a、26b的接触面积比较大。因此，也可以如图30所示那样设置在芯片区域Rc的周围的一部分。即使在该情况下，除电插塞ACP也能够以低电阻与基板100充分地连接，能够充分发挥除电的效果。另外，由于除电插塞ACP的与绝缘膜26a、26b的接触面积大，所以不易从绝缘膜26a、26b剥离。
另外，除电插塞ACP优选大致均匀地配置在芯片区域Rc的周围。例如，除电插塞ACP与芯片区域Rc的四角对应地大致均匀地配置。由此，抑制导电膜29_1、29_2中的局部的电荷的集中。因此，能够抑制导电膜29_1、29_2中的发弧。
(第七实施方式)
图31是表示第七实施方式的半导体装置1的结构例的剖视图。在第七实施方式中，多个除电插塞ACP在Y方向上排列，但在除电插塞ACP之下设置有层间绝缘膜25，未设置导电膜29。即，多个除电插塞ACP设置在层间绝缘膜25与绝缘膜26a之间，与层间绝缘膜25和绝缘膜26a接触。多个除电插塞ACP不通过导电膜29彼此连接。即，多个除电插塞ACP设置在层间绝缘膜25上，彼此分离。第七实施方式的其他结构可以与第一实施方式的结构相同。
第七实施方式的除电插塞ACP能够使从半导体装置1的外部向芯片区域Rc的方向(Y方向)进展的裂纹CR更有效地向其他方向反转。
如图7所示那样，多个除电插塞ACP通过位于其下的导电膜29而被连接的情况下，即，多个除电插塞ACP设置于导电膜29上的情况下，在裂纹抑制件CS1上传递并向Z方向发展的裂纹CR，在导电膜29与层间绝缘膜25的界面向芯片区域Rc方向(Y方向)进展的可能性高。在该情况下，除电插塞ACP不作为裂纹抑制件发挥功能。
另外，由于多个除电插塞ACP由与导电膜29相同的材料构成为一体，因此各除电插塞ACP难以作为裂纹抑制件发挥功能。
与此相对，根据第七实施方式，多个除电插塞ACP设置在层间绝缘膜25上，相互物理地分离。因此，如图31所示，裂纹CR即使在绝缘膜26a与层间绝缘膜25的界面向芯片区域Rc方向(Y方向)扩展，也能够在各除电插塞ACP的锥形状的侧面传递并向斜上方(Z与Y之间的倾斜方向)发展。由于多个除电插塞ACP分别作为裂纹抑制件而发挥功能，因此能够增加使裂纹CR向斜上方反转的机会，能够降低裂纹CR朝向芯片区域Rc(Y方向)进展的概率。这样，第七实施方式的除电插塞ACP，不仅具备存储孔MH和狭缝ST的形成工序中的除电功能，还兼具切割工序等中的作为裂纹抑制件的功能。
图32～图35是表示第七实施方式的半导体装置的制造方法的一例的剖视图。另外，为了方便，图32～图35与第一实施方式的制造方法的图相应地概念性地表示图31所示的结构。但是，图32～图35表示多个除电插塞ACP。
首先，在经过参照图8～图14说明的工序之后，去除基板100。由此，得到图32所示的结构。
接下来，使用光刻技术和蚀刻技术，如图33所示，选择性地去除除电插塞ACP、边缘密封件ES及裂纹抑制件CS上的层间绝缘膜26a。由此，多个除电插塞ACP及其下的导电膜29_1露出。
接着，使用光刻技术和蚀刻技术，对多个除电插塞ACP及其下的导电膜29_1、29_2进行各向异性蚀刻。由于除电插塞ACP和导电膜29_1、29_2由相同的材料(例如，多晶硅)构成，因此在维持除电插塞ACP的凸形状的状态下，其下的导电膜29_1、29_2被去除。对除电插塞ACP和导电膜29_1、29_2进行蚀刻，直到层间绝缘膜25露出为止。由此，能够在维持除电插塞ACP的凸形状的状态下，去除其下的导电膜29_1、29_2，并且去除边缘密封件ES以及包层挡块CS上的导电膜29_1、29_2。由此，如图34所示，多个除电插塞ACP以相互物理分离的状态在层间绝缘膜25上残留。此时，边缘密封件ES及裂纹抑制件CS的端部也露出。
之后，若经过参照图16及图17说明的工序，则如图35所示，形成绝缘膜26b及导电膜41。然后，如图18及图19所示，使用光刻技术和蚀刻技术对导电膜41进行加工，进而形成绝缘膜26c～26e，由此完成第七实施方式的半导体装置1。
第七实施方式的其他结构可以与第一实施方式相同。因此，第七实施方式能够得到与第一实施方式相同的效果。另外，第七实施方式也可以与第二～第六实施方式中的任一个组合。
(第八实施方式)
图36是表示第八实施方式的半导体装置1的结构例的剖视图。在第八实施方式中，位于除电插塞ACP上方的绝缘膜26c～2被去除6e。即，绝缘膜26c～26e设置在边缘密封件ES1～ES4的上方，但未设置在除电插塞ACP之上。由此，在裂纹CR在除电插塞ACP的侧面上向斜上方进展时，裂纹CR在绝缘膜26c～26e传递并进一步向芯片区域Rc扩展的情况得到抑制。另外，切开区域Rk的绝缘膜26c～26e也可以被去除。
(向NAND闪存的应用例)
图37是表示应用了上述实施方式中的任一个的半导体存储装置的结构例的框图。半导体存储装置100a是能够非易失性地存储数据的NAND型闪存，由外部的存储器控制器1002控制。半导体存储装置100a与存储器控制器1002之间的通信例如支持NAND接口标准。半导体装置1能够应用于半导体存储装置100a。
如图37所示，半导体存储装置100a例如具备存储单元阵列MCA、指令寄存器1011、地址寄存器1012、定序器1013、驱动器模块1014、行解码器模块1015、及读出放大器模块1016。
存储单元阵列MCA包含多个区块BLK(0)～BLK(n)(n为1以上的整数)。区块BLK是能够非易失性地存储数据的多个存储单元的集合，例如被用作数据的擦除单位。另外，在存储单元阵列MCA中设置多条位线及多条字线。各存储单元例如与1条位线及1条字线建立关联。关于存储单元阵列MCA的详细结构，在后面叙述。
指令寄存器1011保持半导体存储装置100a从存储器控制器1002接收到的指令CMD。指令CMD例如包含使定序器1013执行读出动作、写入动作、擦除动作等的指令。
地址寄存器1012保持半导体存储装置100a从存储器控制器1002接收到的地址信息ADD。地址信息ADD例如包括区块地址BA、页地址PA以及列地址CA。例如，区块地址BA、页地址PA及列地址CA分别被使用于区块BLK、字线及位线的选择。
定序器1013控制半导体存储装置100a整体的动作。例如，定序器1013基于保持于指令寄存器1011的指令CMD，控制驱动器模块1014、行解码器模块1015、及读出放大器模块1016等，执行读出动作、写入动作、擦除动作等。
驱动器模块1014生成在读出动作、写入动作、擦除动作等中使用的电压。然后，驱动器模块1014例如基于由地址寄存器1012保持的页地址PA，向与所选择的字线对应的信号线施加所生成的电压。
行解码器模块1015具备多个行解码器。行解码器基于由地址寄存器1012保持的区块地址BA，选择对应的存储单元阵列MCA内的1个区块BLK。而且，行解码器例如将对与所选择的字线对应的信号线施加的电压传送至所选择的区块BLK内的所选择的字线。
读出放大器模块1016在写入动作中，根据从存储器控制器1002接收到的写入数据DAT，对各位线施加期望的电压。另外，读出放大器模块1016在读出动作中，基于位线的电压判定存储于存储单元的数据，将判定结果作为读出数据DAT传送至存储器控制器1002。
以上说明的半导体存储装置100a以及存储器控制器1002也可以通过它们的组合来构成1个半导体装置。作为这样的半导体装置，例如可举出SDTM卡那样的存储卡、SSD(solid state drive：固态驱动器)等。
图38是表示存储单元阵列MCA的电路结构的一例的电路图。在存储单元阵列MCA中包含的多个区块BLK中提取1个区块BLK。如图38所示，区块BLK包含多个串单元SU(0)～SU(k)(k为1以上的整数)。
各串单元SU包含分别与位线BL(0)～BL(m)(m为1以上的整数)建立关联的多个NAND串NS。各NAND串NS例如包含存储单元晶体管MT(0)～MT(15)、以及选择晶体管ST(1)及ST(2)。存储单元晶体管MT包含控制栅极及电荷蓄积层，非易失性地保持数据。选择晶体管ST(1)及ST(2)分别被使用于各种动作时的串单元SU的选择。
在各NAND串NS中，存储单元晶体管MT(0)～MT(15)串联连接。选择晶体管ST(1)的漏极连接于相关联的位线BL，选择晶体管ST(1)的源极连接于被串联连接的存储单元晶体管MT(0)～MT(15)的一端。选择晶体管ST(2)的漏极连接于被串联连接的存储单元晶体管MT(0)～MT(15)的另一端。选择晶体管ST(2)的源极与源极线SL连接。
在同一区块BLK中，存储单元晶体管MT(0)～MT(15)的控制栅极分别共同连接于字线WL(0)～WL(7)。串单元SU(0)～SU(k)内的各个选择晶体管ST(1)的栅极分别共同连接于选择栅极线SGD(0)～SGD(k)。选择晶体管ST(2)的栅极共同连接于选择栅极线SGS。
在以上说明的存储单元阵列MCA的电路结构中，位线BL由在各串单元SU中被分配了同一列地址的NAND串NS共享。源极线SL例如在多个区块BLK间共享。
在1个串单元SU内与共同的字线WL连接的多个存储单元晶体管MT的集合例如被称为单体(cell)单元(unit)CU。例如，包含分别存储1比特数据的存储单元晶体管MT在内的单体单元CU的存储容量被定义为“1页数据”。单体单元CU能够根据存储单元晶体管MT所存储的数据的比特数，具有2页数据以上的存储容量。
另外，本实施方式的半导体存储装置100a所具备的存储单元阵列MCA并不限定于以上说明的电路结构。例如，各NAND串NS所包含的存储单元晶体管MT以及选择晶体管ST(1)及ST(2)的个数可分别设计为任意个数。各区块BLK所包含的串单元SU的个数可设计为任意的个数。
对本实用新型的几个实施方式进行了说明，但这些实施方式是作为例子而提出的，并不意图限定实用新型的范围。这些实施方式能够以其他各种方式实施，在不脱离实用新型的主旨的范围内，能够进行各种省略、置换、变更。这些实施方式及其变形包含在实用新型的范围或主旨中，同样包含在权利要求书所记载的实用新型及其均等的范围内。

Claims (9)

1.一种半导体装置，具备：
多个第一电极膜，在相互绝缘状态下在第一方向上被层叠；
多个半导体部件，在所述多个第一电极膜的层叠体内沿所述第一方向延伸；
第一导电膜，具有第一面，且在该第一面上与所述多个半导体部件共同连接；
第一绝缘膜，在与所述第一面相反侧的所述第一导电膜的第二面侧，与该第一导电膜分离地设置；
第一边缘部件，在位于元件区域的周围的边缘区域中以包围所述元件区域的周围的方式设置，且沿所述第一方向延伸，在所述元件区域中设置有所述第一电极膜、所述半导体部件以及所述第一导电膜；以及
导电性的第一插塞，设置于所述边缘区域的所述第一边缘部件与所述元件区域之间，且与所述第一绝缘膜接触。
2.根据权利要求1所述的半导体装置，其中，
与所述第一方向大致垂直的方向上的所述第一插塞的宽度随着从所述第一导电膜接近所述第一绝缘膜而变窄。
3.根据权利要求1或2所述的半导体装置，其中，
还具备第二边缘部件，该第二边缘部件在所述边缘区域中以包围所述元件区域的周围的方式设置于比所述第一边缘部件靠内侧的位置，且沿所述第一方向延伸，
在从所述第一方向观察时，所述第一插塞在所述边缘区域中被设置于所述第一边缘部件与所述第二边缘部件之间。
4.根据权利要求1或2所述的半导体装置，其中，
所述第一插塞设置在位于所述边缘区域的所述第一导电膜与所述第一绝缘膜之间。
5.根据权利要求1或2所述的半导体装置，其中，
所述第一导电膜包含有在所述第一方向上被层叠的第一导电材料层及第二导电材料层，
所述第一导电材料层与所述第二导电材料层相比，位于所述第一绝缘膜的附近，
所述第一插塞由所述第一导电材料层构成。
6.根据权利要求1或2所述的半导体装置，其中，
所述第一导电膜包含有在所述第一方向上被层叠的第一导电材料层及第二导电材料层，
所述第二导电材料层与所述第一导电材料层相比，更远离所述第一绝缘膜，
所述第一插塞由所述第二导电材料层构成。
7.根据权利要求1或2所述的半导体装置，其中，
还具备第二插塞，该第二插塞设置于从所述元件区域观察时在所述边缘区域的外侧设置的切断区域，与所述第一绝缘膜接触，且与所述第一导电膜为相同材料。
8.根据权利要求1或2所述的半导体装置，其中，
还具备第三插塞，该第三插塞在所述元件区域中设置于所述第一导电膜与所述第一绝缘膜之间，且与所述第一导电膜为相同材料。
9.根据权利要求1或2所述的半导体装置，其中，
所述第一插塞设置在所述第一绝缘膜与位于该第一绝缘膜的下方的第二绝缘膜之间。
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