TWI768642B - 半導體記憶裝置 - Google Patents

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Abstract

實施方式提供一種半導體記憶裝置，其能抑制連接於源極層之局部配線與位於其上之上層配線之間的通孔接點之熔融。  本實施方式之記憶體中，電路位於記憶胞陣列之下方。源極層位於記憶胞陣列與電路之間。從積層方向觀察時，第1接點位於接點區域。第1接點貫通接點區域到達電路。第2接點跨及相鄰2個胞區域及2個胞區域間之接點區域。第2接點於積層方向上貫通胞區域及接點區域且設置至源極層。第1配線於接點區域中沿與第2接點之延伸方向交叉之方向延伸。第2配線設置於第2接點之正上方，於接點區域中沿第2接點延伸，與第1配線連接。複數個第3接點設置於第2配線與第2接點之間。

Description

半導體記憶裝置
本實施方式係關於一種半導體記憶裝置。
近年來，一直在研發一種半導體記憶裝置，其具有將記憶胞三維配置而成之立體型記憶胞陣列。於此種半導體記憶裝置中，將設置於記憶胞陣列之下之源極層連接於上層配線之局部配線設置於相鄰記憶胞陣列間之分接頭(tap)區域。為了抑制基板之翹曲，且為了能與其他接點共通形成，於分接頭區域之槽(狹縫)中埋入鎢等低電阻金屬，藉此形成上述局部配線。
但，來自源極層之電流會從局部配線經由通孔接點流動至上層配線。此時，存在以下問題：電流集中於局部配線與上層配線之間之通孔接點，而使通孔接點熔融。
實施方式提供一種半導體記憶裝置，其能抑制連接於源極層之局部配線與位於其上之上層配線之間之通孔接點之熔融。
本實施方式之半導體記憶裝置具備記憶胞陣列，該記憶胞陣列設置於將複數個絕緣層與複數個導電層交替積層而構成之積層體，具有包含複數個記憶胞之胞區域及位於相鄰2個胞區域間之接點區域。電路設置於記憶胞陣列之下方。源極層位於記憶胞陣列與電路之間。從積層體之積層方向觀察時，第1接點設置於接點區域。第1接點於積層方向上貫通接點區域設置至電路。從積層方向時，第2接點跨及相鄰2個胞區域及該2個胞區域間之接點區域而設置。第2接點於積層方向上貫通胞區域及接點區域設置至源極層。從積層方向觀察時，第1配線於接點區域中沿相對於第2接點之延伸方向交叉之方向延伸。第2配線設置於第2接點之正上方，從積層方向觀察時，於接點區域中沿第2接點延伸，與第1配線連接。複數個第3接點設置於第2配線與第2接點之間。
以下，參照附圖來說明本發明之實施方式。本實施方式並不限定本發明。於以下之實施方式中，半導體基板之上下方向表示以供設置半導體元件之面為上時之相對方向，有時與遵循重力加速度之上下方向不同。附圖係模式圖或概念圖，各部分之比率等未必與實際情況相同。於說明書與附圖中，對與上文中關於已出現之附圖所敍述之要素相同之要素，標註相同符號並適當省略詳細說明。
圖1係表示半導體記憶裝置之構成之一例之立體圖。半導體記憶裝置100例如可為NAND型快閃記憶體，其具有將記憶胞三維配置而成之立體型記憶胞陣列MCA。本實施方式中，將積層體2之積層方向設為Z方向。將與Z方向交叉(例如正交)之1個方向設為Y方向。將與Z及Y方向分別交叉(例如正交)之方向設為X方向。
半導體記憶裝置100包含基體部1、積層體2及複數個柱狀部CL。
基體部1包含基板10、絕緣膜11、導電膜12及半導體層13。絕緣膜11設置於基板10上。導電膜12設置於絕緣膜11上。半導體層13設置於導電膜12上。基板10係半導體基板，例如p型矽基板。於基板10之表面區域，例如設有元件分離區域10i。元件分離區域10i例如係包含矽氧化物之絕緣區域，於基板10之表面區域劃分出有效區AA。於有效區AA，設有電晶體Tr之源極及汲極區域。電晶體Tr構成非易失性記憶體之周邊電路(例如CMOS(Complementary Metal Oxide Semiconductor，互補性金屬氧化物半導體)電路)。絕緣膜11例如包含矽氧化物(SiO2 )，將電晶體Tr絕緣。於絕緣膜11內，設有配線11a。配線11a係與電晶體Tr電性連接之配線。導電膜12包含導電性金屬，例如鎢(W)。半導體層13例如包含矽。矽之導電型例如為n型。半導體層13之一部分可包含未摻雜之矽。
積層體2相對於半導體層13位於Z方向。積層體2係沿Z方向將複數個導電層21及複數個絕緣層22交替積層而構成。導電層21包含導電性金屬，例如鎢。絕緣層22例如包含矽氧化物。絕緣層22將導電層21彼此絕緣。導電層21及絕緣層22各自之積層數為任意。絕緣層22可為例如氣隙。於積層體2與半導體層13之間，例如設有絕緣膜2g。絕緣膜2g例如包含矽氧化物(SiO2 )。絕緣膜2g可包含相對介電常數高於矽氧化物之高介電體。高介電體例如為金屬氧化物。
導電層21包含至少一個源極側選擇閘極SGS、複數條字元線WL及至少一個汲極側選擇閘極SGD。源極側選擇閘極SGS係源極側選擇電晶體STS之閘極電極。字元線WL係記憶胞MC之閘極電極。汲極側選擇閘極SGD係汲極側選擇電晶體STD之閘極電極。源極側選擇閘極SGS設置於積層體2之下部區域。汲極側選擇閘極SGD設置於積層體2之上部區域。下部區域係指積層體2靠近基體部1之側之區域，上部區域係積層體2遠離基體部1之側之區域。字元線WL設置於源極側選擇閘極SGS與汲極側選擇閘極SGD之間。
複數個絕緣層22之中，將源極側選擇閘極SGS與字元線WL絕緣之絕緣層22之Z方向厚度例如可厚於將字元線WL與字元線WL絕緣之絕緣層22之Z軸方向厚度。進而，可於距基體部1最遠之最上層之絕緣層22之上，設置覆蓋絕緣膜。覆蓋絕緣膜例如包含矽氧化物。
半導體記憶裝置100具有串聯連接於源極側選擇電晶體STS與汲極側選擇電晶體STD之間之複數個記憶胞MC。源極側選擇電晶體STS、記憶胞MC及汲極側選擇電晶體STD串聯連接而成之構造被稱為“記憶體串”或“NAND串”。記憶體串例如經由通孔接點V0連接於位元線BL。位元線BL設置於積層體2之上方，於Y方向上延伸。
於積層體2內，設有複數個深狹縫ST及複數個淺狹縫SHE之各者。再者，“狹縫”表示包含槽及埋入該槽內之導電體及/或絕緣體之部分。深狹縫ST於X方向上延伸，從積層體2之上端貫通積層體2至基體部1，而設置於積層體2內。圖1中雖未圖示，但深狹縫ST內例如填充有矽氧化膜等絕緣物。或者，於深狹縫ST內填充有導電體，該導電體因絕緣物而與積層體2電性絕緣，同時又與半導體層13電性連接。即，絕緣物被覆狹縫ST之內側面，進而於絕緣物之內側埋入導電體。該導電體例如使用鎢等低電阻金屬。導電體於狹縫ST內連接於半導體層13。淺狹縫SHE於X方向上延伸，從積層體2之上端設置至積層體2之中途。圖1中雖未圖示，但淺狹縫SHE內例如填充有矽氧化膜等絕緣物。
如此，本實施方式之半導體記憶裝置100具有記憶胞陣列MCA及位於記憶胞陣列MCA下方之周邊電路(CMOS電路)。位於記憶胞陣列MCA與周邊電路之間之半導體層13作為記憶胞陣列MCA之源極層發揮功能。
圖2係表示柱狀部CL之構成之一例之剖視圖。複數個柱狀部CL之各者設置於積層體2內所設之記憶體孔MH內。記憶體孔MH沿Z方向從積層體2之上端貫通積層體2，設置於積層體2內及半導體層13內。複數個柱狀部CL分別包含半導體主體210、記憶體膜220及核心層230。半導體主體210與半導體層13電性連接。記憶體膜220於半導體主體210與導電層21之間具有電荷捕獲部。從下述各指狀物分別逐一選擇之複數個柱狀部CL經由通孔接點V0共通連接於1條位元線BL。柱狀部CL之各者設置於例如記憶胞陣列區域。
圖3係表示柱狀部CL之構成之一例之俯視圖。X-Y平面上之記憶體孔MH之形狀例如為圓或橢圓。於導電層21與絕緣層22之間，亦可設有構成記憶體膜220之一部分之阻擋絕緣膜21a。阻擋絕緣膜21a例如為矽氧化物膜或金屬氧化物膜。金屬氧化物之一例係鋁氧化物。於導電層21與絕緣層22之間及導電層21與記憶體膜220之間，亦可設有障壁膜21b。例如當導電層21為鎢時，障壁膜21b例如可選擇氮化鈦與鈦之積層構造膜。阻擋絕緣膜21a抑制電荷從導電層21向記憶體膜220側之反向穿隧。障壁膜21b提昇導電層21與阻擋絕緣膜21a之密接性。
半導體主體210之形狀例如為有底筒狀。半導體主體210例如含矽。矽例如為使非晶矽結晶化而成之多晶矽。半導體主體210例如為未摻雜矽。又，半導體主體210可為p型矽。半導體主體210成為汲極側選擇電晶體STD、記憶胞MC及源極側選擇電晶體STS各自之通道。
記憶體膜220除阻擋絕緣膜21a以外之部分設置於記憶體孔MH之內壁與半導體主體210之間。記憶體膜220之形狀例如為筒狀。複數個記憶胞MC於半導體主體210與成為字元線WL之導電層21之間具有記憶區域，於Z方向上積層。記憶體膜220例如包含覆蓋絕緣膜221、電荷捕獲膜222及隧道絕緣膜223。半導體主體210、電荷捕獲膜222及隧道絕緣膜223之各者於Z方向上延伸。
覆蓋絕緣膜221設置於絕緣層22與電荷捕獲膜222之間。覆蓋絕緣膜221例如包含矽氧化物。覆蓋絕緣膜221於將犧牲膜(未圖示)替換成導電層21時(替換步驟)，保護電荷捕獲膜222不被蝕刻。覆蓋絕緣膜221亦可於替換步驟中從導電層21與記憶體膜220之間被去除。此種情形時，如圖2及圖3所示，於導電層21與電荷捕獲膜222之間，例如設有阻擋絕緣膜21a。又，於導電層21之形成中不利用替換步驟時，沒有覆蓋絕緣膜221亦無妨。
電荷捕獲膜222設置於阻擋絕緣膜21a及覆蓋絕緣膜221與隧道絕緣膜223之間。電荷捕獲膜222例如包含矽氮化物，膜中具有捕捉電荷之捕捉部位。電荷捕獲膜222之中，夾於成為字元線WL之導電層21與半導體主體210之間之部分作為電荷捕獲部構成記憶胞MC之記憶區域。記憶胞MC之閾值電壓根據電荷捕獲部中電荷之有無或電荷捕獲部中所捕獲之電荷量而變化。藉此，記憶胞MC保存資訊。
隧道絕緣膜223設置於半導體主體210與電荷捕獲膜222之間。隧道絕緣膜223例如包含矽氧化物，或者包含矽氧化物及矽氮化物。隧道絕緣膜223係半導體主體210與電荷捕獲膜222之間之電位障壁。例如從半導體主體210向電荷捕獲部注入電子時(寫入動作)、及從半導體主體210向電荷捕獲部注入電洞時(抹除動作)，電子及電洞分別通過(穿隧)隧道絕緣膜223之電位障壁。
核心層230埋入筒狀之半導體主體210之內部空間。核心層230之形狀例如為柱狀。核心層230例如包含矽氧化物，具絕緣性。
圖4係表示本實施方式之半導體記憶裝置之構成之一例之俯視圖。半導體記憶裝置100與圖1同樣，字元線WL於X方向上延伸，且位元線BL於Y方向上延伸。於記憶胞陣列MCA之X方向兩側，設有字元線WL之階台區域TRC。階台區域TRC係將字元線WL加工成階梯狀之區域，其係為了將接觸插塞連接至各字元線WL而設置。如圖1所示，於記憶胞陣列MCA之下方，設有控制記憶胞陣列MCA之周邊電路(例如CMOS電路)。
圖5係進一步詳細地表示圖4之框B1之記憶胞陣列MCA之俯視圖。於記憶胞陣列MCA之兩側有2個階台區域TRC，於記憶胞陣列MCA內設有胞區域RMC及分接頭區域TAP＿BL、TAP＿VB。胞區域RMC係包含複數個記憶胞MC之區域，具有複數個柱狀部CL。分接頭區域TAP＿BL，係為了將位元線BL連接於記憶胞陣列MCA之下之CMOS電路而形成接觸插塞之接點區域。分接頭區域TAP＿VB係形成接觸插塞之接點區域，該接觸插塞用於將電源(未圖示)等連接於CMOS電路，以及將源極電壓連接於半導體層13。
圖6係進一步詳細地表示圖5之框B2之分接頭區域TAP＿VB之俯視圖。如上所述，記憶胞陣列MCA包含胞區域RMC及分接頭區域TAP＿VB。分接頭區域TAP＿VB係位於相鄰2個胞區域RMC間之接點區域。
深狹縫ST包含導電體狹縫LI＿ST及絕緣體狹縫OXI＿ST。導電體狹縫LI＿ST於從積層體2之積層方向(Z方向)觀察之平面布局中，跨及相鄰2個胞區域RMC及該2個胞區域RMC間之分接頭區域TAP＿VB而設置。導電體狹縫LI＿ST於平面布局中，在與位元線BL之延伸方向(Y方向)交叉之(例如正交之)X方向上連續地延伸。又，如下文參照圖9敍述，導電體狹縫LI＿ST於積層方向(Z方向)上貫通胞區域RMC及分接頭區域TAP＿VB且設置至作為源極層之半導體層13。藉此，導電體狹縫LI＿ST作為連接於半導體層13之接點發揮功能，能從未圖示之上層配線將特定之源極電壓施加至半導體層13。導電體狹縫LI＿ST被填充有導電體(例如鎢)，該導電體因絕緣物(例如矽氧化膜)而與積層體2電性絕緣，且與半導體層13電性連接。
絕緣體狹縫OXI＿ST於從積層方向(Z方向)觀察之平面布局中，設置於分接頭區域TAP＿VB內，沿導電體狹縫LI＿ST大致平行地於X方向上延伸。Y方向上相鄰之2個絕緣體狹縫OXI＿ST設置於Y方向上相鄰之導電體狹縫LI＿ST間，於接點C4之兩側以夾著接點C4之方式配置。即，絕緣體狹縫OXI＿ST於平面布局中，配置於導電體狹縫LI＿ST與接點C4之間。絕緣體狹縫OXI＿ST例如填充有矽氧化膜等絕緣物。絕緣體狹縫OXI＿ST內之絕緣物可為氣隙。
從積層方向(Z方向)觀察時，接點C4設置於分接頭區域TAP＿VB，且於Z方向上貫通分接頭區域TAP＿VB設置至位於其下方之周邊電路。設置接點C4例如係為了對周邊電路供給電源而設置。再者，於相鄰2個絕緣體狹縫OXI＿ST間，留置有不具導電層之絕緣層及犧牲層之積層體，接點C4貫通絕緣層及犧牲層之積層體而連接於周邊電路。接點C4例如使用鎢等低電阻金屬。
淺狹縫SHE於從積層方向(Z方向)觀察之平面布局中，設置於相鄰2個胞區域RMC及該2個胞區域RMC間之分接頭區域TAP＿VB。淺狹縫SHE於平面布局中，在相對於位元線BL之延伸方向(Y方向)交叉之(例如正交之)X方向上連續地延伸。又，淺狹縫SHE於積層方向(Z方向)上設置於胞區域RMC及分接頭區域TAP＿VB之上部，具有將汲極側選擇閘極SGD分離之功能。因此，於設有具導電層之積層體2之分接頭區域TAP＿VB，一部分淺狹縫SHE於平面布局中連續地設置。但，於如圖6之絕緣體狹縫OXI＿ST間，設有絕緣層與犧牲層之積層體之分接頭區域TAP＿VB，淺狹縫SHE亦可分離。
於胞區域RMC中，Y方向上相鄰之2個導電體狹縫LI＿ST所夾著之記憶胞陣列被稱為區塊BLK。區塊BLK例如構成資料抹除之最小單位。於胞區域RMC中，位於導電體狹縫LI＿ST與淺狹縫SHE之間及Y方向上相鄰之2個淺狹縫SHE間之記憶胞陣列被稱為指狀物FNG。汲極側選擇閘極SGD由淺狹縫SHE或導電體狹縫LI＿ST分隔成各指狀物FNG。指狀物FNG例如構成資料讀取或寫入之最小單位。藉此，於資料寫入及讀取時，能夠經由汲極側選擇閘極SGD選擇性地對區塊BLK內之1個指狀物FNG進行存取。
複數條位元線BL設置於胞區域RMC上。位元線BL於從積層方向(Z方向)觀察之平面布局中，於Y方向上延伸。位元線BL例如使用銅、鋁、鎢等低電阻金屬。
本實施方式之半導體記憶裝置100進而具備配線M0＿1、M0＿2。配線M0＿1係如下之配線：於從積層方向(Z方向)觀察之平面布局中，於分接頭區域TAP＿VB內沿相對於導電體狹縫LI＿ST之延伸方向交叉之方向(Y方向)延伸。配線M0＿1沿著位於分接頭區域TAP＿VB兩側之2個胞區域RMC與分接頭區域TAP＿VB之邊界設有2條。配線M0＿1共通連接於被設置在分接頭區域TAP＿VB之複數條配線M0＿2。
配線M0＿2於分接頭區域TAP＿VB中設置於導電體狹縫LI＿ST之正上方，於從積層方向(Z方向)觀察之平面布局中，沿導電體狹縫LI＿ST延伸。配線M0＿2在設置於某分接頭區域TAP＿VB兩側之2條配線M0＿1間延伸，將該2條配線M0＿1間連接。如此，配線M0＿1、M0＿2於平面布局中形成為梯狀。
配線M0＿1、M0＿2係位於導電體狹縫LI＿ST及絕緣體狹縫OXI＿ST上方之配線層，且相互連接。配線M0＿1、M0＿2例如使用銅、鋁、鎢等低電阻金屬。
配線M0＿1、M0＿2形成為同一配線層，於同一步驟中形成。又，配線M0＿1、M0＿2與位元線BL形成為同一配線層，於同一步驟中形成。因此，配線M0＿1、M0＿2及位元線BL由同一材料構成。
於配線M0＿1、M0＿2與導電體狹縫LI＿ST之間，設有層間絕緣膜。又，於分接頭區域TAP＿VB中，複數個通孔接點V0隔著層間絕緣膜(圖6中未圖示)將配線M0＿1與導電體狹縫LI＿ST之間及配線M0＿2與導電體狹縫LI＿ST之間連接。通孔接點V0例如使用鎢等低電阻金屬。
圖7係更詳細地表示圖6之框B3之記憶胞陣列之一部分之俯視圖。柱狀部CL即記憶體孔MH於平面布局中，於Y方向上相鄰之2個導電體狹縫LI＿ST間以六方最密配置之方式配置。再者，淺狹縫SHE設置於一部分柱狀部CL之上。位於淺狹縫SHE之下之柱狀部CL不構成記憶胞。圖7中，省略了位元線BL之圖示。柱狀部CL與位元線BL之連接關係係參照圖8來進行說明。
圖8係表示柱狀部CL與位元線BL之連接關係之俯視圖。位元線BL經由通孔接點V0連接於柱狀部CL。通孔接點V0於平面布局中呈錯位配置。藉此，各位元線BL經由通孔接點V0連接於某指狀物FNG所包含之複數個柱狀部CL中之僅1個柱狀部CL。
圖9係沿著圖7之9-9線之剖視圖。圖10係沿著圖7之10-10線之剖視圖。如參照圖1所說明，於基體部1之基板10形成有電晶體Tr等半導體元件。電晶體Tr等半導體元件構成CMOS電路等周邊電路。形成於基板10上之周邊電路由層間絕緣膜ILD1被覆。於層間絕緣膜ILD1上，設有作為源極層發揮功能之半導體層13。
於半導體層13上，設有積層體2。柱狀部CL貫通積層體2設置至半導體層13。藉此，柱狀部CL之半導體主體210與半導體層13電性連接。
導電體狹縫LI＿ST亦貫通積層體2設置至半導體層13。導電體狹縫LI＿ST設置於胞區域RMC及分接頭區域TAP＿VB中沿積層方向貫通積層體2設置至半導體層13之槽內。導電體狹縫LI＿ST具有被覆槽之內側面之絕緣層40及埋入該絕緣層40內側之導電體50。絕緣層40介置於導電體50與積層體2之間，將導電體50與字元線WL、源極側選擇閘極SGS、汲極側選擇閘極SGD電性絕緣。另一方面，導電體50於導電體狹縫LI＿ST之底部，與半導體層13電性連接。即，導電體50於因絕緣層40而與積層體2之字元線WL、源極側選擇閘極SGS、汲極側選擇閘極SGD電性絕緣之狀態下，電性連接於半導體層13。藉此，導電體狹縫LI＿ST能夠從積層體2上方之配線M0＿1、M0＿2將源極電壓施加給半導體層13。
淺狹縫SHE係以將汲極側選擇閘極SGD切斷之方式設置，將柱狀部CL(即，記憶胞陣列MCA)分割成各指狀物FNG。
通孔接點V0設置於位元線BL和與之對應的柱狀部CL之間。於積層體2之上，設有層間絕緣膜ILD2，通孔接點V0設置於層間絕緣膜ILD2內。通孔接點V0可分割成上下複數個通孔接點V0＿1、V0＿2而構成。通孔接點V0＿1例如係寬度相對較大之(較粗之)接點，設置於構成記憶胞MC之全部柱狀部CL上。通孔接點V0＿2係寬度相對較窄之(較細之)接點通孔，選擇性地設置於接點V0＿1之上，將位元線BL和與之對應的柱狀部CL電性連接。通孔接點V0＿1、V0＿2例如使用鎢等低電阻金屬。再者，圖8所示之通孔接點V0表示通孔接點V0＿2之平面布局。
圖11係更詳細地表示圖6之框B4之分接頭區域TAP＿VB之一部分之俯視圖。通孔接點V0於胞區域RMC中將位元線BL與柱狀部CL之間連接。於分接頭區域TAP＿VB中，通孔接點V0設置於導電體狹縫LI＿ST與其上之配線M0＿2之間，將導電體狹縫LI＿ST與配線M0＿2電性連接。複數個通孔接點V0沿著導電體狹縫LI＿ST及配線M0＿2於X方向上排列。
於本實施方式中，通孔接點V0還設置於導電體狹縫LI＿ST與配線M0＿1之交叉區域R＿M0＿LI，將導電體狹縫LI＿ST與配線M0＿1之間電性連接。但，通孔接點V0只要能夠將導電體狹縫LI＿ST與配線M0＿2之間以低電阻連接，亦可僅設置於導電體狹縫LI＿ST與配線M0＿2之間。
圖12係沿著圖11之12-12線之剖視圖。圖13係沿著圖11之13-13線之剖視圖。圖14係沿著圖11之14-14線之剖視圖。
如圖12及圖13所示，於分接頭區域TAP＿VB中，導電體狹縫LI＿ST、柱狀部CL及淺狹縫SHE亦與胞區域RMC同樣地設置。但，柱狀部CL不作為記憶胞MC發揮功能。
通孔接點V0設置於導電體狹縫LI＿ST上，將導電體狹縫LI＿ST與配線M0＿1或配線M0＿2之間電性連接。如圖14所示，複數個通孔接點V0沿配線M0＿2排列。通孔接點V0設置於層間絕緣膜ILD2內，將導電體狹縫LI＿ST與配線M0＿2之間電性連接。再者，參照圖14可知，配線M0＿2於導電體狹縫LI＿ST之上方沿導電體狹縫LI＿ST大致平行地延伸。又可知，導電體狹縫LI＿ST係從積層體2之上表面設置至半導體層13之板狀構件。
圖13之絕緣體狹縫OXI＿ST設置於接點C4與導電體狹縫LI＿ST之間。絕緣體狹縫OXI＿ST埋入於積層方向(Z方向)上貫通分接頭區域TAP＿VB之積層體2設置至半導體層13之槽內。於分接頭區域TAP＿VB中相鄰之2個絕緣體狹縫OXI＿ST之間，留有絕緣層22與犧牲層SAC之積層體。犧牲層SAC例如為矽氮化膜。於胞區域RMC中，犧牲層SAC被導電層21(例如鎢)替換掉而置換成字元線WL。但，於分接頭區域TAP＿VB之絕緣體狹縫OXI＿ST間，絕緣體狹縫OXI＿ST抑制犧牲層SAC之蝕刻，而使犧牲層SAC未經置換而保留。
接點C4設置於該犧牲層SAC與絕緣層22之積層體。接點C4貫通絕緣層22及犧牲層SAC之積層體連接於周邊電路之任意配線。接點C4例如使用鎢等低電阻金屬。
如上所述，本實施方式之半導體記憶裝置100具備於分接頭區域TAP＿VB中沿Y方向延伸之配線M0＿1及沿X方向延伸且設置於導電體狹縫LI＿ST正上方之配線M0＿2。至少於配線M0＿2與導電體狹縫LI＿ST之間，設有複數個通孔接點V0。藉此，配線M0＿2與導電體狹縫LI＿ST以低電阻連接。因此，即便流動有相對較大之源極電流，該源極電流亦會分散流動至複數個通孔接點V0。藉此，能夠抑制作為連接於半導體層13之配線之導電體狹縫LI＿ST與配線M0＿1、M0＿2之間之通孔接點V0熔融。
當未設置配線M0＿2，通孔接點V0僅設置於配線M0＿1與導電體狹縫LI＿ST之交叉區域時，配線M0＿1與導電體狹縫LI＿ST之間之電阻值變得相對較高。因此，即便設有複數個通孔接點V0，亦有通孔接點V0因較大之源極電流而熔融之虞。
相對於此，本實施方式之半導體記憶裝置100具備配線M0＿2，通孔接點V0可於配線M0＿2與導電體狹縫LI＿ST之間設置得相對較多。藉此，即便流動有較大之源極電流，亦能抑制導電體狹縫LI＿ST與配線M0＿1、M0＿2之間之通孔接點V0熔融。
又，當導電體狹縫LI＿ST之除絕緣層40以外之部分均被如鎢之低電阻金屬填充時，導電體狹縫LI＿ST因電阻低，而能流通較大之源極電流。其促進了通孔接點V0之熔融。因此，當導電體狹縫LI＿ST之導電體部分均為低電阻金屬時，特別是本實施方式之構成能有效抑制通孔接點V0之熔融。
(變化例1)  圖15係表示變化例1之半導體記憶裝置之構成之一例之俯視圖。變化例1中，配線M0＿2分開設置於位於分接頭區域TAP＿VB一側之胞區域RMCa及位於分接頭區域TAP＿VB另一側之胞區域RMCb。變化例1之其他構成可與上述實施方式之對應構成相同。如此，配線M0＿2即便分離，亦因與配線M0＿1經由通孔接點V0以低電阻連接而無礙。
(變化例2)  圖16係表示變化例2之半導體記憶裝置之構成之一例之俯視圖。變化例2中，通孔接點V0跨及配線M0＿2整體而於X方向上配置。藉此，配線M0＿2與導電體狹縫LI＿ST之間之電阻進一步降低。變化例2之其他構成可與上述實施方式之對應構成相同。如此，通孔接點V0可配置於配線M0＿2之整體。通孔接點V0之大小及個數，根據於通孔接點V0中流動之電流來設定即可。
已對本發明之若干實施方式進行了說明，但該等實施方式係作為例而提出，並不意圖限定發明之範圍。該等實施方式能夠以其他多種形態實施，且能夠於不脫離發明主旨之範圍內，進行多種省略、置換、變更。該等實施方式及其變化包含於發明之範圍及主旨中，同樣包含於申請專利範圍所記載之發明及其均等之範圍內。
[相關申請]  本申請享有以日本專利申請2020-5851號(申請日：2020年1月17日)為基礎申請之優先權。本申請藉由參照該基礎申請而包含基礎申請之全部內容。
1:基體部 2:積層體 2g:絕緣膜 10:基板 10i:元件分離區域 11:絕緣膜 11a:配線 12:導電膜 13:半導體部 21:導電層 21a:阻擋絕緣膜 21b:障壁膜 22:絕緣層 40:絕緣層 50:導電體 100:半導體裝置 210:半導體主體 220:記憶體膜 221:覆蓋絕緣膜 222:電荷捕獲膜 223:隧道絕緣膜 230:核心層 AA:有效區 B1:框 B2:框 B3:框 B4:框 BL:位元線 BLK:區塊 C4:接點 CL:柱狀部 FNG:指狀物 ILD1:層間絕緣膜 ILD2:層間絕緣膜 LI＿ST:導電體狹縫 M0＿1,M0＿2:配線 MC:記憶胞 MCA:記憶胞陣列 MH:記憶體孔 OXI＿ST:絕緣體狹縫 R＿M0＿LI:交叉區域 RMC:胞區域 SAC:犧牲層 SGD:汲極側選擇閘極 SGS:源極側選擇閘極 SHE:淺狹縫 ST:深狹縫 STD:汲極側選擇電晶體 STS:源極側選擇電晶體 TAP＿BL, TAP＿VB:分接頭區域 Tr:電晶體 TRC:階台區域 WL:字元線 V0:通孔接點 V0＿1:通孔接點 V0＿2:通孔接點
圖1係表示半導體記憶裝置之構成之一例之立體圖。  圖2係表示柱狀部之構成之一例之剖視圖。  圖3係表示柱狀部之構成之一例之俯視圖。  圖4係表示本實施方式之半導體記憶裝置之構成之一例之俯視圖。  圖5係更詳細地表示圖4之框B1之記憶胞陣列之俯視圖。  圖6係更詳細地表示圖5之框B2之分接頭區域之俯視圖。  圖7係更詳細地表示圖6之框B3之記憶胞陣列之一部分之俯視圖。  圖8係表示柱狀部與位元線之連接關係之俯視圖。  圖9係沿著圖7之9-9線之剖視圖。  圖10係沿著圖7之10-10線之剖視圖。  圖11係更詳細地表示圖6之框B4之分接頭區域之一部分之俯視圖。  圖12係沿著圖11之12-12線之剖視圖。  圖13係沿著圖11之13-13線之剖視圖。  圖14係沿著圖11之14-14線之剖視圖。  圖15係表示變化例1之半導體記憶裝置之構成之一例之俯視圖。  圖16係表示變化例2之半導體記憶裝置之構成之一例之俯視圖。
B3:框
B4:框
BL:位元線
BLK:區塊
C4:接點
FNG:指狀物
LI＿ST:導電體狹縫
M0＿1,M0＿2:配線
OXI＿ST:絕緣體狹縫
RMC:胞區域
SHE:淺狹縫
TAP＿VB:分接頭區域
V0:通孔接點

Claims (8)

  1. 一種半導體記憶裝置，其包含：記憶胞陣列，其設置於將複數個絕緣層與複數個導電層交替積層而構成之積層體，具有包含複數個記憶胞之胞區域及位於相鄰2個上述胞區域間之接點區域；電路，其設置於上述記憶胞陣列之下方；源極層，其位於上述記憶胞陣列與上述電路之間；第1接點，其從上述積層體之積層方向觀察時設置於上述接點區域，且於上述積層方向上貫通上述接點區域設置至上述電路；第2接點，其從上述積層方向觀察時，跨及相鄰之2個上述胞區域及該2個胞區域間之上述接點區域而設置，且於上述積層方向上貫通上述胞區域及上述接點區域設置至上述源極層；第1配線，其從上述積層方向觀察時，於上述接點區域中沿與上述第2接點之延伸方向交叉之方向延伸；第2配線，其設置於上述第2接點之正上方，從上述積層方向觀察時，於上述接點區域中沿上述第2接點延伸，與上述第1配線連接；及複數個第3接點，其等設置於上述第2配線與上述第2接點之間。
  2. 如請求項1之半導體記憶裝置，其進而包含複數個第4接點，該複數個第4接點設置於上述第1配線與上述第2接點之交叉區域，將上述第1配線與上述第2接點之間連接。
  3. 如請求項1或2之半導體記憶裝置，其中上述第1及第2配線設置於同一層。
  4. 如請求項1或2之半導體記憶裝置，其進而包含設置於上述胞區域上之複數條位元線，上述第1及第2配線，設置於與上述複數條位元線同一層。
  5. 如請求項1或2之半導體記憶裝置，其中上述第2接點包含絕緣層及埋入該絕緣層內側之導電體，該絕緣層被覆槽之側面，該槽係於上述積層方向上貫通上述胞區域及上述接點區域之上述積層體且設置至上述源極層。
  6. 如請求項1之半導體記憶裝置，其中上述第1配線沿位於上述接點區域兩側之2個上述胞區域與上述接點區域之邊界共設有2條，共通連接於設置在上述接點區域之複數條上述第2配線。
  7. 如請求項1之半導體記憶裝置，其中上述第2配線將設置於上述接點區域兩側之2條上述第1配線間連接。
  8. 如請求項1之半導體記憶裝置，其中上述第2配線係與位於上述接點區域一側之上述胞區域、及位於上述接點區域另一側之上述胞區域各者分離而設置。
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