TW202236633A - 半導體記憶裝置及其製造方法 - Google Patents

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Abstract

實施方式提供一種可適當地控制選擇閘極之半導體記憶裝置及其製造方法。  根據一實施方式，半導體記憶裝置具備將第1絕緣膜與第1導電膜於第1方向上交替地積層之第1積層體。於第1積層體內，包含沿第1方向延伸之第1柱狀體與第2柱狀體。第2導電膜設置於第1積層體之上方，且沿與第1方向及第2方向交叉之第3方向延伸。第3絕緣體設置於第2導電膜之第2方向上，且沿第3方向延伸。第3導電膜設置於第4絕緣體之第2方向上，且沿第3方向延伸。第3柱狀體設置於第1柱狀體上。第4柱狀體設置於第2柱狀體上。第3柱狀體之第3半導體部之大致第1方向之厚度較第2導電膜之大致第1方向之厚度厚。

Description

半導體記憶裝置及其製造方法
本實施方式涉及一種半導體記憶裝置及其製造方法。
NAND(Not AND，反及)型快閃記憶體等半導體記憶裝置有時具有將複數個記憶胞陣列三維配置而成之立體型記憶胞陣列。於此種立體型記憶胞陣列之上設置有選擇閘極，以選擇記憶體串。
選擇閘極有時與記憶胞之記憶體孔分開地，形成於記憶體孔上所設置之柱狀半導體區域。於該情形時，選擇閘極之閘極電極設置於柱狀半導體區域之周圍之一部分。因此，有選擇閘極之通道寬度相對較窄而胞電流受限之虞。又，未設置閘極電極之半導體區域無法控制電壓，因此，擔心截止漏電流會流動。
實施方式提供一種可適當地控制選擇閘極之半導體記憶裝置及其製造方法。
根據一實施方式，半導體記憶裝置具備將第1絕緣膜與第1導電膜於第1方向上交替地積層之第1積層體。第1柱狀體於第1積層體內沿第1方向延伸，且包含第1半導體部、及設置於複數個第1導電膜與第1半導體部之間的第1絕緣體。第2柱狀體設置於第1柱狀體之與第1方向交叉之第2方向上，於第1積層體內沿第1方向延伸，且包含第2半導體部、及設置於複數個第1導電膜與第2半導體部之間的第2絕緣體。第2導電膜設置於第1積層體之上方，且沿與第1方向及第2方向交叉之第3方向延伸。第3絕緣體設置於第2導電膜之第2方向上，且沿第3方向延伸。第3導電膜設置於第4絕緣體之第2方向上，且沿第3方向延伸。第3柱狀體設置於第1柱狀體上，且包含第3半導體部及第4絕緣體，上述第4絕緣體設置於第2導電膜與第3半導體部之間、以及第3絕緣體與第3半導體部之間。第4柱狀體設置於第2柱狀體上，且包含第4半導體部及第5絕緣體，上述第5絕緣體設置於第3導電膜與第4半導體部之間、以及第3絕緣體與第4半導體部之間。第3半導體部之大致第1方向之厚度較第2導電膜之大致第1方向之厚度厚。
以下，參照附圖對本發明之實施方式進行說明。本實施方式並不限定本發明。於以下之實施方式中，半導體基板之上下方向表示使設置半導體元件之面朝上時之相對方向，有時與依據重力加速度之上下方向不同。附圖係模式圖或概念圖，各部分之比率等未必與實物相同。於說明書與附圖中，對與上文中關於已提出之附圖所敍述之要素相同之要素標註相同符號並適當省略詳細說明。
[第1實施方式]
(半導體記憶裝置之構造)
於圖1(a)～圖2(b)中圖示第1實施方式之半導體記憶裝置100之整體構造。圖1(a)係圖示第1實施方式之半導體記憶裝置100之一例之模式立體圖。圖1(b)係圖示第1積層體1之一例之模式俯視圖。本說明書中，將該第1積層體1之積層方向設為Z軸方向。圖2(a)及圖2(b)分別係圖示三維構造之記憶胞之一例之模式剖視圖。
圖1(a)中所圖示之半導體記憶裝置100係具有三維構造之記憶胞之非揮發性記憶體。該半導體記憶裝置100包含第1積層體1、第2積層體2、基體部3、複數個第1柱狀體CL1(參照圖2(a)及(b))、複數個第2柱狀體CL2、複數個第3柱狀體CL3及複數個第4柱狀體CL4。再者，複數個第1柱狀體CL1及第2柱狀體CL2設置於第1積層體1之內部，複數個第3柱狀體CL3及第4柱狀體CL4設置於第2積層體2之內部。
第1積層體1係由複數個第1導電膜11與複數個第1絕緣膜12於第1方向上交替地積層而構成。再者，本說明書中，將Z軸方向設為第1方向。又，將與Z軸垂直之Y軸方向設為第2方向，將與Z軸及Y軸垂直之X軸方向設為第3方向。第1積層體1設置於下述基體部3之上方。第1導電膜11含有導電性金屬，例如包含鎢等。第1絕緣膜12例如包含矽氧化物。該第1絕緣膜12使於Z軸方向之上下鄰接之第1導電膜11彼此絕緣。再者，第1導電膜11及第1絕緣膜12可為任意之積層數。第1絕緣膜12例如亦可為矽氧化物(SiO 2)。於第1積層體1與基體半導體部33之間，例如設置有絕緣膜1g。絕緣膜1g例如包含矽氧化物。
第2積層體2包含積層於第1積層體1之上方之配線層21、第2絕緣膜22及第3絕緣膜23。配線層21設置於第2絕緣膜22之上，且設置於第3絕緣膜23之下。又，配線層21包含第2導電膜21A與第3導電膜21B。第2積層體2係以配線層21由第2絕緣膜22與第3絕緣膜23夾入之方式構成。配線層21可為導電性金屬、例如鎢(W)。第2絕緣膜22及第3絕緣膜23例如可為矽氧化物(SiO 2)。於第2積層體2與第1積層體1之間設置有層間絕緣膜20。層間絕緣膜20例如可為矽碳氮化物(SiNC)等。
基體部3設置於第1積層體1之下方，且包含基板30、基體絕緣膜31、基體導電膜32及基體半導體部33。基板30具有第1面及第2面，且將作為第1方向之Z軸方向設為第1面。基體絕緣膜31設置於基板30之第1面之上。基體導電膜32設置於基體絕緣膜31之上。基體半導體部33設置於基體導電膜32之上。基板30包括半導體基板，例如可為矽基板。矽(Si)之導電型例如可為p型。於基板30之表面區域，例如設置有元件分離區域30i。元件分離區域30i例如係包含矽氧化物之絕緣區域，於基板30之表面區域劃分出主動區AA。於主動區AA設置電晶體Tr之源極及汲極區域。電晶體Tr構成非揮發性記憶體之周邊電路。基體絕緣膜31例如包含矽氧化物(SiO 2)，使電晶體Tr絕緣。於基體絕緣膜31內設置有配線31a。配線31a係與電晶體Tr電性連接之配線。基體導電膜32包含導電性金屬、例如鎢(W)。基體半導體部33例如包含矽。矽之導電型例如可為n型。基體半導體部33之一部分亦可包含未摻雜之矽。
再者，如圖1(a)所圖示般，於本實施方式之半導體記憶裝置100中，於第1積層體1之上方積層第2積層體2，從而構成為一個積層體。因此，第1積層體1之靠近基體部3之下部區域之導電膜14中包含源極側選擇閘極SGS，遠離基體部3之上部區域之第2積層體2中包含汲極側選擇閘極SGD。再者，字元線WL設置於該源極側選擇閘極SGS與汲極側選擇閘極SGD之間。又，源極側選擇閘極SGS係源極側選擇電晶體STS之閘極電極。字元線WL係記憶胞MC之閘極電極。汲極側選擇閘極SGD係汲極側選擇電晶體STD之閘極電極。
上述記憶胞MC串聯連接於源極側選擇電晶體STS與汲極側選擇電晶體STD之間。如此，源極側選擇電晶體STS、記憶胞MC及汲極側選擇電晶體STD串聯連接而成之構造被稱為記憶體串或NAND串。該記憶體串例如經由接點CH及VY而連接於位元線BL。位元線BL設置於第2積層體2之上方，且沿第2方向延伸。
設置有貫通第1積層體1及第2積層體2之深狹縫ST、及貫通第2積層體2之上方區域之淺狹縫SHE。深狹縫ST沿第3方向延伸，自第2積層體2之上端貫通第2積層體2及第1積層體1直至基體部3，並且設置於第2積層體2及第1積層體1內(圖1(b))。板狀部4包含第1絕緣物。第1絕緣物例如係矽氧化物。板狀部4藉由第1絕緣物而與第1積層體1及第2積層體2電性絕緣，並且亦可包含與基體半導體部33電性連接之導電物。如圖1(b)所示，淺狹縫SHE沿第3方向延伸，且自第2積層體2之上端設置至第2積層體2之中途。詳細而言，如圖3(a)所圖示般，貫通第2積層體2之第3絕緣膜23及配線層21，將配線層21分離。於該淺狹縫SHE設置有第3絕緣體40，且包含第2絕緣物。第2絕緣物例如係矽氧化物。
其次，如圖1(b)所圖示般，包括第1積層體1及第2積層體2之積層體包含階梯部分1s與記憶胞陣列1m。階梯部分1s設置於積層體之緣部。記憶胞陣列1m由階梯部分1s夾著或包圍。深狹縫ST自積層體之一端之階梯部分1s經過記憶胞陣列1m設置至積層體之另一端之階梯部分1s。由2個板狀部4夾著之積層體之部分被稱為指部(Finger)。將一個該指部或者複數個該指部合併所得者稱為區塊(Block)。於指部內，藉由隔著淺狹縫SHE進行劃分或者將汲極側選擇閘極SGD接線而設置有串(String)。於本實施方式中，藉由將2根汲極側選擇閘極SGD接線而設置串，4個記憶體孔MH屬於各串，其等與不同之位元線BL連接。
複數個第1柱狀體CL1及複數個第2柱狀體CL2分別設置於第1積層體1內所設置之記憶體孔MH內。記憶體孔MH沿著第1方向自第1積層體1之上端貫通第1積層體1，並設置至基板30(圖3(a))。因此，對應於第1積層體1之第1導電膜11與第1柱狀體CL1之交點、及第1導電膜11與第2柱狀體CL2之交點而設置有複數個記憶胞MC。複數個第1柱狀體CL1分別包含：第1絕緣體柱101，其於第1積層體1內沿第1方向延伸；第1半導體部102A，其設置於第1絕緣體柱101之外周；及第1絕緣體103A，其設置於第1半導體部102A之外周。複數個第2柱狀體CL2分別包含：第1絕緣體柱101，其於第1積層體1內沿第1方向延伸；第2半導體部102B，其設置於第1絕緣體柱101之外周；及第2絕緣體103B，其設置於第2半導體部102B之外周。第1半導體部102A及第2半導體部102B與基體部3之基體半導體部33電性連接。再者，第1絕緣體103A及第2絕緣體103B包含複數個記憶胞MC之覆蓋絕緣膜103a、電荷捕獲膜103b、及隧道絕緣膜103c。
其次，如圖2(a)及圖2(b)所示，X-Y平面上之記憶體孔MH之形狀為大致圓形。換言之，第1柱狀體CL1及第2柱狀體CL2之相對於第1方向大致垂直之方向之剖面呈大致圓形。亦可於第1導電膜11與第1絕緣膜12之間設置構成第1絕緣體103A及第2絕緣體103B之一部分之阻擋絕緣膜11a。阻擋絕緣膜11a例如係矽氧化物膜或金屬氧化物膜。金屬氧化物膜例如亦可為鋁氧化物。亦可於第1導電膜11與第1絕緣膜12之間、及第1導電膜11與第1絕緣體103A/第2絕緣體103B之間設置障壁膜11b。例如，第1導電膜11為鎢時，障壁膜11b例如亦可為氮化鈦與鈦之積層構造膜。阻擋絕緣膜11a抑制電荷自第1導電膜11向第1絕緣體103A/第2絕緣體103B側之反向穿隧。障壁膜11b使第1導電膜11與阻擋絕緣膜11a之密接性提高。
第1半導體部102A及第2半導體部102B之形狀例如為有底筒狀。第1半導體部102A及第2半導體部102B例如包含矽。矽例如亦可為使非晶矽結晶化所得之多晶矽。第1半導體部102A及第2半導體部102B例如係未摻雜之矽。又，第1半導體部102A及第2半導體部102B亦可為p型矽。第1半導體部102A及第2半導體部102B作為記憶胞MC及源極側選擇電晶體STS之通道區域發揮功能。
第1絕緣體103A及第2絕緣體103B中，除阻擋絕緣膜11a以外之部分設置於記憶體孔MH之內壁與第1半導體部102A及第2半導體部102B之間。第1絕緣體103A及第2絕緣體103B例如呈筒狀。複數個記憶胞MC於第1半導體部102A及第2半導體部102B與成為字元線WL之第1導電膜11之間具有記憶區域，且積層於Z軸方向上。第1絕緣體103A及第2絕緣體103B例如包含覆蓋絕緣膜103a、電荷捕獲膜103b及隧道絕緣膜103c。第1半導體部102A、電荷捕獲膜103b及隧道絕緣膜103c分別沿第1方向延伸。
覆蓋絕緣膜103a設置於第1絕緣膜12與電荷捕獲膜103b之間。覆蓋絕緣膜103a例如包含矽氧化物。覆蓋絕緣膜103a於下述之半導體記憶裝置之製造步驟中，於將第1犧牲層5置換成第1導電膜11之置換步驟中，保護電荷捕獲膜103b使其不被蝕刻。覆蓋絕緣膜103a亦可於置換步驟中，自第1導電膜11與第1絕緣體103A及第2絕緣體103B之間被去除。如圖2(a)及圖2(b)所示，於第1導電膜11與電荷捕獲膜103b之間，例如設置有阻擋絕緣膜11a。又，形成第1導電膜11時不進行置換步驟之情形時，亦可不設置該覆蓋絕緣膜103a。
電荷捕獲膜103b設置於阻擋絕緣膜11a及覆蓋絕緣膜103a與隧道絕緣膜103c之間。電荷捕獲膜103b例如包含矽氮化物，於膜中具有捕獲電荷之捕獲點。電荷捕獲膜103b中夾於成為字元線WL之第1導電膜11與第1半導體部102A及第2半導體部102B之間的部分作為電荷捕獲部而構成記憶胞MC之記憶區域。記憶胞MC之閾值電壓根據電荷捕獲部有無電荷或被捕獲至電荷捕獲部中之電荷之量而變化。以此方式，記憶胞MC保存資訊。
隧道絕緣膜103c設置於第1半導體部102A及第2半導體部102B與電荷捕獲膜103b之間。隧道絕緣膜103c例如包含矽氧化物或矽氧化物與矽氮化物。隧道絕緣膜103c係第1半導體部102A與電荷捕獲膜103b之間之電位障壁。例如，自第1半導體部102A及第2半導體部102B向電荷捕獲部注入電子時(寫入動作)、及自第1半導體部102A及第2半導體部102B向電荷捕獲部注入電洞時(抹除動作)，電子及電洞分別通過(穿隧)隧道絕緣膜103c之電位障壁。
如上述般，第1絕緣體103A及第2絕緣體103B包括覆蓋絕緣膜103a、電荷捕獲膜103b、及隧道絕緣膜103c。因此，第1絕緣體103A及第2絕緣體103B由氧化矽膜、氮化矽膜、氧化矽膜之積層膜構成。
第1絕緣體柱101將筒狀之第1半導體部102A及第2半導體部102B之內部空間埋入。第1絕緣體柱101之形狀例如為柱狀。第1絕緣體柱101例如包含矽氧化物，且為絕緣性。
接下來，參照圖3(a)、(b)及圖4，對第1實施方式之半導體記憶裝置100之汲極側選擇閘極SGD區域(第2積層體2及第3柱狀體CL3、第4柱狀體CL4之部分)詳細地進行說明。
如圖3(a)所示，第3柱狀體CL3及第4柱狀體CL4分別設置於第2積層體2內。具體而言，第3柱狀體CL3及第4柱狀體CL4沿著第1方向自第2積層體2之上端貫通第2積層體2及層間絕緣膜20，並設置至第1積層體1。再者，如圖3(a)所示，第3柱狀體CL3亦可設置於第1柱狀體CL1之上方，第4柱狀體CL4亦可設置於第2柱狀體CL2之上方。又，第3柱狀體CL3之下表面之面積亦可小於第1柱狀體CL1之上表面之面積，第4柱狀體CL4之下表面之面積亦可小於第2柱狀體CL2之上表面之面積。又，如圖3(b)所圖示般，第3柱狀體CL3及第4柱狀體CL4之相對於積層方向大致垂直之方向之剖面亦可呈大致圓形。並且，對應於第2積層體2之配線層21與第3柱狀體CL3及第4柱狀體CL4之交點而設置有汲極側選擇閘極SGD。即，設置於第1積層體1之下方區域之源極側選擇閘極SGS所對應之汲極側選擇閘極SGD設置於第2積層體2之區域中。具體而言，對應於第2導電膜21A與第3半導體部202A之交點、及第3導電膜21B與第4半導體部202B之交點而分別設置有汲極側選擇閘極SGD。
複數個第3柱狀體CL3分別包含第2絕緣體柱201、第3半導體部202A、第4絕緣體203A、閘極電極膜204、及上覆矽層205。複數個第4柱狀體CL4分別包含第2絕緣體柱201、第4半導體部202B、第5絕緣體203B、閘極電極膜204、及上覆矽層205。第2絕緣體柱201設置於第1絕緣體柱101上，且於第2積層體2內沿第1方向延伸。第3半導體部202A及第4半導體部202B分別設置於第2絕緣體柱201之外周上。第4絕緣體203A設置於第3半導體部202A之外周上，第5絕緣體203B設置於第4半導體部202B之外周上。閘極電極膜204設置於第4絕緣體203A及第5絕緣體203B之外周上。上覆矽層205設置於第2絕緣體柱201之上方。
第3半導體部202A及第4半導體部202B之形狀例如為筒狀。第3半導體部202A及第4半導體部202B作為汲極側選擇閘極SGD之通道區域發揮功能。
再者，第3半導體部202A亦可與第1半導體部102A連續且具有相同構成，第4半導體部202B亦可與第2半導體部102B連續且具有相同構成。第3半導體部202A及第4半導體部202B例如亦可使用矽。矽例如亦可為使非晶矽結晶化所得之多晶矽。第3半導體部202A及第4半導體部202B例如係未摻雜之矽。又，第1半導體部102A亦可為p型矽。
第4絕緣體203A設置於第3半導體部202A之外周上，第5絕緣體203B設置於第4半導體部202B之外周上。再者，第4絕緣體203A亦可與第1絕緣體103A連續且具有相同構成，第5絕緣體203B亦可與第2絕緣體103B連續且具有相同構成。
第4絕緣體203A及第5絕緣體203B亦可由將氧化矽膜、氮化矽膜及氧化矽膜積層所得之積層膜(ONO膜)構成。第1絕緣體103A及第2絕緣體103B設置於作為記憶胞陣列之第1積層體1，作為記憶胞之電荷儲存膜發揮功能。即，對應於第1導電膜11與第1柱狀體CL1之交點、第1導電膜11與第2柱狀體CL2之交點而設置有複數個記憶胞。
閘極電極膜204設置於第4絕緣體203A及第5絕緣體203B之外周上，構成汲極側選擇閘極SGD。閘極電極膜204例如包含矽。矽亦可為使非晶矽結晶化所得之摻雜磷(P)之多晶矽。又，閘極電極膜204亦可為n型矽。進而，閘極電極膜204可為氮化鈦(TiN)。
上覆矽層205設置於第2絕緣體柱201之上方，且連接於第3半導體部202A及第4半導體部202B。進而，亦與設置於上覆矽層205之上方之配線構造51及52連接。上覆矽層205例如包含矽。矽例如亦可為使非晶矽結晶化所得之摻雜多晶矽。又，上覆矽層205亦可為n型矽。
如上述般，分別構成第3柱狀體CL3及第4柱狀體CL4。再者，如圖3(a)所圖示般，於鄰接之第3柱狀體CL3與第4柱狀體CL4之間設置有配線層21(第2導電膜21A及第3導電膜21B)，且連接於閘極電極膜204。又，第3柱狀體之下表面之面積亦可小於第1柱狀體之上表面之面積，第4柱狀體之下表面之面積亦可小於第2柱狀體之上表面之面積。
此處，參照圖4，對第2導電膜21A與閘極電極膜204之關係進行詳細敍述。再者，圖4將圖3(a)中之虛線部分IV所包圍之區域放大而進行圖示。如圖4所示，汲極側選擇閘極SGD之通道長度方向上之閘極電極膜204之厚度(長度)較該通道長度方向上之第2導電膜21A之厚度厚(長)。此處，通道長度方向係指用作汲極側選擇閘極SGD之電晶體之通道長度方向，且係沿著大致第1方向之孔SH之內壁之方向。通道長度方向上之閘極電極膜204之厚度T204(上端E204t與下端E204b之距離)較第2導電膜21A之厚度T21厚。因此，即便第2導電膜21A之厚度T21小於汲極側選擇閘極SGD之通道長度，亦能夠將閘極電極膜204遍設於汲極側選擇閘極SGD之通道長度之大致整個區域。藉此，可使充分之胞電流選擇性地流通於每一個閘極電極膜204。
又，圖4中，圖示為第2導電膜21A之上端與閘極電極膜204之上端E204t之高度為同等。另一方面，本實施方式中，閘極電極膜204之上端E204t之高度亦可較第2導電膜21A之上端低。但，閘極電極膜204之上端E204t之高度較第2導電膜21A之下端高。換言之，只要閘極電極膜204電性連接於第2導電膜21A即可。因第2導電膜21A與閘極電極膜204電性連接，若對第2導電膜21A施加電壓，則亦會對閘極電極膜204施加電壓，從而可使胞電流流通。
再次參照圖3(a)。第2絕緣體柱201埋入筒狀之第3半導體部202A之內部空間。再者，第2絕緣體柱201亦可與第1絕緣體柱101連續且以相同材料構成。第2絕緣體柱201之形狀例如可為柱狀。第2絕緣體柱201例如包含矽氧化物，且為絕緣性。
第4絕緣體203A與第1絕緣體103A連續且以相同材料構成，第3半導體部202A與第1半導體部102A連續且以相同材料構成，進而，第2絕緣體柱201與第1絕緣體柱101連續且以相同材料構成。藉此，第4絕緣體203A及第2絕緣體柱201與第1半導體部102A及第3半導體部202A由第1積層體1側之第1柱狀體CL1與汲極側選擇閘極SGD側之第3柱狀體CL3共用，可同時形成。
以如上方式，構成包含複數個第3柱狀體CL3及第4柱狀體CL4與第2導電膜21A及第3導電膜21B(配線層21)之選擇閘極部。即，構成汲極側選擇閘極SGD。
亦可於第3柱狀體CL3及第4柱狀體CL4之上方設置配線構造51、52。例如，配線構造51由鈦(Ti)、氮化鈦(TiN)或鎢(W)構成，配線構造52由TiN或W等導電性物質構成。進而，配線構造51、52於上方與未圖示之位元線BL連接。以此方式，將位元線BL、配線構造51、52、上覆矽層205、第3半導體部202A及第4半導體部202B電性連接。再者，於第3柱狀體CL3、第4柱狀體CL4及第2積層體2之上方設置有層間絕緣膜60。層間絕緣膜60例如可為矽氧化物。
接下來，對第3柱狀體CL3及第4柱狀體CL4之平面佈局中之排列進行說明。
圖3(b)係圖示本實施方式之半導體記憶裝置100中之第3柱狀體CL3及第4柱狀體CL4之排列之模式俯視圖。即，係自Z軸方向觀察圖3(a)所圖示之半導體記憶裝置100所得之圖。再者，為了圖示第3柱狀體CL3及第4柱狀體CL4之排列，而未圖示層間絕緣膜60。
複數個第3柱狀體CL3及第4柱狀體CL4二維地排列於X-Y平面(第2方向及第3方向)上。即，於自積層方向觀察之俯視下，複數個第3柱狀體CL3及第4柱狀體CL4二維地排列。第3柱狀體CL3及第4柱狀體CL4之排列例如亦可為錯位排列。
同樣地，配線層21(第2導電膜21A及第3導電膜21B)及第3絕緣體40亦二維地排列於X-Y平面上。具體而言，配線層21及第3絕緣體40於X軸方向上交替地設置。即，配線層21與第3絕緣體40於X軸方向上交替地配置成條狀。另一方面，於Y方向上，配線層21及第3絕緣體40分別呈直線狀延伸。配線層21設置於鄰接之第3柱狀體CL與第4柱狀體CL4之排列間。換言之，於配線層21與第3絕緣體40之邊界線上設置有第3柱狀體CL3及第4柱狀體CL4，第3柱狀體CL3及第4柱狀體CL4之半圓左右之側面連接於配線層21。設置成覆蓋第3柱狀體CL3及第4柱狀體CL4之外周之閘極電極膜204之一半左右與配線層21相接。但，閘極電極膜204本身遍及第3半導體部202A及第4半導體部202B之全周而設置。藉此，可遍及第3半導體部202A及第4半導體部202B之全周而確保用於使胞電流流通之汲極側選擇閘極SGD部分，從而可提高胞電流。又，藉由遍及第3半導體部202A及第4半導體部202B之全周而設置汲極側選擇閘極SGD部分，可抑制汲極側選擇閘極SGD產生截止洩漏。
另一方面，第3絕緣體40設置於鄰接之第3柱狀體CL3與第4柱狀體CL4之排列間。該情形時之鄰接之第3柱狀體CL3及第4柱狀體CL4藉由配線構造51、52而連接。換言之，藉由設置於第3柱狀體CL3及第4柱狀體CL4之上方之配線構造51、52，將隔著第3絕緣體40而鄰接之複數個第3柱狀體CL3及第4柱狀體CL4電性連接。具體而言，配線構造51、52連接於第3柱狀體CL3及第4柱狀體CL4之上覆矽層205。上覆矽層205連接於第3半導體部202A及第4半導體部202B。因此，通過配線構造51、52，將鄰接之第3柱狀體CL3之第3半導體部202A與第4柱狀體CL4之第4半導體部202B電性連接。
位元線BL沿Y方向延伸，且設置於配線構造51、52中作為通孔接點之配線構造52上。位元線BL經由配線構造51、52而電性連接於第3柱狀體CL3之第3半導體部202A、進而第1柱狀體CL1之第1半導體部102A。
如上所述，根據本實施方式之半導體記憶裝置100，於汲極側選擇閘極SGD中，通道長度方向上之閘極電極膜204之厚度較配線層21(第2導電膜21A及第3導電膜21B)之厚度厚。因此，可遍及汲極側選擇閘極SGD之通道區域之大致整個區域而設置閘極電極膜204，因此，可使充分之胞電流選擇性地於每一個閘極電極膜204中流通。又，由於閘極電極膜204遍及第3半導體部202A及第4半導體部202B之全周而設置，故而可減少汲極側選擇閘極SGD中之截止漏電流。
再者，藉由在上覆矽層205之上方設置配線構造51、52，可將鄰接之第3柱狀體CL3與第4柱狀體CL4電性連接。即，關於鄰接於第3絕緣體40之兩側之第3柱狀體CL3及第4柱狀體CL4，亦可通過配線構造51、52與上覆矽層205而連接。藉由如此設置配線構造51、52，配置之配線構造52之所需數量可設為所配置之第3柱狀體CL3及第4柱狀體CL4之數量之大致一半。
(半導體記憶裝置之製造方法)
接下來，參照圖5(a)～圖18C，對本實施方式之半導體記憶裝置100之製造方法進行說明。
如圖5(a)所示，於包含利用眾所周知之方法所形成之基板30之基體部3上，形成第1積層體1a，上述第1積層體1a由複數個材料膜11c及第1絕緣膜12交替地積層而成。材料膜11c例如可為矽氮化物(SiN)，第1絕緣膜12例如可為矽氧化物(SiO 2)。再者，於半導體記憶裝置100之製造方法之說明中，亦將Z軸方向設為第1方向，將Y軸方向設為第2方向，將X軸方向設為第3方向。
繼而，自第1積層體1a之上方，使用微影技術及蝕刻技術等，形成第1積層體1a之複數個記憶體孔MH。再者，複數個記憶體孔MH亦可形成為錯位排列(圖5(b))。又，記憶體孔MH之直徑及與鄰接之記憶體孔MH之距離為任意。進而，於所形成之複數個記憶體孔MH中填充第1犧牲層5。藉此，形成柱狀之複數個第1犧牲層5，上述柱狀之複數個第1犧牲層5於第1積層體1a內在第1積層體1a之積層方向即Z軸方向上延伸。第1犧牲層5例如可使用碳(carbon)。
碳之柔軟性相對較高，不會產生翹曲。又，碳可藉由之後之步驟中之灰化(Asher)而相對容易地剝離。即，藉由使用碳，容易去除第1犧牲層5。又，如上所述，有時對閘極電極膜204使用非晶矽。於該情形時，可使用灰化而容易且選擇性地去除第1犧牲層5。即，閘極電極膜204可於去除第1犧牲層5之灰化時保留。因此，藉由對第1犧牲層5使用碳，可容易且選擇性地去除記憶體孔MH之第1犧牲層5。
繼而，於第1積層體1a及第1犧牲層5之上形成層間絕緣膜20。層間絕緣膜20係之後之步驟中進行第2積層體2中之氧化膜加工時之蝕刻終止層。因此，使用具有加工選擇比以及於蝕刻時所使用之磷酸溶液等中不溶解之材質。因此，層間絕緣膜20例如可為矽碳氮化物(SiNC)等。
繼而，於層間絕緣膜20之上形成第2積層體2。第2積層體2自層間絕緣膜20側即下方起依序積層有第2絕緣膜22、配線層21、第3絕緣膜23。再者，配線層21可為導電性金屬、例如鎢(W)。第2絕緣膜22及第3絕緣膜23例如可為矽氧化物(SiO 2)。藉由如第2積層體2般預先形成包含導電性金屬之配線層21，可省略之後之第2積層體2中之置換步驟。
例如，為了形成配線層21，有以下方法，即，於第2絕緣膜22與第3絕緣膜23之間預先設置犧牲膜(未圖示)，將該犧牲膜置換成配線層21之材料，藉此，形成配線層21。此種方法中，必須追加第2積層體2中之置換步驟，而且，亦有會因置換步驟而導致於配線層21內產生空隙之虞。
與此相對，於本實施方式中，預先使配線層21與第2絕緣膜22及第3絕緣膜23一起積層，因此，容易調整具有閘極電壓之傳輸功能之配線層21之厚度。進而，形成配線層21時，無需置換步驟。因此，可抑制於配線層21內產生空隙。藉此，可降低配線層21之配線電阻，從而可抑制胞選擇動作時之RC(Resistance Capacitance，電阻電容)延遲。
繼而，使用微影技術及RIE(Reactive Ion Etching，反應式離子蝕刻)法等，於第2積層體2形成淺狹縫SHE(圖6(a))。如圖6(b)所示，淺狹縫SHE形成為沿第2方向延伸之複數個線型圖案(條狀)。第1犧牲層於自第1方向觀察之俯視下，沿第2方向排列，且呈線狀排列。將第1犧牲層形成之線之X方向之排列間隔設為1個間距時，淺狹縫SHE之X方向之排列間隔相當於2個間距。即，如圖6(b)所圖示般，自第1方向觀察第2積層體2時，淺狹縫SHE係以每隔2個間距間斷地位於第1犧牲層5之第2方向之排列間之方式設置，且設置成與第1犧牲層5以半圓左右重疊。圖6(b)中，為了說明而圖示成能看見第1犧牲層5。再者，如圖6(a)所示，淺狹縫SHE形成至貫通第3絕緣膜23及配線層21之深度。又，亦可對淺狹縫SHE進行矩形加工。藉由如此將淺狹縫SHE形成至貫通配線層21之深度，可將配線層21分離。並且，配線層21與第3絕緣體40於X軸方向上交替地配置成條狀。於所形成之淺狹縫SHE中填充第3絕緣體40。第3絕緣體40例如可為矽氧化物。
繼而，使用微影技術及RIE法等，於第2積層體2中形成作為貫通孔之孔SH(圖7(a))。孔SH形成在相當於第1積層體1a中所形成之第1犧牲層5之上方之部分。即，如圖7(b)所圖示般，於X-Y平面上，孔SH與第1犧牲層5設置於大致相同之部位，以於Z軸方向上重疊之方式形成孔SH。藉由形成該孔SH，將位於第1犧牲層5之上方之第3絕緣體40之一部分去除。於圖7(b)中，亦為了說明而圖示成能看見第1犧牲層5。再者，較深地形成孔SH，直至貫通第2絕緣膜22並到達層間絕緣膜20為止。即，形成孔SH直至到達作為蝕刻終止層之層間絕緣膜20為止。又，孔SH與第1犧牲層5之記憶體孔同樣地，以確保真圓度之方式形成。
繼而，使閘極電極膜204之材料沈積於第2積層體2之上表面、孔SH之內壁且第3絕緣膜23、配線層21、第2絕緣膜22之側面、以及作為孔SH之底面之層間絕緣膜20上(圖8)。閘極電極膜204之材料例如包含矽。矽亦可為使非晶矽結晶化所得之摻雜磷(P)之多晶矽。又，閘極電極膜204之材料亦可為n型矽。進而，閘極電極膜204之材料亦可為氮化鈦(TiN)。
繼而，使第2犧牲層6沈積於孔SH內(圖9)。第2犧牲層6例如可為碳(carbon)。第2犧牲層6於沈積後，藉由回蝕而形成至到達配線層21之高度。具體而言，第2犧牲層6之高度形成為在配線層21之下表面以上(下限)且在第3絕緣膜23之上表面以下(上限)。
於下述步驟中，規定下限之高度，使得在加工閘極電極膜204之後，閘極電極膜204亦與配線層21接觸。又，規定上限之高度，以確保閘極電極膜204與配線構造51能夠保持包括耐壓在內之電氣絕緣性之距離。
繼而，將所沈積之第2犧牲層6作為遮罩，藉由反應性乾式蝕刻(CDE：Chemical Dry Etching，化學乾式蝕刻)或濕式蝕刻(Wet Etching)，對所沈積之閘極電極膜204之材料進行加工(圖10)。即，將未被第2犧牲層6遮蔽之閘極電極膜204之材料去除。去除之閘極電極膜204之材料係沈積於第3絕緣膜23之上表面之部分、及沈積於位於第2積層體2之上表面部分之孔SH之內壁且第3絕緣膜23之側面之部分。因此，被第2犧牲層6遮蔽而保留之閘極電極膜204之材料作為閘極電極膜204發揮功能。閘極電極膜204保留於配線層21及第2絕緣膜22之側面。再者，於該加工時，有時會進行側蝕。即，存在以下情形，即，第2犧牲層6之上表面部分之一部分亦被去除，從而沈積於配線層21之側面之閘極電極膜204之材料之一部分亦被去除。因此，閘極電極膜204之上端E204t(參照圖3(a)或圖4)較佳為位於與配線層21之上表面相同之高度，但並非必須為相同高度。如上所述，閘極電極膜204之上端E204t可高於配線層21之上表面，亦可低於配線層21之上表面。但，閘極電極膜204之上端E204必須位於較配線層21之底面高之位置，以與配線層21電性連接。
繼而，使絕緣膜213之材料沈積於孔SH之內壁且第3絕緣膜23之側面部分(圖11(a)及(b))。絕緣膜213之材料例如使用氧化矽膜。再者，於之前之步驟中發生側蝕時，使該絕緣膜213之材料以填埋所發生之側蝕之方式沈積。藉此，抑制自第3半導體部202A及第4半導體部202B經由發生側蝕之部分朝向配線層21之漏電流。
繼而，藉由灰化(Asher)將第2犧牲層6去除。進而，藉由進行回蝕，將沈積於孔SH之底面且層間絕緣膜20上之閘極電極膜204之材料去除(圖12(a)及(b))，而將孔SH形成為貫通層間絕緣膜20並到達第1犧牲層5(圖13(a)及(b))。於該步驟中，注意不要將沈積於孔SH之側壁之閘極電極膜204去除。
繼而，藉由灰化將第1犧牲層5去除。藉此，孔SH與記憶體孔MH連通(圖14)。即，貫通孔使第1積層體1a與第2積層體2連通。
繼而，如圖15所示，使第4絕緣體203A及第5絕緣體203B之材料沈積於孔SH與記憶體孔MH連通所得之貫通孔之內壁。再者，第4絕緣體203A及第5絕緣體203B之材料於記憶體孔MH中作為第1絕緣體103A及第2絕緣體103B發揮功能。換言之，第4絕緣體203A亦可與第1積層體1a中之第1絕緣體103A連續且具有相同材料，第5絕緣體203B亦可與第2絕緣體103B連續且具有相同材料。第4絕緣體203A及第5絕緣體203B與第1絕緣體103A及第2絕緣體103B例如亦可由將氧化矽膜、氮化矽膜及氧化矽膜積層所得之積層膜(ONO膜)構成。
繼而，使第3半導體部202A及第4半導體部202B之材料沈積於孔SH及記憶體孔MH內之第4絕緣體203A及第5絕緣體203B之材料之上表面。再者，第3半導體部202A及第4半導體部202B之材料於記憶體孔MH中作為第1半導體部102A及第2半導體部102B發揮功能。第1半導體部102A及第2半導體部102B於第1積層體1a中作為記憶胞之通道發揮功能。第3半導體部202A及第4半導體部202B作為汲極側選擇閘極SGD之通道部發揮功能。如此，第3半導體部202A可與第1積層體1a中之第1半導體部102A連續且以相同材料構成，第4半導體部202B可與第2半導體部102B連續且以相同材料構成。第3半導體部202A及第4半導體部202B與第1半導體部102A及第2半導體部102B包含矽。矽例如可為使非晶矽結晶化之多晶矽。第3半導體部202A及第4半導體部202B與第1半導體部102A及第2半導體部102B例如為未摻雜之矽，亦可為p型矽。
繼而，於孔SH與記憶體孔MH連通之貫通孔、且殘留之空間內，填充第2絕緣體柱201之材料。進而，對位於孔SH之上部之第2絕緣體柱201進行回蝕。第2絕緣體柱201之高度可與第2積層體2之配線層21之上表面之高度大致相同。第2絕緣體柱201之材料於記憶體孔MH中作為第1絕緣體柱101發揮功能。第2絕緣體柱201亦可與第1積層體1a中之第1絕緣體柱101連續且以相同材料構成。第2絕緣體柱201及第1絕緣體柱101例如使用包含矽氧化物之絕緣性材料。再者，於孔SH所在之處以外之區域中之第2積層體2之上表面，若殘存有第3半導體部202A及第4半導體部202B或第4絕緣體203A及第5絕緣體203B時，藉由回蝕予以去除。
以如上方式，於第1積層體1a部分設置第1柱狀體CL1及第2柱狀體CL2，於第2積層體2部分設置第3柱狀體CL3及第4柱狀體CL4。
繼而，使上覆矽層205沈積於孔SH之上部之貫通孔、且為藉由上述步驟填充之第2絕緣體柱201之上表面。上覆矽層205以與第3半導體部202A及第4半導體部202B連接之方式沈積。上覆矽層205例如可為n型矽。上覆矽層205與第3半導體部202A及第4半導體部202B電性連接。再者，藉由回蝕而去除孔SH所在之處以外之區域中之第2積層體2之上表面之上覆矽層205。
繼而，使用微影技術及RIE法等，形成貫通第1積層體1a及第2積層體2並到達基體部3之深狹縫ST(未圖示)。繼而，經由該深狹縫ST，將第1積層體1a之複數個材料膜11c去除，而於第1絕緣膜12間形成空間。然後，進行將第1導電膜11埋入至該複數個空間之置換步驟(圖16)。第1導電膜11由導電性金屬構成，例如包含鎢等。
藉由上述置換步驟，對應於第1導電膜11與第1柱狀體CL1及第2柱狀體CL2之交點而形成複數個記憶胞MC。並且，第1絕緣體103A及第2絕緣體103B作為圖2(a)、圖2(b)之電荷捕獲膜103b發揮功能。電荷捕獲膜103b例如可為氧化矽膜、氮化矽膜、氧化矽膜之積層膜。
繼而，於鄰接之第3柱狀體CL3及第4柱狀體CL4之上覆矽層205之上方設置配線構造51、52。例如，配線構造51可為鈦(Ti)、氮化鈦(TiN)或鎢(W)，配線構造52可由TiN或W等導電性物質構成。
以下，對配線構造51、52之製造進行說明。首先，如圖17A所示，於第2積層體2之上表面成膜層間絕緣膜59。繼而，如圖17B所示，對隔著第3絕緣體40而鄰接之第3柱狀體CL3及第4柱狀體CL4之上方且要設置配線構造51之部分進行蝕刻，形成孔H1。該孔H1形成至到達第3柱狀體CL3及第4柱狀體CL4之上覆矽層205之上表面之深度，於從第1方向來看之俯視下，亦可形成為大致橢圓形。繼而，如圖17C所示，於孔H1中填充Ti、TiN或W並對上表面進行CMP(Chemical Mechanical Polishing，化學機械研磨)，形成配線構造51。
繼而，如圖18A所示，於層間絕緣膜59之上表面成膜層間絕緣膜58。繼而，如圖18B所示，對配線構造51之上方且要設置配線構造52之部分進行蝕刻，形成孔H2。該孔H2形成至到達配線構造51之上表面之深度，於從第1方向來看之俯視下，亦可形成為大致橢圓形。再者，孔H2之平面面積形成為小於上述孔H1之平面面積。繼而，如圖18C所示，於孔H2中填充TiN或W並對上表面進行CMP，形成配線構造52。
再者，層間絕緣膜58與層間絕緣膜59亦可含有相同材質，例如可為氧化矽膜。
藉由上述步驟，製造圖3所示之半導體記憶裝置100。
如上所述，根據本實施方式之半導體記憶裝置100之製造方法，閘極電極膜204於通道長度方向上之厚度可形成得較配線層21(第2導電膜21A及第3導電膜21B)厚。即，閘極電極膜204之通道長度方向(大致第1方向)之厚度較配線層21之通道長度方向(大致第1方向)之厚度厚。藉此，可使選擇閘極電晶體之截止特性提高。
此外，閘極電極膜204遍及第3半導體部202A及第4半導體部202B之全周而設置。藉此，可遍及第3半導體部202A及第4半導體部202B之全周而確保用於使胞電流流通之汲極側選擇閘極SGD部分，進而，同樣地，可使選擇閘極電晶體之截止特性提高。即，可抑制汲極側選擇閘極SGD產生截止洩漏。
進而，於鄰接之2個第3柱狀體CL3及第4柱狀體CL4之上方所設置之上覆矽層205之上方，以與各第2柱狀體CL2橋接之方式設置配線構造51，並於配線構造51之上方設置配線構造52。因此，可將鄰接之第3柱狀體CL3與第4柱狀體CL4電性連接，配線構造52之所需數量可設為所配置之第3柱狀體CL3及第4柱狀體CL4之數量之大致一半。因此，本實施方式之半導體記憶裝置100之製造製程可更加效率化。
又，於本實施方式中，形成第2積層體2時，預先將具有導電性之配線層21(例如鎢(W))積層於第2絕緣膜22與第3絕緣膜23之間。因此，可省略於第2積層體2中自犧牲層置換成配線層21之置換步驟。因此，可縮短半導體記憶裝置100之製造步驟，並且可抑制於配線層21內產生空隙。又，由於可預先積層任意厚度之配線層21，故容易調整配線層21之厚度。
已對本發明之若干實施方式進行了說明，但該等實施方式係作為示例而提出，並不意圖限定發明之範圍。該等實施方式能夠以其他多種形態實施，可於不脫離發明主旨之範圍內進行各種省略、置換、變更。該等實施方式或其變化包含於發明之範圍或主旨中，且同樣包含於申請專利範圍所記載之發明及其均等之範圍內。
[相關申請]
本申請享有以日本專利申請2021-32020號(申請日：2021年3月1日)為基礎申請之優先權。本申請藉由參照該基礎申請而包含基礎申請之全部內容。
1:第1積層體 1a:第1積層體 1g:絕緣膜 1m:記憶胞陣列 1s:階梯部分 2:第2積層體 3:基體部 4:板狀部 5:第1犧牲層 6:第2犧牲層 11:第1導電膜 11a:阻擋絕緣膜 11b:障壁膜 11c:材料膜 12:第1絕緣膜 14:導電膜 20,60:層間絕緣膜 21:配線層 21A:第2導電膜 21B:第3導電膜 22:第2絕緣膜 23:第3絕緣膜 30:基板 30i:元件分離區域 31:基體絕緣膜 31a:配線 32:基體導電膜 33:基體半導體部 40:第3絕緣體 51,52:配線構造 58:層間絕緣膜 59:層間絕緣膜 100:半導體記憶裝置 101:第1絕緣體柱 102A:第1半導體部 102B:第2半導體部 103A:第1絕緣體 103B:第2絕緣體 103a:覆蓋絕緣膜 103b:電荷捕獲膜 103c:隧道絕緣膜 201:第2絕緣體柱 202A:第3半導體部 202B:第4半導體部 203A:第4絕緣體 203B:第5絕緣體 204:閘極電極膜 205:上覆矽層 213:絕緣膜 AA:主動區 BL:位元線 CH,VY:接點 CL1:第1柱狀體 CL2:第2柱狀體 CL3:第3柱狀體 CL4:第4柱狀體 E204b:下端 E204t:上端 H1:孔 H2:孔 MC:記憶胞 MH:記憶體孔 SGD:汲極側選擇閘極 SGS:源極側選擇閘極 SH:孔 ST,SHE:狹縫 T21:厚度 T204:厚度 Tr:電晶體 WL:字元線
圖1(a)係圖示第1實施方式之半導體記憶裝置之一例之模式立體圖。圖1(b)係表示第1積層體之模式俯視圖。  圖2(a)及圖2(b)係圖示三維構造之記憶胞之一例之模式剖視圖。  圖3(a)係圖示第1實施方式之半導體記憶裝置之一例之模式剖視圖。圖3(b)係圖示第1實施方式之半導體記憶裝置之一例之模式俯視圖。  圖4係與圖3(a)所圖示之配線層及閘極電極膜之部分有關之區域放大圖。  圖5(a)係表示第1實施方式之半導體記憶裝置之製造方法的剖視圖。圖5(b)係表示第1實施方式之半導體記憶裝置之製造方法之俯視圖。  圖6(a)係表示繼圖5(a)後之第1實施方式之半導體記憶裝置之製造方法的剖視圖。圖6(b)係表示繼圖5(b)後之第1實施方式之半導體記憶裝置之製造方法的俯視圖。  圖7(a)係表示繼圖6(a)後之第1實施方式之半導體記憶裝置之製造方法的剖視圖。圖7(b)係表示繼圖6(b)後之第1實施方式之半導體記憶裝置之製造方法的俯視圖。  圖8係表示繼圖7(a)後之第1實施方式之半導體記憶裝置之製造方法的剖視圖。  圖9係表示繼圖8後之第1實施方式之半導體記憶裝置之製造方法的剖視圖。  圖10係表示繼圖9後之第1實施方式之半導體記憶裝置之製造方法的剖視圖。  圖11(a)係表示繼圖10後之第1實施方式之半導體記憶裝置之製造方法的剖視圖。圖11(b)係表示第1實施方式之半導體記憶裝置之製造方法之俯視圖，且係圖11(a)所圖示之半導體記憶裝置之製造步驟中之俯視圖。  圖12(a)係表示繼圖11(a)後之第1實施方式之半導體記憶裝置之製造方法的剖視圖。圖12(b)係表示繼圖11(b)後之第1實施方式之半導體記憶裝置之製造方法的俯視圖。  圖13(a)係表示繼圖12(a)後之第1實施方式之半導體記憶裝置之製造方法的剖視圖。圖13(b)係表示繼圖12(b)後之第1實施方式之半導體記憶裝置之製造方法的俯視圖。  圖14係表示繼圖13(a)後之第1實施方式之半導體記憶裝置之製造方法的剖視圖。  圖15係表示繼圖14後之第1實施方式之半導體記憶裝置之製造方法的剖視圖。  圖16係表示繼圖15後之第1實施方式之半導體記憶裝置之製造方法的剖視圖。  圖17A係表示繼圖16後之第1實施方式之半導體記憶裝置之製造方法的剖視圖。  圖17B係表示繼圖17A後之第1實施方式之半導體記憶裝置之製造方法的剖視圖。  圖17C係表示繼圖17B後之第1實施方式之半導體記憶裝置之製造方法的剖視圖。  圖18A係表示繼圖17C後之第1實施方式之半導體記憶裝置之製造方法的剖視圖。  圖18B係表示繼圖18A後之第1實施方式之半導體記憶裝置之製造方法的剖視圖。  圖18C係表示繼圖18B後之第1實施方式之半導體記憶裝置之製造方法的剖視圖
1:第1積層體
2:第2積層體
11:第1導電膜
12:第1絕緣膜
20:層間絕緣膜
21A:第2導電膜
21B:第3導電膜
22:第2絕緣膜
23:第3絕緣膜
40:第3絕緣體
51:配線構造
52:配線構造
60:層間絕緣膜
101:第1絕緣體柱
102A:第1半導體部
102B:第2半導體部
103A:第1絕緣體
103B:第2絕緣體
201:第2絕緣體柱
202A:第3半導體部
202B:第4半導體部
203A:第4絕緣體
203B:第5絕緣體
204:閘極電極膜
205:上覆矽層
CL1:第1柱狀體
CL2:第2柱狀體
CL3:第3柱狀體
CL4:第4柱狀體
E204b:下端
E204t:上端
SH:孔
T21:厚度
T204:厚度

Claims (12)

  1. 一種半導體記憶裝置，其具備：  第1積層體，其由第1絕緣膜與第1導電膜於第1方向上交替地積層而成；  第1柱狀體，其於上述第1積層體內沿上述第1方向延伸，且包含第1半導體部、及設置於複數個上述第1導電膜與上述第1半導體部之間之第1絕緣體；  第2柱狀體，其設置於上述第1柱狀體之與上述第1方向交叉之第2方向上，於上述第1積層體內沿上述第1方向延伸，且包含第2半導體部、及設置於複數個上述第1導電膜與上述第2半導體部之間之第2絕緣體；  第2導電膜，其設置於上述第1積層體之上方，且沿與上述第1方向及上述第2方向交叉之第3方向延伸；  第3絕緣體，其設置於上述第2導電膜之上述第2方向上，且沿上述第3方向延伸；  第3導電膜，其設置於第4絕緣體之上述第2方向上，且沿上述第3方向延伸；  第3柱狀體，其設置於上述第1柱狀體上，且包含第3半導體部及第4絕緣體，上述第4絕緣體設置於上述第2導電膜與上述第3半導體部之間、以及上述第3絕緣體與上述第3半導體部之間；及  第4柱狀體，其設置於上述第2柱狀體上，且包含第4半導體部及第5絕緣體，上述第5絕緣體設置於上述第3導電膜與上述第4半導體部之間、以及上述第3絕緣體與上述第4半導體部之間；且  上述第3半導體部之大致上述第1方向之厚度較上述第2導電膜之大致上述第1方向之厚度厚。
  2. 如請求項1之半導體記憶裝置，其進而具備第2積層體，  上述第2積層體包括：第2絕緣膜，其積層於上述第1積層體之上方；配線層，其包含上述第2導電膜及上述第3導電膜；及第3絕緣膜。
  3. 如請求項1或2之半導體記憶裝置，其中  上述第1積層體形成於具有第1面與第2面之基板之任一面之上方。
  4. 如請求項1或2之半導體記憶裝置，其中  上述第1絕緣體與上述第4絕緣體連續且具有相同構成，上述第2絕緣體與上述第5絕緣體連續且具有相同構成。
  5. 如請求項4之半導體記憶裝置，其中  對應於上述第1導電膜與上述第1柱狀體之交點、及上述第1導電膜與上述第2柱狀體之交點而設置複數個記憶胞，  上述第1絕緣體及上述第2絕緣體作為上述複數個記憶胞之電荷儲存膜發揮功能，且  上述第1絕緣體與上述第4絕緣體、及上述第2絕緣體與上述第5絕緣體係將氧化矽膜、氮化矽膜及氧化矽膜積層而成之積層膜。
  6. 如請求項1或2之半導體記憶裝置，其中  上述第1半導體部與上述第3半導體部連續且具有相同構成，且  上述第2半導體部與上述第4半導體部連續且具有相同構成。
  7. 如請求項6之半導體記憶裝置，其中  對應於上述第1導電膜與上述第1柱狀體之交點、及上述第1導電膜與上述第2柱狀體之交點而設置複數個記憶胞，  上述第1半導體部及上述第2半導體部作為上述複數個記憶胞之主體區域發揮功能，且  上述第3半導體部及上述第4半導體部作為選擇閘極部之通道區域發揮功能。
  8. 如請求項2之半導體記憶裝置，其中上述第3絕緣體於上述第3柱狀體與上述第4柱狀體之間設置至上述配線層之上述第1方向之大致下表面之深度，作為將上述配線層分離之分離部發揮功能，且  於自上述第1方向觀察之俯視下，上述配線層與上述第3絕緣體交替地配置成條狀。
  9. 如請求項8之半導體記憶裝置，其進而具備配線構造，  上述配線構造設置於上述第3柱狀體及上述第4柱狀體之上方，將上述第3半導體部與上述第4半導體部電性連接。
  10. 如請求項8或9之半導體記憶裝置，其中  於自上述第1方向觀察之俯視下，第3柱狀體及第4柱狀體分別設置有複數個，且二維地排列，且  上述配線層設置於上述第3柱狀體與上述第4柱狀體之間。
  11. 一種半導體記憶裝置之製造方法，其係形成第1積層體及柱狀之複數個第1犧牲層，上述第1積層體由包含第1絕緣膜之複數個材料膜積層而成，上述柱狀之複數個第1犧牲層於上述第1積層體內朝上述第1積層體之積層方向延伸，  於上述第1積層體上，將第2絕緣膜、配線層及第3絕緣膜依序積層而形成第2積層體，  形成第3絕緣體，上述第3絕緣體貫通位於上述複數個第1犧牲層間之上述第1積層體之上方之上述第3絕緣膜及上述配線層而將上述配線層分離，  於上述複數個第1犧牲層之上方形成貫通上述第2積層體之貫通孔，  於上述貫通孔之內壁形成閘極電極膜，且於上述貫通孔內形成上表面到達上述配線層之第2犧牲層，  將上述第2犧牲層作為遮罩而對上述閘極電極膜進行加工，  將上述第2犧牲層及上述第1犧牲層去除，使上述貫通孔與上述第1積層體及上述第2積層體連通，  於上述貫通孔之內壁及上述閘極電極膜上形成第4絕緣體及第3半導體部。
  12. 如請求項11之半導體記憶裝置之製造方法，其進而包含：  配合上述第4絕緣體及上述第3半導體部之形成，而於與上述貫通孔不同之貫通孔內形成第5絕緣體及第4半導體部。
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* Cited by examiner, † Cited by third party
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JP4468433B2 (ja) * 2007-11-30 2010-05-26 株式会社東芝 不揮発性半導体記憶装置
KR101091454B1 (ko) * 2007-12-27 2011-12-07 가부시끼가이샤 도시바 반도체 기억 장치 및 그 제조 방법
JP2012028537A (ja) * 2010-07-22 2012-02-09 Toshiba Corp 不揮発性半導体記憶装置及びその製造方法
US10147736B2 (en) * 2015-09-03 2018-12-04 Toshiba Memory Corporation Semiconductor memory device and method for manufacturing same
JP2019165089A (ja) * 2018-03-19 2019-09-26 東芝メモリ株式会社 半導体装置
JP2020038930A (ja) * 2018-09-05 2020-03-12 キオクシア株式会社 半導体メモリ装置及び半導体メモリ装置の製造方法
KR20210018609A (ko) * 2019-08-06 2021-02-18 삼성전자주식회사 메모리 장치

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