JP2015056452A - 半導体記憶装置及びその製造方法 - Google Patents

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Abstract

【課題】実施形態は、複数層の電極層の階層選択部の構造を簡単にできる半導体記憶装置及びその製造方法を提供する。
【解決手段】実施形態の半導体記憶装置によれば、積層体は、基板上にそれぞれ交互に積層された複数層の電極層と複数層の絶縁層とを有する。チャネルボディは、複数層の電極層を貫通して積層体の積層方向に延びている。メモリ膜は、電極層とチャネルボディとの間に設けられ、電荷蓄積膜を含む。複数のコンタクト部は、複数層の電極層のそれぞれの端部に凸状に設けられている。複数のコンタクト部は、それぞれが積層方向に重ならずに基板の面方向に位置がずれている。複数のプラグは、それぞれのコンタクト部からそれぞれの回路配線に向けて延び、それぞれのコンタクト部とそれぞれの回路配線とを接続している。
【選択図】図２

Description

本発明の実施形態は、半導体記憶装置及びその製造方法に関する。
メモリセルにおけるコントロールゲートとして機能する電極層と、絶縁層とが交互に複数積層された積層体にメモリホールが形成され、そのメモリホールの側壁に電荷蓄積膜を介してチャネルとなるシリコンボディが設けられた３次元構造のメモリデバイスが提案されている。また、電極層の引き出しコンタクト構造として、階段状に加工された複数層の電極層のそれぞれにプラグを接続させた構造が提案されている。
その階段構造部において、各電極層は、電極層から上に延びるプラグを介して、一旦上層配線と接続されている。さらに、その上層配線が階段構造部の領域外へと引きまわされ、上層配線から基板側に向けて延びる別のプラグを介して、基板表面に形成された回路配線に接続されている。このような配線の引き出し構造は、チップ面積縮小の妨げになりうる。
特開２００８−２５８４５８号公報
本発明の実施形態は、複数層の電極層の階層選択部の構造を簡単にできる半導体記憶装置及びその製造方法を提供する。
実施形態によれば、半導体記憶装置は、基板と、複数の回路配線と、積層体と、チャネルボディと、メモリ膜と、複数のコンタクト部と、複数のプラグと、を備えている。前記複数の回路配線は、前記基板上に設けられている。前記積層体は、前記基板上にそれぞれ交互に積層された複数層の電極層と複数層の絶縁層とを有する。前記チャネルボディは、前記複数層の電極層を貫通して前記積層体の積層方向に延びている。前記メモリ膜は、前記電極層と前記チャネルボディとの間に設けられ、電荷蓄積膜を含む。前記複数のコンタクト部は、前記複数層の電極層のそれぞれの端部に凸状に設けられている。前記複数のコンタクト部は、それぞれが前記積層方向に重ならずに、前記基板の面方向に位置がずれている。前記複数のプラグは、それぞれの前記コンタクト部からそれぞれの前記回路配線に向けて延び、それぞれの前記コンタクト部とそれぞれの前記回路配線とを接続している。
実施形態の半導体記憶装置の模式平面図。 実施形態の半導体記憶装置の模式断面図。 実施形態の半導体記憶装置におけるメモリセルアレイの模式斜視図。 実施形態の半導体記憶装置におけるメモリセルの模式断面図。 実施形態の半導体記憶装置における階層選択部の模式斜視図。 実施形態の半導体記憶装置の模式断面図。 実施形態の半導体記憶装置の製造方法を示す模式図。 実施形態の半導体記憶装置の製造方法を示す模式図。 実施形態の半導体記憶装置の製造方法を示す模式図。 実施形態の半導体記憶装置の製造方法を示す模式図。 実施形態の半導体記憶装置の製造方法を示す模式図。 実施形態の半導体記憶装置の製造方法を示す模式図。 実施形態の半導体記憶装置の製造方法を示す模式図。 実施形態の半導体記憶装置の製造方法を示す模式図。 実施形態の半導体記憶装置の製造方法を示す模式図。 実施形態の半導体記憶装置の製造方法を示す模式図。 実施形態の半導体記憶装置の製造方法を示す模式図。 実施形態の半導体記憶装置の製造方法を示す模式図。 実施形態の半導体記憶装置の製造方法を示す模式図。 実施形態の半導体記憶装置の製造方法を示す模式図。 実施形態の半導体記憶装置の製造方法を示す模式図。 実施形態の半導体記憶装置の製造方法を示す模式図。 実施形態の半導体記憶装置の製造方法を示す模式図。 実施形態の半導体記憶装置の製造方法を示す模式図。 実施形態の半導体記憶装置の製造方法を示す模式図。 実施形態の半導体記憶装置の製造方法を示す模式図。 実施形態の半導体記憶装置の製造方法を示す模式図。 実施形態の半導体記憶装置の製造方法を示す模式図。 実施形態の半導体記憶装置の製造方法を示す模式図。 実施形態の半導体記憶装置の製造方法を示す模式図。 実施形態の半導体記憶装置の製造方法を示す模式図。 実施形態の半導体記憶装置の製造方法を示す模式図。 実施形態の半導体記憶装置の製造方法を示す模式図。 実施形態の半導体記憶装置の製造方法を示す模式図。 実施形態の半導体記憶装置の製造方法を示す模式図。 実施形態の半導体記憶装置の製造方法を示す模式図。 実施形態の半導体記憶装置の製造方法を示す模式図。 実施形態の半導体記憶装置の製造方法を示す模式図。 実施形態の半導体記憶装置の製造方法を示す模式図。 実施形態の半導体記憶装置の製造方法を示す模式図。 実施形態の半導体記憶装置の製造方法を示す模式図。 実施形態の半導体記憶装置の製造方法を示す模式図。 実施形態の半導体記憶装置の製造方法を示す模式図。 実施形態の半導体記憶装置の製造方法を示す模式図。 実施形態の半導体記憶装置の製造方法を示す模式図。 実施形態の半導体記憶装置の製造方法を示す模式図。 実施形態の半導体記憶装置の製造方法を示す模式図。 実施形態の半導体記憶装置の製造方法を示す模式図。 実施形態の半導体記憶装置の製造方法を示す模式図。 実施形態の半導体記憶装置の製造方法を示す模式図。 実施形態の半導体記憶装置の製造方法を示す模式図。 実施形態の半導体記憶装置の製造方法を示す模式図。 実施形態の半導体記憶装置の製造方法を示す模式図。 実施形態の半導体記憶装置の製造方法を示す模式図。 実施形態の半導体記憶装置の製造方法を示す模式図。 実施形態の半導体記憶装置の製造方法を示す模式図。
以下、図面を参照し、実施形態について説明する。なお、各図面中、同じ要素には同じ符号を付している。
図１は、実施形態の半導体記憶装置の模式平面図である。
図２は、実施形態の半導体記憶装置の模式断面図である。
実施形態の半導体記憶装置は、メモリセルアレイ１と、階層選択部２と、を有する。
図３は、メモリセルアレイ１の模式斜視図である。なお、図３においては、図を見易くするために、絶縁部分の図示については省略している。
図３において、基板１０の主面に対して平行な面内で相互に直交する２方向をＸ方向及びＹ方向とし、これらＸ方向及びＹ方向の双方に対して直交する方向をＺ方向（積層方向）とする。
図１に示すＸ方向及びＹ方向は、それぞれ、図３に示すＸ方向及びＹ方向に対応する。また、図２には、Ｙ−Ｚ断面と、このＹ−Ｚ断面に対して直交する方向の断面であるＸ−Ｚ断面と、を破断線で区切って表している。
図２において破線で囲む領域１００の断面は、図１におけるα−α断面に対応する。
また、図４は、Ｙ−Ｚ断面において、メモリセルが設けられた部分の拡大図を表す。
図２に示すように、メモリセルアレイ１と階層選択部２は、同じ基板１０上に設けられている。基板１０は、例えばシリコン基板である。
基板１０の表面には、メモリセルアレイ１を駆動するまたは制御する回路が形成されている。その回路は、トランジスタや配線層を含む。図２には、最上層の回路配線５１ｂ、５２、５３、５４を示す。
なお、図２における回路配線５１ｂの紙面奥側および紙面手前側には、図５に示すように、他の回路配線５１ａ、５１ｃ〜５１ｆがＹ方向に並んで形成されている。
最上層の回路配線間および最上層の回路配線上には、図２に示すように、絶縁層４１が設けられている。絶縁層４１上には、絶縁層４１とは異種の絶縁層４２が設けられている。例えば、絶縁層４１は酸化シリコンを主に含む層であり、絶縁層４２は窒化シリコンを主に含む層である。
メモリセルアレイ１は、複数層の電極層ＷＬと複数層の絶縁層４０とがそれぞれ１層ずつ交互に積層された積層体を有する。
この積層体は、バックゲート電極層（以下、単にバックゲートという）ＢＧ上に設けられている。なお、図に示す電極層ＷＬの層数は一例であって、電極層ＷＬの層数は任意である。
バックゲートＢＧは、絶縁層４２上に、絶縁層４３を介して設けられている。絶縁層４３は、例えば酸化シリコンを主に含む層である。バックゲートＢＧ及び電極層ＷＬは、導電層であり、例えば不純物が添加されたシリコン層である。
バックゲートＢＧと、最下層の電極層ＷＬとの間には、絶縁層４６が設けられている。絶縁層４０及び絶縁層４６は、例えば酸化シリコンを主に含む層である。
図３に示すように、メモリセルアレイ１は複数のメモリストリングＭＳを有する。１つのメモリストリングＭＳは、Ｚ方向に延びる一対の柱状部ＣＬと、一対の柱状部ＣＬのそれぞれの下端を連結する連結部ＪＰとを有するＵ字状に形成されている。柱状部ＣＬは、例えば円柱状に形成され、積層体を貫通している。
Ｕ字状のメモリストリングＭＳにおける一対の柱状部ＣＬの一方の上端部にはドレイン側選択ゲートＳＧＤが設けられ、他方の上端部にはソース側選択ゲートＳＧＳが設けられている。上部選択ゲートとしてのドレイン側選択ゲートＳＧＤ及びソース側選択ゲートＳＧＳは、図２に示すように、最上層の電極層ＷＬ上に絶縁層４０を介して設けられている。
ドレイン側選択ゲートＳＧＤ及びソース側選択ゲートＳＧＳは、導電層であり、例えば、不純物が添加されたシリコン層である。なお、以下の説明において、ドレイン側選択ゲートＳＧＤ及びソース側選択ゲートＳＧＳを区別せずに、単に選択ゲートＳＧと表す場合もある。
ドレイン側選択ゲートＳＧＤとソース側選択ゲートＳＧＳとは、絶縁分離膜７３によって、Ｙ方向に分離されている。ドレイン側選択ゲートＳＧＤの下の積層体と、ソース側選択ゲートＳＧＳの下の積層体は、絶縁分離膜４７によってＹ方向に分離されている。すなわち、Ｕ字状のメモリストリングＭＳにおける一対の柱状部ＣＬの間の積層体は、絶縁分離膜４７によってＹ方向に分離されている。
選択ゲートＳＧ上には、ソース線ＳＬ及びビット線ＢＬが設けられている。ソース線ＳＬ及びビット線ＢＬは、例えば金属膜である。図１、２に示すように、複数本のビット線ＢＬがＸ方向に配列され、各ビット線ＢＬはＹ方向に延びている。
ビット線ＢＬと選択ゲートＳＧとの間、ソース線ＳＬと選択ゲートＳＧとの間、およびビット線ＢＬとソース線ＳＬとの間には、絶縁層４８が設けられている。
バックゲートＢＧ及びバックゲートＢＧ上の積層体には、後述する図２９に示すように、Ｕ字状のメモリホールＭＨが形成される。そのメモリホールＭＨ内にチャネルボディ２０が設けられている。チャネルボディ２０は、例えばシリコン膜である。チャネルボディ２０の不純物濃度は、電極層ＷＬの不純物濃度よりも低い。
メモリホールＭＨの内壁とチャネルボディ２０との間には、メモリ膜３０が設けられている。図４に示すように、メモリ膜３０は、ブロック膜３１と電荷蓄積膜３２とトンネル膜３３とを有する。電極層ＷＬとチャネルボディ２０との間に、電極層ＷＬ側から順にブロック膜３１、電荷蓄積膜３２、およびトンネル膜３３が設けられている。
チャネルボディ２０は筒状に設けられ、そのチャネルボディ２０の外周面を囲むように筒状のメモリ膜３０が設けられている。電極層ＷＬはメモリ膜３０を介してチャネルボディ２０の周囲を囲んでいる。また、チャネルボディ２０の内側には、コア絶縁膜５０が設けられている。
ブロック膜３１は電極層ＷＬに接し、トンネル膜３３はチャネルボディ２０に接し、ブロック膜３１とトンネル膜３３との間に電荷蓄積膜３２が設けられている。
チャネルボディ２０はメモリセルにおけるチャネルとして機能し、電極層ＷＬはメモリセルのコントロールゲートとして機能する。電荷蓄積膜３２はチャネルボディ２０から注入される電荷を蓄積するデータ記憶層として機能する。すなわち、チャネルボディ２０と各電極層ＷＬとの交差部分に、チャネルの周囲をコントロールゲートが囲んだ構造のメモリセルが形成されている。
実施形態の半導体記憶装置は、データの消去・書き込みを電気的に自由に行うことができ、電源を切っても記憶内容を保持することができる不揮発性半導体記憶装置である。
メモリセルは、例えばチャージトラップ型のメモリセルである。電荷蓄積膜３２は、電荷を捕獲するトラップサイトを多数有し、例えば、シリコン窒化膜である。
ブロック膜３１は、例えば、シリコン酸化膜、シリコン窒化膜、またはそれらの積層膜であり、電荷蓄積膜３２に蓄積された電荷が、電極層ＷＬへ拡散するのを防止する。
トンネル膜３３は、電荷蓄積膜３２にチャネルボディ２０から電荷が注入される際、または電荷蓄積膜３２に蓄積された電荷がチャネルボディ２０へ拡散する際に電位障壁となる。トンネル膜３３は、例えば、シリコン酸化膜、シリコン窒化膜、シリコン酸窒化膜、またはそれらを含む積層膜である。
図３に示すように、Ｕ字状のメモリストリングＭＳにおける一対の柱状部ＣＬの一方の上端部にはドレイン側選択トランジスタＳＴＤが設けられ、他方の上端部にはソース側選択トランジスタＳＴＳが設けられている。
メモリセル、ドレイン側選択トランジスタＳＴＤ及びソース側選択トランジスタＳＴＳは、Ｚ方向に電流が流れる縦型チャネル構造を有する。
ドレイン側選択ゲートＳＧＤは、ドレイン側選択トランジスタＳＴＤのゲート電極（コントロールゲート）として機能する。ドレイン側選択ゲートＳＧＤとチャネルボディ２０との間には、ドレイン側選択トランジスタＳＴＤのゲート絶縁膜として機能する絶縁膜が設けられている。ドレイン側選択トランジスタＳＴＤのチャネルボディは、ドレイン側選択ゲートＳＧＤの上方で、図２に示すプラグ１１３を介してビット線ＢＬと接続されている。
ソース側選択ゲートＳＧＳは、ソース側選択トランジスタＳＴＳのゲート電極（コントロールゲート）として機能する。ソース側選択ゲートＳＧＳとチャネルボディ２０との間には、ソース側選択トランジスタＳＴＳのゲート絶縁膜として機能する絶縁膜が設けられている。ソース側選択トランジスタＳＴＳのチャネルボディは、ソース側選択ゲートＳＧＳの上方で、図２に示すプラグ１１４を介してソース線ＳＬと接続されている。
メモリストリングＭＳの連結部ＪＰには、バックゲートトランジスタＢＧＴが設けられている。バックゲートＢＧは、バックゲートトランジスタＢＧＴのゲート電極（コントロールゲート）として機能する。バックゲートＢＧ内に設けられたメモリ膜３０は、バックゲートトランジスタＢＧＴのゲート絶縁膜として機能する。
ドレイン側選択トランジスタＳＴＤとバックゲートトランジスタＢＧＴとの間には、各層の電極層ＷＬをコントロールゲートとする複数のメモリセルが設けられている。同様に、ソース側選択トランジスタＳＴＳとバックゲートトランジスタＢＧＴとの間にも、各層の電極層ＷＬをコントロールゲートとする複数のメモリセルが設けられている。
それら複数のメモリセル、ドレイン側選択トランジスタＳＴＤ、バックゲートトランジスタＢＧＴおよびソース側選択トランジスタＳＴＳは、チャネルボディ２０を通じて直列接続され、Ｕ字状の１つのメモリストリングＭＳを構成する。このメモリストリングＭＳがＸ方向及びＹ方向に複数配列されていることにより、複数のメモリセルがＸ方向、Ｙ方向及びＺ方向に３次元的に設けられている。
メモリセルアレイ１は、基板１０におけるメモリアレイ領域に設けられている。そのメモリアレイ領域で、図１に示すように、複数の柱状部ＣＬがＸ方向及びＹ方向にマトリクス状に配置されている。
Ｙ方向で隣り合う一対の柱状部ＣＬの下端が連結されて、Ｕ字状のメモリストリングＭＳが形成されている。
図１に示す例では、２つの階層選択部２が、メモリセルアレイ１をＸ方向に挟むようにレイアウトされている。
複数層の電極層ＷＬを含む積層体は、メモリセルアレイ領域において、Ｙ方向に複数に分断されている。それぞれのブロックはＸ方向に延び、そのＸ方向の一端側で階層選択部２とつながっている。Ｙ方向で隣り合うブロックの間には、絶縁分離膜４７が設けられている。
下端で連結された一対の柱状部ＣＬのそれぞれは、絶縁分離膜４７を挟んでＹ方向で隣り合う一対のブロックのそれぞれに設けられている。
階層選択部２は、基板１０上におけるメモリセルアレイ領域の外側の領域に設けられている。その階層選択部２においては、各層の電極層ＷＬは、Ｙ方向に分断されず、Ｙ方向につながっている。
次に、図２及び図５を参照して、階層選択部２について説明する。図５は、図２における破線で囲む領域１００の模式斜視図である。
階層選択部２におけるバックゲートＢＧおよび各層の電極層ＷＬの端部（Ｘ方向の端部）のＸ方向の位置はそろっている。その端部には、コンタクト部６１、６２ａ〜６２ｄが設けられている。
最上層の電極層ＷＬの端部にはコンタクト部６２ａが設けられている。上から２層目の電極層ＷＬの端部にはコンタクト部６２ｂが設けられている。上から３層目の電極層ＷＬの端部にはコンタクト部６２ｃが設けられている。上から４層目の電極層ＷＬの端部にはコンタクト部６２ｄが設けられている。バックゲートＢＧの端部にはコンタクト部６１が設けられている。
また、選択ゲートＳＧの端部にも、コンタクト部６３が設けられている。
各コンタクト部６１、６２ａ〜６２ｄ、６３は、各層の端部からメモリセルアレイ領域とは反対側のＸ方向に突出した凸状に形成されている。各コンタクト部６１、６２ａ〜６２ｄ、６３は、各層と同じ材料（例えば、不純物が添加されたシリコン）で一体に設けられている。
各コンタクト部６１、６２ａ〜６２ｄ、６３は、Ｚ方向に互いに重なっていない。各コンタクト部６１、６２ａ〜６２ｄ、６３は、基板１０の面に対して平行なＹ方向に位置がずれて配列されている。各コンタクト部６１、６２ａ〜６２ｄ、６３は、Ｙ方向に離間している。
また、コンタクト部６１、６２ａ〜６２ｄ、６３と、回路配線５１ａ〜５１ｆとの間には、前記積層体が設けられず、選択ゲートＳＧ、各電極層ＷＬおよびバックゲートＢＧは、コンタクト部６１、６２ａ〜６２ｄ、６３の下に重なっていない。
各コンタクト部６２ａ〜６２ｄ、６１、６３の真下の基板１０の表面側には、回路配線５１ａ〜５１ｆが形成されている。回路配線５１ａ〜５１ｆは、電極層ＷＬ、バックゲートＢＧおよび選択ゲートＳＧのそれぞれに電位を与える回路における最上層の配線に対応する。各回路配線５１ａ〜５１ｆは、Ｙ方向に離間している。
各コンタクト部６２ａ〜６２ｄ、６１、６３は、各層の上面及び下面に対して平行な上面及び下面を有する。また、各コンタクト部６２ａ〜６２ｄ、６１、６３は、その上面と下面との間に形成された一対の側面および端面（Ｘ方向の端に形成された面）を有する。
各層のＸ方向の端部およびコンタクト部６２ａ〜６２ｄ、６１、６３は、図２に示す絶縁層４９で覆われている。
コンタクト部６２ａ〜６２ｄ、６１、６３は、それぞれ、プラグ８０ａ〜８０ｆを介して、回路配線５１ａ〜５１ｆと電気的に接続されている。プラグ８０ａ〜８０ｆは、金属材料（例えばタングステン）を主に含む。
各プラグ８０ａ〜８０ｆは、各コンタクト部６２ａ〜６２ｄ、６１、６３の上面及び端面に接している。また、各プラグ８０ａ〜８０ｆの下端は、各回路配線５１ａ〜５１ｆに接している。
すなわち、最上層の電極層ＷＬは、コンタクト部６２ａ及びプラグ８０ａを介して、回路配線５１ａに電気的に接続されている。上から２層目の電極層ＷＬは、コンタクト部６２ｂ及びプラグ８０ｂを介して、回路配線５１ｂに電気的に接続されている。上から３層目の電極層ＷＬは、コンタクト部６２ｃ及びプラグ８０ｃを介して、回路配線５１ｃに電気的に接続されている。上から４層目の電極層ＷＬは、コンタクト部６２ｄ及びプラグ８０ｄを介して、回路配線５１ｄに電気的に接続されている。バックゲートＢＧは、コンタクト部６１及びプラグ８０ｅを介して、回路配線５１ｅに電気的に接続されている。選択ゲートＳＧは、コンタクト部６３及びプラグ８０ｆを介して、回路配線５１ｆに電気的に接続されている。
各プラグ８０ａ〜８０ｆは、絶縁層４９内を、各コンタクト部６２ａ〜６２ｄ、６１、６３と、各回路配線５１ａ〜５１ｆとを結ぶ方向（Ｚ方向）に延びる円柱状に形成されている。
各プラグ８０ａ〜８０ｆは、上部８１と、上部８１よりも直径の小さい下部８２とを有する。上部８１と下部８２は、同じ材料で一体に設けられている。
上部８１は、各コンタクト部６２ａ〜６２ｄ、６１、６３より上に設けられ、上部８１の下端は、各コンタクト部６２ａ〜６２ｄ、６１、６３の上面に達している。
下部８２は、各コンタクト部６２ａ〜６２ｄ、６１、６３の端面に接し、下方に向けて延びている。下部８２の下端は、各回路配線５１ａ〜５１ｆの上に設けられた絶縁層４２及び絶縁層４１を貫通して、各回路配線５１ａ〜５１ｆに達している。
実施形態のメモリセルアレイ１において、ドレイン側選択ゲートＳＧＤは、ビット線ＢＬとチャネルボディ２０との間の電気的導通をオン／オフする。ソース側選択ゲートＳＧＳは、ソース線ＳＬとチャネルボディ２０との間の電気的導通をオン／オフする。
コンタクト部６３を介してドレイン側選択ゲートＳＧＤに所望の電位を与えると、チャネルボディ２０をビット線ＢＬと導通させることができる。コンタクト部６３を介してソース側選択ゲートＳＧＳに所望の電位を与えると、チャネルボディ２０をソース線ＳＬと導通させることができる。
ビット線ＢＬやソース線ＳＬは、メモリセルが形成された積層体よりも上層に形成された上層配線１１１（図２に示す）を経由して、回路配線５２と接続されている。すなわち、上層配線１１１は、その下方の絶縁層４９内を回路配線５２に向けて延びるプラグ１１２と接続され、そのプラグ１１２の下端は回路配線５２と接続されている。
また、階層選択部２を介して、電極層ＷＬの階層が選択される。すなわち、各回路配線５１ａ〜５１ｄ、各プラグ８０ａ〜８０ｄ、および各コンタクト部６２ａ〜６２ｄを通じて、各層の電極層ＷＬに所望の電位を与えることができる。また、回路配線５１ｅ、プラグ８０ｅ、およびコンタクト部６１を通じて、バックゲートＢＧに所望の電位を与えることができる。
実施形態によれば、各コンタクト部６２ａ〜６２ｄ、６１、６３の下には、他のコンタクト部６２ａ〜６２ｄ、６１、６３が重なっていない。さらに、各コンタクト部６２ａ〜６２ｄ、６１、６３の下には、電極層ＷＬ、バックゲートＢＧおよび選択ゲートＳＧも重なっていない。
したがって、各層の電極層ＷＬ、バックゲートＢＧおよび選択ゲートＳＧを、積層体の上に引きまわされた上層配線を経由することなく、各コンタクト部６２ａ〜６２ｄ、６１、６３から下方に延びるプラグ８０ａ〜８０ｄを通じて、直接、積層体の下の回路配線５１ａ〜５１ｆと接続させることができる。
そのため、上層配線を経由する場合よりも、各層と回路配線とを接続する配線経路が短くなり、信号の伝播遅延を抑制することができる。
また、各層と回路配線とを接続する配線形成領域の面積を、上層配線を経由した配線引きまわし構造に比べて縮小することができ、チップ面積全体の縮小、ひいてはコスト削減を図れる。
なお、選択ゲートＳＧは、電極層ＷＬ及びバックゲートＢＧに比べて、多くのブロック（ドレイン側選択ゲートＳＧＤ、ソース側選択ゲートＳＧＳ）に分断されている。そのため、コンタクト部及びプラグの密集配置を避けるため、すべてのドレイン側選択ゲートＳＧＤ及びソース側選択ゲートＳＧＳを、図５に示すコンタクト部６３及びプラグ８０ｆを介して回路配線５１ｆと接続させることには限らない。
図６に示すように、一部のドレイン側選択ゲートＳＧＤ及びソース側選択ゲートＳＧＳについては、選択ゲートＳＧの上に形成された上層配線１１３を経由して回路配線と接続してもよい。
一部の選択ゲートＳＧはその上に設けられたプラグ１１４を介して上層配線１１３と接続され、その上層配線１１３は、積層体が設けられた領域より外側の領域に上層配線１１１として引きまわされている。その上層配線１１１は、上層配線１１１から下方に向けて延びるプラグ１１２を介して回路配線５２と接続されている。
電極層ＷＬ及びバックゲートＢＧよりも分割数が多い選択ゲートＳＧについては、直接下方の回路配線と接続させた構造と、上層配線を経由して回路配線と接続させた構造とを組み合わせることで、その接続構造の密集配置を抑えることができ、プロセスが容易になり、また信頼性を高めることができる。
次に、図７（ａ）〜図３３を参照して、実施形態の半導体記憶装置の製造方法について説明する。
各工程断面図におけるＸ−Ｚ断面及びＹ−Ｚ断面は、それぞれ、図２におけるＸ−Ｚ断面及びＹ−Ｚ断面に対応する。
図７（ａ）に示すように、基板１０上に、メモリセルアレイを制御するための周辺回路が形成される。その周辺回路は、トランジスタや配線層を含む。図７（ａ）には、周辺回路における最上層の配線層５１ｂ、５２〜５４を表す。なお、図７（ｂ）以降の図面では、基板１０を省略している。
配線層５１ｂ、５２〜５４は、絶縁層４１で覆われる。その絶縁層４１上には、絶縁層４１と異種材料の絶縁層４２が形成される。例えば、絶縁層４１は酸化シリコンを主に含み、絶縁層４２は窒化シリコンを主に含む。絶縁層４２は、後の工程におけるエッチングのストッパー膜として機能する。
絶縁層４２上には、絶縁層４２と異種材料であり、酸化シリコンを主に含む絶縁層４３が形成される。その絶縁層４３上には、バックゲートＢＧが形成される。バックゲートＢＧは、不純物として例えばボロンが添加されたシリコン層である。
バックゲートＢＧには、図７（ｂ）に示すように、複数の凹部４４が形成される。凹部４４は、例えば図示しないレジスト膜をマスクにしたＲＩＥ（Reactive Ion Etching）法で形成される。
凹部４４内には、図８（ａ）に示すように、犠牲膜４５として例えばシリコン窒化膜が、ＣＶＤ（Chemical Vapor Deposition）法により埋め込まれる。
図８（ｂ）は、図８（ａ）におけるＡ−Ａ断面を表す。
すなわち、複数の回路配線５１ａ〜５１ｆが、Ｙ方向に配列されている。
図９（ａ）は、図８（ａ）に続く工程を表し、図９（ｂ）は、図９（ａ）におけるＡ−Ａ断面を表す。
バックゲートＢＧは図示しないマスクを用いたエッチングにより加工され、バックゲートＢＧにおけるＸ方向の端部に凸状のコンタクト部６１が形成される。コンタクト部６１は、犠牲膜４５が埋め込まれた領域（メモリセルアレイ領域）の反対側に向けてＸ方向に突出している。
バックゲートＢＧの端面ＢＧｅ及びコンタクト部６１は、絶縁層４６で覆われる。また、バックゲートＢＧ上及び犠牲膜４５上に、絶縁層４６が形成される。絶縁層４６は、例えば酸化シリコンを主に含む層である。
絶縁層４６上には、図１０（ａ）及び（ｂ）に示すように、電極層ＷＬが形成される。図１０（ｂ）は、図１０（ａ）におけるＡ−Ａ断面を表す。電極層ＷＬは、不純物として例えばボロンが添加されたシリコン層である。
電極層ＷＬは図示しないマスクを用いたエッチングにより加工され、図１１（ａ）及び（ｂ）に示すように、電極層ＷＬにおけるＸ方向の端部に凸状のコンタクト部６２ｄが形成される。コンタクト部６２ｄは、メモリセルアレイ領域の反対側に向けてＸ方向に突出している。図１１（ｂ）は、図１１（ａ）におけるＡ−Ａ断面を表す。
コンタクト部６２ｄは、図１１（ｂ）に示すように、バックゲートＢＧのコンタクト部６１の上に重ならずに、コンタクト部６１に対してＹ方向に位置がずれている。
電極層ＷＬの端面ＷＬｅ及びコンタクト部６２ｄは、絶縁層４０で覆われる。また、電極層ＷＬ上に、さらに絶縁層４０が積層される。絶縁層４０は、例えば酸化シリコンを主に含む層である。
その絶縁層４０上には、図１２（ａ）及び（ｂ）に示すように、さらに電極層ＷＬが積層される。図１２（ｂ）は、図１２（ａ）におけるＡ−Ａ断面を表す。
電極層ＷＬは図示しないマスクを用いたエッチングにより加工され、図１３（ａ）及び（ｂ）に示すように、電極層ＷＬにおけるＸ方向の端部に凸状のコンタクト部６２ｃが形成される。コンタクト部６２ｃは、メモリセルアレイ領域の反対側に向けてＸ方向に突出している。図１３（ｂ）は、図１３（ａ）におけるＡ−Ａ断面を表す。
コンタクト部６２ｃは、図１３（ｂ）に示すように、バックゲートＢＧのコンタクト部６１および下層の電極層ＷＬのコンタクト部６２ｄの上に重ならずに、コンタクト部６１及び６２ｄに対してＹ方向に位置がずれている。
電極層ＷＬの端面ＷＬｅ及びコンタクト部６２ｃは、絶縁層４０で覆われる。また、電極層ＷＬ上に、さらに絶縁層４０が積層される。
その絶縁層４０上には、図１４及び図１５に示すように、さらに電極層ＷＬが積層される。図１５は、図１４におけるＡ−Ａ断面を表す。
電極層ＷＬは図示しないマスクを用いたエッチングにより加工され、図１６及び図１７に示すように、電極層ＷＬにおけるＸ方向の端部に凸状のコンタクト部６２ｂが形成される。コンタクト部６２ｂは、メモリセルアレイ領域の反対側に向けてＸ方向に突出している。図１７は、図１６におけるＡ−Ａ断面を表す。
コンタクト部６２ｂは、図１７に示すように、バックゲートＢＧのコンタクト部６１、下層の電極層ＷＬのコンタクト部６２ｄ及び６２ｃの上に重ならずに、コンタクト部６１、６２ｄ及び６２ｃに対してＹ方向に位置がずれている。
電極層ＷＬの端面及びコンタクト部６２ｂは、絶縁層４０で覆われる。また、電極層ＷＬ上に、さらに絶縁層４０が積層される。
その絶縁層４０上には、図１８及び図１９に示すように、さらに電極層ＷＬが積層される。図１９は、図１８におけるＡ−Ａ断面を表す。
電極層ＷＬは図示しないマスクを用いたエッチングにより加工され、図２０及び図２１に示すように、電極層ＷＬにおけるＸ方向の端部に凸状のコンタクト部６２ａが形成される。コンタクト部６２ａは、メモリセルアレイ領域の反対側に向けてＸ方向に突出している。図２１は、図２０におけるＡ−Ａ断面を表す。
コンタクト部６２ａは、図２１に示すように、バックゲートＢＧのコンタクト部６１、下層の電極層ＷＬのコンタクト部６２ｄ、６２ｃ及び６２ｂの上に重ならずに、コンタクト部６１、６２ｄ、６２ｃ及び６２ｂに対してＹ方向に位置がずれている。
電極層ＷＬの端面ＷＬｅ及びコンタクト部６２ａは、絶縁層４０で覆われる。また、電極層ＷＬ上に、さらに絶縁層４０が積層される。
次に、メモリセルアレイ領域の積層体にスリットを形成した後、そのスリット内に、図２２に示す絶縁分離膜４７を埋め込む。
絶縁分離膜４７は、バックゲートＢＧに埋め込まれた犠牲膜４５の上で、複数層の電極層ＷＬをＹ方向に分断する。絶縁分離膜４７は、図１に示すように、Ｘ方向に延びている。
次に、最上層の絶縁層４０上に、図２３及び図２４に示すように、選択ゲートＳＧが積層される。図２４は、図２３におけるＡ−Ａ断面を表す。選択ゲートＳＧは、不純物として例えばボロンが添加されたシリコン層である。
選択ゲートＳＧは図示しないマスクを用いたエッチングにより加工され、図２５及び図２６に示すように、選択ゲートＳＧにおけるＸ方向の端部に凸状のコンタクト部６３が形成される。コンタクト部６３は、メモリセルアレイ領域の反対側に向けてＸ方向に突出している。図２６は、図２５におけるＡ−Ａ断面を表す。
コンタクト部６３は、図２６に示すように、バックゲートＢＧのコンタクト部６１、下層の電極層ＷＬのコンタクト部６２ｄ、６２ｃ、６２ｂ及び６２ａの上に重ならずに、コンタクト部６１、６２ｄ、６２ｃ、６２ｂ及び６２ａに対してＹ方向に位置がずれている。
選択ゲートＳＧの端面及びコンタクト部６３は、絶縁層４８で覆われる。また、選択ゲートＳＧ上に絶縁層４８が積層される。
図２７は、図２５における破線で囲む領域１００の模式斜視図である。
図２７に示すように、選択ゲートＳＧ、各層の電極層ＷＬおよびバックゲートＢＧのそれぞれの端部に、凸状のコンタクト部６３、６２ａ〜６２ｄ、６１が形成される。
各コンタクト部６３、６２ａ〜６２ｄ、６１は、Ｚ方向に重ならずに、Ｙ方向に位置がずれている。また、コンタクト部６２ａ〜６２ｄ、６１、６３の真下には、回路配線５１ａ〜５１ｆが形成されている。
コンタクト部６２ａ〜６２ｄ、６１、６３と、回路配線５１ａ〜５１ｆとの間には、選択ゲートＳＧ、電極層ＷＬおよびバックゲートＢＧが形成されていない。
次に、図２８に示すように、メモリセルアレイ領域の積層体を貫通し、犠牲膜４５に達するホール７１を形成する。１つの凹部（犠牲膜４５）に対して、一対のホール７１が形成される。ホール７１は、積層体上に形成した図示しないマスクを用いたＲＩＥ法で形成される。
ホール７１は、シリコン層である選択ゲートＳＧ、同じくシリコン層である電極層ＷＬ、および酸化シリコン層である絶縁層４８、４０、４６を貫通し、シリコン窒化膜である犠牲膜４５に達する。選択ゲートＳＧ、電極層ＷＬ、および絶縁層４８、４０、４６とは異種材料の犠牲膜４５が、ホール７１を形成するエッチングのエッチングストッパーとして機能する。
次に、ホール７１を通じたエッチングにより、犠牲膜４５を除去する。例えば、Ｈ３ＰＯ４を用いたウェットエッチングにより犠牲膜４５を除去する。
犠牲膜４５が除去されることで、図２９に示すように、バックゲートＢＧに形成した凹部４４が現れる。一対のホール７１のそれぞれの下端は凹部４４につながり、バックゲートＢＧ及びその上の積層体に、Ｕ字状のメモリホールＭＨが形成される。
メモリホールＭＨの内壁には、図３０に示すように、前述したメモリ膜３０が形成され、さらにそのメモリ膜３０の内壁にチャネルボディ２０が形成される。さらに、チャネルボディ２０の内側に、図４に示すコア絶縁膜５０が埋め込まれる。
次に、図３１に示すように、選択ゲートＳＧを複数のドレイン側選択ゲートＳＧＤとソース側選択ゲートＳＧＳに分割するスリット７２を形成する。そのスリット７２内には、図３２に示すように、絶縁分離膜７３が埋め込まれる。
コンタクト部６２ａ〜６２ｄ、６１、６３が形成された領域においては、図３３及び図５に示すように、それぞれのコンタクト部６２ａ〜６２ｄ、６１、６３と、それぞれの回路配線５１ａ〜５１ｆとを接続するプラグ８０ａ〜８０ｆを形成する。
まず、例えばＲＩＥ法で複数のコンタクトホールが同時に形成される。コンタクト部６２ａ〜６２ｄ、６１、６３が形成された領域の絶縁層４９がエッチングされる。さらに、絶縁層４９の下の絶縁層４２およびその下の絶縁層４１がエッチングされ、コンタクトホールの下端は、回路配線５１ａ〜５１ｆに達する。
コンタクトホールは、絶縁層４９内を各コンタクト部６２ａ〜６２ｄ、６１、６３に向けて延び、そこからさらに各回路配線５１ａ〜５１ｆに向けて延びる。
絶縁層４９、４２、４１に対して異種材料のコンタクト部６２ａ〜６２ｄ、６１、６３および回路配線５１ａ〜５１ｆは、コンタクトホール形成時のエッチングに対して高いエッチング選択性を有し、ほとんどエッチングされない。
そして、コンタクトホール内には、例えばタングステンを含む金属材料が埋め込まれる。これにより、それぞれのコンタクト部６２ａ〜６２ｄ、６１、６３と、それぞれの回路配線５１ａ〜５１ｆとを、上層配線を介さずに直接接続するプラグ８０ａ〜８０ｆが形成される。
その後、メモリセルアレイ領域においては、ビット線ＢＬやソース線ＳＬなどが形成され、メモリセルアレイ領域の周辺領域においては、図２に示す上層配線１１１、プラグ１１２などが形成される。
次に、図３４〜図４２を参照して、他の実施形態の半導体記憶装置の製造方法について説明する。以下に示す実施形態では、バックゲートＢＧ、電極層ＷＬおよび選択ゲートＳＧを積層した後に、各層のコンタクト部を一括して形成する。
前述した実施形態と同様、バックゲートＢＧに凹部４４を形成し、その凹部４４内に犠牲膜４５を埋め込んだ後、バックゲートＢＧ上に、複数層の電極層ＷＬを含む積層体を形成する。
そして、図３４に示すように、メモリセルアレイ領域の積層体を絶縁分離膜４７で複数のブロックに分断する。
次に、最上層の絶縁層４０上に、選択ゲートＳＧを積層する。その選択ゲートＳＧ上には、図３５に示すように、例えばレジストでマスク層１２０が形成される。そのマスク層１２０には選択的に一対の開口１２１が形成される。
そして、そのマスク層１２０をマスクにした例えばＲＩＥ法で、メモリセルアレイ領域の外側の領域の積層体をエッチングする。
マスク層１２０の一対の開口１２１から、Ｘ方向、Ｙ方向及びＺ方向に対して傾いた方向にエッチングを進行させる。例えば、エッチング対象のウェーハ面（Ｘ−Ｙ面）が、イオンの加速方向に対して傾くようにウェーハを保持した状態でＲＩＥを行う。
この斜め方向のエッチングにより、積層体の一部に、基板１０の面方向に対して傾斜しつつ、選択ゲートＳＧからバックゲートＢＧに向けて延びる突出部１３０が形成される。
図３６に、突出部１３０が形成された領域のＸ−Ｚ断面を示す。
図３７は、図３６におけるＢ−Ｂ断面図である。
図３６は、図３７において、上から２層目の電極層ＷＬ及びその上の絶縁層４０の部分で突出部１３０を切断した断面を表す。
図３７に示すように、突出部１３０において選択ゲートＳＧとバックゲートＢＧとの間には、突出部１３０が延びる斜め方向に沿って、絶縁層４０と電極層ＷＬとが交互に配列されている。バックゲートＢＧと絶縁層４２との間には、絶縁層４３が形成されている。
突出部１３０において、選択ゲートＳＧ、複数の電極層ＷＬおよびバックゲートＢＧは、互いにＺ方向に重ならず、Ｙ方向に位置がずれている。
また、突出部１３０の上側及び下側に空間が形成される。したがって、突出部１３０の下方には、選択ゲートＳＧ、電極層ＷＬおよびバックゲートＢＧが重なっていない。
次に、突出部１３０の上側及び下側の空間内に、図３８及び図３９に示すように、絶縁層４８を埋め込む。図３９は、図３８におけるＢ−Ｂ断面を表す。また、選択ゲートＳＧ上に絶縁層４８が積層される。
次に、図３８においてＢ−Ｂ線よりも左側の積層体を除去する。すなわち、突出部１３０よりもメモリセルアレイ領域から遠い側にある積層体が除去される。その積層体が除去された部分には、図４０に示すように絶縁層４９が埋め込まれる。
図４１は、図４０における破線で囲む領域２００の模式斜視図である。
メモリセルアレイ領域よりも外側の階層選択部において、選択ゲートＳＧ、各層の電極層ＷＬおよびバックゲートＢＧの端部（Ｘ方向の端部）のＸ方向の位置はそろっている。その端部には、コンタクト部６３、６２ａ〜６２ｄ、６１が設けられている。
選択ゲートＳＧの端部にはコンタクト部６３が設けられている。最上層の電極層ＷＬの端部にはコンタクト部６２ａが設けられている。上から２層目の電極層ＷＬの端部にはコンタクト部６２ｂが設けられている。上から３層目の電極層ＷＬの端部にはコンタクト部６２ｃが設けられている。上から４層目の電極層ＷＬの端部にはコンタクト部６２ｄが設けられている。バックゲートＢＧの端部にはコンタクト部６１が設けられている。
各コンタクト部６１、６２ａ〜６２ｄ、６３は、各層の端部からメモリセルアレイ領域とは反対側のＸ方向に突出した凸状に形成されている。各コンタクト部６１、６２ａ〜６２ｄ、６３は、各層と同じ材料（例えば、不純物が添加されたシリコン）で一体に設けられている。
また、各コンタクト部６１、６２ａ〜６２ｄ、６３は、各層の上面及び端面に対して傾斜した斜面１３１を有する。また、各コンタクト部６１、６２ａ〜６２ｄ、６３は、各層の端面に対して平行な端面を有する。
各コンタクト部６１、６２ａ〜６２ｄ、６３は、Ｚ方向に互いに重なっていない。各コンタクト部６１、６２ａ〜６２ｄ、６３は、基板１０の面に対して平行なＹ方向に位置がずれて配列されている。各コンタクト部６１、６２ａ〜６２ｄ、６３は、Ｙ方向に離間している。
各コンタクト部６２ａ〜６２ｄ、６１、６３の真下の基板１０の表面側には、回路配線５１ａ〜５１ｆが形成されている。
また、コンタクト部６１、６２ａ〜６２ｄ、６３と、回路配線５１ａ〜５１ｆとの間には、前記積層体が設けられず、選択ゲートＳＧ、各電極層ＷＬおよびバックゲートＢＧは、コンタクト部６１、６２ａ〜６２ｄ、６３の下に重なっていない。
次に、前述した実施形態と同様に、図４２に示すプラグ８０ａ〜８０ｆを形成する。コンタクト部６２ａ〜６２ｄ、６１、６３は、それぞれ、プラグ８０ａ〜８０ｆを介して、回路配線５１ａ〜５１ｆと電気的に接続されている。
各プラグ８０ａ〜８０ｆは、各コンタクト部６２ａ〜６２ｄ、６１、６３の端面に接している。また、各プラグ８０ａ〜８０ｆは、各コンタクト部６２ａ〜６２ｄ、６１、６３の上面及び斜面１３１の少なくともいずれかに接している。各プラグ８０ａ〜８０ｆが、各コンタクト部６２ａ〜６２ｄ、６１、６３の上面及び斜面１３１の両面に接触すればコンタクト抵抗を低減できる。各プラグ８０ａ〜８０ｆの下端は、各回路配線５１ａ〜５１ｆに接している。
各プラグ８０ａ〜８０ｆは、上部８１と、上部８１よりも直径の小さい下部８２とを有する。上部８１は、各コンタクト部６２ａ〜６２ｄ、６１、６３より上に設けられ、上部８１の下端は、各コンタクト部６２ａ〜６２ｄ、６１、６３の斜面１３１及び上面の少なくともいずれかに達している。
下部８２は、各コンタクト部６２ａ〜６２ｄ、６１、６３の端面に接し、下方に向けて延びている。下部８２の下端は、各回路配線５１ａ〜５１ｆに達している。
この図４２に示す階層選択部においても、各層の電極層ＷＬ、バックゲートＢＧおよび選択ゲートＳＧを、積層体の上に引きまわされた上層配線を経由することなく、各コンタクト部６２ａ〜６２ｄ、６１、６３から下方に延びるプラグ８０ａ〜８０ｄを通じて、直接、積層体の下の回路配線５１ａ〜５１ｆと接続させることができる。
そのため、上層配線を経由する場合よりも、各層と回路配線とを接続する配線経路が短くなり、信号の伝播遅延を抑制することができる。
また、各層と回路配線とを接続する配線形成領域の面積を、上層配線を経由した配線引きまわし構造に比べて縮小することができ、チップ面積全体の縮小、ひいてはコスト削減を図れる。
図３７に示す斜めに延びる突出部１３０の、絶縁層４２の上面（ＸＹ面）に対する傾斜角度θは、０°より大きく９０°より小さい範囲内に設定される。
θが０°に近づくほど斜め方向で隣り合う電極層ＷＬ間距離が大きくなるため、プラグ８０ａ〜８０ｄの直径を大きくでき、プロセスが容易になる。
また、θが９０°に近づくほど突出部１３０全体のＹ方向サイズを小さくできる。
次に、図４３〜図５６を参照して、さらに他の実施形態の半導体記憶装置の製造方法について説明する。
前述した実施形態と同様に、バックゲートＢＧに凹部４４を形成し、その凹部４４内に犠牲膜４５を埋め込んだ後、バックゲートＢＧ上に、複数層の電極層ＷＬを含む積層体を形成する。
そして、図４３に示すように、メモリセルアレイ領域の積層体を絶縁分離膜４７で複数のブロックに分断する。その後、最上層の絶縁層４０上に、選択ゲートＳＧを積層する。さらに、選択ゲートＳＧ上に絶縁層４８を形成する。
次に、図４３及び図４４に示すように、階層選択部を形成する領域における積層体の一部を階段状に加工する。
図４４は、図４３におけるＣ−Ｃ断面を表す。
図４３に示される階段構造部１４０は、図４４に示す階段構造部１４０における上から２層目の電極層ＷＬより下の積層体（上から２層目の電極層ＷＬを含む）の断面を表す。
階段構造１４０の各段は、Ｙ方向に配列されている。階段構造部１４０の最上段では、選択ゲートＳＧの一部が露出されている。階段構造部１４０の上から２段目の段では、電極層ＷＬの中で最上層の電極層ＷＬの一部が露出されている。階段構造部１４０の上から３段目の段では、最上層の電極層ＷＬの１つ下の層の電極層ＷＬの一部が露出されている。階段構造部１４０の上から４段目の段では、最上層の電極層ＷＬの２つ下の層の電極層ＷＬの一部が露出されている。階段構造部１４０の上から５段目の段では、最上層の電極層ＷＬの３つ下の層の電極層ＷＬの一部が露出されている。階段構造部１４０の最下段では、バックゲートＢＧの一部が露出されている。
次に、階段構造１４０において選択ゲートＳＧ、電極層ＷＬ及びバックゲートＢＧの各層の露出されている部分に、不純物として例えばボロンをイオン注入法で注入する。
選択ゲートＳＧ、電極層ＷＬ及びバックゲートＢＧの各層はシリコン層であり、すでに各層には不純物としてボロンが注入され導電性が付与されている。
上記階段構造部１４０における各層の露出部にさらにボロンが注入される。したがって、図４５及び図４６に示すように、階段構造部１４０の選択ゲートＳＧ、電極層ＷＬ及びバックゲートＢＧの各層の端部１４１の不純物濃度（ボロン濃度）は、相対的に他の部分の不純物濃度（ボロン濃度）よりも高くなる。図４６は、図４５におけるＡ−Ａ断面を表す。
次に、図４７及び図４８に示すように、階段構造部１４０を絶縁層４９で覆う。図４８は、図４７におけるＣ−Ｃ断面を表す。
次に、図４７においてＣ−Ｃ線よりも左側の積層体を、図４９に示すように除去する。すなわち、階段構造部１４０よりもメモリセルアレイ領域から遠い側にある積層体が除去される。図５０は、図４９におけるＣ−Ｃ断面を表す。
そして、図５１及び図５２に示すように、選択ゲートＳＧ、電極層ＷＬおよびバックゲートＢＧの各層において、不純物が注入された端部１４１に隣接する部分をエッチングして除去する。
このときのエッチング液としては、例えばＫＯＨ（水酸化カリウム）溶液等のアルカリ薬液を用いる。
アルカリ薬液に対するシリコン層のエッチングレートは、シリコン層中にドープされたボロンの濃度に依存する。特に、ボロン濃度が１×１０２０（ｃｍ−３）以上になるとエッチングレートは急激に減少し、ボロン濃度が１×１０１９（ｃｍ−３）以下のときの数十分の一になる。
したがって、上記エッチングにより、階段構造部１４０の端部１４１よりもボロン濃度が低いシリコン層が選択的に除去され、階段構造部１４０の端部１４１は残される。なお、図５１に示すエッチング時、階段構造部１４０の端部１４１よりもボロン濃度が低い各層のエッチングがメモリセルアレイ領域にまで進行しないようにエッチング時間が制御される。
上記エッチングにより各層が除去されて形成された隙間１５１には、図５３及び図５４に示すように、絶縁層４９が埋め込まれる。図５４は、図５３におけるＣ−Ｃ断面を表す。
図５５は、図５３における破線で囲む領域３００の模式斜視図である。
メモリセルアレイ領域よりも外側の階層選択部において、選択ゲートＳＧ、各層の電極層ＷＬおよびバックゲートＢＧの端部（Ｘ方向の端部）のＸ方向の位置はそろっている。その端部には、上記階段構造部１４０の端部１４１がコンタクト部として設けられている。
各コンタクト部１４１は、各層のＸ方向の端部からメモリセルアレイ領域とは反対側のＸ方向に突出した凸状に形成されている。各コンタクト部１４１は、各層を形成するシリコン層と一体に設けられているが、コンタクト部１４１の不純物濃度は同じシリコン層の他の部分よりも高い。
また、各コンタクト部１４１の上面は、各層の上面及び下面に対して平行であり、各コンタクト部１４１の端面は、各層の端面に対して平行である。
各コンタクト部１４１は、Ｚ方向に互いに重なっていない。各コンタクト部１４１は、基板１０の面に対して平行なＹ方向に位置がずれて配列されている。各コンタクト部１４１は、Ｙ方向に離間している。
各コンタクト部１４１の真下の基板１０の表面側には、回路配線５１ａ〜５１ｆが形成されている。
また、コンタクト部１４１と、回路配線５１ａ〜５１ｆとの間には、前記積層体が設けられず、選択ゲートＳＧ、各電極層ＷＬおよびバックゲートＢＧは、コンタクト部１４１の下に重なっていない。
次に、前述した実施形態と同様に、図５６に示すプラグ８０ａ〜８０ｆを形成する。各コンタクト部１４１は、それぞれ、プラグ８０ａ〜８０ｆを介して、回路配線５１ａ〜５１ｆと電気的に接続される。
各プラグ８０ａ〜８０ｆは、各コンタクト部１４１の上面及び端面に接している。各プラグ８０ａ〜８０ｆの下端は、各回路配線５１ａ〜５１ｆに接している。
各プラグ８０ａ〜８０ｆは、上部８１と、上部８１よりも直径の小さい下部８２とを有する。上部８１は、各コンタクト部１４１より上に設けられ、上部８１の下端は、各コンタクト部１４１の上面に達している。
下部８２は、各コンタクト部１４１の端面に接し、下方に向けて延びている。下部８２の下端は、各回路配線５１ａ〜５１ｆに達している。
この図５６に示す階層選択部においても、各層の電極層ＷＬ、バックゲートＢＧおよび選択ゲートＳＧを、積層体の上に引きまわされた上層配線を経由することなく、各コンタクト部１４１から下方に延びるプラグ８０ａ〜８０ｄを通じて、直接、積層体の下の回路配線５１ａ〜５１ｆと接続させることができる。
そのため、上層配線を経由する場合よりも、各層と回路配線とを接続する配線経路が短くなり、信号の伝播遅延を抑制することができる。
また、各層と回路配線とを接続する配線形成領域の面積を、上層配線を経由した配線引きまわし構造に比べて縮小することができ、チップ面積全体の縮小、ひいてはコスト削減を図れる。
なお、前述した階段構造部１４０において選択ゲートＳＧ、電極層ＷＬ及びバックゲートＢＧの各層の露出されている部分を金属シリサイド化することで、シリコン層をエッチングするときのエッチングに対して耐性を持たせてもよい。
すなわち、図５２に示すエッチングのときに、金属シリサイド化されていないシリコン層が選択的に除去され、階段構造部１４０の端部（金属シリサイド部）１４１は残される。
本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施形態やその変形は、発明の範囲や要旨に含まれるとともに、特許請求の範囲に記載された発明とその均等の範囲に含まれる。
１…メモリセルアレイ、２…階層選択部、２０…チャネルボディ、３０…メモリ膜、５１ａ〜５１ｆ…回路配線、６１，６２ａ〜６２ｄ，６３…コンタクト部、８０ａ〜８０ｆ…プラグ、ＷＬ…電極層

Claims (6)

  1. 基板と、
    前記基板上に設けられた複数の回路配線と、
    前記基板上にそれぞれ交互に積層された複数層の電極層と複数層の絶縁層とを有する積層体と、
    前記複数層の電極層を貫通して前記積層体の積層方向に延びるチャネルボディと、
    前記電極層と前記チャネルボディとの間に設けられ、電荷蓄積膜を含むメモリ膜と、
    前記複数層の電極層のそれぞれの端部に凸状に設けられた複数のコンタクト部であって、それぞれが前記積層方向に重ならずに、前記基板の面方向に位置がずれている複数のコンタクト部と、
    それぞれの前記コンタクト部からそれぞれの前記回路配線に向けて延び、それぞれの前記コンタクト部とそれぞれの前記回路配線とを接続する複数のプラグと、
    を備えた半導体記憶装置。
  2. 前記プラグは、前記コンタクト部の上面及び端面に接している請求項１記載の半導体記憶装置。
  3. 前記コンタクト部は、前記電極層の上面に対して傾斜した斜面を有し、
    前記プラグは、前記コンタクト部の端面に接し、さらに前記コンタクト部の前記斜面及び上面の少なくともいずれかに接している請求項１記載の半導体記憶装置。
  4. 前記メモリセルアレイ領域において、前記積層体は複数のブロックに第１の方向に分断され、
    前記メモリセルアレイ領域の外側の領域において、前記積層体は前記第１の方向に分断されずに、つながっており、
    前記複数のコンタクト部は、前記メモリセルアレイ領域の外側の領域で、前記第１の方向に対して交差する第２の方向に突出し、前記第１の方向に配列されている請求項１〜３のいずれか１つに記載の半導体記憶装置。
  5. 前記プラグは、前記コンタクト部より上の上部と、前記コンタクト部より下の下部と、を有する柱状に形成され、
    前記上部の直径は前記下部の直径よりも小さい請求項１〜４のいずれか１つに記載の半導体記憶装置。
  6. 複数の回路配線が形成された基板上に、それぞれ交互に積層された複数層の電極層と複数層の絶縁層とを有する積層体を形成する工程と、
    前記複数層の電極層を貫通し前記積層体の積層方向に延びるホールを形成する工程と、
    前記ホールの側壁に、電荷蓄積膜を含むメモリ膜を形成する工程と、
    前記ホール内における前記メモリ膜の側壁に、チャネルボディを形成する工程と、
    前記複数層の電極層のそれぞれの端部に凸状に設けられ、それぞれが前記積層方向に重ならずに、前記基板の面方向に位置がずれている複数のコンタクト部を形成する工程と、
    それぞれの前記コンタクト部からそれぞれの前記回路配線に向けて延び、それぞれの前記コンタクト部とそれぞれの前記回路配線とを接続する複数のプラグを形成する工程と、
    を備えた半導体記憶装置の製造方法。
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