JP2013187337A - 不揮発性半導体記憶装置 - Google Patents
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Abstract
【課題】ＧＩＤＬ電流の増大を図ることができる不揮発性半導体記憶装置を提供することである。
【解決手段】実施形態に係る不揮発性半導体記憶装置は、複数の導電層と複数の第１の絶縁層とを有する積層体と、積層体上に設けられた第２の絶縁層と選択ゲートと、メモリーホールの内壁に設けられたメモリ膜とチャネルボディと、チャネルボディの端面上に設けられた第１の半導体層と第２の半導体層と、を備える。第１の半導体層は第１の不純物が添加されたシリコンゲルマニウムを含み、第２の半導体層は第１の不純物が添加されたシリコンゲルマニウムを含み、第１の半導体層と第２の半導体層との境界は選択ゲートの上端の位置よりも上方に設けられ、第１の半導体層における第１の不純物の濃度は１０２０ａｔｏｍｓ／ｃｍ３未満であり、第２の半導体層における第１の不純物の濃度は１０２１ａｔｏｍｓ／ｃｍ３以上である。
【選択図】図３
【解決手段】実施形態に係る不揮発性半導体記憶装置は、複数の導電層と複数の第１の絶縁層とを有する積層体と、積層体上に設けられた第２の絶縁層と選択ゲートと、メモリーホールの内壁に設けられたメモリ膜とチャネルボディと、チャネルボディの端面上に設けられた第１の半導体層と第２の半導体層と、を備える。第１の半導体層は第１の不純物が添加されたシリコンゲルマニウムを含み、第２の半導体層は第１の不純物が添加されたシリコンゲルマニウムを含み、第１の半導体層と第２の半導体層との境界は選択ゲートの上端の位置よりも上方に設けられ、第１の半導体層における第１の不純物の濃度は１０２０ａｔｏｍｓ／ｃｍ３未満であり、第２の半導体層における第１の不純物の濃度は１０２１ａｔｏｍｓ／ｃｍ３以上である。
【選択図】図３
Description
後述する実施形態は、概ね、不揮発性半導体記憶装置に関する。
不揮発性半導体記憶装置の分野においては、フォトリソグラフィ技術における解像度の限界に比較的制約されることなく高集積化を図ることが可能な３次元積層メモリが注目されている。３次元積層メモリには、例えば、柱状のチャネルボディと、チャネルボディの側面を覆うように積層されたトンネル絶縁層、電荷蓄積層、ブロック絶縁層と、チャネルボディと交差し積層方向に所定の間隔をおいて設けられた複数の導電層と、を有するメモリストリングスが２次元的にマトリックス状に配置されたものがある。
そして、セル電流を増大させるために、チャネルボディの端面上にシリコンゲルマニウムからなる層を設ける技術が提案されている。
ここで、このような３次元積層メモリにおいては、ＧＩＤＬ（Gate Induced Drain Leakage）電流を利用してデータの消去を行うようにしている。そのため、データの消去効率を向上させるために、ＧＩＤＬ電流の増大を図ることが望まれている。
そして、セル電流を増大させるために、チャネルボディの端面上にシリコンゲルマニウムからなる層を設ける技術が提案されている。
ここで、このような３次元積層メモリにおいては、ＧＩＤＬ（Gate Induced Drain Leakage）電流を利用してデータの消去を行うようにしている。そのため、データの消去効率を向上させるために、ＧＩＤＬ電流の増大を図ることが望まれている。
本発明が解決しようとする課題は、ＧＩＤＬ電流の増大を図ることができる不揮発性半導体記憶装置を提供することである。
実施形態に係る不揮発性半導体記憶装置は、それぞれ交互に積層された複数の導電層と複数の第１の絶縁層とを有する積層体と、前記積層体上に設けられた第２の絶縁層と、前記第２の絶縁層上に設けられた選択ゲートと、前記積層体と、前記第２の絶縁層と、前記選択ゲートと、を積層方向に貫通するメモリホールと、前記メモリーホールの内壁に設けられたメモリ膜と、前記メモリ膜の内側に設けられたチャネルボディと、前記チャネルボディの端面上に設けられた第１の半導体層と、前記第１の半導体層上に設けられた第２の半導体層と、を備えている。そして、前記第１の半導体層は、第１の不純物が添加されたシリコンゲルマニウムを含み、前記第２の半導体層は、第１の不純物が添加されたシリコンゲルマニウムを含み、前記第１の半導体層と、前記第２の半導体層と、の境界は、前記選択ゲートの上端の位置よりも上方に設けられ、前記第１の半導体層における前記第１の不純物の濃度は、１０２０ａｔｏｍｓ／ｃｍ３未満であり、前記第２の半導体層における前記第１の不純物の濃度は、１０２１ａｔｏｍｓ／ｃｍ３以上である。
以下、図面を参照しつつ、実施の形態について例示をする。なお、各図面中、同様の構成要素には同一の符号を付して詳細な説明は適宜省略する。
また、不揮発性半導体記憶装置には、データを記憶するメモリセルが設けられたメモリ領域と、メモリ領域のメモリセルを駆動する周辺回路が設けられた周辺回路領域と、導電層を上層配線と接続するためのコンタクト電極が設けられたコンタクト領域、上層配線などが設けられる。この場合、メモリ領域以外に設けられる要素には既知の技術を適用することができる。そのため、ここでは、主にメモリ領域に設けられる要素について例示する。
また、以下の各図においては、ＸＹＺ直交座標系を導入している。この座標系においては、基板１０の主面に対して平行な方向であって相互に直交する２方向をＸ方向及びＹ方向とし、これらＸ方向及びＹ方向の双方に対して直交する方向をＺ方向としている。
また、不揮発性半導体記憶装置には、データを記憶するメモリセルが設けられたメモリ領域と、メモリ領域のメモリセルを駆動する周辺回路が設けられた周辺回路領域と、導電層を上層配線と接続するためのコンタクト電極が設けられたコンタクト領域、上層配線などが設けられる。この場合、メモリ領域以外に設けられる要素には既知の技術を適用することができる。そのため、ここでは、主にメモリ領域に設けられる要素について例示する。
また、以下の各図においては、ＸＹＺ直交座標系を導入している。この座標系においては、基板１０の主面に対して平行な方向であって相互に直交する２方向をＸ方向及びＹ方向とし、これらＸ方向及びＹ方向の双方に対して直交する方向をＺ方向としている。
[第１の実施形態]
図１は、第１の実施形態に係る不揮発性半導体記憶装置を例示する模式斜視断面図である。
なお、図１においては、図を見易くするために、メモリホール内に形成された絶縁膜以外の絶縁部分については図示を省略している。
図１は、第１の実施形態に係る不揮発性半導体記憶装置を例示する模式斜視断面図である。
なお、図１においては、図を見易くするために、メモリホール内に形成された絶縁膜以外の絶縁部分については図示を省略している。
図１に示すように、基板１０上には図示しない絶縁層を介してバックゲートＢＧが設けられている。バックゲートＢＧは、例えば、ボロンなどの不純物が添加され導電性を有するシリコンから形成される。バックゲートＢＧ上には、それぞれ交互に積層された複数の導電層ＷＬ１〜ＷＬ４と複数の絶縁層（後述する絶縁層２５）とを有する積層体が形成されている。導電層ＷＬ１〜ＷＬ４の層数は任意であり、本実施形態においては、例えば、４層の場合を例示する。導電層ＷＬ１〜ＷＬ４は、例えば、ボロンなどの不純物が添加され導電性を有するシリコンから形成される。
導電層ＷＬ１〜ＷＬ４は、Ｘ方向に延びる溝によって複数のブロックに分断されている。あるブロックにおける最上層の導電層ＷＬ１上には図示しない絶縁層を介してドレイン側選択ゲートＤＳＧが設けられている。ドレイン側選択ゲートＤＳＧは、例えば、ボロンなどの不純物が添加され導電性を有するシリコンから形成される。そのブロックに隣接する別のブロックにおける最上層の導電層ＷＬ１上には図示しない絶縁層を介してソース側選択ゲートＳＳＧが設けられている。ソース側選択ゲートＳＳＧは、例えば、ボロンなどの不純物が添加され導電性を有するシリコンから形成される。
ソース側選択ゲートＳＳＧ上には図示しない絶縁層を介してソース線ＳＬが設けられている。ソース線ＳＬ及びドレイン側選択ゲートＤＳＧ上には、図示しない絶縁層を介して複数のビット線ＢＬが設けられている。各ビット線ＢＬは、Ｙ方向に延びている。
ソース線ＳＬとビット線ＢＬは、例えば、ボロンなどの不純物が添加され導電性を有するシリコンから形成される。あるいは、ソース線ＳＬとビット線ＢＬは、金属材料から形成されるものとしてもよい。
ソース線ＳＬとビット線ＢＬは、例えば、ボロンなどの不純物が添加され導電性を有するシリコンから形成される。あるいは、ソース線ＳＬとビット線ＢＬは、金属材料から形成されるものとしてもよい。
基板１０上の前述した積層体には、Ｕ字状のメモリホールが複数形成されている。ドレイン側選択ゲートＤＳＧを含むブロックには、ドレイン側選択ゲートＤＳＧ及びその下の導電層ＷＬ１〜ＷＬ４を貫通しＺ方向（積層方向）に延びるメモリホールが形成されている。そして、ソース側選択ゲートＳＳＧを含むブロックには、ソース側選択ゲートＳＳＧ及びその下の導電層ＷＬ１〜ＷＬ４を貫通しＺ方向に延びるメモリホールが形成されている。それら両メモリホールは、バックゲートＢＧ内に形成されＹ方向に延びるメモリホールを介してつながっている。
メモリホールの内部であってメモリ膜３０の内側には、Ｕ字状の半導体層であるチャネルボディ２０が設けられている。チャネルボディ２０は、中実であってもよいし、内部に孔を有する筒状であってもよい。チャネルボディ２０が筒状である場合には、孔の内部に絶縁層が設けられていてもよい。チャネルボディ２０は、例えば、ボロンやリンなどの不純物（第２の不純物の一例に相当する）が添加され導電性を有するシリコンから形成される。この場合、チャネルボディ２０における不純物の濃度は、第２の半導体層６１における不純物の濃度よりも低くなっている。
チャネルボディ２０の端面上には、第１の半導体層６０が設けられ、第１の半導体層６０の上には第２の半導体層６１が設けられている。また、第２の半導体層６１と、ビット線ＢＬまたはソース線ＳＬとの間には導電性を有するプラグ６２が設けられている。なお、第１の半導体層６０、第２の半導体層６１、プラグ６２に関する詳細は後述する。
ドレイン側選択ゲートＤＳＧと第１の半導体層６０との間のメモリホールの内壁には、ゲート絶縁膜３５が形成されている。ソース側選択ゲートＳＳＧと第１の半導体層６０との間のメモリホールの内壁には、ゲート絶縁膜３６が形成されている。各導電層ＷＬ１〜ＷＬ４とチャネルボディ２０との間のメモリホールの内壁には、メモリ膜３０が形成されている。バックゲートＢＧとチャネルボディ２０との間のメモリホールの内壁にも、メモリ膜３０が形成されている。ゲート絶縁膜３５、ゲート絶縁膜３６、メモリ膜３０は、例えば、一対のシリコン酸化膜でシリコン窒化膜を挟んだＯＮＯ（Oxide-Nitride-Oxide）構造を有する。
そのため、ドレイン側選択ゲートＤＳＧを貫通する部分にはドレイン側選択トランジスタＤＳＴが形成される。また、ソース側選択ゲートＳＳＧを貫通する部分にはソース側選択トランジスタＳＴＳが形成される。また、バックゲートＢＧ、このバックゲートＢＧ内に設けられたチャネルボディ２０及びメモリ膜３０によりバックゲートトランジスタＢＧＴが形成される。
ドレイン側選択トランジスタＤＳＴとバックゲートトランジスタＢＧＴとの間には、導電層ＷＬ１をコントロールゲートとするメモリセルＭＣ１と、導電層ＷＬ２をコントロールゲートとするメモリセルＭＣ２と、導電層ＷＬ３をコントロールゲートとするメモリセルＭＣ３と、導電層ＷＬ４をコントロールゲートとするメモリセルＭＣ４が設けられている。
バックゲートトランジスタＢＧＴとソース側選択トランジスタＳＳＴの間には、導電層ＷＬ４をコントロールゲートとするメモリセルＭＣ５と、導電層ＷＬ３をコントロールゲートとするメモリセルＭＣ６と、導電層ＷＬ２をコントロールゲートとするメモリセルＭＣ７と、導電層ＷＬ１をコントロールゲートとするメモリセルＭＣ８が設けられている。
バックゲートトランジスタＢＧＴとソース側選択トランジスタＳＳＴの間には、導電層ＷＬ４をコントロールゲートとするメモリセルＭＣ５と、導電層ＷＬ３をコントロールゲートとするメモリセルＭＣ６と、導電層ＷＬ２をコントロールゲートとするメモリセルＭＣ７と、導電層ＷＬ１をコントロールゲートとするメモリセルＭＣ８が設けられている。
ドレイン側選択トランジスタＤＳＴ、メモリセルＭＣ１〜ＭＣ４、バックゲートトランジスタＢＧＴ、メモリセルＭＣ５〜ＭＣ８およびソース側選択トランジスタＳＳＴは、直列接続され、１つのメモリストリングを構成する。このようなメモリストリングがＸ方向及びＹ方向に複数配列されていることにより、複数のメモリセルＭＣ１〜ＭＣ８がＸ方向、Ｙ方向及びＺ方向に３次元的に設けられている。
次に、メモリストリングス部分についてさらに例示をする。
図２は、メモリストリングス部分を例示する模式断面図である。
導電層ＷＬ１〜ＷＬ４とチャネルボディ２０との間には、導電層ＷＬ１〜ＷＬ４側から順に第１の絶縁膜３１、電荷蓄積層３２及び第２の絶縁膜３３が設けられている。第１の絶縁膜３１は導電層ＷＬ１〜ＷＬ４に接し、第２の絶縁膜３３はチャネルボディ２０に接し、第１の絶縁膜３１と第２の絶縁膜３３との間に電荷蓄積層３２が設けられている。
図２は、メモリストリングス部分を例示する模式断面図である。
導電層ＷＬ１〜ＷＬ４とチャネルボディ２０との間には、導電層ＷＬ１〜ＷＬ４側から順に第１の絶縁膜３１、電荷蓄積層３２及び第２の絶縁膜３３が設けられている。第１の絶縁膜３１は導電層ＷＬ１〜ＷＬ４に接し、第２の絶縁膜３３はチャネルボディ２０に接し、第１の絶縁膜３１と第２の絶縁膜３３との間に電荷蓄積層３２が設けられている。
チャネルボディ２０はチャネルとして機能し、導電層ＷＬ１〜ＷＬ４はコントロールゲートとして機能し、電荷蓄積層３２はチャネルボディ２０から注入される電荷を蓄積するデータ記憶層として機能する。すなわち、チャネルボディ２０と各導電層ＷＬ１〜ＷＬ４との交差部分に、チャネルの周囲をコントロールゲートが囲んだ構造のメモリセルが形成されている。
不揮発性半導体記憶装置１は、データの消去・書き込みを電気的に自由に行うことができ、電源を切っても記憶内容を保持することができる。例えば、メモリセルはチャージトラップ構造のメモリセルである。電荷蓄積層３２は、電荷（電子）を閉じこめるトラップを多数有し、例えば、シリコン窒化膜からなる。第２の絶縁膜３３は、例えば、シリコン酸化膜からなり、電荷蓄積層３２にチャネルボディ２０から電荷が注入される際、または電荷蓄積層３２に蓄積された電荷がチャネルボディ２０へ拡散する際に電位障壁となる。第１の絶縁膜３１は、例えば、シリコン酸化膜からなり、電荷蓄積層３２に蓄積された電荷が、導電層ＷＬ１〜ＷＬ４へ拡散するのを防止する。
図３（ａ）、（ｂ）は、第１の半導体層６０、第２の半導体層６１、プラグ６２について例示する模式断面図である。
なお、図３（ａ）、（ｂ）においては、図を見易くするために、メモリ膜３０以外の絶縁部分については図示を省略している。
また、以下においては、ドレイン側選択ゲートＤＳＧとソース側選択ゲートＳＳＧとの区別をせずに、単に選択ゲートＳＧと称する場合がある。
なお、図３（ａ）、（ｂ）においては、図を見易くするために、メモリ膜３０以外の絶縁部分については図示を省略している。
また、以下においては、ドレイン側選択ゲートＤＳＧとソース側選択ゲートＳＳＧとの区別をせずに、単に選択ゲートＳＧと称する場合がある。
第１の半導体層６０は、内部に領域２０ａ１を有する筒状のチャネルボディ２０ａの端面上に設けられている。チャネルボディ２０ａは、例えば、ボロンやリンなどの不純物が添加され導電性を有するシリコンから形成される。
第１の半導体層６０は、例えば、不純物が添加されていないシリコンゲルマニウムから形成することができる。
また、第１の半導体層６０は、例えば、リンやヒ素などの不純物（第１の不純物の一例に相当する）が添加されたシリコンゲルマニウムから形成することもできる。
第１の半導体層６０は、例えば、不純物が添加されていないシリコンゲルマニウムから形成することができる。
また、第１の半導体層６０は、例えば、リンやヒ素などの不純物（第１の不純物の一例に相当する）が添加されたシリコンゲルマニウムから形成することもできる。
第２の半導体層６１は、第１の半導体層６０の上に設けられている。第２の半導体層６１は、例えば、リンやヒ素などの不純物（第１の不純物の一例に相当する）が添加されたシリコンゲルマニウムから形成することができる。
ただし、第２の半導体層６１における不純物の濃度は、第１の半導体層６０における不純物の濃度よりも高くなっている。
例えば、第１の半導体層６０における不純物の濃度を１０２０ａｔｏｍｓ／ｃｍ３未満、第２の半導体層６１における不純物の濃度を１０２１ａｔｏｍｓ／ｃｍ３以上とすることができる。この場合、第１の半導体層６０は、リンやヒ素などの不純物が添加されていないものとすることもできる。
プラグ６２は、第２の半導体層６１と、ビット線ＢＬまたはソース線ＳＬとの間に設けられている。プラグ６２は、例えば、ボロンなどの不純物が添加され導電性を有するシリコンから形成される。なお、プラグ６２は必ずしも必要ではなく、第２の半導体層６１と、ビット線ＢＬまたはソース線ＳＬとが直接接続されるようにしてもよい。
図３（ａ）、（ｂ）に例示をしたものの場合には、チャネルボディ２０ａは、第１の半導体層６０、第２の半導体層６１、プラグ６２を介して、ビット線ＢＬまたはソース線ＳＬと接続されている。
ただし、第２の半導体層６１における不純物の濃度は、第１の半導体層６０における不純物の濃度よりも高くなっている。
例えば、第１の半導体層６０における不純物の濃度を１０２０ａｔｏｍｓ／ｃｍ３未満、第２の半導体層６１における不純物の濃度を１０２１ａｔｏｍｓ／ｃｍ３以上とすることができる。この場合、第１の半導体層６０は、リンやヒ素などの不純物が添加されていないものとすることもできる。
プラグ６２は、第２の半導体層６１と、ビット線ＢＬまたはソース線ＳＬとの間に設けられている。プラグ６２は、例えば、ボロンなどの不純物が添加され導電性を有するシリコンから形成される。なお、プラグ６２は必ずしも必要ではなく、第２の半導体層６１と、ビット線ＢＬまたはソース線ＳＬとが直接接続されるようにしてもよい。
図３（ａ）、（ｂ）に例示をしたものの場合には、チャネルボディ２０ａは、第１の半導体層６０、第２の半導体層６１、プラグ６２を介して、ビット線ＢＬまたはソース線ＳＬと接続されている。
ここで、不揮発性半導体記憶装置１のような３次元積層メモリにおいては、ＧＩＤＬ電流を利用してデータの消去を行うようにしている。そのため、ＧＩＤＬ電流の増大を図ることができれば、データの消去効率を向上させることができる。
この場合、選択ゲートＳＧの上端ＳＧ１の位置よりも上方に、第１の半導体層６０と第２の半導体層６１との境界６３を設けるようにすれば、不純物の濃度の低いまたは不純物が添加されていない第１の半導体層６０が選択ゲートＳＧの上端ＳＧ１の位置にかかるようにすることができる。
この場合、選択ゲートＳＧの上端ＳＧ１の位置よりも上方に、第１の半導体層６０と第２の半導体層６１との境界６３を設けるようにすれば、不純物の濃度の低いまたは不純物が添加されていない第１の半導体層６０が選択ゲートＳＧの上端ＳＧ１の位置にかかるようにすることができる。
不純物の濃度の低いまたは不純物が添加されていない第１の半導体層６０が選択ゲートＳＧの上端ＳＧ１の位置にかかるようにすれば、選択ゲートＳＧの上端ＳＧ１部分に高い電位差を生じさせることができる。選択ゲートＳＧの上端ＳＧ１部分に高い電位差を生じさせることができれば、ＧＩＤＬ電流を増大させることができる。そのため、データの消去を行う際にチャネルボディ２０ａに注入する正孔の発生量を増大させることができるので、データの消去効率を向上させることができる。
なお、第１の半導体層６０と第２の半導体層６１との境界６３は、図３（ａ）に示すように選択ゲートＳＧの上端ＳＧ１の位置と同じ位置（面一）に設けてもよいし、図３（ｂ）に示すように選択ゲートＳＧの上端ＳＧ１の位置を超えて上方の位置に設けてもよい。
なお、第１の半導体層６０と第２の半導体層６１との境界６３は、図３（ａ）に示すように選択ゲートＳＧの上端ＳＧ１の位置と同じ位置（面一）に設けてもよいし、図３（ｂ）に示すように選択ゲートＳＧの上端ＳＧ１の位置を超えて上方の位置に設けてもよい。
また、選択ゲートＳＧの上端ＳＧ１よりも下方に、第１の半導体層６０の下端６０ａを設けるようにすることが好ましい。その様にすれば、ＧＩＤＬ電流を容易に増大させることができる。
この場合、第１の半導体層６０の下端６０ａは、図３（ａ）に示すように選択ゲートＳＧの下端ＳＧ２の位置と同じ位置（面一）に設けてもよいし、図３（ｂ）に示すように選択ゲートＳＧの下端ＳＧ２の位置を超えて上方の位置に設けてもよい。また、図示は省略するが、第１の半導体層６０の下端６０ａは、選択ゲートＳＧの下端ＳＧ２の位置を超えて下方の位置に設けてもよい。
この場合、第１の半導体層６０の下端６０ａは、図３（ａ）に示すように選択ゲートＳＧの下端ＳＧ２の位置と同じ位置（面一）に設けてもよいし、図３（ｂ）に示すように選択ゲートＳＧの下端ＳＧ２の位置を超えて上方の位置に設けてもよい。また、図示は省略するが、第１の半導体層６０の下端６０ａは、選択ゲートＳＧの下端ＳＧ２の位置を超えて下方の位置に設けてもよい。
第１の半導体層６０におけるリンやヒ素などの不純物の濃度を１０２０ａｔｏｍｓ／ｃｍ３未満、第２の半導体層６１におけるリンやヒ素などの不純物の濃度を１０２１ａｔｏｍｓ／ｃｍ３以上とすれば、ＧＩＤＬ電流をより容易に増大させることができる。
またさらに、チャネルボディ２０ａにおけるボロンやリンなどの不純物の濃度を１０２０ａｔｏｍｓ／ｃｍ３未満、第１の半導体層６０におけるリンやヒ素などの不純物の濃度を１０２０ａｔｏｍｓ／ｃｍ３未満、第２の半導体層６１におけるリンやヒ素などの不純物の濃度を１０２１ａｔｏｍｓ／ｃｍ３以上とすれば、ＧＩＤＬ電流をさらに容易に増大させることができる。
またさらに、チャネルボディ２０ａにおけるボロンやリンなどの不純物の濃度を１０２０ａｔｏｍｓ／ｃｍ３未満、第１の半導体層６０におけるリンやヒ素などの不純物の濃度を１０２０ａｔｏｍｓ／ｃｍ３未満、第２の半導体層６１におけるリンやヒ素などの不純物の濃度を１０２１ａｔｏｍｓ／ｃｍ３以上とすれば、ＧＩＤＬ電流をさらに容易に増大させることができる。
また、内部に領域２０ａ１を有する筒状のチャネルボディ２０ａ、または、シリコン酸化物などから形成された絶縁膜が領域２０ａ１に設けられたチャネルボディ２０ａとすれば、選択ゲートＳＧの部分に形成された選択トランジスタ（ドレイン側選択トランジスタＤＳＴ、ソース側選択トランジスタＳＴＳ）のカットオフが容易となる。
また、シリコンゲルマニウムを含む第１の半導体層６０、第２の半導体層６１は、シリコンを含むプラグ６２よりも電気抵抗が低いので、プラグ６２のみを用いて、チャネルボディ２０ａと、ビット線ＢＬまたはソース線ＳＬとを接続する場合に比べて電気抵抗を低減させることができる。
また、リンやヒ素などの不純物の濃度が高い第２の半導体層６１は、さらに電気抵抗が低いので、チャネルボディ２０ａと、ビット線ＢＬまたはソース線ＳＬとの間の電気抵抗をさらに低減させることができる。
また、リンやヒ素などの不純物の濃度が高い第２の半導体層６１は、さらに電気抵抗が低いので、チャネルボディ２０ａと、ビット線ＢＬまたはソース線ＳＬとの間の電気抵抗をさらに低減させることができる。
また、図３（ａ）、（ｂ）においては、境界６３を境に不純物の濃度が変化する場合を例示したがこれに限定されるわけではない。例えば、境界６３の近傍において不純物の濃度が徐々に変化するようにしてもよい。すなわち、不純物の濃度は、境界６３の近傍において、第２の半導体層６１の側から第１の半導体層６０の側に向かって漸次減少するようにしてもよい。この場合、イオン注入法などを用いて第２の半導体層６１側から不純物を添加すれば、不純物の濃度が徐々に変化するようにすることができる。
不純物の濃度が徐々に変化するようにすれば、電気抵抗の変化をなだらかにすることができる。
不純物の濃度が徐々に変化するようにすれば、電気抵抗の変化をなだらかにすることができる。
ここで、不純物の濃度が徐々に変化する場合には、境界６３の位置が不明確になるおそれがある。
そのため、本実施の形態においては、以下のようにして境界６３の位置を規定している。
図４は、境界６３の位置を例示するための模式図である。
図４の右側の模式グラフ図にあるように、不純物の濃度が徐々に変化しているものとする。
この場合、境界６３の位置は、１０２０ａｔｏｍｓ／ｃｍ３よりも高い不純物の濃度が低下し、１０２０ａｔｏｍｓ／ｃｍ３となった位置とすることができる。例えば、図４においては、不純物の濃度が１０２２ａｔｏｍｓ／ｃｍ３から低下し、１０２０ａｔｏｍｓ／ｃｍ３となった位置を境界６３の位置とすることができる。
そのため、本実施の形態においては、以下のようにして境界６３の位置を規定している。
図４は、境界６３の位置を例示するための模式図である。
図４の右側の模式グラフ図にあるように、不純物の濃度が徐々に変化しているものとする。
この場合、境界６３の位置は、１０２０ａｔｏｍｓ／ｃｍ３よりも高い不純物の濃度が低下し、１０２０ａｔｏｍｓ／ｃｍ３となった位置とすることができる。例えば、図４においては、不純物の濃度が１０２２ａｔｏｍｓ／ｃｍ３から低下し、１０２０ａｔｏｍｓ／ｃｍ３となった位置を境界６３の位置とすることができる。
[第２の実施形態]
次に、第２の実施形態に係る不揮発性半導体記憶装置の製造方法について例示する。
前述したように、不揮発性半導体記憶装置１には、メモリ領域１ａ、コンタクト領域、周辺回路領域、上層配線などが設けられているが、メモリ領域１ａ以外に設けられる要素の形成には既知の技術を適用することができる。そのため、ここでは、主にメモリ領域１ａに設けられる要素の形成について例示する。
図５〜図９は、第２の実施形態に係る不揮発性半導体記憶装置の製造方法を例示する模式工程断面図である。
次に、第２の実施形態に係る不揮発性半導体記憶装置の製造方法について例示する。
前述したように、不揮発性半導体記憶装置１には、メモリ領域１ａ、コンタクト領域、周辺回路領域、上層配線などが設けられているが、メモリ領域１ａ以外に設けられる要素の形成には既知の技術を適用することができる。そのため、ここでは、主にメモリ領域１ａに設けられる要素の形成について例示する。
図５〜図９は、第２の実施形態に係る不揮発性半導体記憶装置の製造方法を例示する模式工程断面図である。
基板１０上には、図示しない絶縁層を介してバックゲートＢＧが設けられる。バックゲートＢＧは、例えば、ボロンなどの不純物が添加されたシリコンから形成することができる。
そして、図５（ａ）に示すように、バックゲートＢＧ上に、レジスト９４を形成する。レジスト９４は、パターニングされ、選択的に形成された開口９４ａを有する。
次に、図５（ｂ）に示すように、レジスト９４をマスクにして、バックゲートＢＧを選択的にエッチングする。これにより、バックゲートＢＧに凹部８１が形成される。
次に、図５（ｃ）に示すように、凹部８１に犠牲膜８２を埋め込む。犠牲膜８２は、例えば、シリコン窒化物、不純物が添加されていないシリコンなどから形成することができる。
その後、図５（ｄ）に示すように、犠牲膜８２を全面エッチングして、凹部８１と凹部８１との間のバックゲートＢＧの表面を露出させる。
そして、図５（ａ）に示すように、バックゲートＢＧ上に、レジスト９４を形成する。レジスト９４は、パターニングされ、選択的に形成された開口９４ａを有する。
次に、図５（ｂ）に示すように、レジスト９４をマスクにして、バックゲートＢＧを選択的にエッチングする。これにより、バックゲートＢＧに凹部８１が形成される。
次に、図５（ｃ）に示すように、凹部８１に犠牲膜８２を埋め込む。犠牲膜８２は、例えば、シリコン窒化物、不純物が添加されていないシリコンなどから形成することができる。
その後、図５（ｄ）に示すように、犠牲膜８２を全面エッチングして、凹部８１と凹部８１との間のバックゲートＢＧの表面を露出させる。
次に、図６（ａ）に示すように、バックゲートＢＧ上に絶縁膜４１を形成した後、その上に、複数の導電層ＷＬ１〜ＷＬ４及び複数の絶縁層２５（第１の絶縁層の一例に相当する）を含む積層体ＭＬ１を形成する。すなわち、基板１０上に、それぞれ交互に積層された複数の導電層ＷＬ１〜ＷＬ４と複数の絶縁層２５とを有する積層体ＭＬ１を形成する。導電層ＷＬ１〜ＷＬ４と絶縁層２５とは交互に積層され、絶縁層２５は導電層ＷＬ１〜ＷＬ４間に介在される。最上層の導電層ＷＬ１上には、絶縁膜４３が形成される。
次に、図６（ｂ）に示すように、フォトリソグラフィ法とＲＩＥ（Reactive Ion Etching）法とを用いて、積層体ＭＬ１を分断し、絶縁膜４１に達する溝を形成した後、その溝の内部を、絶縁膜４５で埋め込む。溝の内部を絶縁膜４５で埋め込んだ後、全面エッチングにより絶縁膜４３を露出させる。
次に、図６（ｃ）に示すように、絶縁膜４３上に絶縁膜４６（第２の絶縁層の一例に相当する）を形成する。さらに、絶縁膜４６上に、選択ゲートＳＧとなる層及び絶縁層４７を含む積層体ＭＬ２を形成する。すなわち、積層体ＭＬ１上に、選択ゲートＳＧとなる層、絶縁層４７の順に形成し、積層体ＭＬ２を形成する。
次に、図６（ｂ）に示すように、フォトリソグラフィ法とＲＩＥ（Reactive Ion Etching）法とを用いて、積層体ＭＬ１を分断し、絶縁膜４１に達する溝を形成した後、その溝の内部を、絶縁膜４５で埋め込む。溝の内部を絶縁膜４５で埋め込んだ後、全面エッチングにより絶縁膜４３を露出させる。
次に、図６（ｃ）に示すように、絶縁膜４３上に絶縁膜４６（第２の絶縁層の一例に相当する）を形成する。さらに、絶縁膜４６上に、選択ゲートＳＧとなる層及び絶縁層４７を含む積層体ＭＬ２を形成する。すなわち、積層体ＭＬ１上に、選択ゲートＳＧとなる層、絶縁層４７の順に形成し、積層体ＭＬ２を形成する。
次に、図７（ａ）に示すように、バックゲートＢＧ上の積層体ＭＬ１及び積層体ＭＬ２に、ホールｈを形成する。ホールｈは、図示しないマスクを用いて、例えば、ＲＩＥ法により形成する。ホールｈの下端は犠牲膜８２に達し、ホールｈの底部に犠牲膜８２が露出する。この場合、犠牲膜８２のほぼ中央に位置する絶縁膜４５を挟むように、一対のホールｈが１つの犠牲膜８２上に形成されるようにする。
次に、例えば、ウェットエッチング法を用いて、ホールｈを介して犠牲膜８２を除去する。このウェットエッチング法に用いられるエッチング液としては、例えば、ＫＯＨ（水酸化カリウム）溶液などのアルカリ系薬液、あるいは、温度条件によりエッチングレートが調整されたリン酸溶液（Ｈ３ＰＯ４）などを例示することができる。
次に、例えば、ウェットエッチング法を用いて、ホールｈを介して犠牲膜８２を除去する。このウェットエッチング法に用いられるエッチング液としては、例えば、ＫＯＨ（水酸化カリウム）溶液などのアルカリ系薬液、あるいは、温度条件によりエッチングレートが調整されたリン酸溶液（Ｈ３ＰＯ４）などを例示することができる。
これにより、図７（ｂ）に示すように、犠牲膜８２が除去される。犠牲膜８２の除去により、バックゲートＢＧに凹部８１が形成される。１つの凹部８１につき、一対のホールｈがつながっている。すなわち、一対のホールｈのそれぞれの下端が１つの共通の凹部８１とつながり、１つのＵ字状のメモリホールＭＨが形成される。
この後、複数の導電層ＷＬ１〜ＷＬ４を含む積層体ＭＬ１におけるメモリホールＭＨの内壁に、図２に示すメモリ膜３０を形成する。さらに、メモリホールＭＨ内におけるメモリ膜３０の内側に、ボロンやリンなどの不純物が添加され導電性を有するシリコンを埋め込むことでチャネルボディ２０を形成する。なお、メモリ膜３０の内側に、ボロンやリンなどの不純物が添加され導電性を有するシリコンからなる膜を形成し、内部に領域２０ａ１を有する筒状のチャネルボディ２０ａを形成してもよい。
この場合、領域２０ａ１は中空であってもよいし、シリコン酸化膜やシリコン窒化膜などで完全に埋め込まれていてもよい。
また、中空の領域２０ａ１とチャネルボディ２０ａとの間にシリコン酸化膜やシリコン窒化膜などで形成された図示しない薄膜層があってもよい。
チャネルボディ２０、２０ａにおけるボロンやリンなどの不純物の濃度は、１０２０ａｔｏｍｓ／ｃｍ３未満とされる。
なお、以下においては、中空の領域２０ａ１を有する筒状のチャネルボディ２０ａが形成された場合について例示する。
この後、複数の導電層ＷＬ１〜ＷＬ４を含む積層体ＭＬ１におけるメモリホールＭＨの内壁に、図２に示すメモリ膜３０を形成する。さらに、メモリホールＭＨ内におけるメモリ膜３０の内側に、ボロンやリンなどの不純物が添加され導電性を有するシリコンを埋め込むことでチャネルボディ２０を形成する。なお、メモリ膜３０の内側に、ボロンやリンなどの不純物が添加され導電性を有するシリコンからなる膜を形成し、内部に領域２０ａ１を有する筒状のチャネルボディ２０ａを形成してもよい。
この場合、領域２０ａ１は中空であってもよいし、シリコン酸化膜やシリコン窒化膜などで完全に埋め込まれていてもよい。
また、中空の領域２０ａ１とチャネルボディ２０ａとの間にシリコン酸化膜やシリコン窒化膜などで形成された図示しない薄膜層があってもよい。
チャネルボディ２０、２０ａにおけるボロンやリンなどの不純物の濃度は、１０２０ａｔｏｍｓ／ｃｍ３未満とされる。
なお、以下においては、中空の領域２０ａ１を有する筒状のチャネルボディ２０ａが形成された場合について例示する。
次に、図８（ａ）に示すように、ＲＩＥ法などを用いて、チャネルボディ２０ａの端部を選択的にエッチングして後退させる。
次に、図８（ｂ）に示すように、チャネルボディ２０ａの端面上に第１の半導体層６０を形成する。例えば、チャネルボディ２０ａの端面上に、アモルファスシリコンからなる層を形成し、イオン注入法などを用いてゲルマニウムを添加することでシリコンゲルマニウムからなる第１の半導体層６０を形成する。また、チャネルボディ２０ａの端面上に、シリコンゲルマニウムからなる第１の半導体層６０をエピタキシャル成長させるようにしてもよい。
次に、図８（ｂ）に示すように、チャネルボディ２０ａの端面上に第１の半導体層６０を形成する。例えば、チャネルボディ２０ａの端面上に、アモルファスシリコンからなる層を形成し、イオン注入法などを用いてゲルマニウムを添加することでシリコンゲルマニウムからなる第１の半導体層６０を形成する。また、チャネルボディ２０ａの端面上に、シリコンゲルマニウムからなる第１の半導体層６０をエピタキシャル成長させるようにしてもよい。
この際、選択ゲートＳＧの上端ＳＧ１の位置よりも上方に、第１の半導体層６０の上端を形成する。なお、第１の半導体層６０の上端は、選択ゲートＳＧの上端ＳＧ１の位置と同じ位置（面一）に形成してもよいし、選択ゲートＳＧの上端ＳＧ１の位置を超えて上方の位置に形成してもよい。
また、イオン注入法などを用いて、第１の半導体層６０にリンやヒ素などの不純物を添加する場合には、第１の半導体層６０における不純物の濃度が１０２０ａｔｏｍｓ／ｃｍ３未満となるようにする。
また、イオン注入法などを用いて、第１の半導体層６０にリンやヒ素などの不純物を添加する場合には、第１の半導体層６０における不純物の濃度が１０２０ａｔｏｍｓ／ｃｍ３未満となるようにする。
続いて、第１の半導体層６０の上に第２の半導体層６１を形成する。例えば、まず、第１の半導体層６０の上に、アモルファスシリコンからなる層を形成し、イオン注入法などを用いてゲルマニウムを添加することでシリコンゲルマニウムからなる第２の半導体層６１を形成する。また、第１の半導体層６０の上に、シリコンゲルマニウムからなる第２の半導体層６１をエピタキシャル成長させるようにしてもよい。次に、イオン注入法などを用いて、第２の半導体層６１にリンやヒ素などの不純物を添加する。この場合、第２の半導体層６１における不純物の濃度が１０２１ａｔｏｍｓ／ｃｍ３以上となるようにする。
この様に、第１の半導体層６０と第２の半導体層６１とを個別に形成する場合は、第１の半導体層６０と第２の半導体層６１の界面が境界６３となる。
この様に、第１の半導体層６０と第２の半導体層６１とを個別に形成する場合は、第１の半導体層６０と第２の半導体層６１の界面が境界６３となる。
また、第１の半導体層６０と第２の半導体層６１とを一体に形成することもできる。例えば、チャネルボディ２０ａの端面上に、アモルファスシリコンを用いて、第１の半導体層６０と第２の半導体層６１となる層を一体に形成する。そして、イオン注入法などを用いて、アモルファスシリコンにゲルマニウムを添加することでシリコンゲルマニウムとする。なお、チャネルボディ２０ａの端面上に、シリコンゲルマニウムからなる層をエピタキシャル成長させるようにしてもよい。
そして、イオン注入法などを用いて、リンやヒ素などの不純物を添加する。この際、第２の半導体層６１となる部分の不純物の濃度が１０２１ａｔｏｍｓ／ｃｍ３以上となるようにする。また、第１の半導体層６０となる部分の不純物の濃度が１０２０ａｔｏｍｓ／ｃｍ３未満となるようにする。また、選択ゲートＳＧの上端ＳＧ１の位置よりも上方に、前述した境界６３の位置（不純物の濃度が１０２２ａｔｏｍｓ／ｃｍ３から低下し１０２０ａｔｏｍｓ／ｃｍ３となる位置）がくるように制御する。なお、境界６３の位置は、選択ゲートＳＧの上端ＳＧ１の位置と同じ位置（面一）に形成してもよいし、選択ゲートＳＧの上端ＳＧ１の位置を超えて上方の位置に形成してもよい。
そして、イオン注入法などを用いて、リンやヒ素などの不純物を添加する。この際、第２の半導体層６１となる部分の不純物の濃度が１０２１ａｔｏｍｓ／ｃｍ３以上となるようにする。また、第１の半導体層６０となる部分の不純物の濃度が１０２０ａｔｏｍｓ／ｃｍ３未満となるようにする。また、選択ゲートＳＧの上端ＳＧ１の位置よりも上方に、前述した境界６３の位置（不純物の濃度が１０２２ａｔｏｍｓ／ｃｍ３から低下し１０２０ａｔｏｍｓ／ｃｍ３となる位置）がくるように制御する。なお、境界６３の位置は、選択ゲートＳＧの上端ＳＧ１の位置と同じ位置（面一）に形成してもよいし、選択ゲートＳＧの上端ＳＧ１の位置を超えて上方の位置に形成してもよい。
続いて、第２の半導体層６１の上にプラグ６２を形成する。例えば、第２の半導体層６１の上に、アモルファスシリコンを用いて、プラグ６２となる層を形成する。そして、イオン注入法などを用いて、ボロンなどの不純物を添加する。
その後、プラグ６２の上端面に接続されるビット線ＢＬまたはソース線ＳＬを形成する。例えば、ボロンなどの不純物が添加され導電性を有するシリコンからなる層を形成し、フォトリソグラフィ法とＲＩＥ法とを用いて、ビット線ＢＬまたはソース線ＳＬを形成する。
その後、プラグ６２の上端面に接続されるビット線ＢＬまたはソース線ＳＬを形成する。例えば、ボロンなどの不純物が添加され導電性を有するシリコンからなる層を形成し、フォトリソグラフィ法とＲＩＥ法とを用いて、ビット線ＢＬまたはソース線ＳＬを形成する。
図１０は、第１の実施形態に係る不揮発性半導体記憶装置１に設けられるメモリ領域１ａ１の他の構成を例示するための模式斜視図である。
なお、図１０においては、図を見易くするために、絶縁部分の図示は省略し、導電部分のみを表している。
図１においては、Ｕ字状のメモリストリングを例示したが、図１０に示すようにＩ字状のメモリストリングとすることもできる。
この構造では、基板１０上にソース線ＳＬが設けられ、その上方にソース側選択ゲート（または下部選択ゲート）ＳＳＧが設けられ、その上方に導電層ＷＬ１〜ＷＬ４が設けられ、最上層の導電層ＷＬ１とビット線ＢＬとの間にドレイン側選択ゲート（または上部選択ゲート）ＤＳＧが設けられている。
なお、図１０においては、図を見易くするために、絶縁部分の図示は省略し、導電部分のみを表している。
図１においては、Ｕ字状のメモリストリングを例示したが、図１０に示すようにＩ字状のメモリストリングとすることもできる。
この構造では、基板１０上にソース線ＳＬが設けられ、その上方にソース側選択ゲート（または下部選択ゲート）ＳＳＧが設けられ、その上方に導電層ＷＬ１〜ＷＬ４が設けられ、最上層の導電層ＷＬ１とビット線ＢＬとの間にドレイン側選択ゲート（または上部選択ゲート）ＤＳＧが設けられている。
以上、本発明のいくつかの実施形態を例示したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更などを行うことができる。これら実施形態やその変形例は、発明の範囲や要旨に含まれるとともに、特許請求の範囲に記載された発明とその均等の範囲に含まれる。また、前述の各実施形態は、相互に組み合わせて実施することができる。
１ 不揮発性半導体記憶装置、１ａ メモリ領域、１ａ１ メモリ領域、１０ 基板、２０ チャネルボディ、２０ａ チャネルボディ、２０ａ１ 領域、３０ メモリ膜、３１ 第１の絶縁膜、３２ 電荷蓄積層、３３ 第２の絶縁膜、６０ 第１の半導体層、６０ａ 下端、６１ 第２の半導体層、６２ プラグ、６３ 境界、ＢＬ ビット線、ＤＳＧ ドレイン側選択ゲート、ＳＧ 選択ゲート、ＳＧ１ 上端、ＳＧ２ 下端、ＳＬ ソース線、ＳＳＧ ソース側選択ゲート、ＷＬ１〜ＷＬ４ 導電層
Claims (6)
- それぞれ交互に積層された複数の導電層と複数の第１の絶縁層とを有する積層体と、
前記積層体上に設けられた第２の絶縁層と、
前記第２の絶縁層上に設けられた選択ゲートと、
前記積層体と、前記第２の絶縁層と、前記選択ゲートと、を積層方向に貫通するメモリホールと、
前記メモリーホールの内壁に設けられたメモリ膜と、
前記メモリ膜の内側に設けられたチャネルボディと、
前記チャネルボディの端面上に設けられた第１の半導体層と、
前記第１の半導体層上に設けられた第２の半導体層と、
を備え、
前記第１の半導体層は、第１の不純物が添加されたシリコンゲルマニウムを含み、
前記第２の半導体層は、第１の不純物が添加されたシリコンゲルマニウムを含み、
前記第１の半導体層と、前記第２の半導体層と、の境界は、前記選択ゲートの上端の位置よりも上方に設けられ、
前記第１の半導体層における前記第１の不純物の濃度は、１０２０ａｔｏｍｓ／ｃｍ３未満であり、
前記第２の半導体層における前記第１の不純物の濃度は、１０２１ａｔｏｍｓ／ｃｍ３以上である不揮発性半導体記憶装置。 - それぞれ交互に積層された複数の導電層と複数の第１の絶縁層とを有する積層体と、
前記積層体上に設けられた第２の絶縁層と、
前記第２の絶縁層上に設けられた選択ゲートと、
前記積層体と、前記第２の絶縁層と、前記選択ゲートと、を積層方向に貫通するメモリホールと、
前記メモリーホールの内壁に設けられたメモリ膜と、
前記メモリ膜の内側に設けられたチャネルボディと、
前記チャネルボディの端面上に設けられた第１の半導体層と、
前記第１の半導体層上に設けられた第２の半導体層と、
を備え、
前記第１の半導体層は、シリコンゲルマニウムを含み、
前記第２の半導体層は、第１の不純物が添加されたシリコンゲルマニウムを含み、
前記第１の半導体層と、前記第２の半導体層と、の境界は、前記選択ゲートの上端の位置よりも上方に設けられた不揮発性半導体記憶装置。 - 前記第２の半導体層における前記第１の不純物の濃度は、１０２１ａｔｏｍｓ／ｃｍ３以上である請求項２記載の不揮発性半導体記憶装置。
- 前記第１の半導体層は、前記第１の不純物をさらに含み、
前記第１の半導体層における前記第１の不純物の濃度は、１０２０ａｔｏｍｓ／ｃｍ３未満である請求項２または３に記載の不揮発性半導体記憶装置。 - 前記第１の不純物の濃度は、前記境界の近傍において、前記第２の半導体層の側から前記第１の半導体層の側に向かって漸次減少する請求項４記載の不揮発性半導体記憶装置。
- 前記境界における第１の不純物の濃度は、１０２０ａｔｏｍｓ／ｃｍ３となる請求項５に記載の不揮発性半導体記憶装置。
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