JP2010045205A - 不揮発性半導体記憶装置、及びその製造方法 - Google Patents

不揮発性半導体記憶装置、及びその製造方法 Download PDF

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Abstract

【課題】占有面積を縮小化した不揮発性半導体記憶装置、及びその製造方法を提供する。
【解決手段】不揮発性半導体記憶装置は、第１メタル２７、第１メタル２７と交差する第２メタル３６、第１メタル２７及び第２メタル３６の交差部でそれらの間に接続されたメモリセルＭＣを有する単位セルアレイＭＡＴを備える。周辺領域Ａｒ２において、所定位置からカラム方向の（４ｍ−３）番目（ｍは正の整数）及び（４ｍ−２）番目に位置する第１メタル２７は、そのロウ方向の一端側にコンタクト接続部２７ｂを有する。周辺領域において、所定位置からカラム方向の（４ｍ−１）番目及び４ｍ番目に位置する第１メタル２７は、そのロウ方向の他端側にコンタクト接続部２７ａを有する。
【選択図】図６Ｂ

Description

本発明は、クロスポイント型メモリセルを積層した多層構造の不揮発性半導体記憶装置、及びその製造方法に関する。
従来、電気的に書き換え可能な不揮発性メモリとしては、フローティングゲート構造を有するメモリセルをＮＡＮＤ接続又はＮＯＲ接続してメモリセルアレイを構成したフラッシュメモリが周知である。また、不揮発性で且つ高速なランダムアクセスが可能なメモリとして、強誘電体メモリも知られている。
一方、メモリセルの更なる微細化を図る技術として、可変抵抗素子をメモリセルに使用した抵抗変化型メモリが提案されている。可変抵抗素子としては、カルコゲナイド化合物の結晶／アモルファス化の状態変化によって抵抗値を変化させる相変化メモリ素子、トンネル磁気抵抗効果による抵抗変化を用いるＭＲＡＭ素子、導電性ポリマーで抵抗素子が形成されるポリマー強誘電性ＲＡＭ（ＰＦＲＡＭ）のメモリ素子、電気パルス印加によって抵抗変化を起こすＲｅＲＡＭ素子等が知られている（特許文献１参照）。
この抵抗変化型メモリはトランジスタに変えてショットキーダイオードと抵抗変化素子の直列回路によりメモリセルを構成することができるので、積層が容易で３次元構造化することにより更なる高集積化が図れるという利点がある（特許文献２参照）。
しかしながら、抵抗変化型メモリを用いる場合であっても、現状のリソグラフィ技術では、メモリセルアレイのＬ／Ｓ（ライン／スペース）は、４０ｎｍ程度が限界である。このため、更なる微細化が望まれている。
特開２００６−３４４３４９号、段落００２１ 特開２００５−５２２０４５号
本発明は、占有面積を縮小化した不揮発性半導体記憶装置、及びその製造方法を提供することを目的とする。
本発明の一態様に係る不揮発性半導体記憶装置は、半導体基板と、当該半導体基板の上層に形成されて、複数の第１の配線、これら複数の第１の配線と交差する複数の第２の配線、及び前記第１の配線及び第２の配線の交差部で両配線間に接続されたメモリセルを有するセルアレイを備え、前記セルアレイは、前記メモリセルが構成されるメモリセル領域と、当該メモリセル領域の周辺に設けられた周辺領域とを備え、前記メモリセル領域において、前記第１の配線は、第１方向に平行に延び且つ当該第１方向に直交する第２方向に第１の間隔で繰り返し形成され、前記周辺領域において、所定位置から前記第２方向の（４ｎ−３）番目（ｎは正の整数）及び（４ｎ−２）番目に位置する前記第１の配線は、当該第１の配線の前記第１方向の一端側にコンタクト接続部を有し、前記周辺領域において、前記所定位置から前記第２方向の（４ｎ−１）番目及び４ｎ番目に位置する前記第１の配線は、当該第１の配線の前記第１方向の他端側に前記コンタクト接続部を有し、前記コンタクト接続部は、積層方向に延びるコンタクトプラグと接するように形成されていることを特徴とする。
本発明の一態様に係る不揮発性半導体記憶装置の製造方法は、半導体基板の上層に積層構造を形成し、この積層構造をエッチングすることによって複数の第１の配線、これら複数の第１の配線と交差する複数の第２の配線、及び前記第１の配線及び第２の配線の交差部で両配線間に接続されたメモリセルを有するセルアレイを形成する不揮発性半導体記憶装置の製造方法であって、前記積層構造の上層に第１マスクを形成する工程と、前記第１マスクの上層に所定パターンを有する第２マスクを形成する工程と、前記第２マスクに対するスリミング工程と、前記第２マスクの側壁に第３マスクを形成する工程と、第１領域にて前記第２マスクを除去する工程と、前記第１領域において前記第３マスクにて前記第１マスク及び前記積層構造をエッチングする工程と、前記第１領域と異なる第２領域において前記第３マスク及び前記第２マスクにて前記第１マスク及び前記積層構造をエッチングする工程とを備えることを特徴とする。
本発明によれば、占有面積を縮小化した不揮発性半導体記憶装置、及びその製造方法を提供することができる。
以下、図面を参照して、この発明の実施形態を説明する。
［第１実施形態］
（第１実施形態に係る不揮発性半導体記憶装置の概略構成）
先ず、図１〜図４を参照して、本発明の第１実施形態に係る不揮発性半導体記憶装置の概略構成について説明する。図１は、第１実施形態に係る不揮発性半導体記憶装置（不揮発性メモリ）のブロック図である。
第１実施形態に係る不揮発性半導体記憶装置は、後述するＲｅＲＡＭ（可変抵抗素子）を使用したメモリセルをマトリクス状に配置したメモリセルアレイ１を備える。メモリセルアレイ１のビット線ＢＬ方向に隣接する位置には、メモリセルアレイ１のビット線ＢＬを制御し、メモリセルのデータ消去、メモリセルへのデータ書き込み、及びメモリセルからのデータ読み出しを行うカラム制御回路２が設けられている。また、メモリセルアレイ１のワード線ＷＬ方向に隣接する位置には、メモリセルアレイ１のワード線ＷＬを選択し、メモリセルのデータ消去、メモリセルへのデータ書き込み、及びメモリセルからのデータ読み出しに必要な電圧を印加するロウ制御回路３が設けられている。
データ入出力バッファ４は、図示しない外部のホストにＩ／Ｏ線を介して接続され、書き込みデータの受け取り、消去命令の受け取り、読み出しデータの出力、アドレスデータやコマンドデータの受け取りを行う。データ入出力バッファ４は、受け取った書き込みデータをカラム制御回路２に送り、カラム制御回路２から読み出したデータを受け取って外部に出力する。外部からデータ入出力バッファ４に供給されたアドレスは、アドレスレジスタ５を介してカラム制御回路２及びロウ制御回路３に送られる。また、ホストからデータ入出力バッファ４に供給されたコマンドは、コマンド・インターフェイス６に送られる。コマンド・インターフェイス６は、ホストからの外部制御信号を受け、データ入出力バッファ４に入力されたデータが書き込みデータかコマンドかアドレスかを判断し、コマンドであれば受け取りコマンド信号としてステートマシン７に転送する。ステートマシン７は、この不揮発性メモリ全体の管理を行うもので、ホストからのコマンドを受け付け、読み出し、書き込み、消去、データの入出力管理等を行う。また、外部のホストは、ステートマシン７が管理するステータス情報を受け取り、動作結果を判断することも可能である。また、このステータス情報は書き込み、消去の制御にも利用される。
また、ステートマシン７によってパルスジェネレータ９が制御される。この制御により、パルスジェネレータ９は任意の電圧、任意のタイミングのパルスを出力することが可能となる。ここで、形成されたパルスはカラム制御回路２及びロウ制御回路３で選択された任意の配線へ転送することが可能である。
なお、メモリセルアレイ１以外の周辺回路素子は配線層に形成されたメモリアレイ１の直下のＳｉ基板に形成可能であり、これにより、この不揮発性メモリのチップ面積はほぼ、メモリセルアレイ１の面積に等しくすることも可能である。
図２Ａは、メモリセルアレイ１の斜視図である。図２Ｂは、メモリセルアレイ１の一部拡大斜視図である。図３Ａは、図２ＢにおけるＩ−Ｉ′線で切断して矢印方向に見たメモリセル１つ分の断面図である。
メモリセルアレイ１は、図２Ａに示すように、４つの単位セルアレイＭＡＴ０１〜ＭＡＴ０４にて分割されて構成されている。各々の単位セルアレイＭＡＴ０１〜ＭＡＴ０４は、メモリセルアレイ１の一部を有する。単位セルアレイＭＡＴ０１〜ＭＡＴ０４は、図２Ａに示すように３次元的に積層されて配置されている（下層から上層へとＭＡＴ０１〜ＭＡＴ０４の順で配置）。なお、図２Ａは、一例であり、メモリセルアレイ１は、４つ以上の単位セルアレイを有する構成であってもよい。また、メモリセルアレイ１は、２次元方向に単位セルアレイを配置した構成であってもよい。
単位セルアレイＭＡＴ０１は、図２Ａに示すように、複数本のワード線ＷＬ０ｉａ（図２Ａに示す場合、ｉ＝０〜２）、及び複数本のビット線ＢＬｉａを有する。同様に、単位セルアレイＭＡＴ０２は、図２Ａに示すように、複数本のワード線ＷＬｉｂ、及び複数本のビット線ＢＬｉｂを有する。また、単位セルアレイＭＡＴ０３は、複数本のワード線ＷＬｉ、及び複数本のビット線ＢＬｉｃを有する。また、単位セルアレイＭＡＴ０４は、複数本のワード線ＷＬｉｄ、及び複数本のビット線ＢＬｉｄを有する。なお、図２Ａにおいては、一例として「ｉ＝０〜２」としたが、「ｉ」は、３以上であってもよい。
複数本のワード線ＷＬｉａは、各々平行に配列されている。複数本のビット線ＢＬｉａは、複数本のワード線ＷＬｉａと交差して、各々平行に配列されている。これらの各交差部に両配線に挟まれるようにメモリセルＭＣが配置されている。ワード線ＷＬｉａ及びビット線ＢＬｉａは、熱に強く、且つ抵抗値の低い材料が望ましく、例えばW，WSi，NiSi，CoSi等を用いることができる。なお、複数本のワード線ＷＬｉｂ、ＷＬｉｃ、ＷＬｉｄは、ワード線ＷＬｉａと同様の構成を有する。また、複数本のビット線ＢＬｉｂ、ビット線ＢＬｉｃ、ビット線ＢＬｉｄは、ビット線ＢＬｉａと同様の構成を有する。
メモリセルＭＣは、図３Ａに示すように、可変抵抗素子ＶＲと非オーミック素子ＮＯの直列接続回路からなる。
可変抵抗素子ＶＲとしては、電圧印加によって、電流、熱、化学エネルギー等を介して抵抗値を変化させることができるもので、上下にバリアメタル及び接着層として機能する電極ＥＬ１，ＥＬ２が配置される。電極材としては、Pt，Au，Ag，TiAlN，SrRuO，Ru，RuN，Ir，Co，Ti，TiN，TaN，LaNiO，Al，PtIrOx， PtRhOx，Rh/TaAlN等が用いられる。また、配向性を一様にするようなメタル膜の挿入も可能である。また、別途バッファ層、バリアメタル層、接着層等を挿入することも可能である。
可変抵抗素子ＶＲは、遷移元素となる陽イオンを含む複合化合物であって陽イオンの移動により抵抗値が変化するもの（ＲｅＲＡＭ）を用いることができる。
非オーミック素子ＮＯは、例えば図３Ｂに示すように、（ａ）ＭＩＭ（Metal-Insulator-Metal）構造、（ｂ）ＰＩＮ構造（P+poly-Silicon - Intrinsic - N+poly-Silicon）等からなる。ここにもバリアメタル層、接着層を形成する電極ＥＬ２，ＥＬ３を挿入しても良い。また、ＭＩＭ構造の場合にはバイポーラ動作を行うことが可能である。また、ＰＩＮ構造（ダイオード構造）を使用する場合はその特性上、ユニポーラ動作を行うことができる。
図４は、この可変抵抗素子の例を示す図である。図４に示す可変抵抗素子ＶＲは、電極層１１、１３の間に記録層１２を配置してなる。記録層１２は、少なくとも２種類の陽イオン元素を有する複合化合物から構成される。陽イオン元素の少なくとも１種類は電子が不完全に満たされたｄ軌道を有する遷移元素とし、且つ隣接する陽イオン元素間の最短距離は、０．３２ｎｍ以下とする。具体的には、化学式ＡｘＭｙＸｚ（ＡとＭは互いに異なる元素）で表され、例えばスピネル構造（ＡＭ２Ｏ４）、イルメナイト構造（ＡＭＯ３）、デラフォサイト構造（ＡＭＯ２）、ＬｉＭｏＮ２構造（ＡＭＮ２）、ウルフラマイト構造（ＡＭＯ４）、オリビン構造（Ａ２ＭＯ４）、ホランダイト構造（ＡｘＭＯ２）、ラムスデライト構造（ＡｘＭＯ２）ぺロブスカイト構造（ＡＭＯ３）等の結晶構造を持つ材料により構成される。
図４の例では、ＡがＺｎ、ＭがＭｎ、ＸがＯである。記録層１２内の小さな白丸は拡散イオン（Ｚｎ）、大きな白丸は陰イオン（Ｏ）、小さな黒丸は遷移元素イオン（Ｍｎ）をそれぞれ表している。記録層１２の初期状態は高抵抗状態であるが、電極層１１を固定電位、電極層１３側に負の電圧を印加すると、記録層１２中の拡散イオンの一部が電極層１３側に移動し、記録層１２内の拡散イオンが陰イオンに対して相対的に減少する。電極層１３側に移動した拡散イオンは、電極層１３から電子を受け取り、メタルとして析出するため、メタル層１４を形成する。記録層１２の内部では、陰イオンが過剰となり、結果的に記録層１２内の遷移元素イオンの価数を上昇させる。これにより、記録層１２はキャリアの注入により電子伝導性を有するようになってセット動作が完了する。再生に関しては、記録層１２を構成する材料が抵抗変化を起こさない程度の微小な電流値を流せば良い。プログラム状態（低抵抗状態）を初期状態（高抵抗状態）にリセットするには、例えば記録層１２に大電流を充分な時間流してジュール加熱して、記録層１２の酸化還元反応を促進すれば良い。また、セット時と逆向きの電場を印加することによってもリセット動作が可能である。
（第１実施形態に係る不揮発性半導体記憶装置の具体的構成）
次に、図５〜図７を参照して、本発明の第１実施形態に係る不揮発性半導体記憶装置の具体的構成について説明する。図５は、上述した単位セルアレイＭＡＴ０１を構成する不揮発性半導体記憶装置の一部断面図である。
図５に示すように、ウェル２２が形成されたシリコン基板２１上には周辺回路を構成するトランジスタの不純物拡散層２３及びゲート電極２４が形成されている。その上に第１層間絶縁膜２５が堆積されている。この第１層間絶縁膜２５には、シリコン基板２１の表面に達するビア２６が適宜形成されている。第１層間絶縁膜２５の上には、メモリセルアレイ１のワード線ＷＬｉａを構成する第１メタル２７が、例えばタングステン（Ｗ）等の低抵抗金属で形成されている。この第１メタル２７の上層に、バリアメタル２８が形成されている。なお、第１メタル２７の下層にバリアメタルを形成しても良い。これらのバリアメタルは、Ｔｉ及びＴｉＮの両方又は一方により形成することができる。バリアメタル２８の上方には、ダイオード等の非オーミック素子２９が形成されている。なお、第１層間絶縁層２５上には、上記構成の他、１層又は２層からなる配線層が設けられていてもよい。
この非オーミック素子２９の上には、第１電極３０、可変抵抗素子３１及び第２電極３２がこの順に形成されている。これにより、バリアメタル２８から第２電極３２までがメモリセルＭＣとして構成されている。なお、第１電極３０の下部及び第２電極３２の上部にバリアメタルが挿入されていても良いし、上部電極３２の下側及び下部電極の上側にバリアメタル、接着層等が挿入されていても良い。隣接するメモリセルＭＣとメモリセルＭＣとの間は第２層間絶縁膜３４及び第３層間絶縁膜３５で埋められている（但し、第２層間絶縁膜３４は、図５では図示していない）。更に、メモリセルアレイの各メモリセルＭＣの上にワード線ＷＬｉａと直交する方向に延びるビット線ＢＬｉａを構成する第２メタル３６が形成されている。以上のように可変抵抗メモリである不揮発性メモリが形成されている。なお、多層構造を実現するためには、バリアメタル２８から上部電極３２までの積層とメモリセルＭＣ間の第２，第３層間絶縁膜３４，３５の形成を、必要な層数分だけ繰り返せば良い。
図６Ａ〜図６Ｃは、第１メタル２７（ワード線ＷＬｉａ）を示す上面図である。なお、第２メタル３６（ビット線ＢＬｉａ）に関しても配線の延びる方向が９０°異なるだけで基本パターンは殆ど変わらないので、括弧「（）」内に符号を付して参考までに記載している。図６Ａは、メモリセルＭＣが設けられるメモリセル領域Ａｒ１を示し、図６Ｂ及び図６Ｃは、メモリセル領域Ａｒ１の周辺に設けられる周辺領域Ａｒ２を示す。周辺領域Ａｒ２には、積層方向に延びるコンタクトプラグが設けられる。
図６Ａに示すようにメモリセル領域Ａｒ１において、第１メタル２７は、ロウ方向に平行に延び、且つカラム方向（ロウ方向に直交する方向）に第１の間隔（例えば、４０ｎｍ以下）で配列された直線部２７ａを有する。メモリセル領域Ａｒ１において、第１メタル２７の上方には、これと直交する方向に延びる第２メタル３６が設けられており、第１メタル２６と第２メタル３６とが交わる交差部には、メモリセルＭＣが形成されている。
図６Ｂに示すように周辺領域Ａｒ２において、所定位置からカラム方向の（４ｎ−３）番目（ｎは正の整数）及び（４ｎ−２）番目に位置する第１メタル２７は、そのロウ方向の一端側にコンタクト接続部２７ｂを有する。
また、図６Ｃに示すように周辺領域Ａｒ２において、所定位置からカラム方向の（４ｎ−１）番目及び４ｎ番目に位置する第１メタル２７は、そのロウ方向の他端側にコンタクト接続部２７ｂを有する。つまり、第１メタル２７は、その両端の周辺領域Ａｒ２で、２本ずつ交互にコンタクト接続部２７ｂを形成している。
コンタクト接続部２７ｂは、積層方向に延びるコンタクトプラグと接するように形成されている。コンタクト接続部２７ｂは、直線部２７ａと一体形成されている。コンタクト接続部２７ｂは、直線部２７ａより大きなカラム方向の幅を有する。
また、図６Ｂ及び図６Ｃに示すように周辺領域Ａｒ２において、第１メタル２７は、コンタクト接続部２７ｂとロウ方向に隣接した島状部２７ｃを有する。島状部２７ｃは、直線部２７ａ及びコンタクト接続部２７ｂと離間して設けられている。島状部２７ｃは、コンタクトプラグと接するように形成されている。
なお、上記の第１メタル２７の構成に着目し、その構成を換言すると、第１メタル２７は、第１の配線にあたる。ロウ方向は、第１方向にあたる。また、カラム方向は、第２方向にあたる。
一方、図６Ａに示すようにメモリセル領域Ａｒ１において、第２メタル３６は、カラム方向に平行に延び、且つロウ方向に第１の間隔（例えば、４０ｎｍ以下）で配列された直線部３６ａを有する。
図６Ｂに示すように周辺領域Ａｒ２において、所定位置からロウ方向の（４ｎ−３）番目（ｎは正の整数）及び（４ｎ−２）番目に位置する第２メタル３６は、そのカラム方向の一端側にコンタクト接続部３６ｂを有する。
また、図６Ｃに示すように周辺領域Ａｒ２において、所定位置からロウ方向の（４ｎ−１）番目及び４ｎ番目に位置する第２メタル３６は、そのカラム方向の他端側にコンタクト接続部３６ｂを有する。つまり、第２メタル３６は、その両端の周辺領域Ａｒ２で、２本ずつ交互にコンタクト接続部３６ｂを形成している。
コンタクト接続部３６ｂは、積層方向に延びるコンタクトプラグと接するように形成されている。コンタクト接続部３６ｂは、直線部３６ａと一体形成されている。コンタクト接続部３６ｂは、直線部３６ａより大きなロウ方向の幅を有する。
また、図６Ｂ及び図６Ｃに示すように周辺領域Ａｒ２において、第２メタル３６は、コンタクト接続部３６ｂとカラム方向に隣接した島状部３６ｃを有する。島状部３６ｃは、直線部３６ａ及びコンタクト接続部３６ｂと離間して設けられている。島状部３６ｃは、コンタクトプラグと接するように形成されている。
なお、上記の第２メタル３６の構成に着目し、その構成を換言すると、第２メタル３６は、第１の配線にあたる。また、ロウ方向は、第２方向にあたる。また、カラム方向は、第１方向にあたる。
図７は、第１実施形態に係るコンタクトプラグの概略を示す図である。図７に示すように、シリコン基板５１の上に形成される上層部は、大きく分けて１１層（第１層Ｌ１〜第１１層Ｌ１１）を積層して構成されている。
第３層Ｌ３〜第９層Ｌ９に、単位セルアレイＭＡＴ０１〜ＭＡＴ０４がそれぞれ形成される。なお。ワード線ＷＬｉａは、上述した直線部２７ａ、コンタクト接続部２７ｂ、及び島状部２７ｃを有する。また、ビット線ＢＬｉａは、上述した直線部３６ａ、コンタクト接続部３６ｂ、及び島状部３６ｃを有する。
第３層Ｌ３〜第１０層Ｌ１０のそれぞれの下部には、ワード線ＷＬｉａ、ビット線ＢＬｉａ、ワード線ＷＬｉｂ、ビット線ＢＬｉｂ、ワード線ＷＬｉｃ、ビット線ＢＬｉｃ、ワード線ＷＬｉｄ、ビット線ＢＬｉｄがそれぞれ形成されている。
図７に示すように、第１実施形態に係る不揮発性半導体記憶装置は、ワード線ＷＬｉａ〜ＷＬｉｄを積層方向に電気的に接続するコンタクトプラグＺＷ１１〜ＺＷ１４、ＺＷ２１〜ＺＷ２３、ＺＷ３１〜ＺＷ３３、ＺＷ４１，ＺＷ４２、ＺＷ５１，ＺＷ５２、ＺＷ６１、ＺＷ７１、ＺＷ８１を有する。また、第１実施形態に係る不揮発性半導体記憶装置は、ビット線ＢＬ１ａ〜ＢＬ１ｄを積層方向に電気的に接続するコンタクトプラグＺＢ１〜ＺＢ５を有する。
第１層Ｌ１には、その上面からシリコン基板５１まで延びるコンタクトプラグＣＳ，Ｖ１とメタル配線Ｍ０，Ｍ１が形成され、これが下層配線部を構成している。ワード線ＷＬ１ａ〜ＷＬ１ｄ、及びビット線ＢＬ１ａ〜ＢＬ１ｄは、下層配線部を介してシリコン基板５１内に形成されたロウデコーダ等の周辺回路と接続されている。
ここで、例えば、コンタクトプラグＸ１〜コンタクトプラグＸ２が、第Ｙ１層〜第Ｙ２層に亘って形成されている場合、「Ｘ１〜Ｘ２→Ｙ１〜Ｙ２」と表記するものとする。この表記に沿うと、第１実施形態に係るコンタクトプラグと形成層との関係は、下記のように表すことができる。
｛コンタクトプラグと形成層との関係｝
・ＺＷ１１〜ＺＷ１４→Ｌ２
・ＺＷ２１〜ＺＷ２３→Ｌ３
・ＺＷ３１〜ＺＷ３３→Ｌ４
・ＺＷ４１〜ＺＷ４２→Ｌ５
・ＺＷ５１〜ＺＷ５２→Ｌ６
・ＺＷ６１ →Ｌ７
・ＺＷ７１ →Ｌ８
・ＺＷ８１ →Ｌ９〜Ｌ１０
・ＺＢ１ →Ｌ２〜Ｌ３
・ＺＢ２ →Ｌ４〜Ｌ５
・ＺＢ３ →Ｌ６〜Ｌ７
・ＺＢ４ →Ｌ８〜Ｌ９
・ＺＢ５ →Ｌ１０
例えば、ワード線Ｚのコンタクト接続部２７ｂが、コンタクトプラグＸを介してメタル配線Ｍ１に接続されている場合、その関係を「Ｚ（２７ｂ）−Ｘ−Ｍ１」と表記するものとする。また、ワード線Ｚの島状部２７ｃを「Ｚ（２７ｃ）」と記載する。これら表記に沿うと、第１実施形態に係るコンタクトプラグによる接続関係は、下記のように表すことができる。
｛コンタクトプラグによる接続関係｝
・ＷＬｉａ（２７ｂ）−ＺＷ１１−Ｍ１
・ＷＬｉｂ（２７ｂ）−ＺＷ３１−ＢＬｉａ（３６ｃ）−ＺＷ２１−ＷＬｉａ（２７ｃ）−ＺＷ１２−Ｍ１
・ＷＬｉｃ（２７ｂ）−ＺＷ５１−ＢＬｉｂ（３６ｃ）−ＺＷ４１−ＷＬｉｂ（２７ｃ）−ＺＷ３２−ＢＬｉａ（３６ｃ）−ＺＷ２２−ＷＬｉａ（２７ｃ）−ＺＷ１３−Ｍ１
・ＷＬｉｄ（２７ｂ）−ＺＷ７１−ＢＬｉｃ（３６ｃ）−ＺＷ６１−ＷＬｉｃ（２７ｃ）−ＺＷ５２−ＢＬｉｂ（３６ｃ）−ＺＷ４２−ＷＬｉｂ（２７ｃ）−ＺＷ３３−ＢＬｉａ（３６ｃ）−ＺＷ２３−ＷＬｉａ（２７ｃ）−ＺＷ１４−Ｍ１
・ＺＢ５−ＢＬｉｄ（３６ｂ）−ＺＢ４−ＢＬｉｃ（３６ｂ）−ＺＢ３−ＢＬｉｂ（３６ｂ）−ＺＢ２−ＢＬｉａ（３６ｂ）−ＺＢ１−Ｍ１
（第１実施形態に係る不揮発性半導体記憶装置の製造工程）
次に、第１実施形態に係る不揮発性半導体記憶装置の製造工程について説明する。下記の製造工程は、単位セルアレイＭＡＴ０１の形成工程を示したものである。なお、単位セルアレイＭＡＴ０２〜ＭＡＴ０４についても単位セルアレイＭＡＴ０１と同様の形成工程を経て製造される。
先ず、シリコン基板２１上に必要な周辺回路を構成するトランジスタ等を形成するためのＦＥＯＬ（Front End Of Line）プロセスを実行し、その上に第１層間絶縁膜２５（図５参照）を堆積させる。
続いて、第１メタル２７以降の上層部が形成される。
図８〜図１３は、上層部の形成工程を工程順に示した斜視図である。これら図８〜図１３を適宜参照しながら、上層部の形成プロセスを説明する。
上述したように、第１層間絶縁膜２５が形成されたら、その上にメモリセルアレイ１の第１メタル２７となる層２７Ａの堆積、バリアメタル２８となる層２８Ａの形成、非オーミック素子２９となる層２９Ａの堆積、第１電極３０となる層３０Ａの堆積、可変抵抗素子３１となる層３１Ａの堆積、及び第２電極３２となる層３２Ａの堆積を順次実行する。以上の工程により、図８に示す上層部の積層構造が形成される。
続いて、上記積層構造の上面に図示しないＴＥＯＳ等のハードマスクを形成し、これをマスクとして第１の異方性エッチングを行い、図９に示すようなワード線ＷＬに沿った溝Ｔ１を形成して積層体の分離を行う。
次に、溝Ｔ１に第２層間絶縁膜３４を埋め込む。この第２層間絶縁膜３４の材料は絶縁性が良く、低容量、埋め込み特性が良いものが好適である。続いてＣＭＰ等による平坦化処理を行い、余分な第２層間絶縁膜３４の除去と、上部電極３２の露出を行う。この平坦化処理後の断面図を図１０に示す。なお、第２層間絶縁膜３４を形成する前に、溝Ｔ１に面する側壁を、酸化、窒化することにより保護膜を形成してもよい。保護膜を形成することにより、保護膜の厚み以上の酸化を防ぐことができる。
次にＣＭＰ後の平坦化部に第２メタル３６となるタングステン等の層３６ａを積層する。この工程後の状態を図１１に示す。
その後、層３６Ａの上にＴＥＯＳ等のハードマスクを形成し、第１のエッチング加工と交差する方向のＬ／Ｓで、第２のエッチング加工を行う。これにより、図１２に示すように、ビット線ＢＬｉａと直交するワード線ＷＬｉａに沿った溝Ｔ２が形成され、同時にビット線ＢＬｉａとワード線ＷＬｉａのクロスポイントに柱状に分離されたメモリセルＭＣが自己整合的に形成される。続いて、第３層間絶縁膜３５の埋め込みと第３層間絶縁膜３５の平坦化を行うことにより、図１３に示すようなクロスポイント型のメモリアレイ層が形成可能となる。
このように、べた膜の積み重ねから互いに直交するＬ／Ｓの２回のパターニングを行うことにより、自己整合的に配線とのずれの無いクロスポイントのセル部が形成される。メモリセルの微細化を図るためには、Ｌ／Ｓをどこまで微細化できるかがポイントとなる。
そこで、次に、図１４Ａ〜図３０を参照して、図１１から図１２に示す微細化された積層構造を形成する工程について詳細を説明する。なお、図１４Ａ〜図３０のうち図１４Ａ、１７Ａ、１９Ａ、２１Ａ、２２Ａ、２３Ａ、２５Ａ、及び２７Ａは、平面図であり、その他の図は、上記平面図に付されたＡ−Ａ’〜Ｓ−Ｓ’で特定された部分の断面図である。
先ず、図１４Ａ及び図１４Ｂに示すように、第２メタル３６となる層３６Ａの上層にハードマスク層（ＳｉＯ２）４１、窒化シリコンマスク層（ＳｉＮ）４２、犠牲層（ＳｉＯ２）４３、アモルファスシリコンマスク層（ａ−Ｓｉ）４４、反射防止コーティング層（ＡＲＣ層）４５、及びレジスト４６をこの順で積層させる。なお、メモリセル領域Ａｒ１における層３６Ａの下層には、第１メタル２７、上述した層２８Ａ、層２９Ａ、層３０Ａ、層３１Ａ、及び層３２Ａが形成されている。また、周辺領域Ａｒ２における層３６Ａの下層には、層間絶縁層３６Ｂが形成されている。
メモリセル領域Ａｒ１において、レジスト４６は、カラム方向に平行に延び、且つロウ方向に第２の間隔（第２の間隔＞第１の間隔）を設けて形成された直線部４６ａを有する。
図１４Ａ及び図１４Ｂに示すように周辺領域Ａｒ２において、所定位置からロウ方向の（２ｎ−１）番目（ｎは正の整数）に位置するレジスト４６は、直線部４６ａのカラム方向の一端側に突出部４６ｂを有する。
突出部４６ｂは、カラム方向の所定長さに亘って、ロウ方向に延びるように突出して形成する。突出部４６ｂは、直線部４６ａと一体形成する。
また、図１４Ａ及び図１４Ｂに示すように周辺領域Ａｒ２において、所定位置からロウ方向の２ｎ番目に位置するレジスト４６は、直線部４６ａのカラム方向の他端側に２つの突出部４６ｂを有する。
また、図１４Ａ及び図１４Ｂに示すように周辺領域Ａｒ２において、レジスト４６は、島状部４６ｃを有する。島状部４６ｃは、直線部４６ａ及び突出部４６ｂと離間して設ける。
ここで、上記図１４Ａ及び図１４Ｂに示す工程は、要約すると、層３６Ａを最上層とする積層構造の上層にハードマスク層４１（第１マスク）、窒化シリコンマスク層４２（第１マスク）を形成する工程である。
続いて、図１５に示すように、レジスト４６をマスクとして、反射防止コーティング層（ＡＲＣ層）４５、及びアモルファスシリコンマスク層４４をエッチングする。エッチングの後、レジスト４６を除去する。
次に、図１６に示すように、反射防止コーティング層４５を除去する。
続いて、図１７Ａ及び図１７Ｂに示すように、アモルファスシリコンマスク層４４をマスクとして、犠牲層４３をエッチングする。この工程により、犠牲層４３は、レジスト４６と同様の形状に形成される。つまり、犠牲層４３は、レジスト４６と同様に、直線部４３ａ、突出部４３ｂ、及び島状部４３ｃを有するように形成される。
次に、図１８に示すように、犠牲層４３に対してスリミング工程を行う。この工程により、犠牲層４３は、その幅を細く加工される。
続いて、図１９Ａ及び図１９Ｂに示すように、アモルファスシリコンマスク層４４を除去する。
ここで、上記図１５〜図１９Ｂに示す工程は、要約すると、窒化シリコンマスク層４２（第１マスク）の上層に所定パターンを有する犠牲層４３（第２マスク）を形成する工程である。
次に、図２０に示すように、犠牲層４３の上面及び側面、窒化シリコンマスク層４２の上面を覆うようにスペーサ層（ａ−Ｓｉ）４７を形成する。
続いて、図２１Ａ及び図２１Ｂに示すように、犠牲層４３の上面のスペーサ層４７、及び窒化シリコンマスク層４２の上面のスペーサ層４７を除去する。つまり、犠牲層４３の側壁のみに、スペーサ層４７を残存させる。
ここで、上記図２０〜図２１Ｂに示す工程は、要約すると、犠牲層４３（第２マスク）の側壁にスペーサ層４７（第３マスク）を形成する工程である。
次に、図２２Ａ及び図２２Ｂに示すように、犠牲層４３の突出部４３ｂ及び島状部４３ｃを覆うように、レジスト４８を形成する。言い換えると、犠牲層４３の直線部４３ａを除くように、レジスト４８を形成する。
続いて、図２３Ａ及び図２３Ｂに示すように、レジスト４８をマスクとして、犠牲層４３の直線部４３ａが、エッチング除去される。
次に、図２４に示すように、レジスト４８を除去する。
ここで、上記図２２〜図２４に示す工程は、要約すると、第１領域にて犠牲層４３（第２マスク）を除去する工程である。
続いて、図２５Ａ及び図２５Ｂに示すように、周辺領域Ａｒ２において、第１方向の端部近傍にて、ループ状のスペーサ層４７の一部を露出するように、レジスト４９を形成する。
次に、図２６に示すように、レジスト４９をマスクとして、ループ状のスペーサ層４７の一部を切断するように、スペーサ層４７をエッチングする。
続いて、図２７Ａ及び図２７Ｂに示すように、レジスト４９を除去する。
次に、図２８に示すように、スペーサ層４７及び犠牲層４３をマスクとして、窒化シリコンマスク層４２をエッチングする。
続いて、図２９に示すように、スペーサ層４７、犠牲層４３、及び窒化シリコンマスク層４２をマスクとして、ハードマスク層４１をエッチングする。
次に、図３０に示すように、窒化シリコンマスク層４２、及びハードマスク層４１をマスクとして、メモリ層ＭＣをエッチングする。なお、図３０に示す工程の後、窒化シリコンマスク層４２、及びハードマスク層４１は、除去する。以上で、図１１及び図１２に示す工程の詳細な説明を終了する。なお、図８〜図１０に示した第１メタル２７〜第２電極３２までの積層構造も、上述した図１４Ａ〜図３０に示す工程と９０°方向を異ならせるだけで略同様の工程を経て形成される。
ここで、上記図２８〜図３０に示す工程は、要約すると、第１領域においてスペーサ層４７（第３マスク）にてハードマスク層４１（第１マスク）、アモルファスシリコン層４２、及び積層構造をエッチングする工程である。また、上記図２８〜図３０に示す工程は、第１領域と異なる所定の第２領域においてスペーサ層４７（第３マスク）及び犠牲層４３（第２マスク）にて窒化シリコンマスク層４２（第１マスク）ハードマスク層４１（第１マスク）、及び積層構造をエッチングする工程である。
（第１実施形態に係る不揮発性半導体記憶装置の効果）
次に、第１実施形態に係る不揮発性半導体記憶装置の効果について説明する。第１実施形態に係る不揮発性半導体記憶装置は、上記のように形成されているので、第１メタル２７及び第２メタル３６の形状を煩雑にすることなく、コンタクトプラグとコンタクトがとれるように第１メタル２７及び第２メタル３６を形成することができる。
また、第１実施形態に係る不揮発性半導体記憶装置は、犠牲層４３、及び犠牲層４３の側壁に形成されたスペーサ層４７をマスクとして、エッチングすることにより形成される。したがって、リソグラフィ限界値よりも細く、且つ微細化ピッチ（例えば、４０ｎｍ以下の幅）で第１メタル２７及び第２メタル３６を加工することができる。つまり、第１実施形態に係る不揮発性半導体記憶装置は、占有面積を縮小化することができる。
［第２実施形態］
（第２実施形態に係る不揮発性半導体記憶装置の具体的構成）
次に、図３１、及び図３２を参照して、第２実施形態に係る不揮発性半導体記憶装置の具体的構成について説明する。図３１は、第２実施形態に係る不揮発性半導体記憶装置に係る第１メタル２７’、及び第２メタル３６’の上面図である。図３２は、第２実施形態に係る不揮発性半導体記憶装置のコンタクトプラグの概略を説明する図である。なお、第２実施形態において、第１実施形態と同様の構成については、同一符号を付し、その説明を省略する。
第２実施形態に係る不揮発性半導体記憶装置は、第１実施形態と同様の第１メタル２７、及び第１実施形態と異なる形状を有する第１メタル２７’を有する。また、第２実施形態に係る不揮発性半導体記憶装置は、第１実施形態と同様の第２メタル３６、及び第１実施形態と異なる形状を有する第２メタル３６’を有する。
先ず、図３１を参照して、第１メタル２７’について説明する。
図３１に示すように、第１メタル２７’は、周辺領域Ａｒ２において、第１実施形態よりもロウ方向の幅が狭いコンタクト接続部２７ｄを有する。コンタクト接続部２７ｄのロウ方向の幅は、例えば、直線部２７ａのカラム方向の幅と略同一となるように形成されている。コンタクト接続部２７ｄは、その側面にコンタクトプラグが接するように形成されている。
同様に、第２メタル３６’は、周辺領域Ａｒ２において、第１実施形態よりもカラム方向の幅が狭いコンタクト接続部３６ｄを有する。コンタクト接続部３６ｄのカラム方向の幅は、例えば、直線部３６ａのロウ方向の幅と略同一となるように設計されている。コンタクト接続部３６ｄは、その側面にコンタクトプラグが接するように形成されている。
次に、図３２を参照して、第２実施形態に係るコンタクトプラグの構成について説明する。図３２に示すように、第２実施形態に係る不揮発性半導体記憶装置は、第１実施形態と異なるコンタクトプラグを有する。図３２に示すように、シリコン基板５１の上に形成される上層部は、大きく分けて７層（第１層Ｌａ１〜第７層Ｌａ７）を積層して構成されている。なお、第１層Ｌａ１は、第１実施形態の第１層Ｌ１と同様の構成を有する。
ここで、図３２に示すように、ワード線ＷＬｉａ、ＷＬｉｃが、第１実施形態と同様の第１メタル２７にて構成されている。一方、ワード線ＷＬｉｂ’、ＷＬｉｄ’は、第１実施形態と異なる第１メタル２７’にて構成されている。ビット線ＢＬｉａ’、ＢＬｉｃ’が、第１実施形態と異なる第２メタル３６’にて構成されている。一方、ビット線ＢＬｉｂ、ＢＬｉｄは、第１実施形態と同様の第２メタル３６’にて構成されている。
第２実施形態に係る不揮発性半導体記憶装置は、図３２に示すように、ワード線ＷＬｉａ〜ＷＬｉｄ’を積層方向に電気的に接続するコンタクトプラグＺＷａ１１、ＺＷａ２１〜ＺＷａ２３、ＺＷａ３１、ＺＷａ３２、ＺＷａ４１を有する。また、第１実施形態に係る不揮発性半導体記憶装置は、ビット線ＢＬｉａ’〜ＢＬｉｄを積層方向に電気的に接続するコンタクトプラグＺＢａ１〜ＺＢａ３を有する。
第３層Ｌａ３には、その下層から上層へと、ワード線ＷＬｉａ、ビット線ＢＬｉａ’、ワード線ＷＬｉｂ’が形成されている。第４層Ｌａ４には、ビット線ＢＬｉｂが形成されている。第５層Ｌａ５には、その下層から上層へと、ワード線ＷＬｉｃ、ビット線ＢＬｉｃ’、ワード線ＷＬｉｄ’が形成されている。第６層Ｌａ６には、ビット線ＢＬｉｄが形成されている。
ここで、第１実施形態と同様の表記法に沿うと、第２実施形態に係るコンタクトプラグとその形成層との関係は、下記のように表すことができる。
｛コンタクトプラグとその形成層との関係｝
・ＺＷａ１１ →Ｌａ２
・ＺＷａ２１〜ＺＷａ２３→Ｌａ２〜Ｌａ３
・ＺＷａ３１ →Ｌａ４
・ＺＷａ３２ →Ｌａ４〜Ｌａ５
・ＺＷａ４１ →Ｌａ６
・ＺＢａ１ →Ｌａ２〜Ｌａ３
・ＺＢａ２ →Ｌａ４〜Ｌａ５
・ＺＢａ３ →Ｌａ６
また、第１実施形態と同様の表記法に沿うと、第２実施形態に係るコンタクトプラグによる接続関係は、下記のように表すことができる。
｛コンタクトプラグによる接続関係｝
・ＷＬｉａ（２７ｂ）−ＺＷａ１１−Ｍ１
・ＷＬｉｂ’（２７ｄ）−ＺＷａ２１−Ｍ１
・ＷＬｉｃ（２７ｂ）−ＺＷａ３１−ＢＬｉｂ（３６ｃ）−ＺＷａ２２−Ｍ１
・ＺＷａ４１−ＺＷａ３２−ＷＬｉｄ’（２７ｄ）−ＺＷａ３２−ＢＬｉｂ（３６ｃ）−ＺＷａ２３−Ｍ１
・ＺＢａ３−ＢＬｉｄ（３６ｂ）−ＺＢａ２−ＢＬｉｃ’（３６ｄ）−ＺＢａ２−ＢＬｉｂ（３６ｂ）−ＺＢａ１−ＢＬｉａ’（３６ｄ）−ＺＢａ１−Ｍ１
上記コンタクトプラグによる接続関係において、コンタクトプラグＺＷａ２１、ＺＷａ３２（ＺＢａ１、ＺＢａ２）は、コンタクト接続部２７ｄ（３６ｄ）の側部に接して積層方向に延びる構造を有する。
（第２実施形態に係る不揮発性半導体記憶装置の効果）
次に、第２実施形態に係る不揮発性半導体記憶装置の効果について説明する。上記のように、第２実施形態に係る不揮発性半導体記憶装置は、第１実施形態と略同様の構成を有する。したがって、第２実施形態に係る不揮発性半導体記憶装置は、第１実施形態と同様の効果を奏する。
さらに、第２実施形態に係る不揮発性半導体記憶装置は、第１実施形態と異なり、コンタクト接続部２７ｄ（３６ｄ）は、その側部にコンタクトプラグが接するように形成されている。また、コンタクトプラグＺＷａ２１、ＺＷａ３２（ＺＢａ１、ＺＢａ２）は、コンタクト接続部２７ｄ（３６ｄ）の側部に接して積層方向に延びる構造を有する。これにより、第２実施形態に係る不揮発性半導体記憶装置は、第１実施形態の１１層より少ない７層で形成されている。したがって、第２実施形態に係る不揮発性半導体記憶装置は、第１実施形態よりも、簡略化したプロセスで製造することが可能である。
［第３実施形態］
（第３実施形態に係る不揮発性半導体記憶装置の具体的構成）
次に、図３３を参照して、第３実施形態に係る不揮発性半導体記憶装置の具体的構成について説明する。図３３は、第３実施形態に係る不揮発性半導体記憶装置のコンタクトプラグの概略を説明する図である。なお、第３実施形態において、第１及び第２実施形態と同様の構成については、同一符号を付し、その説明を省略する。
第３実施形態に係る不揮発性半導体記憶装置は、第１及び第２実施形態と異なる積層数にて構成されている。また、第３実施形態に係る不揮発性半導体記憶装置は、第１及び第２実施形態と異なる単位セルアレイＭＡＴ０１’〜ＭＡＴ０４’を有する。
図３３に示すように、シリコン基板５１の上に形成される上層部は、大きく分けて５層（第１層Ｌｂ１〜第７層Ｌｂ５）を積層して構成されている。なお、第１層Ｌｂ１は、第１実施形態の第１層Ｌ１と同様の構成を有する。
単位セルアレイＭＡＴ０１’は、ワード線ＷＬｉａ’及び、ビット線ＢＬｉａ’を有する。ワード線ＷＬｉａ’、及びビット線ＢＬｉａ’、は、第２層Ｌｂ２に形成されている。ワード線ＷＬｉａ’は、ビット線ＢＬｉａ’の上層に位置する。なお、ワード線ＷＬｉａ’は、第１メタル２７’にて構成されている。
同様に、単位セルアレイＭＡＴ０２’は、ワード線ＷＬｉｂ’及び、ビット線ＢＬｉｂを有する。ワード線ＷＬｉｂ’、及びビット線ＢＬｉｂ、は、第３層Ｌｂ３に形成されている。ワード線ＷＬｉｂ’は、ビット線ＢＬｉｂの上層に位置する。
また、単位セルアレイＭＡＴ０３’は、ワード線ＷＬｉｃ’及び、ビット線ＢＬｉｃ’を有する。ワード線ＷＬｉｃ’、及びビット線ＢＬｉｃ’、は、第３層Ｌｂ３に形成されている。ワード線ＷＬｉｃ’は、ビット線ＢＬｉｃ’の上層に位置する。なお、ワード線ＷＬｉｃ’は、第１メタル２７’にて構成されている。
また、単位セルアレイＭＡＴ０４’は、ワード線ＷＬｉｄ’及び、ビット線ＢＬｉｄを有する。ワード線ＷＬｉｄ’、及びビット線ＢＬｉｄは、第４層Ｌｂ４に形成されている。ワード線ＷＬｉｄ’は、ビット線ＢＬｉｄの上層に位置する。
第３実施形態に係る不揮発性半導体記憶装置は、ワード線ＷＬｉａ’〜ＷＬｉｄ’を積層方向に電気的に接続するコンタクトプラグＺＷｂ１１〜ＺＷｂ１４、ＺＷｂ２１〜ＺＷｂ２３、ＺＷｂ３１を有する。また、第３実施形態に係る不揮発性半導体記憶装置は、ビット線ＢＬｉａ’〜ＢＬｉｄを積層方向に電気的に接続するコンタクトプラグＺＢｂ１〜ＺＢｂ３を有する。
ここで、第１実施形態と同様の表記法に沿うと、第３実施形態に係るコンタクトプラグとその形成層との関係は、下記のように表すことができる。
｛コンタクトプラグとその形成層との関係｝
・ＺＷｂ１１〜ＺＷｂ１４→Ｌｂ２
・ＺＷｂ２１〜ＺＷｂ２３→Ｌｂ３
・ＺＷｂ３１ →Ｌｂ４
・ＺＢｂ１ →Ｌｂ２
・ＺＢｂ２ →Ｌｂ３
・ＺＢｂ３ →Ｌｂ４
また、第１実施形態と同様の表記法に沿うと、第３実施形態に係るコンタクトプラグによる接続関係は、下記のように表すことができる。
｛コンタクトプラグによる接続関係｝
・ＷＬｉａ’（２７ｄ）−ＺＷｂ１１−Ｍ１
・ＷＬｉｂ’（２７ｄ）−ＺＷｂ２１−ＢＬｉｂ（３６ｃ）−ＺＷｂ１２−Ｍ１
・ＷＬｉｃ’（２７ｄ）−ＺＷｂ２２−ＢＬｉｂ（３６ｃ）−ＺＷｂ１３−Ｍ１
・ＷＬｉｄ’（２７ｄ）−ＺＷｂ３１−ＢＬｉｄ（３６ｃ）−ＺＷｂ２３−ＢＬｉｂ（３６ｃ）−ＺＷｂ１４−Ｍ１
・ＺＢｂ３−ＢＬｉｄ（３６ｂ）−ＺＢｂ２−ＢＬｉｃ’（３６ｄ）−ＺＢｂ２−ＢＬｉｂ（３６ｂ）−ＺＢｂ１−ＢＬｉａ’（３６ｄ）−ＺＢｂ１−Ｍ１
上記コンタクトプラグによる接続関係において、コンタクトプラグＺＷｂ１１、ＺＷｂ２１、ＺＷｂ２２、ＺＷｂ３１（ＺＢｂ１、ＺＢｂ２）は、コンタクト接続部２７ｄ（３６ｄ）の側部に接して積層方向に延びる構造を有する。
（第３実施形態に係る不揮発性半導体記憶装置の効果）
次に、第３実施形態に係る不揮発性半導体記憶装置の効果について説明する。上記のように、第３実施形態に係る不揮発性半導体記憶装置は、第１実施形態と略同様の構成を有する。したがって、第３実施形態に係る不揮発性半導体記憶装置は、第１実施形態と同様の効果を奏する。
さらに、第３実施形態に係る不揮発性半導体記憶装置は、第２実施形態の７層より少ない、５層で形成されている。したがって、第３実施形態に係る不揮発性半導体記憶装置は、第２実施形態よりも、簡略化したプロセスで製造することが可能である。
［第４実施形態］
（第４実施形態に係る不揮発性半導体記憶装置の具体的構成）
次に、図３４を参照して、第４実施形態に係る不揮発性半導体記憶装置の具体的構成について説明する。図３４は、第４実施形態に係る不揮発性半導体記憶装置のコンタクトプラグの概略を説明する図である。なお、第４実施形態において、第１〜第３実施形態と同様の構成については、同一符号を付し、その説明を省略する。
第４実施形態に係る不揮発性半導体記憶装置は、第３実施形態と同様の単位セルアレイＭＡＴ０１’〜ＭＡＴ０４’を有する。
図３４に示すように、単位セルアレイＭＡＴ０１’は、第１〜第３実施形態と異なるワード線ＷＬｉａ’’、及びビット線ＢＬｉａ’’を有する。また、単位セルアレイＭＡＴ０２’は、ビット線ＢＬｉｂ、及び第１〜第３実施形態と異なるワード線ＷＬｉｂ’’を有する。単位セルアレイＭＡＴ０３’は、第１〜第３実施形態と異なるワード線ＷＬｉｃ’’、及びビット線ＢＬｉｃ’’を有する。また、単位セルアレイＭＡＴ０４’は、ビット線ＢＬｉｄ、及び第１〜第３実施形態と異なるワード線ＷＬｉｄ’’を有する。
ワード線ＷＬｉａ’’〜ＷＬｉｄ’’は、コンタクト接続部２７ｂに貫通孔２７ｂａを設けた形状を有する。ビット線ＢＬｉａ’’、ＢＬｉｃ’’は、コンタクト接続部３６ｂに貫通孔３６ｂａを設けた形状を有する。
第３実施形態と異なり、コンタクトプラグＺＷｂ１１は、ワード線ＷＬｉａ’’の貫通孔２７ｂａを通るように形成されている。また、コンタクトプラグＺＷｂ２１は、ワード線ＷＬｉｂ’’の貫通孔２７ｂａを通るように形成されている。また、コンタクトプラグＺＷｂ２２は、ワード線ＷＬｉｃ’’の貫通孔２７ｂａを通るように形成されている。また、コンタクトプラグＺＷｂ３１は、ワード線ＷＬｉｄ’’の貫通孔２７ｂａを通るように形成されている。
第３実施形態と異なり、コンタクトプラグＺＢｂ１は、ビット線ＢＬｉａ’’の貫通孔３６ｂａを貫通するように形成されている。また、コンタクトプラグＺＢｂ２は、ビット線ＢＬｉｃ’’の貫通孔３６ｂａを通るように形成されている。
（第４実施形態に係る不揮発性半導体記憶装置の効果）
次に、第４実施形態に係る不揮発性半導体記憶装置の効果について説明する。上記のように、第４実施形態に係る不揮発性半導体記憶装置は、第３実施形態と略同様の構成を有する。したがって、第４実施形態に係る不揮発性半導体記憶装置は、第３実施形態と同様の効果を奏する。
［第５実施形態］
（第５実施形態に係る不揮発性半導体記憶装置の具体的構成）
次に、図３５を参照して、第５実施形態に係る不揮発性半導体記憶装置の具体的構成について説明する。図３５は、第５実施形態に係る不揮発性半導体記憶装置のコンタクトプラグの概略を説明する図である。なお、第５実施形態において、第１〜第５実施形態と同様の構成については、同一符号を付し、その説明を省略する。
図３５に示すように、シリコン基板５１の上に形成される上層部は、大きく分けて３層（第１層Ｌｃ１〜第３層Ｌｃ３）を積層して構成されている。なお、第１層Ｌｃ１は、第１実施形態の第１層Ｌ１と同様の構成を有する。
第５実施形態に係る不揮発性半導体記憶装置は、第３実施形態と同様の単位セルアレイＭＡＴ０１’〜ＭＡＴ０４’を有する。
図３５に示すように、単位セルアレイＭＡＴ０１’は、ワード線ＷＬｉａ’、及びビット線ＢＬｉａ’’を有する。また、単位セルアレイＭＡＴ０２’は、ワード線ＷＬｉｂ’、及びビット線ＢＬｉｂ’’を有する。また、単位セルアレイＭＡＴ０３’は、ワード線ＷＬｉｃ’、及びビット線ＢＬｉｃ’’を有する。また、単位セルアレイＭＡＴ０４’は、ワード線ＷＬｉｄ’、及びビット線ＢＬｉｄ’’を有する。なお、ビット線ＢＬｉｂ’’、ＢＬｉｄ’’は、コンタクト接続部３６ｂに貫通孔３６ｂａを設けた形状を有する。貫通孔３６ｂａの直径は、ＢＬｉｄ’’〜ＢＬｉａ’’（上層から下層）へと小さくなるように形成されている。
第２層Ｌｃ２には、その下層から上層へと、ビット線ＢＬｉａ’’、ワード線ＷＬｉａ’、ビット線ＢＬｉｂ’’、ワード線ＷＬｉｂ’、ビット線ＢＬｉｃ’’、ワード線ＷＬｉｃ’、ビット線ＢＬｉｄ’’、及びワード線ＷＬｉｄ’が形成されている。
第５実施形態に係る不揮発性半導体記憶装置は、ワード線ＷＬｉａ’〜ＷＬｉｄ’を積層方向に電気的に接続するコンタクトプラグＺＷｃ１１〜ＺＷｃ１４を有する。また、第５実施形態に係る不揮発性半導体記憶装置は、ビット線ＢＬｉａ’’〜ＢＬｉｄ’’を積層方向に電気的に接続するコンタクトプラグＺＢｃ１を有する。
ここで、第１実施形態と同様の表記法を用いると、第５実施形態に係るコンタクトプラグとその形成層との関係は、下記のように表すことができる。
｛コンタクトプラグとその形成層との関係｝
・ＺＷｃ１１〜ＺＷｃ１４→Ｌｃ２
・ＺＢｃ１ →Ｌｃ２
また、第１実施形態と同様の表記法を用いると、第５実施形態に係るコンタクトプラグによる接続関係は、下記のように表すことができる。
｛コンタクトプラグによる接続関係｝
・ＷＬｉａ’（２７ｄ）−ＺＷｃ１１−Ｍ１
・ＷＬｉｂ’（２７ｄ）−ＺＷｃ１２−Ｍ１
・ＷＬｉｃ’（２７ｄ）−ＺＷｃ１３−Ｍ１
・ＷＬｉｄ’（２７ｄ）−ＺＷｃ１４−Ｍ１
・ＺＢｃ１−ＢＬｉｄ’’（３６ｂａ）−ＺＢｃ１−ＢＬｉｃ’’（３６ｂａ）−ＺＢｃ１−ＢＬｉｂ’’（３６ｂａ）−ＺＢｃ１−ＢＬｉａ’（３６ｂａ）−ＺＢｃ１−Ｍ１
上記コンタクトプラグによる接続関係において、コンタクトプラグＺＷｃ１１、ＺＷｃ１２、ＺＷｃ１３、ＺＷｃ１４は、コンタクト接続部２７ｄの側部に接して積層方向に延びる構造を有する。また、コンタクトプラグＺＢｃ１は、ビット線ＢＬｉａ’’〜ＢＬｉｄ’’の貫通孔３６ｂａを通るように形成されている。すなわち、コンタクトプラグＺＢｃ１は、ＢＬｉｄ’’〜ＢＬｉａ’’（上層から下層）へと、階段状にその直径が小さくなるように形成されている。
（第５実施形態に係る不揮発性半導体記憶装置の効果）
次に、第５実施形態に係る不揮発性半導体記憶装置の効果について説明する。上記のように、第５実施形態に係る不揮発性半導体記憶装置は、第４実施形態と略同様の構成を有する。したがって、第５実施形態に係る不揮発性半導体記憶装置は、第４実施形態と同様の効果を奏する。
さらに、第５実施形態に係る不揮発性半導体記憶装置は、第４実施形態の５層より少ない、３層で形成されている。したがって、第５実施形態に係る不揮発性半導体記憶装置は、第４実施形態よりも、簡略化したプロセスで製造することが可能である。
［第６実施形態］
（第６実施形態に係る不揮発性半導体記憶装置の概略構成）
次に、図３６、及び図３７を参照して、第６実施形態に係る不揮発性半導体記憶装置について説明する。なお、第６実施形態において、第１〜第５実施形態と同様の構成については、同一符号を付し、その説明を省略する。
第６実施形態に係る不揮発性半導体記憶装置は、図３６に示すように構成されている。ここで、図３６は、第６実施形態に係る単位セルアレイＭＡＴａを示す斜視図である。図３６に示すように、第６実施形態に係る不揮発性半導体記憶装置は、第１〜第５実施形態と異なる単位セルアレイＭＡＴａを有する。
単位セルアレイＭＡＴａは、図３６に示すように、下層から上層へと複数本の複数本のビット線ＢＬＬ１ｉ、ワード線ＷＬＬ１ｉ、ビット線ＢＬＬ２ｉ、ワード線ＷＬＬ２ｉ、ビット線ＢＬＬ３ｉ、ワード線ＷＬＬ３ｉ、ビット線ＢＬＬ４ｉ、ワード線ＷＬＬ４ｉ、ビット線ＢＬＬ５ｉを有する。
図３７は、図３６のII−II′断面を示す断面図である。ワード線ＷＬＬ１ｉがその上下のメモリセルＭＣ０，ＭＣ１で共有され、ビット線ＢＬＬ１ｉがその上下のメモリセルＭＣ１，ＭＣ２で共有され、ワード線ＷＬＬ２ｉがその上下のメモリセルＭＣ２，ＭＣ３で共有されている。なお、ワード線ＷＬＬ３ｉ、ＷＬＬ４ｉ、ビット線ＢＬＬ２ｉ〜ＢＬＬ４ｉも、上下のメモリセルで共有されるように構成されている。
ワード線ＷＬＬ１ｉ、ＷＬＬ３ｉは、第１メタル２７にて構成されている。ワード線ＷＬＬ２ｉ、ＷＬＬ４ｉは、第１メタル２７’にて構成されている。ビット線ＢＬＬ１ｉ〜ＢＬＬ４ｉは、第２メタル３６’にて構成されている。ビット線ＢＬＬ５ｉは、第２メタル３６にて構成されている。
（第６実施形態に係る不揮発性半導体記憶装置の具体的構成）
次に、図３８を参照して、第６実施形態に係る不揮発性半導体記憶装置の具体的構成について説明する。図３８は、第６実施形態に係る不揮発性半導体記憶装置のコンタクトプラグの概略図である。
図３８に示すように、シリコン基板５１の上に形成される上層部は、大きく分けて６層（第１層Ｌｄ１〜第６層Ｌｄ６）を積層して構成されている。なお、第１層Ｌｄ１は、第１実施形態の第１層Ｌ１と同様の構成を有する。
第２層Ｌｄ２〜第４層Ｌｄ４に、単位セルアレイＭＡＴａが形成されている。
図３８に示すように、第６実施形態に係る不揮発性半導体記憶装置は、ワード線ＷＬＬ１ｉ〜ＷＬＬ４ｉを積層方向に電気的に接続するコンタクトプラグＺＷｄ１１、ＺＷｄ１２、ＺＷｄ２１、ＺＷｄ２２、ＺＷｄ３１、及びＺＷｄ４１を有する。また、第６実施形態に係る不揮発性半導体記憶装置は、ビット線ＢＬＬ１ｉ〜ＢＬＬ５ｉを積層方向に電気的に接続するコンタクトプラグＺＢｄ１１〜ＺＢｄ１５、ＺＢｄ２１〜ＺＢｄ２４、ＺＢｄ３１、ＺＢｄ３２、ＺＢｄ４１を有する。
ここで、第１実施形態と同様の表記法を用いると、第６実施形態に係るコンタクトプラグとその形成層との関係は、下記のように表すことができる。
｛コンタクトプラグとその形成層との関係｝
・ＺＷｄ１１、ＺＷｄ１２→Ｌｄ２
・ＺＷｄ２１、ＺＷｄ２２→Ｌｄ３
・ＺＷｄ３１ →Ｌｄ４
・ＺＷｄ４１ →Ｌｄ５
・ＺＢｄ１１〜ＺＢｄ１５→Ｌｄ２
・ＺＢｄ２１〜ＺＢｄ２４→Ｌｄ３
・ＺＢｄ３１〜ＺＢｄ３２→Ｌｄ４
・ＺＢｄ４１ →Ｌｄ５
また、第１実施形態と同様の表記法を用いると、第６実施形態に係るコンタクトプラグによる接続関係は、下記のように表すことができる。
｛コンタクトプラグによる接続関係｝
・ＷＬＬ３ｉ（２７ｂ）−ＺＷｄ２１−ＷＬＬ１ｉ（２７ｂ）−ＺＷｄ１１−Ｍ１
・ＺＷｄ４１−ＢＬＬ５ｉ（３６ｃ）−ＺＷｄ３１−ＷＬＬ４ｉ（２７ｄ）−ＺＷｄ３１−ＷＬＬ３ｉ（２７ｃ）−ＺＷｄ２２−ＷＬＬ２ｉ（２７ｄ）−ＺＷｄ２２−ＷＬＬ１ｉ（２７ｃ）−ＺＷｄ１２−Ｍ１
・ＷＬＬ１ｉ（２７ｃ）−ＺＢｄ１１−ＢＬＬ１ｉ（３６ｄ）−ＺＢｄ１１−Ｍ１
・ＷＬＬ３ｉ（２７ｃ）−ＺＢｄ２１−ＢＬＬ２ｉ（３６ｄ）−ＺＢｄ２１−ＷＬＬ１ｉ（２７ｃ）−ＺＢｄ１２−Ｍ１
・ＷＬＬ３ｉ（２７ｃ）−ＺＢｄ２２−ＢＬＬ３ｉ（３６ｄ）−ＺＢｄ２２−ＷＬＬ１ｉ（２７ｃ）−ＺＢｄ１３−Ｍ１
・ＢＬＬ４ｉ（３６ｄ）−ＺＢｄ３１−ＷＬＬ３ｉ（２７ｃ）−ＺＢｄ２３−ＷＬＬ１ｉ（２７ｃ）−ＺＢｄ１４−Ｍ１
・ＺＢｄ４１−ＢＬＬ５ｉ（３６ｂ）−ＺＢｄ３２−ＷＬＬ３ｉ（２７ｃ）−ＺＢｄ２４−ＷＬＬ１ｉ（２７ｃ）−ＺＢｄ１５−Ｍ１
上記コンタクトプラグによる接続関係において、コンタクトプラグＺＷｄ２２、ＺＷｄ３１は、コンタクト接続部２７ｄの側部に接して積層方向に延びる構造を有する。また、コンタクトプラグＺＢｄ１１、ＺＢｄ２１、ＺＢｄ２２、ＺＢｄ３１は、コンタクト接続部３６ｄの側部に接して積層方向に延びる構造を有する。
（第６実施形態に係る不揮発性半導体記憶装置の効果）
次に、第６実施形態に係る不揮発性半導体記憶装置の効果について説明する。上記のように、第６実施形態に係る不揮発性半導体記憶装置は、第１及び第２実施形態と同様の構成を有するワード線ＷＬＬ１ｉ〜ＷＬＬ４ｉ、及びビット線ＢＬＬ１ｉ〜ＢＬＬ５ｉを有する。したがって、第６実施形態に係る不揮発性半導体記憶装置は、第１実施形態と同様の効果を奏する。
［第７実施形態］
（第７実施形態に係る不揮発性半導体記憶装置の具体的構成）
次に、図３９を参照して、第７実施形態に係る不揮発性半導体記憶装置の具体的構成について説明する。図３９は、第７実施形態に係る不揮発性半導体記憶装置のコンタクトプラグの概略を説明する図である。なお、第７実施形態において、第１〜第６実施形態と同様の構成については、同一符号を付し、その説明を省略する。
第７実施形態に係る不揮発性半導体記憶装置は、第６実施形態と同様の単位セルアレイＭＡＴａを有する。第７実施形態に係る不揮発性半導体記憶装置は、第６実施形態と異なるワード線ＷＬＬ１ｉ’、ＷＬＬ３ｉ’、及びビット線ＢＬＬ５ｉ’を有する。
ワード線ＷＬＬ１ｉ’、ＷＬＬ３ｉ’は、第１メタル２７’にて構成されている。ワード線ＷＬＬ１ｉ’、ＷＬＬ３ｉ’は、同一形状を有する。ワード線ＷＬＬ２ｉ、ＷＬＬ４ｉは、同一形状を有する。ビット線ＢＬＬ５ｉ’は、第２メタル３６’にて構成されている。
図３９に示すように、シリコン基板５１の上に形成される上層部は、大きく分けて３層（第１層Ｌｅ１〜第３層Ｌｅ３）を積層して構成されている。なお、第１層Ｌｅ１は、第１実施形態に係る第１層Ｌ１と同様の構成を有する。
第２層Ｌｅ２に、単位セルアレイＭＡＴａが形成されている。
図３９に示すように、第７実施形態に係る不揮発性半導体記憶装置は、ワード線ＷＬＬ１ｉ’〜ＷＬＬ４ｉを積層方向に電気的に接続するコンタクトプラグＺＷｅ１、ＺＷｅ２を有する。また、第６実施形態に係る不揮発性半導体記憶装置は、ビット線ＢＬＬ１ｉ〜ＢＬＬ５ｉ’を積層方向に電気的に接続するコンタクトプラグＺＢｅ１〜ＺＢｅ５を有する。
ここで、第１実施形態と同様の表記法を用いると、第７実施形態に係るコンタクトプラグとその形成層との関係は、下記のように表すことができる。
｛コンタクトプラグとその形成層との関係｝
・ＺＷｅ１、ＺＷｅ２ →Ｌｅ２
・ＺＢｅ１〜ＺＢｅ５ →Ｌｅ２
また、第１実施形態と同様の表記法を用いると、第７実施形態に係るコンタクトプラグによる接続関係は、下記のように表すことができる。
｛コンタクトプラグによる接続関係｝
・ＷＬＬ３ｉ’（２７ｄ）−ＺＷｅ１−ＷＬＬ１ｉ’（２７ｄ）−ＺＷｅ１−Ｍ１
・ＷＬＬ４ｉ（２７ｄ）−ＺＷｅ２−ＷＬＬ４ｉ（２７ｄ）−ＺＷｅ２−Ｍ１
・ＢＬＬ１ｉ（３６ｄ）−ＺＢｅ１−Ｍ１
・ＢＬＬ２ｉ（３６ｄ）−ＺＢｅ２−Ｍ１
・ＢＬＬ３ｉ（３６ｄ）−ＺＢｅ３−Ｍ１
・ＢＬＬ４ｉ（３６ｄ）−ＺＢｅ４−Ｍ１
・ＢＬＬ５ｉ’（３６ｄ）−ＺＢｅ５−Ｍ１
上記コンタクトプラグによる接続関係において、コンタクトプラグＺＷｅ１、ＺＷｅ２は、コンタクト接続部２７ｄの側部に接して積層方向に延びる構造を有する。また、コンタクトプラグＺＢｅ１〜ＺＢｅ５は、コンタクト接続部３６ｄの側部に接して積層方向に延びる構造を有する。
上記構成において、ワード線ＷＬＬ１ｉ’及びＷＬＬ３ｉ’の構成を換言すると以下のようになる。すなわち、第７実施形態において、ワード線ＷＬＬ１ｉ’は、所定の積層位置に設けられたセルアレイ（第１セルアレイ）を構成する。ワード線ＷＬＬ３ｉ’は、第１セルアレイよりも上層に設けられたセルアレイ（第２セルアレイ）を構成する。第１セルアレイに含まれるワード線ＷＬＬ１ｉ’は、第２セルアレイに含まれるワード線ＷＬＬ３ｉ’と同一形状を有する。また、第７実施形態において、ワード線ＷＬＬ２ｉは、所定の積層位置に設けられたセルアレイ（第１セルアレイ）を構成する。ワード線ＷＬＬ４ｉは、第１セルアレイよりも上層に設けられたセルアレイ（第２セルアレイ）を構成する。第１セルアレイに含まれるワード線ＷＬＬ２ｉは、第２セルアレイに含まれるワード線ＷＬＬ４ｉと同一形状を有する。
（第７実施形態に係る不揮発性半導体記憶装置の効果）
次に、第７実施形態に係る不揮発性半導体記憶装置の効果について説明する。上記のように、第７実施形態に係る不揮発性半導体記憶装置は、第６実施形態と同様の構成を有する単位セルアレイＭＡＴａを有する。したがって、第７実施形態に係る不揮発性半導体記憶装置は、第６実施形態と同様の効果を奏する。
さらに、第７実施形態に係る不揮発性半導体記憶装置は、第６実施形態の６層より少ない３層で形成されている。したがって、第７実施形態に係る不揮発性半導体記憶装置は、第６実施形態よりも、簡略化したプロセスで製造することが可能である。
［第８実施形態］
（第８実施形態に係る不揮発性半導体記憶装置の具体的構成）
次に、図４０を参照して、第８実施形態に係る不揮発性半導体記憶装置の具体的構成について説明する。図４０は、第８実施形態に係る不揮発性半導体記憶装置のコンタクトプラグの概略を説明する図である。なお、第８実施形態において、第１〜第７実施形態と同様の構成については、同一符号を付し、その説明を省略する。
第８実施形態に係る不揮発性半導体記憶装置は、第６実施形態と同様の単位セルアレイＭＡＴａを有する。第８実施形態に係る不揮発性半導体記憶装置は、第７実施形態と異なるビット線ＢＬＬ２ｉ’、ＢＬＬ４ｉ’を有する。
ビット線ＢＬＬ２ｉ’、ＢＬＬ４ｉは、第２メタル３６にて構成されている。
図４０に示すように、シリコン基板５１の上に形成される上層部は、大きく分けて５層（第１層Ｌｆ１〜第６層Ｌｆ５）を積層して構成されている。なお、第１層Ｌｆ１は、第１実施形態に係る第１層Ｌ１と同様の構成を有する。
第２〜第４層Ｌｆ２〜Ｌｆ４に、単位セルアレイＭＡＴａが形成されている。
図４０に示すように、第８実施形態に係る不揮発性半導体記憶装置は、ワード線ＷＬＬ１ｉ’〜ＷＬＬ４ｉを積層方向に電気的に接続するコンタクトプラグＺＷｆ１１〜ＷＺｆ３１を有する。また、第８実施形態に係る不揮発性半導体記憶装置は、ビット線ＢＬＬ１ｉ〜ＢＬＬ５ｉ’を積層方向に電気的に接続するコンタクトプラグＺＢｆ１１〜ＺＢｆ３１を有する。
ここで、第１実施形態と同様の表記法を用いると、第８実施形態に係るコンタクトプラグとその形成層との関係は、下記のように表すことができる。
｛コンタクトプラグとその形成層との関係｝
・ＺＷｆ１１〜ＺＷｆ１４ →Ｌｆ２
・ＺＢｆ１１、ＺＢｆ１２ →Ｌｆ２
・ＺＷｆ２１〜ＺＷｆ２３ →Ｌｆ３
・ＺＢｆ２１、ＺＢｆ２２ →Ｌｆ３
・ＺＷｆ３１ →Ｌｆ４
・ＺＢｆ３１ →Ｌｆ４
また、第１実施形態と同様の表記法を用いると、第８実施形態に係るコンタクトプラグによる接続関係は、下記のように表すことができる。
｛コンタクトプラグによる接続関係｝
・ＢＬＬ２ｉ’（３６ｃ）−ＺＷｆ１１−ＷＬＬ１ｉ’（２７ｄ）−ＺＷｆ１１−Ｍ１
・ＢＬＬ４ｉ’（３６ｃ）−ＺＷｆ２１−ＷＬＬ２ｉ（２７ｄ）−ＺＷｆ２１−ＢＬＬ２ｉ’（３６ｃ）−ＺＷｆ１２−Ｍ１
・ＢＬＬ４ｉ’（３６ｃ）−ＺＷｆ２２−ＷＬＬ３ｉ’（２７ｄ）−ＺＷｆ２２−ＢＬＬ２ｉ’（３６ｃ）−ＺＷｆ１３−Ｍ１
・ＺＷｆ３１−ＷＬＬ４ｉ（２７ｄ）−ＺＷｆ３１−ＢＬＬ４ｉ’（３６ｃ）−ＺＷｆ２３−ＢＬＬ２ｉ’（３６ｃ）−ＺＷｆ１４−Ｍ１
・ＢＬＬ４ｉ’（３６ｂ）−ＺＢｆ２１−ＢＬＬ２ｉ’（３６ｂ）−ＺＢｆ１１−Ｍ１
・ＺＢｆ３１−ＢＬＬ５ｉ’（３６ｄ）−ＺＢｆ３１−ＢＬＬ４ｉ’（３６ｃ）−ＺＢｆ２２−ＢＬＬ３ｉ（３６ｄ）−ＺＢｆ２２−ＢＬＬ２ｉ’（３６ｃ）−ＺＢｆ１２−ＢＬＬ１ｉ（３６ｄ）−ＺＢｆ１２−Ｍ１
上記コンタクトプラグによる接続関係において、コンタクトプラグＺＷｆ１１１、ＺＷｆ２１、ＺＷｆ３１は、コンタクト接続部２７ｄの側部に接して積層方向に延びる構造を有する。また、コンタクトプラグＺＢｆ１１、ＺＢｆ２２、ＺＢｆ３１は、コンタクト接続部３６ｄの側部に接して積層方向に延びる構造を有する。
（第８実施形態に係る不揮発性半導体記憶装置の効果）
次に、第８実施形態に係る不揮発性半導体記憶装置の効果について説明する。上記のように、第８実施形態に係る不揮発性半導体記憶装置は、第６実施形態と同様の構成を有する単位セルアレイＭＡＴａを有する。したがって、第８実施形態に係る不揮発性半導体記憶装置は、第６実施形態と同様の効果を奏する。
さらに、第８実施形態に係る不揮発性半導体記憶装置は、第６実施形態の６層より少ない５層で形成されている。したがって、第８実施形態に係る不揮発性半導体記憶装置は、第６実施形態よりも、簡略化したプロセスで製造することが可能である。
［その他の実施形態］
以上、不揮発性半導体記憶装置の第１〜第７実施形態を説明してきたが、本発明は、上記実施形態に限定されるものではなく、発明の趣旨を逸脱しない範囲内において種々の変更、追加、置換等が可能である。
例えば、本発明は、メモリセルの構造に特に限定されるものではなく、相変化メモリ素子、ＭＲＡＭ素子、ＰＦＲＡＭ、ＲＲＡＭ等、種々のクロスポイント型の多層メモリに適用可能である。
例えば、第１〜第７実施形態において、ワード線とビット線の位置を入れ替えた構成であってもよい。
例えば、第６及び第７実施形態に示した、配線／セル／配線／セルの繰り返しではなく、配線／セル／配線／層間絶縁膜／配線／セル／配線のように、セルアレイ層間に層間絶縁膜を介在させるようにしても良い。
例えば、上述した製造方法では、メモリセル、ワード線及びビット線を、積層体に対するセルフアラインプロセスによって形成したが、ワード線及びビット線をダマシンプロセスによって形成し、ワード線及びビット線の上層又は下層にメモリセルを、別途ピラー形成プロセスによって形成するようにしてもよい。
本発明の第１実施形態に係る不揮発性半導体記憶装置のブロック図である。 第１実施形態に係る不揮発性半導体記憶装置のメモリセルアレイ１（単位セルアレイＭＡＴ００〜ＭＡＴ０４）の斜視図である。 図２Ａのメモリセルアレイ１の一部拡大斜視図（単位セルアレイＭＡＴ０１を示す斜視図）である。 図２ＢにおけるＩ−Ｉ′線で切断して矢印方向に見た断面図である。 図２Ｂに示すオーミック素子ＮＯの具体例を示す図である。 第１実施形態に係る可変抵抗素子の一例を示す模式的な断面図である。 第１実施形態に係る単位セルアレイＭＡＴ０１の積層構造を示す断面図である。 第１メタル２７及び第２メタル３６を示す上面図である。 第１メタル２７及び第２メタル３６を示す上面図である。 第１メタル２７及び第２メタル３６を示す上面図である。 第１実施形態に係る不揮発性半導体記憶装置のコンタクトプラグの概略を説明する図である。 第１実施形態に係る不揮発性半導体記憶装置の製造工程を示す斜視図である。 第１実施形態に係る不揮発性半導体記憶装置の製造工程を示す斜視図である。 第１実施形態に係る不揮発性半導体記憶装置の製造工程を示す斜視図である。 第１実施形態に係る不揮発性半導体記憶装置の製造工程を示す斜視図である。 第１実施形態に係る不揮発性半導体記憶装置の製造工程を示す斜視図である。 第１実施形態に係る不揮発性半導体記憶装置の製造工程を示す斜視図である。 第１実施形態に係る不揮発性半導体記憶装置の製造工程を示す上面図である。 第１実施形態に係る不揮発性半導体記憶装置の製造工程を示す断面図である。 第１実施形態に係る不揮発性半導体記憶装置の製造工程を示す断面図である。 第１実施形態に係る不揮発性半導体記憶装置の製造工程を示す断面図である。 第１実施形態に係る不揮発性半導体記憶装置の製造工程を示す上面図である。 第１実施形態に係る不揮発性半導体記憶装置の製造工程を示す断面図である。 第１実施形態に係る不揮発性半導体記憶装置の製造工程を示す断面図である。 第１実施形態に係る不揮発性半導体記憶装置の製造工程を示す上面図である。 第１実施形態に係る不揮発性半導体記憶装置の製造工程を示す断面図である。 第１実施形態に係る不揮発性半導体記憶装置の製造工程を示す断面図である。 第１実施形態に係る不揮発性半導体記憶装置の製造工程を示す上面図である。 第１実施形態に係る不揮発性半導体記憶装置の製造工程を示す断面図である。 第１実施形態に係る不揮発性半導体記憶装置の製造工程を示す上面図である。 第１実施形態に係る不揮発性半導体記憶装置の製造工程を示す断面図である。 第１実施形態に係る不揮発性半導体記憶装置の製造工程を示す上面図である。 第１実施形態に係る不揮発性半導体記憶装置の製造工程を示す断面図である。 第１実施形態に係る不揮発性半導体記憶装置の製造工程を示す断面図である。 第１実施形態に係る不揮発性半導体記憶装置の製造工程を示す上面図である。 第１実施形態に係る不揮発性半導体記憶装置の製造工程を示す断面図である。 第１実施形態に係る不揮発性半導体記憶装置の製造工程を示す断面図である。 第１実施形態に係る不揮発性半導体記憶装置の製造工程を示す上面図である。 第１実施形態に係る不揮発性半導体記憶装置の製造工程を示す断面図である。 第１実施形態に係る不揮発性半導体記憶装置の製造工程を示す断面図である。 第１実施形態に係る不揮発性半導体記憶装置の製造工程を示す断面図である。 第１実施形態に係る不揮発性半導体記憶装置の製造工程を示す断面図である。 第２実施形態に係る不揮発性半導体記憶装置の第１メタル２７’及び第２メタル３６’を示す上面図である。 第２実施形態に係る不揮発性半導体記憶装置のコンタクトプラグの概略を説明する図である。 第３実施形態に係る不揮発性半導体記憶装置のコンタクトプラグの概略を説明する図である。 第４実施形態に係る不揮発性半導体記憶装置のコンタクトプラグの概略を説明する図である。 第５実施形態に係る不揮発性半導体記憶装置のコンタクトプラグの概略を説明する図である。 第６実施形態に係る単位セルアレイＭＡＴａ１を示す斜視図である。 図３６におけるＩＩ−ＩＩ′線で切断して矢印方向に見た断面図である。 第６実施形態に係る不揮発性半導体記憶装置のコンタクトプラグの概略を説明する図である。 第７実施形態に係る不揮発性半導体記憶装置のコンタクトプラグの概略を説明する図である。 第８実施形態に係る不揮発性半導体記憶装置のコンタクトプラグの概略を説明する図である。
符号の説明
１…メモリセルアレイ、２…カラム制御回路、３…ロウ制御回路、４…データ入出力バッファ、５…アドレスレジスタ、６…コマンド・インターフェイス、７…ステートマシン、９…パルスジェネレータ。

Claims (5)

  1. 半導体基板と、
    当該半導体基板の上層に形成されて、複数の第１の配線、これら複数の第１の配線と交差する複数の第２の配線、及び前記第１の配線及び第２の配線の交差部で両配線間に接続されたメモリセルを有するセルアレイを備え、
    前記セルアレイは、
    前記メモリセルが構成されるメモリセル領域と、
    当該メモリセル領域の周辺に設けられた周辺領域とを備え、
    前記メモリセル領域において、前記第１の配線は、第１方向に平行に延び且つ当該第１方向に直交する第２方向に第１の間隔で繰り返し形成され、
    前記周辺領域において、所定位置から前記第２方向の（４ｎ−３）番目（ｎは正の整数）及び（４ｎ−２）番目に位置する前記第１の配線は、当該第１の配線の前記第１方向の一端側にコンタクト接続部を有し、
    前記周辺領域において、前記所定位置から前記第２方向の（４ｎ−１）番目及び４ｎ番目に位置する前記第１の配線は、当該第１の配線の前記第１方向の他端側に前記コンタクト接続部を有し、
    前記コンタクト接続部は、積層方向に延びるコンタクトプラグと接するように形成されている
    ことを特徴とする不揮発性半導体記憶装置。
  2. 前記第１の間隔は、４０ｎｍ以下である
    ことを特徴とする請求項１記載の不揮発性半導体記憶装置。
  3. 前記セルアレイとして、
    積層方向の所定位置に設けられた第１セルアレイと、
    当該第１セルアレイの上層又は下層に設けられた第２セルアレイとを備え、
    前記第１セルアレイに含まれる前記第１配線は、前記第２セルアレイに含まれる前記第１配線と同一形状を有する
    ことを特徴とする請求項１又は請求項２記載の不揮発性半導体記憶装置。
  4. 前記コンタクト接続部は、当該コンタクト接続部の側面に前記コンタクトプラグが接するように形成されている
    ことを特徴とする請求項１乃至請求項３のいずれか１項記載の不揮発性半導体記憶装置。
  5. 半導体基板の上層に積層構造を形成し、この積層構造をエッチングすることによって複数の第１の配線、これら複数の第１の配線と交差する複数の第２の配線、及び前記第１の配線及び第２の配線の交差部で両配線間に接続されたメモリセルを有するセルアレイを形成する不揮発性半導体記憶装置の製造方法であって、
    前記積層構造の上層に第１マスクを形成する工程と、
    前記第１マスクの上層に所定パターンを有する第２マスクを形成する工程と、
    前記第２マスクに対するスリミング工程と、
    前記第２マスクの側壁に第３マスクを形成する工程と、
    第１領域にて前記第２マスクを除去する工程と、
    前記第１領域において前記第３マスクにて前記第１マスク及び前記積層構造をエッチングする工程と、
    前記第１領域と異なる第２領域において前記第３マスク及び前記第２マスクにて前記第１マスク及び前記積層構造をエッチングする工程と
    を備えることを特徴とする不揮発性半導体記憶装置の製造方法。
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