JP2010045205A - 不揮発性半導体記憶装置、及びその製造方法 - Google Patents

不揮発性半導体記憶装置、及びその製造方法 Download PDF

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Abstract

【課題】占有面積を縮小化した不揮発性半導体記憶装置、及びその製造方法を提供する。
【解決手段】不揮発性半導体記憶装置は、第1メタル27、第1メタル27と交差する第2メタル36、第1メタル27及び第2メタル36の交差部でそれらの間に接続されたメモリセルMCを有する単位セルアレイMATを備える。周辺領域Ar2において、所定位置からカラム方向の(4m−3)番目(mは正の整数)及び(4m−2)番目に位置する第1メタル27は、そのロウ方向の一端側にコンタクト接続部27bを有する。周辺領域において、所定位置からカラム方向の(4m−1)番目及び4m番目に位置する第1メタル27は、そのロウ方向の他端側にコンタクト接続部27aを有する。
【選択図】図6B

Description

本発明は、クロスポイント型メモリセルを積層した多層構造の不揮発性半導体記憶装置、及びその製造方法に関する。
従来、電気的に書き換え可能な不揮発性メモリとしては、フローティングゲート構造を有するメモリセルをNAND接続又はNOR接続してメモリセルアレイを構成したフラッシュメモリが周知である。また、不揮発性で且つ高速なランダムアクセスが可能なメモリとして、強誘電体メモリも知られている。
一方、メモリセルの更なる微細化を図る技術として、可変抵抗素子をメモリセルに使用した抵抗変化型メモリが提案されている。可変抵抗素子としては、カルコゲナイド化合物の結晶/アモルファス化の状態変化によって抵抗値を変化させる相変化メモリ素子、トンネル磁気抵抗効果による抵抗変化を用いるMRAM素子、導電性ポリマーで抵抗素子が形成されるポリマー強誘電性RAM(PFRAM)のメモリ素子、電気パルス印加によって抵抗変化を起こすReRAM素子等が知られている(特許文献1参照)。
この抵抗変化型メモリはトランジスタに変えてショットキーダイオードと抵抗変化素子の直列回路によりメモリセルを構成することができるので、積層が容易で3次元構造化することにより更なる高集積化が図れるという利点がある(特許文献2参照)。
しかしながら、抵抗変化型メモリを用いる場合であっても、現状のリソグラフィ技術では、メモリセルアレイのL/S(ライン/スペース)は、40nm程度が限界である。このため、更なる微細化が望まれている。
特開2006−344349号、段落0021 特開2005−522045号
本発明は、占有面積を縮小化した不揮発性半導体記憶装置、及びその製造方法を提供することを目的とする。
本発明の一態様に係る不揮発性半導体記憶装置は、半導体基板と、当該半導体基板の上層に形成されて、複数の第1の配線、これら複数の第1の配線と交差する複数の第2の配線、及び前記第1の配線及び第2の配線の交差部で両配線間に接続されたメモリセルを有するセルアレイを備え、前記セルアレイは、前記メモリセルが構成されるメモリセル領域と、当該メモリセル領域の周辺に設けられた周辺領域とを備え、前記メモリセル領域において、前記第1の配線は、第1方向に平行に延び且つ当該第1方向に直交する第2方向に第1の間隔で繰り返し形成され、前記周辺領域において、所定位置から前記第2方向の(4n−3)番目(nは正の整数)及び(4n−2)番目に位置する前記第1の配線は、当該第1の配線の前記第1方向の一端側にコンタクト接続部を有し、前記周辺領域において、前記所定位置から前記第2方向の(4n−1)番目及び4n番目に位置する前記第1の配線は、当該第1の配線の前記第1方向の他端側に前記コンタクト接続部を有し、前記コンタクト接続部は、積層方向に延びるコンタクトプラグと接するように形成されていることを特徴とする。
本発明の一態様に係る不揮発性半導体記憶装置の製造方法は、半導体基板の上層に積層構造を形成し、この積層構造をエッチングすることによって複数の第1の配線、これら複数の第1の配線と交差する複数の第2の配線、及び前記第1の配線及び第2の配線の交差部で両配線間に接続されたメモリセルを有するセルアレイを形成する不揮発性半導体記憶装置の製造方法であって、前記積層構造の上層に第1マスクを形成する工程と、前記第1マスクの上層に所定パターンを有する第2マスクを形成する工程と、前記第2マスクに対するスリミング工程と、前記第2マスクの側壁に第3マスクを形成する工程と、第1領域にて前記第2マスクを除去する工程と、前記第1領域において前記第3マスクにて前記第1マスク及び前記積層構造をエッチングする工程と、前記第1領域と異なる第2領域において前記第3マスク及び前記第2マスクにて前記第1マスク及び前記積層構造をエッチングする工程とを備えることを特徴とする。
本発明によれば、占有面積を縮小化した不揮発性半導体記憶装置、及びその製造方法を提供することができる。
以下、図面を参照して、この発明の実施形態を説明する。
[第1実施形態]
(第1実施形態に係る不揮発性半導体記憶装置の概略構成)
先ず、図1〜図4を参照して、本発明の第1実施形態に係る不揮発性半導体記憶装置の概略構成について説明する。図1は、第1実施形態に係る不揮発性半導体記憶装置(不揮発性メモリ)のブロック図である。
第1実施形態に係る不揮発性半導体記憶装置は、後述するReRAM(可変抵抗素子)を使用したメモリセルをマトリクス状に配置したメモリセルアレイ1を備える。メモリセルアレイ1のビット線BL方向に隣接する位置には、メモリセルアレイ1のビット線BLを制御し、メモリセルのデータ消去、メモリセルへのデータ書き込み、及びメモリセルからのデータ読み出しを行うカラム制御回路2が設けられている。また、メモリセルアレイ1のワード線WL方向に隣接する位置には、メモリセルアレイ1のワード線WLを選択し、メモリセルのデータ消去、メモリセルへのデータ書き込み、及びメモリセルからのデータ読み出しに必要な電圧を印加するロウ制御回路3が設けられている。
データ入出力バッファ4は、図示しない外部のホストにI/O線を介して接続され、書き込みデータの受け取り、消去命令の受け取り、読み出しデータの出力、アドレスデータやコマンドデータの受け取りを行う。データ入出力バッファ4は、受け取った書き込みデータをカラム制御回路2に送り、カラム制御回路2から読み出したデータを受け取って外部に出力する。外部からデータ入出力バッファ4に供給されたアドレスは、アドレスレジスタ5を介してカラム制御回路2及びロウ制御回路3に送られる。また、ホストからデータ入出力バッファ4に供給されたコマンドは、コマンド・インターフェイス6に送られる。コマンド・インターフェイス6は、ホストからの外部制御信号を受け、データ入出力バッファ4に入力されたデータが書き込みデータかコマンドかアドレスかを判断し、コマンドであれば受け取りコマンド信号としてステートマシン7に転送する。ステートマシン7は、この不揮発性メモリ全体の管理を行うもので、ホストからのコマンドを受け付け、読み出し、書き込み、消去、データの入出力管理等を行う。また、外部のホストは、ステートマシン7が管理するステータス情報を受け取り、動作結果を判断することも可能である。また、このステータス情報は書き込み、消去の制御にも利用される。
また、ステートマシン7によってパルスジェネレータ9が制御される。この制御により、パルスジェネレータ9は任意の電圧、任意のタイミングのパルスを出力することが可能となる。ここで、形成されたパルスはカラム制御回路2及びロウ制御回路3で選択された任意の配線へ転送することが可能である。
なお、メモリセルアレイ1以外の周辺回路素子は配線層に形成されたメモリアレイ1の直下のSi基板に形成可能であり、これにより、この不揮発性メモリのチップ面積はほぼ、メモリセルアレイ1の面積に等しくすることも可能である。
図2Aは、メモリセルアレイ1の斜視図である。図2Bは、メモリセルアレイ1の一部拡大斜視図である。図3Aは、図2BにおけるI−I′線で切断して矢印方向に見たメモリセル1つ分の断面図である。
メモリセルアレイ1は、図2Aに示すように、4つの単位セルアレイMAT01〜MAT04にて分割されて構成されている。各々の単位セルアレイMAT01〜MAT04は、メモリセルアレイ1の一部を有する。単位セルアレイMAT01〜MAT04は、図2Aに示すように3次元的に積層されて配置されている(下層から上層へとMAT01〜MAT04の順で配置)。なお、図2Aは、一例であり、メモリセルアレイ1は、4つ以上の単位セルアレイを有する構成であってもよい。また、メモリセルアレイ1は、2次元方向に単位セルアレイを配置した構成であってもよい。
単位セルアレイMAT01は、図2Aに示すように、複数本のワード線WL0ia(図2Aに示す場合、i=0〜2)、及び複数本のビット線BLiaを有する。同様に、単位セルアレイMAT02は、図2Aに示すように、複数本のワード線WLib、及び複数本のビット線BLibを有する。また、単位セルアレイMAT03は、複数本のワード線WLi、及び複数本のビット線BLicを有する。また、単位セルアレイMAT04は、複数本のワード線WLid、及び複数本のビット線BLidを有する。なお、図2Aにおいては、一例として「i=0〜2」としたが、「i」は、3以上であってもよい。
複数本のワード線WLiaは、各々平行に配列されている。複数本のビット線BLiaは、複数本のワード線WLiaと交差して、各々平行に配列されている。これらの各交差部に両配線に挟まれるようにメモリセルMCが配置されている。ワード線WLia及びビット線BLiaは、熱に強く、且つ抵抗値の低い材料が望ましく、例えばW,WSi,NiSi,CoSi等を用いることができる。なお、複数本のワード線WLib、WLic、WLidは、ワード線WLiaと同様の構成を有する。また、複数本のビット線BLib、ビット線BLic、ビット線BLidは、ビット線BLiaと同様の構成を有する。
メモリセルMCは、図3Aに示すように、可変抵抗素子VRと非オーミック素子NOの直列接続回路からなる。
可変抵抗素子VRとしては、電圧印加によって、電流、熱、化学エネルギー等を介して抵抗値を変化させることができるもので、上下にバリアメタル及び接着層として機能する電極EL1,EL2が配置される。電極材としては、Pt,Au,Ag,TiAlN,SrRuO,Ru,RuN,Ir,Co,Ti,TiN,TaN,LaNiO,Al,PtIrOx, PtRhOx,Rh/TaAlN等が用いられる。また、配向性を一様にするようなメタル膜の挿入も可能である。また、別途バッファ層、バリアメタル層、接着層等を挿入することも可能である。
可変抵抗素子VRは、遷移元素となる陽イオンを含む複合化合物であって陽イオンの移動により抵抗値が変化するもの(ReRAM)を用いることができる。
非オーミック素子NOは、例えば図3Bに示すように、(a)MIM(Metal-Insulator-Metal)構造、(b)PIN構造(P+poly-Silicon - Intrinsic - N+poly-Silicon)等からなる。ここにもバリアメタル層、接着層を形成する電極EL2,EL3を挿入しても良い。また、MIM構造の場合にはバイポーラ動作を行うことが可能である。また、PIN構造(ダイオード構造)を使用する場合はその特性上、ユニポーラ動作を行うことができる。
図4は、この可変抵抗素子の例を示す図である。図4に示す可変抵抗素子VRは、電極層11、13の間に記録層12を配置してなる。記録層12は、少なくとも2種類の陽イオン元素を有する複合化合物から構成される。陽イオン元素の少なくとも1種類は電子が不完全に満たされたd軌道を有する遷移元素とし、且つ隣接する陽イオン元素間の最短距離は、0.32nm以下とする。具体的には、化学式AxMyXz(AとMは互いに異なる元素)で表され、例えばスピネル構造(AM)、イルメナイト構造(AMO)、デラフォサイト構造(AMO)、LiMoN構造(AMN)、ウルフラマイト構造(AMO)、オリビン構造(AMO)、ホランダイト構造(AxMO)、ラムスデライト構造(AMO)ぺロブスカイト構造(AMO)等の結晶構造を持つ材料により構成される。
図4の例では、AがZn、MがMn、XがOである。記録層12内の小さな白丸は拡散イオン(Zn)、大きな白丸は陰イオン(O)、小さな黒丸は遷移元素イオン(Mn)をそれぞれ表している。記録層12の初期状態は高抵抗状態であるが、電極層11を固定電位、電極層13側に負の電圧を印加すると、記録層12中の拡散イオンの一部が電極層13側に移動し、記録層12内の拡散イオンが陰イオンに対して相対的に減少する。電極層13側に移動した拡散イオンは、電極層13から電子を受け取り、メタルとして析出するため、メタル層14を形成する。記録層12の内部では、陰イオンが過剰となり、結果的に記録層12内の遷移元素イオンの価数を上昇させる。これにより、記録層12はキャリアの注入により電子伝導性を有するようになってセット動作が完了する。再生に関しては、記録層12を構成する材料が抵抗変化を起こさない程度の微小な電流値を流せば良い。プログラム状態(低抵抗状態)を初期状態(高抵抗状態)にリセットするには、例えば記録層12に大電流を充分な時間流してジュール加熱して、記録層12の酸化還元反応を促進すれば良い。また、セット時と逆向きの電場を印加することによってもリセット動作が可能である。
(第1実施形態に係る不揮発性半導体記憶装置の具体的構成)
次に、図5〜図7を参照して、本発明の第1実施形態に係る不揮発性半導体記憶装置の具体的構成について説明する。図5は、上述した単位セルアレイMAT01を構成する不揮発性半導体記憶装置の一部断面図である。
図5に示すように、ウェル22が形成されたシリコン基板21上には周辺回路を構成するトランジスタの不純物拡散層23及びゲート電極24が形成されている。その上に第1層間絶縁膜25が堆積されている。この第1層間絶縁膜25には、シリコン基板21の表面に達するビア26が適宜形成されている。第1層間絶縁膜25の上には、メモリセルアレイ1のワード線WLiaを構成する第1メタル27が、例えばタングステン(W)等の低抵抗金属で形成されている。この第1メタル27の上層に、バリアメタル28が形成されている。なお、第1メタル27の下層にバリアメタルを形成しても良い。これらのバリアメタルは、Ti及びTiNの両方又は一方により形成することができる。バリアメタル28の上方には、ダイオード等の非オーミック素子29が形成されている。なお、第1層間絶縁層25上には、上記構成の他、1層又は2層からなる配線層が設けられていてもよい。
この非オーミック素子29の上には、第1電極30、可変抵抗素子31及び第2電極32がこの順に形成されている。これにより、バリアメタル28から第2電極32までがメモリセルMCとして構成されている。なお、第1電極30の下部及び第2電極32の上部にバリアメタルが挿入されていても良いし、上部電極32の下側及び下部電極の上側にバリアメタル、接着層等が挿入されていても良い。隣接するメモリセルMCとメモリセルMCとの間は第2層間絶縁膜34及び第3層間絶縁膜35で埋められている(但し、第2層間絶縁膜34は、図5では図示していない)。更に、メモリセルアレイの各メモリセルMCの上にワード線WLiaと直交する方向に延びるビット線BLiaを構成する第2メタル36が形成されている。以上のように可変抵抗メモリである不揮発性メモリが形成されている。なお、多層構造を実現するためには、バリアメタル28から上部電極32までの積層とメモリセルMC間の第2,第3層間絶縁膜34,35の形成を、必要な層数分だけ繰り返せば良い。
図6A〜図6Cは、第1メタル27(ワード線WLia)を示す上面図である。なお、第2メタル36(ビット線BLia)に関しても配線の延びる方向が90°異なるだけで基本パターンは殆ど変わらないので、括弧「()」内に符号を付して参考までに記載している。図6Aは、メモリセルMCが設けられるメモリセル領域Ar1を示し、図6B及び図6Cは、メモリセル領域Ar1の周辺に設けられる周辺領域Ar2を示す。周辺領域Ar2には、積層方向に延びるコンタクトプラグが設けられる。
図6Aに示すようにメモリセル領域Ar1において、第1メタル27は、ロウ方向に平行に延び、且つカラム方向(ロウ方向に直交する方向)に第1の間隔(例えば、40nm以下)で配列された直線部27aを有する。メモリセル領域Ar1において、第1メタル27の上方には、これと直交する方向に延びる第2メタル36が設けられており、第1メタル26と第2メタル36とが交わる交差部には、メモリセルMCが形成されている。
図6Bに示すように周辺領域Ar2において、所定位置からカラム方向の(4n−3)番目(nは正の整数)及び(4n−2)番目に位置する第1メタル27は、そのロウ方向の一端側にコンタクト接続部27bを有する。
また、図6Cに示すように周辺領域Ar2において、所定位置からカラム方向の(4n−1)番目及び4n番目に位置する第1メタル27は、そのロウ方向の他端側にコンタクト接続部27bを有する。つまり、第1メタル27は、その両端の周辺領域Ar2で、2本ずつ交互にコンタクト接続部27bを形成している。
コンタクト接続部27bは、積層方向に延びるコンタクトプラグと接するように形成されている。コンタクト接続部27bは、直線部27aと一体形成されている。コンタクト接続部27bは、直線部27aより大きなカラム方向の幅を有する。
また、図6B及び図6Cに示すように周辺領域Ar2において、第1メタル27は、コンタクト接続部27bとロウ方向に隣接した島状部27cを有する。島状部27cは、直線部27a及びコンタクト接続部27bと離間して設けられている。島状部27cは、コンタクトプラグと接するように形成されている。
なお、上記の第1メタル27の構成に着目し、その構成を換言すると、第1メタル27は、第1の配線にあたる。ロウ方向は、第1方向にあたる。また、カラム方向は、第2方向にあたる。
一方、図6Aに示すようにメモリセル領域Ar1において、第2メタル36は、カラム方向に平行に延び、且つロウ方向に第1の間隔(例えば、40nm以下)で配列された直線部36aを有する。
図6Bに示すように周辺領域Ar2において、所定位置からロウ方向の(4n−3)番目(nは正の整数)及び(4n−2)番目に位置する第2メタル36は、そのカラム方向の一端側にコンタクト接続部36bを有する。
また、図6Cに示すように周辺領域Ar2において、所定位置からロウ方向の(4n−1)番目及び4n番目に位置する第2メタル36は、そのカラム方向の他端側にコンタクト接続部36bを有する。つまり、第2メタル36は、その両端の周辺領域Ar2で、2本ずつ交互にコンタクト接続部36bを形成している。
コンタクト接続部36bは、積層方向に延びるコンタクトプラグと接するように形成されている。コンタクト接続部36bは、直線部36aと一体形成されている。コンタクト接続部36bは、直線部36aより大きなロウ方向の幅を有する。
また、図6B及び図6Cに示すように周辺領域Ar2において、第2メタル36は、コンタクト接続部36bとカラム方向に隣接した島状部36cを有する。島状部36cは、直線部36a及びコンタクト接続部36bと離間して設けられている。島状部36cは、コンタクトプラグと接するように形成されている。
なお、上記の第2メタル36の構成に着目し、その構成を換言すると、第2メタル36は、第1の配線にあたる。また、ロウ方向は、第2方向にあたる。また、カラム方向は、第1方向にあたる。
図7は、第1実施形態に係るコンタクトプラグの概略を示す図である。図7に示すように、シリコン基板51の上に形成される上層部は、大きく分けて11層(第1層L1〜第11層L11)を積層して構成されている。
第3層L3〜第9層L9に、単位セルアレイMAT01〜MAT04がそれぞれ形成される。なお。ワード線WLiaは、上述した直線部27a、コンタクト接続部27b、及び島状部27cを有する。また、ビット線BLiaは、上述した直線部36a、コンタクト接続部36b、及び島状部36cを有する。
第3層L3〜第10層L10のそれぞれの下部には、ワード線WLia、ビット線BLia、ワード線WLib、ビット線BLib、ワード線WLic、ビット線BLic、ワード線WLid、ビット線BLidがそれぞれ形成されている。
図7に示すように、第1実施形態に係る不揮発性半導体記憶装置は、ワード線WLia〜WLidを積層方向に電気的に接続するコンタクトプラグZW11〜ZW14、ZW21〜ZW23、ZW31〜ZW33、ZW41,ZW42、ZW51,ZW52、ZW61、ZW71、ZW81を有する。また、第1実施形態に係る不揮発性半導体記憶装置は、ビット線BL1a〜BL1dを積層方向に電気的に接続するコンタクトプラグZB1〜ZB5を有する。
第1層L1には、その上面からシリコン基板51まで延びるコンタクトプラグCS,V1とメタル配線M0,M1が形成され、これが下層配線部を構成している。ワード線WL1a〜WL1d、及びビット線BL1a〜BL1dは、下層配線部を介してシリコン基板51内に形成されたロウデコーダ等の周辺回路と接続されている。
ここで、例えば、コンタクトプラグX1〜コンタクトプラグX2が、第Y1層〜第Y2層に亘って形成されている場合、「X1〜X2→Y1〜Y2」と表記するものとする。この表記に沿うと、第1実施形態に係るコンタクトプラグと形成層との関係は、下記のように表すことができる。
{コンタクトプラグと形成層との関係}
・ZW11〜ZW14→L2
・ZW21〜ZW23→L3
・ZW31〜ZW33→L4
・ZW41〜ZW42→L5
・ZW51〜ZW52→L6
・ZW61 →L7
・ZW71 →L8
・ZW81 →L9〜L10
・ZB1 →L2〜L3
・ZB2 →L4〜L5
・ZB3 →L6〜L7
・ZB4 →L8〜L9
・ZB5 →L10
例えば、ワード線Zのコンタクト接続部27bが、コンタクトプラグXを介してメタル配線M1に接続されている場合、その関係を「Z(27b)−X−M1」と表記するものとする。また、ワード線Zの島状部27cを「Z(27c)」と記載する。これら表記に沿うと、第1実施形態に係るコンタクトプラグによる接続関係は、下記のように表すことができる。
{コンタクトプラグによる接続関係}
・WLia(27b)−ZW11−M1
・WLib(27b)−ZW31−BLia(36c)−ZW21−WLia(27c)−ZW12−M1
・WLic(27b)−ZW51−BLib(36c)−ZW41−WLib(27c)−ZW32−BLia(36c)−ZW22−WLia(27c)−ZW13−M1
・WLid(27b)−ZW71−BLic(36c)−ZW61−WLic(27c)−ZW52−BLib(36c)−ZW42−WLib(27c)−ZW33−BLia(36c)−ZW23−WLia(27c)−ZW14−M1
・ZB5−BLid(36b)−ZB4−BLic(36b)−ZB3−BLib(36b)−ZB2−BLia(36b)−ZB1−M1
(第1実施形態に係る不揮発性半導体記憶装置の製造工程)
次に、第1実施形態に係る不揮発性半導体記憶装置の製造工程について説明する。下記の製造工程は、単位セルアレイMAT01の形成工程を示したものである。なお、単位セルアレイMAT02〜MAT04についても単位セルアレイMAT01と同様の形成工程を経て製造される。
先ず、シリコン基板21上に必要な周辺回路を構成するトランジスタ等を形成するためのFEOL(Front End Of Line)プロセスを実行し、その上に第1層間絶縁膜25(図5参照)を堆積させる。
続いて、第1メタル27以降の上層部が形成される。
図8〜図13は、上層部の形成工程を工程順に示した斜視図である。これら図8〜図13を適宜参照しながら、上層部の形成プロセスを説明する。
上述したように、第1層間絶縁膜25が形成されたら、その上にメモリセルアレイ1の第1メタル27となる層27Aの堆積、バリアメタル28となる層28Aの形成、非オーミック素子29となる層29Aの堆積、第1電極30となる層30Aの堆積、可変抵抗素子31となる層31Aの堆積、及び第2電極32となる層32Aの堆積を順次実行する。以上の工程により、図8に示す上層部の積層構造が形成される。
続いて、上記積層構造の上面に図示しないTEOS等のハードマスクを形成し、これをマスクとして第1の異方性エッチングを行い、図9に示すようなワード線WLに沿った溝T1を形成して積層体の分離を行う。
次に、溝T1に第2層間絶縁膜34を埋め込む。この第2層間絶縁膜34の材料は絶縁性が良く、低容量、埋め込み特性が良いものが好適である。続いてCMP等による平坦化処理を行い、余分な第2層間絶縁膜34の除去と、上部電極32の露出を行う。この平坦化処理後の断面図を図10に示す。なお、第2層間絶縁膜34を形成する前に、溝T1に面する側壁を、酸化、窒化することにより保護膜を形成してもよい。保護膜を形成することにより、保護膜の厚み以上の酸化を防ぐことができる。
次にCMP後の平坦化部に第2メタル36となるタングステン等の層36aを積層する。この工程後の状態を図11に示す。
その後、層36Aの上にTEOS等のハードマスクを形成し、第1のエッチング加工と交差する方向のL/Sで、第2のエッチング加工を行う。これにより、図12に示すように、ビット線BLiaと直交するワード線WLiaに沿った溝T2が形成され、同時にビット線BLiaとワード線WLiaのクロスポイントに柱状に分離されたメモリセルMCが自己整合的に形成される。続いて、第3層間絶縁膜35の埋め込みと第3層間絶縁膜35の平坦化を行うことにより、図13に示すようなクロスポイント型のメモリアレイ層が形成可能となる。
このように、べた膜の積み重ねから互いに直交するL/Sの2回のパターニングを行うことにより、自己整合的に配線とのずれの無いクロスポイントのセル部が形成される。メモリセルの微細化を図るためには、L/Sをどこまで微細化できるかがポイントとなる。
そこで、次に、図14A〜図30を参照して、図11から図12に示す微細化された積層構造を形成する工程について詳細を説明する。なお、図14A〜図30のうち図14A、17A、19A、21A、22A、23A、25A、及び27Aは、平面図であり、その他の図は、上記平面図に付されたA−A’〜S−S’で特定された部分の断面図である。
先ず、図14A及び図14Bに示すように、第2メタル36となる層36Aの上層にハードマスク層(SiO)41、窒化シリコンマスク層(SiN)42、犠牲層(SiO)43、アモルファスシリコンマスク層(a−Si)44、反射防止コーティング層(ARC層)45、及びレジスト46をこの順で積層させる。なお、メモリセル領域Ar1における層36Aの下層には、第1メタル27、上述した層28A、層29A、層30A、層31A、及び層32Aが形成されている。また、周辺領域Ar2における層36Aの下層には、層間絶縁層36Bが形成されている。
メモリセル領域Ar1において、レジスト46は、カラム方向に平行に延び、且つロウ方向に第2の間隔(第2の間隔>第1の間隔)を設けて形成された直線部46aを有する。
図14A及び図14Bに示すように周辺領域Ar2において、所定位置からロウ方向の(2n−1)番目(nは正の整数)に位置するレジスト46は、直線部46aのカラム方向の一端側に突出部46bを有する。
突出部46bは、カラム方向の所定長さに亘って、ロウ方向に延びるように突出して形成する。突出部46bは、直線部46aと一体形成する。
また、図14A及び図14Bに示すように周辺領域Ar2において、所定位置からロウ方向の2n番目に位置するレジスト46は、直線部46aのカラム方向の他端側に2つの突出部46bを有する。
また、図14A及び図14Bに示すように周辺領域Ar2において、レジスト46は、島状部46cを有する。島状部46cは、直線部46a及び突出部46bと離間して設ける。
ここで、上記図14A及び図14Bに示す工程は、要約すると、層36Aを最上層とする積層構造の上層にハードマスク層41(第1マスク)、窒化シリコンマスク層42(第1マスク)を形成する工程である。
続いて、図15に示すように、レジスト46をマスクとして、反射防止コーティング層(ARC層)45、及びアモルファスシリコンマスク層44をエッチングする。エッチングの後、レジスト46を除去する。
次に、図16に示すように、反射防止コーティング層45を除去する。
続いて、図17A及び図17Bに示すように、アモルファスシリコンマスク層44をマスクとして、犠牲層43をエッチングする。この工程により、犠牲層43は、レジスト46と同様の形状に形成される。つまり、犠牲層43は、レジスト46と同様に、直線部43a、突出部43b、及び島状部43cを有するように形成される。
次に、図18に示すように、犠牲層43に対してスリミング工程を行う。この工程により、犠牲層43は、その幅を細く加工される。
続いて、図19A及び図19Bに示すように、アモルファスシリコンマスク層44を除去する。
ここで、上記図15〜図19Bに示す工程は、要約すると、窒化シリコンマスク層42(第1マスク)の上層に所定パターンを有する犠牲層43(第2マスク)を形成する工程である。
次に、図20に示すように、犠牲層43の上面及び側面、窒化シリコンマスク層42の上面を覆うようにスペーサ層(a−Si)47を形成する。
続いて、図21A及び図21Bに示すように、犠牲層43の上面のスペーサ層47、及び窒化シリコンマスク層42の上面のスペーサ層47を除去する。つまり、犠牲層43の側壁のみに、スペーサ層47を残存させる。
ここで、上記図20〜図21Bに示す工程は、要約すると、犠牲層43(第2マスク)の側壁にスペーサ層47(第3マスク)を形成する工程である。
次に、図22A及び図22Bに示すように、犠牲層43の突出部43b及び島状部43cを覆うように、レジスト48を形成する。言い換えると、犠牲層43の直線部43aを除くように、レジスト48を形成する。
続いて、図23A及び図23Bに示すように、レジスト48をマスクとして、犠牲層43の直線部43aが、エッチング除去される。
次に、図24に示すように、レジスト48を除去する。
ここで、上記図22〜図24に示す工程は、要約すると、第1領域にて犠牲層43(第2マスク)を除去する工程である。
続いて、図25A及び図25Bに示すように、周辺領域Ar2において、第1方向の端部近傍にて、ループ状のスペーサ層47の一部を露出するように、レジスト49を形成する。
次に、図26に示すように、レジスト49をマスクとして、ループ状のスペーサ層47の一部を切断するように、スペーサ層47をエッチングする。
続いて、図27A及び図27Bに示すように、レジスト49を除去する。
次に、図28に示すように、スペーサ層47及び犠牲層43をマスクとして、窒化シリコンマスク層42をエッチングする。
続いて、図29に示すように、スペーサ層47、犠牲層43、及び窒化シリコンマスク層42をマスクとして、ハードマスク層41をエッチングする。
次に、図30に示すように、窒化シリコンマスク層42、及びハードマスク層41をマスクとして、メモリ層MCをエッチングする。なお、図30に示す工程の後、窒化シリコンマスク層42、及びハードマスク層41は、除去する。以上で、図11及び図12に示す工程の詳細な説明を終了する。なお、図8〜図10に示した第1メタル27〜第2電極32までの積層構造も、上述した図14A〜図30に示す工程と90°方向を異ならせるだけで略同様の工程を経て形成される。
ここで、上記図28〜図30に示す工程は、要約すると、第1領域においてスペーサ層47(第3マスク)にてハードマスク層41(第1マスク)、アモルファスシリコン層42、及び積層構造をエッチングする工程である。また、上記図28〜図30に示す工程は、第1領域と異なる所定の第2領域においてスペーサ層47(第3マスク)及び犠牲層43(第2マスク)にて窒化シリコンマスク層42(第1マスク)ハードマスク層41(第1マスク)、及び積層構造をエッチングする工程である。
(第1実施形態に係る不揮発性半導体記憶装置の効果)
次に、第1実施形態に係る不揮発性半導体記憶装置の効果について説明する。第1実施形態に係る不揮発性半導体記憶装置は、上記のように形成されているので、第1メタル27及び第2メタル36の形状を煩雑にすることなく、コンタクトプラグとコンタクトがとれるように第1メタル27及び第2メタル36を形成することができる。
また、第1実施形態に係る不揮発性半導体記憶装置は、犠牲層43、及び犠牲層43の側壁に形成されたスペーサ層47をマスクとして、エッチングすることにより形成される。したがって、リソグラフィ限界値よりも細く、且つ微細化ピッチ(例えば、40nm以下の幅)で第1メタル27及び第2メタル36を加工することができる。つまり、第1実施形態に係る不揮発性半導体記憶装置は、占有面積を縮小化することができる。
[第2実施形態]
(第2実施形態に係る不揮発性半導体記憶装置の具体的構成)
次に、図31、及び図32を参照して、第2実施形態に係る不揮発性半導体記憶装置の具体的構成について説明する。図31は、第2実施形態に係る不揮発性半導体記憶装置に係る第1メタル27’、及び第2メタル36’の上面図である。図32は、第2実施形態に係る不揮発性半導体記憶装置のコンタクトプラグの概略を説明する図である。なお、第2実施形態において、第1実施形態と同様の構成については、同一符号を付し、その説明を省略する。
第2実施形態に係る不揮発性半導体記憶装置は、第1実施形態と同様の第1メタル27、及び第1実施形態と異なる形状を有する第1メタル27’を有する。また、第2実施形態に係る不揮発性半導体記憶装置は、第1実施形態と同様の第2メタル36、及び第1実施形態と異なる形状を有する第2メタル36’を有する。
先ず、図31を参照して、第1メタル27’について説明する。
図31に示すように、第1メタル27’は、周辺領域Ar2において、第1実施形態よりもロウ方向の幅が狭いコンタクト接続部27dを有する。コンタクト接続部27dのロウ方向の幅は、例えば、直線部27aのカラム方向の幅と略同一となるように形成されている。コンタクト接続部27dは、その側面にコンタクトプラグが接するように形成されている。
同様に、第2メタル36’は、周辺領域Ar2において、第1実施形態よりもカラム方向の幅が狭いコンタクト接続部36dを有する。コンタクト接続部36dのカラム方向の幅は、例えば、直線部36aのロウ方向の幅と略同一となるように設計されている。コンタクト接続部36dは、その側面にコンタクトプラグが接するように形成されている。
次に、図32を参照して、第2実施形態に係るコンタクトプラグの構成について説明する。図32に示すように、第2実施形態に係る不揮発性半導体記憶装置は、第1実施形態と異なるコンタクトプラグを有する。図32に示すように、シリコン基板51の上に形成される上層部は、大きく分けて7層(第1層La1〜第7層La7)を積層して構成されている。なお、第1層La1は、第1実施形態の第1層L1と同様の構成を有する。
ここで、図32に示すように、ワード線WLia、WLicが、第1実施形態と同様の第1メタル27にて構成されている。一方、ワード線WLib’、WLid’は、第1実施形態と異なる第1メタル27’にて構成されている。ビット線BLia’、BLic’が、第1実施形態と異なる第2メタル36’にて構成されている。一方、ビット線BLib、BLidは、第1実施形態と同様の第2メタル36’にて構成されている。
第2実施形態に係る不揮発性半導体記憶装置は、図32に示すように、ワード線WLia〜WLid’を積層方向に電気的に接続するコンタクトプラグZWa11、ZWa21〜ZWa23、ZWa31、ZWa32、ZWa41を有する。また、第1実施形態に係る不揮発性半導体記憶装置は、ビット線BLia’〜BLidを積層方向に電気的に接続するコンタクトプラグZBa1〜ZBa3を有する。
第3層La3には、その下層から上層へと、ワード線WLia、ビット線BLia’、ワード線WLib’が形成されている。第4層La4には、ビット線BLibが形成されている。第5層La5には、その下層から上層へと、ワード線WLic、ビット線BLic’、ワード線WLid’が形成されている。第6層La6には、ビット線BLidが形成されている。
ここで、第1実施形態と同様の表記法に沿うと、第2実施形態に係るコンタクトプラグとその形成層との関係は、下記のように表すことができる。
{コンタクトプラグとその形成層との関係}
・ZWa11 →La2
・ZWa21〜ZWa23→La2〜La3
・ZWa31 →La4
・ZWa32 →La4〜La5
・ZWa41 →La6
・ZBa1 →La2〜La3
・ZBa2 →La4〜La5
・ZBa3 →La6
また、第1実施形態と同様の表記法に沿うと、第2実施形態に係るコンタクトプラグによる接続関係は、下記のように表すことができる。
{コンタクトプラグによる接続関係}
・WLia(27b)−ZWa11−M1
・WLib’(27d)−ZWa21−M1
・WLic(27b)−ZWa31−BLib(36c)−ZWa22−M1
・ZWa41−ZWa32−WLid’(27d)−ZWa32−BLib(36c)−ZWa23−M1
・ZBa3−BLid(36b)−ZBa2−BLic’(36d)−ZBa2−BLib(36b)−ZBa1−BLia’(36d)−ZBa1−M1
上記コンタクトプラグによる接続関係において、コンタクトプラグZWa21、ZWa32(ZBa1、ZBa2)は、コンタクト接続部27d(36d)の側部に接して積層方向に延びる構造を有する。
(第2実施形態に係る不揮発性半導体記憶装置の効果)
次に、第2実施形態に係る不揮発性半導体記憶装置の効果について説明する。上記のように、第2実施形態に係る不揮発性半導体記憶装置は、第1実施形態と略同様の構成を有する。したがって、第2実施形態に係る不揮発性半導体記憶装置は、第1実施形態と同様の効果を奏する。
さらに、第2実施形態に係る不揮発性半導体記憶装置は、第1実施形態と異なり、コンタクト接続部27d(36d)は、その側部にコンタクトプラグが接するように形成されている。また、コンタクトプラグZWa21、ZWa32(ZBa1、ZBa2)は、コンタクト接続部27d(36d)の側部に接して積層方向に延びる構造を有する。これにより、第2実施形態に係る不揮発性半導体記憶装置は、第1実施形態の11層より少ない7層で形成されている。したがって、第2実施形態に係る不揮発性半導体記憶装置は、第1実施形態よりも、簡略化したプロセスで製造することが可能である。
[第3実施形態]
(第3実施形態に係る不揮発性半導体記憶装置の具体的構成)
次に、図33を参照して、第3実施形態に係る不揮発性半導体記憶装置の具体的構成について説明する。図33は、第3実施形態に係る不揮発性半導体記憶装置のコンタクトプラグの概略を説明する図である。なお、第3実施形態において、第1及び第2実施形態と同様の構成については、同一符号を付し、その説明を省略する。
第3実施形態に係る不揮発性半導体記憶装置は、第1及び第2実施形態と異なる積層数にて構成されている。また、第3実施形態に係る不揮発性半導体記憶装置は、第1及び第2実施形態と異なる単位セルアレイMAT01’〜MAT04’を有する。
図33に示すように、シリコン基板51の上に形成される上層部は、大きく分けて5層(第1層Lb1〜第7層Lb5)を積層して構成されている。なお、第1層Lb1は、第1実施形態の第1層L1と同様の構成を有する。
単位セルアレイMAT01’は、ワード線WLia’及び、ビット線BLia’を有する。ワード線WLia’、及びビット線BLia’、は、第2層Lb2に形成されている。ワード線WLia’は、ビット線BLia’の上層に位置する。なお、ワード線WLia’は、第1メタル27’にて構成されている。
同様に、単位セルアレイMAT02’は、ワード線WLib’及び、ビット線BLibを有する。ワード線WLib’、及びビット線BLib、は、第3層Lb3に形成されている。ワード線WLib’は、ビット線BLibの上層に位置する。
また、単位セルアレイMAT03’は、ワード線WLic’及び、ビット線BLic’を有する。ワード線WLic’、及びビット線BLic’、は、第3層Lb3に形成されている。ワード線WLic’は、ビット線BLic’の上層に位置する。なお、ワード線WLic’は、第1メタル27’にて構成されている。
また、単位セルアレイMAT04’は、ワード線WLid’及び、ビット線BLidを有する。ワード線WLid’、及びビット線BLidは、第4層Lb4に形成されている。ワード線WLid’は、ビット線BLidの上層に位置する。
第3実施形態に係る不揮発性半導体記憶装置は、ワード線WLia’〜WLid’を積層方向に電気的に接続するコンタクトプラグZWb11〜ZWb14、ZWb21〜ZWb23、ZWb31を有する。また、第3実施形態に係る不揮発性半導体記憶装置は、ビット線BLia’〜BLidを積層方向に電気的に接続するコンタクトプラグZBb1〜ZBb3を有する。
ここで、第1実施形態と同様の表記法に沿うと、第3実施形態に係るコンタクトプラグとその形成層との関係は、下記のように表すことができる。
{コンタクトプラグとその形成層との関係}
・ZWb11〜ZWb14→Lb2
・ZWb21〜ZWb23→Lb3
・ZWb31 →Lb4
・ZBb1 →Lb2
・ZBb2 →Lb3
・ZBb3 →Lb4
また、第1実施形態と同様の表記法に沿うと、第3実施形態に係るコンタクトプラグによる接続関係は、下記のように表すことができる。
{コンタクトプラグによる接続関係}
・WLia’(27d)−ZWb11−M1
・WLib’(27d)−ZWb21−BLib(36c)−ZWb12−M1
・WLic’(27d)−ZWb22−BLib(36c)−ZWb13−M1
・WLid’(27d)−ZWb31−BLid(36c)−ZWb23−BLib(36c)−ZWb14−M1
・ZBb3−BLid(36b)−ZBb2−BLic’(36d)−ZBb2−BLib(36b)−ZBb1−BLia’(36d)−ZBb1−M1
上記コンタクトプラグによる接続関係において、コンタクトプラグZWb11、ZWb21、ZWb22、ZWb31(ZBb1、ZBb2)は、コンタクト接続部27d(36d)の側部に接して積層方向に延びる構造を有する。
(第3実施形態に係る不揮発性半導体記憶装置の効果)
次に、第3実施形態に係る不揮発性半導体記憶装置の効果について説明する。上記のように、第3実施形態に係る不揮発性半導体記憶装置は、第1実施形態と略同様の構成を有する。したがって、第3実施形態に係る不揮発性半導体記憶装置は、第1実施形態と同様の効果を奏する。
さらに、第3実施形態に係る不揮発性半導体記憶装置は、第2実施形態の7層より少ない、5層で形成されている。したがって、第3実施形態に係る不揮発性半導体記憶装置は、第2実施形態よりも、簡略化したプロセスで製造することが可能である。
[第4実施形態]
(第4実施形態に係る不揮発性半導体記憶装置の具体的構成)
次に、図34を参照して、第4実施形態に係る不揮発性半導体記憶装置の具体的構成について説明する。図34は、第4実施形態に係る不揮発性半導体記憶装置のコンタクトプラグの概略を説明する図である。なお、第4実施形態において、第1〜第3実施形態と同様の構成については、同一符号を付し、その説明を省略する。
第4実施形態に係る不揮発性半導体記憶装置は、第3実施形態と同様の単位セルアレイMAT01’〜MAT04’を有する。
図34に示すように、単位セルアレイMAT01’は、第1〜第3実施形態と異なるワード線WLia’’、及びビット線BLia’’を有する。また、単位セルアレイMAT02’は、ビット線BLib、及び第1〜第3実施形態と異なるワード線WLib’’を有する。単位セルアレイMAT03’は、第1〜第3実施形態と異なるワード線WLic’’、及びビット線BLic’’を有する。また、単位セルアレイMAT04’は、ビット線BLid、及び第1〜第3実施形態と異なるワード線WLid’’を有する。
ワード線WLia’’〜WLid’’は、コンタクト接続部27bに貫通孔27baを設けた形状を有する。ビット線BLia’’、BLic’’は、コンタクト接続部36bに貫通孔36baを設けた形状を有する。
第3実施形態と異なり、コンタクトプラグZWb11は、ワード線WLia’’の貫通孔27baを通るように形成されている。また、コンタクトプラグZWb21は、ワード線WLib’’の貫通孔27baを通るように形成されている。また、コンタクトプラグZWb22は、ワード線WLic’’の貫通孔27baを通るように形成されている。また、コンタクトプラグZWb31は、ワード線WLid’’の貫通孔27baを通るように形成されている。
第3実施形態と異なり、コンタクトプラグZBb1は、ビット線BLia’’の貫通孔36baを貫通するように形成されている。また、コンタクトプラグZBb2は、ビット線BLic’’の貫通孔36baを通るように形成されている。
(第4実施形態に係る不揮発性半導体記憶装置の効果)
次に、第4実施形態に係る不揮発性半導体記憶装置の効果について説明する。上記のように、第4実施形態に係る不揮発性半導体記憶装置は、第3実施形態と略同様の構成を有する。したがって、第4実施形態に係る不揮発性半導体記憶装置は、第3実施形態と同様の効果を奏する。
[第5実施形態]
(第5実施形態に係る不揮発性半導体記憶装置の具体的構成)
次に、図35を参照して、第5実施形態に係る不揮発性半導体記憶装置の具体的構成について説明する。図35は、第5実施形態に係る不揮発性半導体記憶装置のコンタクトプラグの概略を説明する図である。なお、第5実施形態において、第1〜第5実施形態と同様の構成については、同一符号を付し、その説明を省略する。
図35に示すように、シリコン基板51の上に形成される上層部は、大きく分けて3層(第1層Lc1〜第3層Lc3)を積層して構成されている。なお、第1層Lc1は、第1実施形態の第1層L1と同様の構成を有する。
第5実施形態に係る不揮発性半導体記憶装置は、第3実施形態と同様の単位セルアレイMAT01’〜MAT04’を有する。
図35に示すように、単位セルアレイMAT01’は、ワード線WLia’、及びビット線BLia’’を有する。また、単位セルアレイMAT02’は、ワード線WLib’、及びビット線BLib’’を有する。また、単位セルアレイMAT03’は、ワード線WLic’、及びビット線BLic’’を有する。また、単位セルアレイMAT04’は、ワード線WLid’、及びビット線BLid’’を有する。なお、ビット線BLib’’、BLid’’は、コンタクト接続部36bに貫通孔36baを設けた形状を有する。貫通孔36baの直径は、BLid’’〜BLia’’(上層から下層)へと小さくなるように形成されている。
第2層Lc2には、その下層から上層へと、ビット線BLia’’、ワード線WLia’、ビット線BLib’’、ワード線WLib’、ビット線BLic’’、ワード線WLic’、ビット線BLid’’、及びワード線WLid’が形成されている。
第5実施形態に係る不揮発性半導体記憶装置は、ワード線WLia’〜WLid’を積層方向に電気的に接続するコンタクトプラグZWc11〜ZWc14を有する。また、第5実施形態に係る不揮発性半導体記憶装置は、ビット線BLia’’〜BLid’’を積層方向に電気的に接続するコンタクトプラグZBc1を有する。
ここで、第1実施形態と同様の表記法を用いると、第5実施形態に係るコンタクトプラグとその形成層との関係は、下記のように表すことができる。
{コンタクトプラグとその形成層との関係}
・ZWc11〜ZWc14→Lc2
・ZBc1 →Lc2
また、第1実施形態と同様の表記法を用いると、第5実施形態に係るコンタクトプラグによる接続関係は、下記のように表すことができる。
{コンタクトプラグによる接続関係}
・WLia’(27d)−ZWc11−M1
・WLib’(27d)−ZWc12−M1
・WLic’(27d)−ZWc13−M1
・WLid’(27d)−ZWc14−M1
・ZBc1−BLid’’(36ba)−ZBc1−BLic’’(36ba)−ZBc1−BLib’’(36ba)−ZBc1−BLia’(36ba)−ZBc1−M1
上記コンタクトプラグによる接続関係において、コンタクトプラグZWc11、ZWc12、ZWc13、ZWc14は、コンタクト接続部27dの側部に接して積層方向に延びる構造を有する。また、コンタクトプラグZBc1は、ビット線BLia’’〜BLid’’の貫通孔36baを通るように形成されている。すなわち、コンタクトプラグZBc1は、BLid’’〜BLia’’(上層から下層)へと、階段状にその直径が小さくなるように形成されている。
(第5実施形態に係る不揮発性半導体記憶装置の効果)
次に、第5実施形態に係る不揮発性半導体記憶装置の効果について説明する。上記のように、第5実施形態に係る不揮発性半導体記憶装置は、第4実施形態と略同様の構成を有する。したがって、第5実施形態に係る不揮発性半導体記憶装置は、第4実施形態と同様の効果を奏する。
さらに、第5実施形態に係る不揮発性半導体記憶装置は、第4実施形態の5層より少ない、3層で形成されている。したがって、第5実施形態に係る不揮発性半導体記憶装置は、第4実施形態よりも、簡略化したプロセスで製造することが可能である。
[第6実施形態]
(第6実施形態に係る不揮発性半導体記憶装置の概略構成)
次に、図36、及び図37を参照して、第6実施形態に係る不揮発性半導体記憶装置について説明する。なお、第6実施形態において、第1〜第5実施形態と同様の構成については、同一符号を付し、その説明を省略する。
第6実施形態に係る不揮発性半導体記憶装置は、図36に示すように構成されている。ここで、図36は、第6実施形態に係る単位セルアレイMATaを示す斜視図である。図36に示すように、第6実施形態に係る不揮発性半導体記憶装置は、第1〜第5実施形態と異なる単位セルアレイMATaを有する。
単位セルアレイMATaは、図36に示すように、下層から上層へと複数本の複数本のビット線BLL1i、ワード線WLL1i、ビット線BLL2i、ワード線WLL2i、ビット線BLL3i、ワード線WLL3i、ビット線BLL4i、ワード線WLL4i、ビット線BLL5iを有する。
図37は、図36のII−II′断面を示す断面図である。ワード線WLL1iがその上下のメモリセルMC0,MC1で共有され、ビット線BLL1iがその上下のメモリセルMC1,MC2で共有され、ワード線WLL2iがその上下のメモリセルMC2,MC3で共有されている。なお、ワード線WLL3i、WLL4i、ビット線BLL2i〜BLL4iも、上下のメモリセルで共有されるように構成されている。
ワード線WLL1i、WLL3iは、第1メタル27にて構成されている。ワード線WLL2i、WLL4iは、第1メタル27’にて構成されている。ビット線BLL1i〜BLL4iは、第2メタル36’にて構成されている。ビット線BLL5iは、第2メタル36にて構成されている。
(第6実施形態に係る不揮発性半導体記憶装置の具体的構成)
次に、図38を参照して、第6実施形態に係る不揮発性半導体記憶装置の具体的構成について説明する。図38は、第6実施形態に係る不揮発性半導体記憶装置のコンタクトプラグの概略図である。
図38に示すように、シリコン基板51の上に形成される上層部は、大きく分けて6層(第1層Ld1〜第6層Ld6)を積層して構成されている。なお、第1層Ld1は、第1実施形態の第1層L1と同様の構成を有する。
第2層Ld2〜第4層Ld4に、単位セルアレイMATaが形成されている。
図38に示すように、第6実施形態に係る不揮発性半導体記憶装置は、ワード線WLL1i〜WLL4iを積層方向に電気的に接続するコンタクトプラグZWd11、ZWd12、ZWd21、ZWd22、ZWd31、及びZWd41を有する。また、第6実施形態に係る不揮発性半導体記憶装置は、ビット線BLL1i〜BLL5iを積層方向に電気的に接続するコンタクトプラグZBd11〜ZBd15、ZBd21〜ZBd24、ZBd31、ZBd32、ZBd41を有する。
ここで、第1実施形態と同様の表記法を用いると、第6実施形態に係るコンタクトプラグとその形成層との関係は、下記のように表すことができる。
{コンタクトプラグとその形成層との関係}
・ZWd11、ZWd12→Ld2
・ZWd21、ZWd22→Ld3
・ZWd31 →Ld4
・ZWd41 →Ld5
・ZBd11〜ZBd15→Ld2
・ZBd21〜ZBd24→Ld3
・ZBd31〜ZBd32→Ld4
・ZBd41 →Ld5
また、第1実施形態と同様の表記法を用いると、第6実施形態に係るコンタクトプラグによる接続関係は、下記のように表すことができる。
{コンタクトプラグによる接続関係}
・WLL3i(27b)−ZWd21−WLL1i(27b)−ZWd11−M1
・ZWd41−BLL5i(36c)−ZWd31−WLL4i(27d)−ZWd31−WLL3i(27c)−ZWd22−WLL2i(27d)−ZWd22−WLL1i(27c)−ZWd12−M1
・WLL1i(27c)−ZBd11−BLL1i(36d)−ZBd11−M1
・WLL3i(27c)−ZBd21−BLL2i(36d)−ZBd21−WLL1i(27c)−ZBd12−M1
・WLL3i(27c)−ZBd22−BLL3i(36d)−ZBd22−WLL1i(27c)−ZBd13−M1
・BLL4i(36d)−ZBd31−WLL3i(27c)−ZBd23−WLL1i(27c)−ZBd14−M1
・ZBd41−BLL5i(36b)−ZBd32−WLL3i(27c)−ZBd24−WLL1i(27c)−ZBd15−M1
上記コンタクトプラグによる接続関係において、コンタクトプラグZWd22、ZWd31は、コンタクト接続部27dの側部に接して積層方向に延びる構造を有する。また、コンタクトプラグZBd11、ZBd21、ZBd22、ZBd31は、コンタクト接続部36dの側部に接して積層方向に延びる構造を有する。
(第6実施形態に係る不揮発性半導体記憶装置の効果)
次に、第6実施形態に係る不揮発性半導体記憶装置の効果について説明する。上記のように、第6実施形態に係る不揮発性半導体記憶装置は、第1及び第2実施形態と同様の構成を有するワード線WLL1i〜WLL4i、及びビット線BLL1i〜BLL5iを有する。したがって、第6実施形態に係る不揮発性半導体記憶装置は、第1実施形態と同様の効果を奏する。
[第7実施形態]
(第7実施形態に係る不揮発性半導体記憶装置の具体的構成)
次に、図39を参照して、第7実施形態に係る不揮発性半導体記憶装置の具体的構成について説明する。図39は、第7実施形態に係る不揮発性半導体記憶装置のコンタクトプラグの概略を説明する図である。なお、第7実施形態において、第1〜第6実施形態と同様の構成については、同一符号を付し、その説明を省略する。
第7実施形態に係る不揮発性半導体記憶装置は、第6実施形態と同様の単位セルアレイMATaを有する。第7実施形態に係る不揮発性半導体記憶装置は、第6実施形態と異なるワード線WLL1i’、WLL3i’、及びビット線BLL5i’を有する。
ワード線WLL1i’、WLL3i’は、第1メタル27’にて構成されている。ワード線WLL1i’、WLL3i’は、同一形状を有する。ワード線WLL2i、WLL4iは、同一形状を有する。ビット線BLL5i’は、第2メタル36’にて構成されている。
図39に示すように、シリコン基板51の上に形成される上層部は、大きく分けて3層(第1層Le1〜第3層Le3)を積層して構成されている。なお、第1層Le1は、第1実施形態に係る第1層L1と同様の構成を有する。
第2層Le2に、単位セルアレイMATaが形成されている。
図39に示すように、第7実施形態に係る不揮発性半導体記憶装置は、ワード線WLL1i’〜WLL4iを積層方向に電気的に接続するコンタクトプラグZWe1、ZWe2を有する。また、第6実施形態に係る不揮発性半導体記憶装置は、ビット線BLL1i〜BLL5i’を積層方向に電気的に接続するコンタクトプラグZBe1〜ZBe5を有する。
ここで、第1実施形態と同様の表記法を用いると、第7実施形態に係るコンタクトプラグとその形成層との関係は、下記のように表すことができる。
{コンタクトプラグとその形成層との関係}
・ZWe1、ZWe2 →Le2
・ZBe1〜ZBe5 →Le2
また、第1実施形態と同様の表記法を用いると、第7実施形態に係るコンタクトプラグによる接続関係は、下記のように表すことができる。
{コンタクトプラグによる接続関係}
・WLL3i’(27d)−ZWe1−WLL1i’(27d)−ZWe1−M1
・WLL4i(27d)−ZWe2−WLL4i(27d)−ZWe2−M1
・BLL1i(36d)−ZBe1−M1
・BLL2i(36d)−ZBe2−M1
・BLL3i(36d)−ZBe3−M1
・BLL4i(36d)−ZBe4−M1
・BLL5i’(36d)−ZBe5−M1
上記コンタクトプラグによる接続関係において、コンタクトプラグZWe1、ZWe2は、コンタクト接続部27dの側部に接して積層方向に延びる構造を有する。また、コンタクトプラグZBe1〜ZBe5は、コンタクト接続部36dの側部に接して積層方向に延びる構造を有する。
上記構成において、ワード線WLL1i’及びWLL3i’の構成を換言すると以下のようになる。すなわち、第7実施形態において、ワード線WLL1i’は、所定の積層位置に設けられたセルアレイ(第1セルアレイ)を構成する。ワード線WLL3i’は、第1セルアレイよりも上層に設けられたセルアレイ(第2セルアレイ)を構成する。第1セルアレイに含まれるワード線WLL1i’は、第2セルアレイに含まれるワード線WLL3i’と同一形状を有する。また、第7実施形態において、ワード線WLL2iは、所定の積層位置に設けられたセルアレイ(第1セルアレイ)を構成する。ワード線WLL4iは、第1セルアレイよりも上層に設けられたセルアレイ(第2セルアレイ)を構成する。第1セルアレイに含まれるワード線WLL2iは、第2セルアレイに含まれるワード線WLL4iと同一形状を有する。
(第7実施形態に係る不揮発性半導体記憶装置の効果)
次に、第7実施形態に係る不揮発性半導体記憶装置の効果について説明する。上記のように、第7実施形態に係る不揮発性半導体記憶装置は、第6実施形態と同様の構成を有する単位セルアレイMATaを有する。したがって、第7実施形態に係る不揮発性半導体記憶装置は、第6実施形態と同様の効果を奏する。
さらに、第7実施形態に係る不揮発性半導体記憶装置は、第6実施形態の6層より少ない3層で形成されている。したがって、第7実施形態に係る不揮発性半導体記憶装置は、第6実施形態よりも、簡略化したプロセスで製造することが可能である。
[第8実施形態]
(第8実施形態に係る不揮発性半導体記憶装置の具体的構成)
次に、図40を参照して、第8実施形態に係る不揮発性半導体記憶装置の具体的構成について説明する。図40は、第8実施形態に係る不揮発性半導体記憶装置のコンタクトプラグの概略を説明する図である。なお、第8実施形態において、第1〜第7実施形態と同様の構成については、同一符号を付し、その説明を省略する。
第8実施形態に係る不揮発性半導体記憶装置は、第6実施形態と同様の単位セルアレイMATaを有する。第8実施形態に係る不揮発性半導体記憶装置は、第7実施形態と異なるビット線BLL2i’、BLL4i’を有する。
ビット線BLL2i’、BLL4iは、第2メタル36にて構成されている。
図40に示すように、シリコン基板51の上に形成される上層部は、大きく分けて5層(第1層Lf1〜第6層Lf5)を積層して構成されている。なお、第1層Lf1は、第1実施形態に係る第1層L1と同様の構成を有する。
第2〜第4層Lf2〜Lf4に、単位セルアレイMATaが形成されている。
図40に示すように、第8実施形態に係る不揮発性半導体記憶装置は、ワード線WLL1i’〜WLL4iを積層方向に電気的に接続するコンタクトプラグZWf11〜WZf31を有する。また、第8実施形態に係る不揮発性半導体記憶装置は、ビット線BLL1i〜BLL5i’を積層方向に電気的に接続するコンタクトプラグZBf11〜ZBf31を有する。
ここで、第1実施形態と同様の表記法を用いると、第8実施形態に係るコンタクトプラグとその形成層との関係は、下記のように表すことができる。
{コンタクトプラグとその形成層との関係}
・ZWf11〜ZWf14 →Lf2
・ZBf11、ZBf12 →Lf2
・ZWf21〜ZWf23 →Lf3
・ZBf21、ZBf22 →Lf3
・ZWf31 →Lf4
・ZBf31 →Lf4
また、第1実施形態と同様の表記法を用いると、第8実施形態に係るコンタクトプラグによる接続関係は、下記のように表すことができる。
{コンタクトプラグによる接続関係}
・BLL2i’(36c)−ZWf11−WLL1i’(27d)−ZWf11−M1
・BLL4i’(36c)−ZWf21−WLL2i(27d)−ZWf21−BLL2i’(36c)−ZWf12−M1
・BLL4i’(36c)−ZWf22−WLL3i’(27d)−ZWf22−BLL2i’(36c)−ZWf13−M1
・ZWf31−WLL4i(27d)−ZWf31−BLL4i’(36c)−ZWf23−BLL2i’(36c)−ZWf14−M1
・BLL4i’(36b)−ZBf21−BLL2i’(36b)−ZBf11−M1
・ZBf31−BLL5i’(36d)−ZBf31−BLL4i’(36c)−ZBf22−BLL3i(36d)−ZBf22−BLL2i’(36c)−ZBf12−BLL1i(36d)−ZBf12−M1
上記コンタクトプラグによる接続関係において、コンタクトプラグZWf111、ZWf21、ZWf31は、コンタクト接続部27dの側部に接して積層方向に延びる構造を有する。また、コンタクトプラグZBf11、ZBf22、ZBf31は、コンタクト接続部36dの側部に接して積層方向に延びる構造を有する。
(第8実施形態に係る不揮発性半導体記憶装置の効果)
次に、第8実施形態に係る不揮発性半導体記憶装置の効果について説明する。上記のように、第8実施形態に係る不揮発性半導体記憶装置は、第6実施形態と同様の構成を有する単位セルアレイMATaを有する。したがって、第8実施形態に係る不揮発性半導体記憶装置は、第6実施形態と同様の効果を奏する。
さらに、第8実施形態に係る不揮発性半導体記憶装置は、第6実施形態の6層より少ない5層で形成されている。したがって、第8実施形態に係る不揮発性半導体記憶装置は、第6実施形態よりも、簡略化したプロセスで製造することが可能である。
[その他の実施形態]
以上、不揮発性半導体記憶装置の第1〜第7実施形態を説明してきたが、本発明は、上記実施形態に限定されるものではなく、発明の趣旨を逸脱しない範囲内において種々の変更、追加、置換等が可能である。
例えば、本発明は、メモリセルの構造に特に限定されるものではなく、相変化メモリ素子、MRAM素子、PFRAM、RRAM等、種々のクロスポイント型の多層メモリに適用可能である。
例えば、第1〜第7実施形態において、ワード線とビット線の位置を入れ替えた構成であってもよい。
例えば、第6及び第7実施形態に示した、配線/セル/配線/セルの繰り返しではなく、配線/セル/配線/層間絶縁膜/配線/セル/配線のように、セルアレイ層間に層間絶縁膜を介在させるようにしても良い。
例えば、上述した製造方法では、メモリセル、ワード線及びビット線を、積層体に対するセルフアラインプロセスによって形成したが、ワード線及びビット線をダマシンプロセスによって形成し、ワード線及びビット線の上層又は下層にメモリセルを、別途ピラー形成プロセスによって形成するようにしてもよい。
本発明の第1実施形態に係る不揮発性半導体記憶装置のブロック図である。 第1実施形態に係る不揮発性半導体記憶装置のメモリセルアレイ1(単位セルアレイMAT00〜MAT04)の斜視図である。 図2Aのメモリセルアレイ1の一部拡大斜視図(単位セルアレイMAT01を示す斜視図)である。 図2BにおけるI−I′線で切断して矢印方向に見た断面図である。 図2Bに示すオーミック素子NOの具体例を示す図である。 第1実施形態に係る可変抵抗素子の一例を示す模式的な断面図である。 第1実施形態に係る単位セルアレイMAT01の積層構造を示す断面図である。 第1メタル27及び第2メタル36を示す上面図である。 第1メタル27及び第2メタル36を示す上面図である。 第1メタル27及び第2メタル36を示す上面図である。 第1実施形態に係る不揮発性半導体記憶装置のコンタクトプラグの概略を説明する図である。 第1実施形態に係る不揮発性半導体記憶装置の製造工程を示す斜視図である。 第1実施形態に係る不揮発性半導体記憶装置の製造工程を示す斜視図である。 第1実施形態に係る不揮発性半導体記憶装置の製造工程を示す斜視図である。 第1実施形態に係る不揮発性半導体記憶装置の製造工程を示す斜視図である。 第1実施形態に係る不揮発性半導体記憶装置の製造工程を示す斜視図である。 第1実施形態に係る不揮発性半導体記憶装置の製造工程を示す斜視図である。 第1実施形態に係る不揮発性半導体記憶装置の製造工程を示す上面図である。 第1実施形態に係る不揮発性半導体記憶装置の製造工程を示す断面図である。 第1実施形態に係る不揮発性半導体記憶装置の製造工程を示す断面図である。 第1実施形態に係る不揮発性半導体記憶装置の製造工程を示す断面図である。 第1実施形態に係る不揮発性半導体記憶装置の製造工程を示す上面図である。 第1実施形態に係る不揮発性半導体記憶装置の製造工程を示す断面図である。 第1実施形態に係る不揮発性半導体記憶装置の製造工程を示す断面図である。 第1実施形態に係る不揮発性半導体記憶装置の製造工程を示す上面図である。 第1実施形態に係る不揮発性半導体記憶装置の製造工程を示す断面図である。 第1実施形態に係る不揮発性半導体記憶装置の製造工程を示す断面図である。 第1実施形態に係る不揮発性半導体記憶装置の製造工程を示す上面図である。 第1実施形態に係る不揮発性半導体記憶装置の製造工程を示す断面図である。 第1実施形態に係る不揮発性半導体記憶装置の製造工程を示す上面図である。 第1実施形態に係る不揮発性半導体記憶装置の製造工程を示す断面図である。 第1実施形態に係る不揮発性半導体記憶装置の製造工程を示す上面図である。 第1実施形態に係る不揮発性半導体記憶装置の製造工程を示す断面図である。 第1実施形態に係る不揮発性半導体記憶装置の製造工程を示す断面図である。 第1実施形態に係る不揮発性半導体記憶装置の製造工程を示す上面図である。 第1実施形態に係る不揮発性半導体記憶装置の製造工程を示す断面図である。 第1実施形態に係る不揮発性半導体記憶装置の製造工程を示す断面図である。 第1実施形態に係る不揮発性半導体記憶装置の製造工程を示す上面図である。 第1実施形態に係る不揮発性半導体記憶装置の製造工程を示す断面図である。 第1実施形態に係る不揮発性半導体記憶装置の製造工程を示す断面図である。 第1実施形態に係る不揮発性半導体記憶装置の製造工程を示す断面図である。 第1実施形態に係る不揮発性半導体記憶装置の製造工程を示す断面図である。 第2実施形態に係る不揮発性半導体記憶装置の第1メタル27’及び第2メタル36’を示す上面図である。 第2実施形態に係る不揮発性半導体記憶装置のコンタクトプラグの概略を説明する図である。 第3実施形態に係る不揮発性半導体記憶装置のコンタクトプラグの概略を説明する図である。 第4実施形態に係る不揮発性半導体記憶装置のコンタクトプラグの概略を説明する図である。 第5実施形態に係る不揮発性半導体記憶装置のコンタクトプラグの概略を説明する図である。 第6実施形態に係る単位セルアレイMATa1を示す斜視図である。 図36におけるII−II′線で切断して矢印方向に見た断面図である。 第6実施形態に係る不揮発性半導体記憶装置のコンタクトプラグの概略を説明する図である。 第7実施形態に係る不揮発性半導体記憶装置のコンタクトプラグの概略を説明する図である。 第8実施形態に係る不揮発性半導体記憶装置のコンタクトプラグの概略を説明する図である。
符号の説明
1…メモリセルアレイ、2…カラム制御回路、3…ロウ制御回路、4…データ入出力バッファ、5…アドレスレジスタ、6…コマンド・インターフェイス、7…ステートマシン、9…パルスジェネレータ。

Claims (5)

  1. 半導体基板と、
    当該半導体基板の上層に形成されて、複数の第1の配線、これら複数の第1の配線と交差する複数の第2の配線、及び前記第1の配線及び第2の配線の交差部で両配線間に接続されたメモリセルを有するセルアレイを備え、
    前記セルアレイは、
    前記メモリセルが構成されるメモリセル領域と、
    当該メモリセル領域の周辺に設けられた周辺領域とを備え、
    前記メモリセル領域において、前記第1の配線は、第1方向に平行に延び且つ当該第1方向に直交する第2方向に第1の間隔で繰り返し形成され、
    前記周辺領域において、所定位置から前記第2方向の(4n−3)番目(nは正の整数)及び(4n−2)番目に位置する前記第1の配線は、当該第1の配線の前記第1方向の一端側にコンタクト接続部を有し、
    前記周辺領域において、前記所定位置から前記第2方向の(4n−1)番目及び4n番目に位置する前記第1の配線は、当該第1の配線の前記第1方向の他端側に前記コンタクト接続部を有し、
    前記コンタクト接続部は、積層方向に延びるコンタクトプラグと接するように形成されている
    ことを特徴とする不揮発性半導体記憶装置。
  2. 前記第1の間隔は、40nm以下である
    ことを特徴とする請求項1記載の不揮発性半導体記憶装置。
  3. 前記セルアレイとして、
    積層方向の所定位置に設けられた第1セルアレイと、
    当該第1セルアレイの上層又は下層に設けられた第2セルアレイとを備え、
    前記第1セルアレイに含まれる前記第1配線は、前記第2セルアレイに含まれる前記第1配線と同一形状を有する
    ことを特徴とする請求項1又は請求項2記載の不揮発性半導体記憶装置。
  4. 前記コンタクト接続部は、当該コンタクト接続部の側面に前記コンタクトプラグが接するように形成されている
    ことを特徴とする請求項1乃至請求項3のいずれか1項記載の不揮発性半導体記憶装置。
  5. 半導体基板の上層に積層構造を形成し、この積層構造をエッチングすることによって複数の第1の配線、これら複数の第1の配線と交差する複数の第2の配線、及び前記第1の配線及び第2の配線の交差部で両配線間に接続されたメモリセルを有するセルアレイを形成する不揮発性半導体記憶装置の製造方法であって、
    前記積層構造の上層に第1マスクを形成する工程と、
    前記第1マスクの上層に所定パターンを有する第2マスクを形成する工程と、
    前記第2マスクに対するスリミング工程と、
    前記第2マスクの側壁に第3マスクを形成する工程と、
    第1領域にて前記第2マスクを除去する工程と、
    前記第1領域において前記第3マスクにて前記第1マスク及び前記積層構造をエッチングする工程と、
    前記第1領域と異なる第2領域において前記第3マスク及び前記第2マスクにて前記第1マスク及び前記積層構造をエッチングする工程と
    を備えることを特徴とする不揮発性半導体記憶装置の製造方法。
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