JP5814867B2 - 半導体記憶装置 - Google Patents
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Description
第1実施形態に係る半導体記憶装置について説明する。以下では半導体記憶装置として、メモリセルが半導体基板上に積層された三次元積層型NAND型フラッシュメモリを例に挙げて説明する。
まず、本実施形態に係る半導体記憶装置の構成について説明する。
図1は、本実施形態に係る半導体記憶装置のブロック図である。図示するようにNAND型フラッシュメモリ1は、メモリセルアレイ10、ロウデコーダ11(11−0〜11−3)、ドライバ回路12、センスアンプ13、データラッチ14、データ制御回路15、入出力バッファ16、及び入出力パッド群17を備えている。
次に、上記メモリセルアレイ10の構成の詳細について説明する。図2は、ブロックBLK0の回路図である。ブロックBLK1〜BLK3も同様の構成を有している。
次に、ロウデコーダ11の構成について説明する。ロウデコーダ11−0〜11−3は、それぞれブロックBLK0〜BLK3に関連づけて設けられ、ブロックBLK0〜BLK3を選択または非選択とするために設けられる。図6は、ロウデコーダ11−0及びドライバ回路12の構成を示している。なお、ロウデコーダ11−1〜11−3の構成もロウデコーダ11−0と同様である。
まずブロックデコーダ40について説明する。図6に示すようにブロックデコーダ40は、ANDゲート41、低耐圧nチャネルディプレッション型MOSトランジスタ42、高耐圧nチャネルディプレッション型(D型:閾値が負)MOSトランジスタ43、44、高耐圧pチャネルE型MOSトランジスタ45、及びレベルシフタ46を備えている。
次に、トランジスタ50について説明する。トランジスタ50は、選択ブロックBLKのワード線WLに電圧を転送するためのものである。トランジスタ50−0〜50−7はそれぞれ、電流経路の一端が、対応するブロックBLK0のワード線WL0〜WL7にそれぞれ接続され、他端が信号線CG0〜CG7にそれぞれ接続され、ゲートが信号線TGに共通に接続される。
次に、トランジスタ51、52について説明する。トランジスタ51、52は、セレクトゲート線SGDに電圧を転送するためのものである。トランジスタ51−0〜51−3はそれぞれ、電流経路の一端が、対応するブロックBLK0のセレクトゲート線SGD0〜SGD3に接続され、他端が信号線SGDD0〜SGDD3に接続され、ゲートが信号線TGに共通に接続され、バックゲートには負電圧VBBが与えられる。。またトランジスタ52−0〜52−3はそれぞれ、電流経路の一端が、対応するブロックBLK0のセレクトゲート線SGD0〜SGD3に接続され、他端がノードSGD_COMに接続され、ゲートに信号RDECADnが与えられ、バックゲートには負電圧VBBが与えられる。ノードSGD_COMは、負電圧VBB等、選択トランジスタST1をオフ状態にする電圧である。
トランジスタ53、54は、セレクトゲート線SGSに電圧を転送するためのものであり、その接続及び動作は、トランジスタ51、52においてセレクトゲート線SGDをセレクトゲート線SGSに入れ替えたものと等価である。
次に、トランジスタ55について説明する。トランジスタ55は、バックゲート線BGに電圧を転送するためのものである。トランジスタ55は、電流経路の一端が、対応するブロックBLK0のバックゲート線BG0に接続され、他端は信号線BGDに接続され、ゲートが信号線TGに共通に接続される。
次に、ドライバ回路12の構成について説明する。ドライバ回路12は、信号線CG0〜CG7、SGDD0〜SGDD3、SGSD0〜SGSD3、及びBGDの各々に、データの書き込み、読み出し、及び消去に必要な電圧を転送する。
次に、センスアンプ13の構成について図7を用いて説明する。図7はセンスアンプ13の回路図であり、図7に示す構成がビット線BL毎に設けられている。
次に、上記構成のNAND型フラッシュメモリ1の動作について簡単に説明する。
まず、書き込み動作につき図8を用いて説明する。図8は、書き込み動作時における各配線の電位を示すタイミングチャートである。
次に、読み出し動作につき図9を用いて説明する。図9は、読み出し動作時における各配線の電位を示すタイミングチャートである。
次に、上記構成のNAND型フラッシュメモリ1におけるメモリセルアレイ10及び周辺回路の配置について説明する。以下では、メモリセルアレイ10以外の回路を周辺回路と呼ぶことがある。
図10は、本実施形態に係るNAND型フラッシュメモリ1が形成される半導体チップの平面レイアウト図である。
次に、メモリセルアレイとセンスアンプ等の周辺回路との接続について説明する。図11は、メモリセルアレイ10と、その下部に設けられたセンスアンプ13及びデータラッチ14との接続関係を示す平面図である。図11において、上図がメモリセルアレイ10の平面図であり、特にビット線が形成される様子を示す。また下図は、メモリセルアレイ10下部に配置されたセンスアンプ13及びデータラッチ14、並びに制御回路15及び入出力バッファ16のレイアウトを示している。図12は、図11の第1方向D1に沿った断面図であり、特にビット線BL0が見える部分の断面構成を示している。
上記のように、本実施形態に係る構成であると、NAND型フラッシュメモリ1の動作速度を向上出来る。本効果につき、以下詳細に説明する。
次に、第2実施形態に係る半導体記憶装置について説明する。本実施形態は、上記第1実施形態とは異なる接続部RCU、RCLの例の幾つかを示すものである。以下では、第1実施形態と異なる点についてのみ説明する。
まず図15を用いて第1の例について説明する。図15は、メモリセルアレイ10と、その下部に設けられたセンスアンプ13及びデータラッチ14との接続関係を示す平面図であり、第1実施形態で説明した図11と同じ領域を示している。
次に図16を用いて第2の例について説明する。図16は、メモリセルアレイ10と、その下部に設けられたセンスアンプ13及びデータラッチ14との接続関係を示す平面図であり、第1実施形態で説明した図11と同じ領域を示している。
次に図17を用いて第3の例について説明する。図17はメモリセルアレイ10の一部領域の平面図であり、特に上部ビット線BLUの平面パターンを示している。
次に、第3実施形態に係る半導体記憶装置について説明する。本実施形態は、ビット線BLとセンスアンプとの接続方法に関するものであり、上記第1、第2実施形態とは異なる接続方法の例を示すものである。以下では、第1実施形態と異なる点についてのみ説明する。
まず、図18及び図19を用いて第1の例について説明する。図18は、メモリセルアレイ10と、その下部に設けられたセンスアンプ13との接続関係を示す平面図であり、第1実施形態で説明した図11と同じ領域を示している。但し、簡略化のため、データラッチ、及びセンスアンプとデータラッチとを接続する配線の図示を省略している。また、図19は図18の断面図であり、特に下部ビット線BLL0が見える領域を示している。
次に、図20及び図21を用いて第2の例について説明する。図20は、メモリセルアレイ10下部に設けられたセンスアンプ13の回路図とその平面図とを示している。図20の平面図は、図18と同じ領域を示している。但し、図20においても簡略化のため、データラッチ、及びセンスアンプとデータラッチとを接続する配線の図示を省略している。また図21は、図20におけるX1−X1’線に沿った断面図である。
上記のように、実施形態に係る半導体記憶装置1は、周辺回路13と、メモリセルアレイ10と、上部ビット線とBLUと、第1、第2接続部RCU1、RCU2とを備える。周辺回路13は、半導体基板20上に設けられる。メモリセルアレイ10は、層間絶縁膜を介在して周辺回路13上に設けられ、各々が層間絶縁膜上に積層された複数のメモリセルMTを含む第1領域R1及び第2領域R2が第1方向D1に沿って配列される。上部ビット線BLUは、メモリセルアレイ10上に第1方向D1に沿って設けられ、メモリセルMTと電気的に接続される。第1、第2接続部RCU1、RCU2はそれぞれ、第1方向D1に直交する第2方向D2に沿って配列されたコンタクトプラグCP1を備え、いずれか一方が第1、第2領域R1、R2間に設けられる。上部ビット線BLUは、第1接続部RCU1のコンタクトプラグCP1を介して周辺回路13に接続される第1上部ビット線(奇数ビット線)と、第2接続部RCU2のコンタクトプラグCP1を介して周辺回路13に接続される第2上部ビット線(偶数ビット線)とを備える。
Claims (4)
- 半導体基板上に設けられた周辺回路と、
層間絶縁膜を介在して前記周辺回路上に設けられ、各々が前記層間絶縁膜上に積層された複数のメモリセルを含む第1領域及び第2領域が第1方向に沿って配列されたメモリセルアレイと、
前記メモリセルアレイ上に前記第1方向に沿って設けられ、前記メモリセルと電気的に接続された複数の上部ビット線と、
各々が前記第1方向に直交する第2方向に沿って配列されたコンタクトプラグを備え、いずれか一方が前記第1、第2領域間に設けられた第1、第2接続部と、
前記周辺回路と前記メモリセルアレイとの間に前記上部ビット線毎に設けられた下部ビット線と
を具備し、前記上部ビット線は、前記第1接続部の前記コンタクトプラグを介して前記周辺回路に接続される第1上部ビット線と、前記第2接続部の前記コンタクトプラグを介して前記周辺回路に接続される第2上部ビット線とを備え、
前記周辺回路は、対応する下部ビット線に接続された複数のセンスアンプを備え、
前記上部ビット線は、対応する前記コンタクトプラグによって、対応する前記下部ビット線と接続される
ことを特徴とする半導体記憶装置。 - 前記メモリセルアレイは、前記第2領域に前記第1方向で隣接し、複数のメモリセルを含む第3領域を更に備え、
前記第1接続部は、前記メモリセルアレイの前記第1、第2領域間に設けられ、前記第2接続部は、前記メモリセルアレイの前記第2、第3領域間に設けられる
ことを特徴とする請求項1記載の半導体記憶装置。 - 前記第1接続部は、前記メモリセルアレイの前記第1、第2領域間に設けられ、前記第2接続部は、前記メモリセルアレイ外部に設けられる
ことを特徴とする請求項1記載の半導体記憶装置。 - 前記センスアンプは、前記第1方向に沿って配列される
ことを特徴とする請求項1記載の半導体記憶装置。
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