JP4896569B2 - 半導体集積回路装置及びそのダイナミックラッチのリフレッシュ方法 - Google Patents

半導体集積回路装置及びそのダイナミックラッチのリフレッシュ方法 Download PDF

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Description

本発明は、半導体集積回路装置及びそのダイナミックラッチのリフレッシュ方法に関し、特にＮＡＮＤセル型フラッシュメモリに適用されるものである。
通常、ＮＡＮＤセル型フラッシュメモリのセンスアンプは、例えば特許文献１に示されているように複数個のラッチで構成されている。このラッチの数は、２値品よりも４値品の方が多く必要であり、４値品よりも８値品、１６値品となるにつれてより多くのラッチが必要となる。例えば４値対応のセンスアンプは３個のラッチで済むが、１６値対応のセンスアンプは６個ほどのラッチ（１６値は４ビット構成なので４個、それにプログラムデータ格納とクイックパスライト（Quick Pass Write）用に各１個）が必要となる。
一般に、ＮＡＮＤセル型フラッシュメモリは、１つのビット線対に対して１つのセンスアンプが必要なので、各センスアンプ内のラッチの数が多くなると、目に見えてセンスアンプのサイズが増大し、ひいてはチップサイズの増大を引き起こす。
特開２００４−１１８９４０
本発明は上記のような事情に鑑みてなされたもので、その目的とするところは、チップサイズの増大を抑制できる半導体集積回路装置及びそのダイナミックラッチのリフレッシュ方法を提供することにある。
本発明の一態様によると、出力端子が第１のノードに共通接続された複数個のダイナミックラッチと、前記複数個のダイナミックラッチをそれぞれ選択的に第２のノードに接続するように構成されたスイッチ回路と、前記第２のノードのデータを保持するためのキャパシタと、入力端子が前記第１のノードに接続された第１のスタティックラッチと、第１の転送制御信号に基づいて前記第１のノードと前記第２のノードを接続する第１の転送ゲートとを具備し、前記複数個のダイナミックラッチのデータをリフレッシュする時に、前記第１のスタティックラッチに記憶されたデータを前記第１の転送ゲートを介して前記第２のノードに移動して前記キャパシタで保持し、前記第１のスタティックラッチのラッチを解除し、前記スイッチ回路で選択されたリフレッシュの対象となるダイナミックラッチのデータをブートストラップし、前記ブートストラップしたデータを前記第１のノードに転送して電荷共分配することで前記第１のノードの電位を設定し、前記第１のスタティックラッチで増幅して前記第１のノードに保持したデータを前記リフレッシュの対象となるダイナミックラッチに書き戻してリフレッシュし、前記スイッチ回路でリフレッシュの対象となるダイナミックラッチを順次選択して前記複数個のダイナミックラッチをリフレッシュし、前記キャパシタで保持した前記第２のノードのデータを前記第１の転送ゲートを介して前記第１のノードに移動して前記第１のスタティックラッチに書き戻す半導体集積回路装置が提供される。
更に、本発明の一態様によると、複数個のダイナミックラッチとスタティックラッチとを有するセンスアンプを備え、前記センスアンプでＮＡＮＤセル型フラッシュメモリのデータを感知して増幅することにより読み出しを行う半導体記憶装置であって、前記複数個のダイナミックラッチのリフレッシュ方法は、前記スタティックラッチに記憶されているデータを待避するステップと、前記複数個のダイナミックラッチのうち、選択されたダイナミックラッチに保持されている電位を記憶データに応じてブーストトラップするステップと、前記スタティックラッチのラッチを解除させた後、前記ブーストトラップした電位を前記スタティックラッチに転送するステップと、前記スタティックラッチにラッチをかけた後、前記スタティックラッチの電位を前記ダイナミックラッチに転送し、元のデータを書き戻すステップとを具備するリフレッシュ方法が提供される。
本発明によれば、チップサイズの増大を抑制できる半導体集積回路装置及びそのダイナミックラッチのリフレッシュ方法が得られる。
以下、本発明の実施形態について図面を参照して説明する。
まず、本発明に至る考察課程について説明し、次に実施形態に係る具体的な半導体記憶装置の構成を説明する。
センスアンプを構成する複数個のラッチのうち、大部分を素子数の少ないダイナミックラッチで構成し、必要最低限（例えばプログラムデータを格納するラッチや、ライトキャッシュ動作並びにリードキャッシュ動作で必要なラッチ）を回路規模の大きなスタティックラッチで構成することがセンスアンプのパターン占有面積を小さくするのに有効である。
しかしながら、ダイナミックラッチはデータを保持するためには適度にリフレッシュを行う必要があり、ダイナミックラッチの数が増えるとこれに比例してリフレッシュ動作に必要な時間が増える。通常、リフレッシュ動作は、プログラム動作の裏でこのプログラム動作と並列に行うことでプログラム時間に与える影響を隠して見えなくしているが、ダイナミックラッチの数が増えてリフレッシュ時間も比例して増えると、プログラム動作の裏でリフレッシュ動作を終了できなくなりプログラム時間の増大を引き起こす。
従って、例えば１６値対応のように多数のダイナミックラッチが必要になるセンスアンプでは、如何にこのリフレッシュ時間を少なくするかがプログラム時間の短縮及びシーケンスの簡易化に重要となる。
次に、４個のダイナミックラッチと２個のスタティックラッチで構成されたセンスアンプを備え、１６値に対応するＮＡＮＤセル型フラッシュメモリを例にとって本発明の実施形態に係る半導体集積回路装置、半導体記憶装置及びそのダイナミックラッチのリフレッシュ方法を説明する。
（１）全体の構成例
図１は、本発明の実施形態に係る半導体記憶装置の概略構成例を示すブロック図である。ここでは、１６値のＮＡＮＤセル型フラッシュメモリを例にとって主要部を示している。メモリチップ１１中には、メモリセルアレイ１、データ回路２、ワード線制御回路３、カラムデコーダ４、アドレスバッファ５、Ｉ／Ｏセンスアンプ６、データ入出力バッファ７、ウェル／ソース線電位制御回路８、電位生成回路（昇圧回路）９Ａ、切替回路９Ｂ、一括検知回路（batch detection circuit）１０、コマンドインターフェイス回路１２及びステートマシーン（制御回路）１３等を備えている。
上記メモリセルアレイ１は複数のブロックで構成され、各々のブロックにはＮＡＮＤセルユニットが配置されている。上記ＮＡＮＤセルユニットは、例えば電流通路が直列接続された複数のメモリセル（ＮＡＮＤ列）とその両端に１つずつ接続された２つのセレクトゲートとから構成される。
上記データ回路２は、複数のラッチ（記憶回路）を含んでいる。このデータ回路２は、ライト時に４ビット（１６値）のライトデータを、リード時に４ビット（１６値）のリードデータをそれぞれ一時的に記憶する。このため、ライト／リード動作の対象となる選択されたメモリセルに接続される１本のビット線ＢＬに対して、最低、６個のラッチが設けられる。６個のラッチのうちの１つは論理下位ページデータを記憶し、他の１つは論理上位ページデータを記憶する。
上記ワード線制御回路３は、ロウアドレスデコーダ及びワード線ドライバを含んでいる。このワード線制御回路３は、動作モード（ライト、イレーズ、リード等）とロウアドレス信号が指定するアドレスとに基づいて、メモリセルアレイ１内の複数のワード線の電位を制御する。
上記カラムデコーダ４は、カラムアドレス信号に基づいてメモリセルアレイ１のカラムを選択する。プログラム時には、ライトデータはデータ入出力バッファ７及びＩ／Ｏセンスアンプ６を経由して、選択されたカラムに属するデータ回路２内の記憶回路に入力される。また、リード時には、リードデータは選択されたカラムに属するデータ回路２内の記憶回路に一時的に記憶され、この後、Ｉ／Ｏセンスアンプ６及びデータ入出力バッファ７を経由してメモリチップ１１の外部へ出力される。
アドレス信号中のロウアドレス信号は、アドレスバッファ５を経由して上記ワード線制御回路３に入力される。カラムアドレス信号は、アドレスバッファ５を経由して上記カラムデコーダ４に入力される。
上記ウェル／ソース線電位制御回路８は、動作モード（ライト、イレーズ、リード等）に応じて、メモリセルアレイ１を構成する複数のブロックに対応する複数のウェル領域（例えば、ｎウェルとｐウェルからなるダブルウェル領域）の電位、並びにソース線の電位をそれぞれ制御する。
上記電位生成回路９Ａは、例えばライト時にライト電位（例えば約２０Ｖ）Ｖｐｐや、転送電位（例えば約１０Ｖ）Ｖｐａｓｓ等を発生する。これらの電位Ｖｐｐ，Ｖｐａｓｓは、切替回路９Ｂにより、例えばメモリセルアレイ１を構成する複数のブロックのうち、選択されたブロック内の複数本のワード線に振り分けられる。
また、上記電位生成回路９Ａは、例えばイレーズ時にイレーズ電位（例えば約２０Ｖ）ＶｐｐＥを発生し、この電位ＶｐｐＥをメモリセルアレイ１を構成する複数のブロックのうち、１つまたは２つ以上の選択されたブロックに対応する１つまたは２つ以上のウェル領域（ｎウェルとｐウェルの双方）に与える。
上記一括検知回路１０は、プログラム時にメモリセルに正確に所定のデータが書き込まれたか否かを検証し、イレーズ時にメモリセルのデータがきちんと消去されたか否かを検証するものである。
上記コマンドインターフェイス回路１２は、メモリチップ１１とは別のチップ（例えばホストマイクロコンピュータ）により生成される制御信号に基づいて、データ入出力バッファ７に入力されるデータがホストマイクロコンピュータから提供されたコマンドデータであるか否かを判断する。上記データ入出力バッファ７に入力されるデータがコマンドデータである場合、コマンドインターフェイス回路１２はコマンドデータをステートマシーン１３に転送する。
上記ステートマシーン１３は、コマンドデータに基づいてフラッシュメモリの動作モード（ライト、イレーズ、リード等）を決定し、且つその動作モードに応じてフラッシュメモリの全体の動作、具体的にはデータ回路２、ワード線制御回路３、カラムデコーダ４、アドレスバッファ５、Ｉ／Ｏセンスアンプ６、データ入出力バッファ７、ウェル／ソース線電位制御回路８、電位生成回路９Ａ、切替回路９Ｂ及び一括検知回路１０の動作をそれぞれ制御する。
（２）メモリセルアレイの構成例
図２は、上記図１に示した回路におけるメモリセルアレイ１のブロック構成例を示している。また、図３は、上記図２に示した複数のブロックのうちの１つのブロックＢＬＯＣＫｉの具体的な回路構成例である。メモリセルアレイ１は、複数（本例では１０２４個）のブロックＢＬＯＣＫ０〜ＢＬＯＣＫ１０２３から構成される。各ブロックＢＬＯＣＫ０〜ＢＬＯＣＫ１０２３は、Ｙ方向に並んで配置されている。ここで、ブロックとはイレーズの最小単位、即ち一度に消去できる最小のメモリセル数を意味する。
１つのブロックＢＬＯＣＫｉは、Ｘ方向に並んだ複数（本例では８５１２個）のＮＡＮＤセルユニットＵから構成される。１つのＮＡＮＤセルユニットＵは、電流通路が直列接続された４つのメモリセルＭ１，Ｍ２，Ｍ３，Ｍ４からなるＮＡＮＤ列と、このＮＡＮＤ列の一端に電流通路の一端が接続されるセレクトゲート（ＭＯＳトランジスタ）Ｓ１と、上記ＮＡＮＤ列の他端に電流通路の一端が接続されるセレクトゲート（ＭＯＳトランジスタ）Ｓ２とから構成される。
本例では、ＮＡＮＤ列は４つのメモリセルＭ１，Ｍ２，Ｍ３，Ｍ４から構成されるが、１つまたは２つ以上のメモリセルから構成されていれば良く、特に４つに限定されるものではない。
上記セレクトゲートＳ１は、ビット線ＢＬｅｋまたはビット線ＢＬｏｋに接続され（ｋ＝０，１，…，４２５５）、セレクトゲートＳ２はソース線Ｃ−ｓｏｕｒｃｅに接続されている。
ワード線（コントロールゲート線）ＷＬ０−ｉ，ＷＬ１−ｉ，ＷＬ２−ｉ，ＷＬ３−ｉはＸ方向に延設され、Ｘ方向の複数のメモリセルに共通に接続される。セレクトゲート線ＳＧＤ−ｉはＸ方向に延設され、Ｘ方向の複数のセレクトゲートＳ１に共通に接続される。セレクトゲート線ＳＧＳ−ｉもＸ方向に延設され、Ｘ方向の複数のセレクトゲートＳ２に共通に接続される。
上記のような構成において、ライト／リード動作時には、ブロックＢＬＯＣＫｉの一端側から数えて偶数番目（even）に位置する複数のビット線ＢＬｅ０，ＢＬｅ１，…，ＢＬｅ４２５５と、一端側から数えて奇数番目（odd）に位置する複数のビット線ＢＬｏ０，ＢＬｏ１，…，ＢＬｏ４２５５とが互いに独立に駆動される。但し、ここではビット線は０から数えるものとする。
つまり、１本のワード線、例えばワード線ＷＬ３−ｉに接続される８５１２個のメモリセルのうち、偶数番目に位置する複数のビット線ＢＬｅ０，ＢＬｅ１，…，ＢＬｅ４２５５に接続される４２５６個のメモリセル（△で示す）に対して、同時にライト／リード動作が実行される。また、ワード線ＷＬ３−ｉに接続される８５１２個のメモリセルのうち、奇数番目に位置する複数のビット線ＢＬｏ０，ＢＬｏ１，…，ＢＬｏ４２５５に接続される４２５６個のメモリセル（○で示す）に対して、同時にライト／リード動作が実行される。
１つのメモリセルが１ビットのデータを記憶する場合、１本のワード線、例えばワード線ＷＬ３−ｉと偶数番目の複数のビット線ＢＬｅ０，ＢＬｅ１，…，ＢＬｅ４２５５との交点に位置する４２５６個のメモリセル（△で示す）は、ページと呼ばれる単位を構成する。同様に、ワード線ＷＬ３−ｉと奇数番目の複数のビット線ＢＬｏ０，ＢＬｏ１，…，ＢＬｏ４２５５との交点に位置する４２５６個のメモリセル（○で示す）もページと呼ばれる単位を構成する。
また、本例のように、１つのメモリセルが２ビットのデータを記憶する場合、４２５６個のメモリセル（△で示す）は２ページ分のデータを記憶し、４２５６個のメモリセル（○で示す）も２ページ分のデータを記憶する。
（３）デバイス構造例
(a) ウェル構造例
図４は、上記ＮＡＮＤセル型フラッシュメモリのウェル構造の例を示している。
ｐ型シリコン基板（p-sub）１１−１の主表面領域には、ダブルウェル領域１１−６、ｎ型ウェル領域（n-well）１１−４、並びにｐ型ウェル領域（p-well）１１−５が形成されている。上記ダブルウェル領域１１−６は、ｎ型ウェル領域（Cell n-well）１１−２内にｐ型ウェル領域（Cell p-well）１１−３が形成されている。このダブルウェル領域１１−６はメモリセルアレイ部に形成され、上記ｎ型ウェル領域１１−４及びｐ型ウェル領域１１−５は周辺回路部に形成される。
上記メモリセルアレイ部に形成されるメモリセルは、ｎチャネルＭＯＳトランジスタで構成され、上記ｐ型ウェル領域１１−３内に配置される。前記ｎ型ウェル領域１１−２及びｐ型ウェル領域１１−３は、同電位に設定される。また、周辺回路部に形成され、電源電圧よりも高い電圧が印加される高電圧ｎチャネルＭＯＳトランジスタは、ｐ型シリコン基板（p-sub）１１−１の主表面領域に形成される。一方、周辺回路部に形成され、電源電圧が印加される低電圧ｐチャネルＭＯＳトランジスタはｎ型ウェル領域（n-well）１１−４内に、電源電圧が印加される低電圧ｎチャネルＭＯＳトランジスタはｐ型ウェル領域（p-well）１１−５内にそれぞれ形成される。
(b) セルアレイの構造例
図５は、上記ＮＡＮＤセル型フラッシュメモリにおけるメモリセルアレイ部のＹ方向の断面構造の例を示している。ｐ型シリコン基板１１−１内には、ｎ型ウェル領域１１−２及びｐ型ウェル領域１１−３から構成されるダブルウェル領域１１−６が形成されている。ＮＡＮＤ列（電流通路が直列接続された４つのメモリセルＭ１，Ｍ２，Ｍ３，Ｍ４）は、ｐ型ウェル領域１１−３内に配置される。４つのメモリセルＭ１，Ｍ２，Ｍ３，Ｍ４はそれぞれ、フローティングゲート電極ＦＧとコントロールゲート電極ＷＬ０−ｉ，ＷＬ１−ｉ，ＷＬ２−ｉ，ＷＬ３−ｉからなるスタックゲート構造のｎチャネルＭＯＳトランジスタから構成される。
上記ＮＡＮＤ列の一端には、セレクトゲートＳ１の電流通路の一端が接続され、その他端にはセレクトゲートＳ２の電流通路の一端が接続される。セレクトゲートＳ１，Ｓ２は、共にｎチャネルＭＯＳトランジスタで構成され、メモリセルＭ１，Ｍ２，Ｍ３，Ｍ４と類似した構造、即ちスタックゲート構造のセレクトゲート線ＳＧＳ−ｉ，ＳＧＳ−ｉとＳＧＤ−ｉ，ＳＧＤ−ｉを有する。セレクトゲート線ＳＧＳ−ｉ，ＳＧＳ−ｉとＳＧＤ−ｉ，ＳＧＤ−ｉはそれぞれ図示しない領域で短絡されており、セレクトゲートＳ１，Ｓ２を構成するｎチャネルＭＯＳトランジスタのゲート電極として働く。
上記ＮＡＮＤセルユニットの一端、即ちセレクトゲートＳ１の拡散層（ドレイン領域）１４は、コンタクトプラグＣＢ１を経由して第１層目のメタル配線Ｍ０に接続される。また、この第１層目のメタル配線Ｍ０は、ヴィアプラグＶ１を経由してビット線ＢＬとして働く第２層目のメタル配線Ｍ１に接続される。このビット線ＢＬは、上記データ回路２に接続される。
上記ＮＡＮＤセルユニットの他端、即ちセレクトゲートＳ２の拡散層（ソース領域）１５は、コンタクトプラグＣＢ２を経由してソース線Ｃ−ｓｏｕｒｃｅとして働く第１層目のメタル配線Ｍ０に接続される。このソース線Ｃ−ｓｏｕｒｃｅは、上記ウェル／ソース電位制御回路８に接続される。
ｎ型ウェル領域（Cell n-well）１１−２は、ｎ型拡散層１６を介在してＣ−ｐ−ｗｅｌｌ電位設定線１８に接続され、ｐ型ウェル領域（Cell p-well）１１−３は、ｐ型拡散層１７を介在してＣ−ｐ−ｗｅｌｌ電位設定線１８に接続される。つまり、ｎ型ウェル領域１１−２とｐ型ウェル領域１１−３は同電位に設定される。上記Ｃ−ｐ−ｗｅｌｌ電位設定線１８は、上記ウェル／ソース電位制御回路８に接続される。
なお、上記フローティングゲート電極ＦＧ、上記コントロールゲート電極ＷＬ０−ｉ，ＷＬ１−ｉ，ＷＬ２−ｉ，ＷＬ３−ｉ及び上記セレクトゲート線ＳＧＳ−ｉ，ＳＧＤ−ｉはそれぞれ、例えば不純物を含むポリシリコン層から形成される。また、上記第１，第２層目のメタル配線Ｍ０，Ｍ１は、例えばアルミニウムや銅、あるいはこれらの合金等で形成される。
図６は上記メモリセル部におけるＸ方向の断面構造の例を示し、図７はセレクトゲートにおけるＸ方向の断面構造の例を示している。Ｘ方向の複数のメモリセル（ＦＧ＋ＷＬ）は、ＳＴＩ（Shallow Trench Isolation）構造の素子分離領域１９によって互いに電気的に分離されている。ｐ型ウェル領域１１−３上には、トンネル酸化膜２０を介在してフローティングゲート電極ＦＧが配置されている。フローティングゲート電極ＦＧ上には、ＯＮＯ（oxide/nitride/oxide）膜２１を介在して、ワード線として働くコントロールゲート電極ＷＬが配置される。
上述したように、セレクトゲート線ＳＧＳとＳＧＤはそれぞれ、二層構造になっている。下層側のセレクトゲート線ＳＧＳまたはＳＧＤ（ＳＧＳ／ＳＧＤ）と上層側のセレクトゲート線ＳＧＳまたはＳＧＤ（ＳＧＳ／ＳＧＤ）とは、メモリセルアレイの端部において互いに電気的に接続されると共に、メモリセルアレイ内においても一定間隔、例えば５１２本のビット線ごとに互いに電気的に接続されている。
（４）一括検知回路の構成例
図８は、上記図１に示した回路における一括検知回路１０の構成例を示している。一括検知回路１０は、ベリファイリードの後、選択された全てのメモリセルに対して、ライトまたはイレーズが完全に行われたか否かを調べる機能を有する（Program/Erase completion detection）。
本例では、メモリセルアレイの構成例でも説明したように、ライト／リード動作時に、偶数番目の複数のビット線と奇数番目の複数のビット線とが互いに独立に駆動されることを前提とする。このため、偶数番目の１本のビット線と奇数番目の１本のビット線とからなる合計２本のビット線に対して１個のサブデータ回路が設けられている。
具体的には、８５１２本のビット線ＢＬｅｋ，ＢＬｏｋ（ｋ＝０，１，…，４２２５）が存在するため、データ回路２は４２５６個のサブデータ回路を含んで構成される。
図８では、４２５６個のサブデータ回路のうち、８個のサブデータ回路ＲＥＧＲ１−０，ＲＥＧＲ１−１，ＲＥＧＲ１−２，ＲＥＧＲ１−３，ＲＥＧＲ２−０，ＲＥＧＲ２−１，ＲＥＧＲ２−２，ＲＥＧＲ２−３を抽出して示している。
サブデータ回路ＲＥＧＲ１−ｙは、２本のビット線ＢＬｅｊ＋ｙ，ＢＬｏｊ＋ｙに接続されると共に、Ｉ／Ｏ線対ＩＯｊ＋ｙ，／ＩＯｊ＋ｙに接続される。また、サブデータ回路ＲＥＧＲ２−ｙは、２本のビット線ＢＬｅｊ＋ｙ＋４，ＢＬｏｊ＋ｙ＋４に接続されると共に、Ｉ／Ｏ線対ＩＯｊ＋ｙ＋４，／ＩＯｊ＋ｙ＋４に接続される。但し、ｙ＝０，１，２，３である。
第１乃至第４サブデータ回路ＲＥＧＲ１−０，ＲＥＧＲ１−１，ＲＥＧＲ１−２，ＲＥＧＲ１−３の出力ノードＲＣＤ１は共通接続され、その接続ノードＲＣＤ１はｐチャネルＭＯＳトランジスタＴＰ２のゲートに接続される。同様に、第５乃至第８サブデータ回路ＲＥＧＲ２−０，ＲＥＧＲ２−１，ＲＥＧＲ２−２，ＲＥＧＲ２−３の出力ノードＲＣＤ２も共通接続され、その接続ノードＲＣＤ２はｐチャネルＭＯＳトランジスタＴＰ３のゲートに接続される。
ｐチャネルＭＯＳトランジスタＴＰ１３，ＴＰ１４は、ライトまたはイレーズが完全に行われたか否かを調べる時に、制御信号ＣＯＭＨｎに基づいてノードＲＣＤ１，ＲＣＤ２をプリチャージするためのものである。即ち、制御信号ＣＯＭＨｎを“Ｌ”にしてＭＯＳトランジスタＴＰ１３，ＴＰ１４をオンすることにより、ノードＲＣＤ１，ＲＣＤ２を電源電位Ｖｄｄに設定した後、制御信号ＣＯＭＨｎを“Ｌ”にしてＭＯＳトランジスタＴＰ１３，ＴＰ１４をオフし、ノードＲＣＤ１，ＲＣＤ２をフローティング状態にする。この時、上記ＭＯＳトランジスタＴＰ２，ＴＰ３はオフ状態となる。
ｎチャネルＭＯＳトランジスタＴＮ１５の電流通路の一端はノードＮＣＯＭに接続され、他端は接地点Ｖｓｓに接続され、ゲートに制御信号ＮＣＯＭＬが供給される。このＭＯＳトランジスタＴＮ１５は、ライトまたはイレーズが完全に行われたか否かを調べる時に、制御信号ＮＣＯＭＬの制御により、ノードＮＣＯＭを接地電位に設定した後、フローティング状態にするために働く。
キャパシタＤＬＮ４は、上記ノードＮＣＯＭと接地点Ｖｓｓ間に接続される。このキャパシタＤＬＮ４は、ディプレッションタイプのｎチャネルＭＯＳキャパシタであり、ＭＯＳトランジスタのゲートが上記ノードＮＣＯＭに接続され、ソースとドレインが接地点Ｖｓｓに接続されて構成されている。キャパシタＤＬＮ４は、ノードＮＣＯＭの電位を保持するために働く。
ｎチャネルＭＯＳトランジスタＴＮ１６のゲートはノードＮＣＯＭに接続され、電流通路の一端はヒューズ素子Ｆの一端に接続され、他端はｎチャネルＭＯＳトランジスタＴＮ１７の電流通路の一端に接続される。上記ヒューズ素子Ｆの他端は、ノードＦＬＡＧに接続される。また、上記ＭＯＳトランジスタＴＮ１７の電流通路の他端は接地点Ｖｓｓに接続され、ゲートに制御信号ＣＯＬＰＲＥが供給される。
ライトまたはイレーズが完全に行われたか否かを調べる時、ライト／イレーズが十分に行われていないメモリセルに対応するサブデータ回路は、共通ノードＲＣＤ１または共通ノードＲＣＤ２の電位レベルを“Ｈ”から“Ｌ”に低下させる。
従って、ライト／イレーズが十分に行われていないメモリセルが少なくとも１つ存在する場合には、ＭＯＳトランジスタＴＰ２またはＭＯＳトランジスタＴＰ３がオン状態となり、ノードＮＣＯＭが“Ｌ”から“Ｈ”になってノードＦＬＡＧが“Ｌ”になる。
一方、全てのメモリセルに対して、ライト／イレーズが十分に行われている場合には、全てのサブデータ回路は、共通ノードＲＣＤ１，ＲＣＤ２の電位レベルを“Ｈ”に維持する。従って、ノードＮＣＯＭは“Ｌ”のままであり、ノードＦＬＡＧは“Ｈ”となる。
このように、ノードＦＬＡＧの電位レベルを検出することにより、選択された全てのメモリセルに対して、十分なライト／イレーズが行われたか否かを調べることができる。
本例では、８個のサブデータ回路を１つにまとめ、これら８個のサブデータ回路ごとに、ライトまたはイレーズが完全に行われたか否かを調べる、即ちノードＦＬＡＧの電位レベルの検出を行っている。
このように、８個のサブデータ回路を一纏めにしたのは、これら８個のサブデータ回路に対応する８カラム単位で、リダンダンシイ回路によるメモリセルの置き換えを行っているためである。つまり、ヒューズ素子Ｆを切断すると、これら８個のサブデータ回路に接続されるメモリセルは常に非選択状態になり、これに代わってリダンダンシイ領域の予備のメモリセルが選択される。
従って、リダンダンシイ回路によるメモリセルの置き換えをｎ（ｎは自然数）個のサブデータ回路に対応するｎカラム単位で行う場合には、ｎ個のサブデータ回路を一纏めにする。
なお、上記ノードＦＬＡＧは、全てのカラムに対応する共通ノードとなっている。例えば、データ回路２が４２５６個のサブデータ回路から構成される場合、８個のサブデータ回路をリダンダンシイ置き換えの１単位とすると、チップ内には、図８に示す回路が５３２個存在することになる。そして、これら５３２個の回路は、共通ノードＦＬＡＧに接続される。
（５）サブデータ回路の構成例
図９は、上記データ回路２内のサブデータ回路の構成例を示している。ここでは、データ回路２は、複数個（例えば４２５６個）のサブデータ回路で構成され、各サブデータ回路は、図９のような構成になっている。
サブデータ回路ＲＥＧＲは、６個のデータ記憶部ＤＳ１，ＤＳ２，…，ＤＳ６を有している。これらデータ記憶部ＤＳ１，ＤＳ２，…，ＤＳ６を使用して、選択された１つのメモリセルに対して４ビットデータのリード動作及びプログラム動作を実行する。このプログラム動作には、ライト動作やベリファイ動作などが含まれる。
上記サブデータ回路ＲＥＧＲは、偶数番目の１本のビット線と奇数番目の１本のビット線とからなる合計２本のビット線に対して１個設けられる。偶数番目のビット線ＢＬｅｋは、ｎチャネルＭＯＳトランジスタＱ１の電流通路を経由してサブデータ回路ＲＥＧＲに接続され、奇数番目のビット線ＢＬｏｋは、ｎチャネルＭＯＳトランジスタＱ２の電流通路を経由して、上記サブデータ回路ＲＥＧＲに接続される。
そして、偶数番目のビット線ＢＬｅｋに接続されるＭＯＳトランジスタＱ１のゲートに制御信号ＢＬＳｅが共通に入力され、奇数番目のビット線ＢＬｏｋに接続されるＭＯＳトランジスタＱ２のゲートに制御信号ＢＬＳｏが共通に入力される。
上記のような構成において、上記制御信号ＢＬＳｅが“Ｈ”、上記制御信号ＢＬＳｏが“Ｌ”の時、ＭＯＳトランジスタＱ１がオン状態となるため、偶数番目のビット線ＢＬｅｋがサブデータ回路ＲＥＧＲに電気的に接続される。また、上記制御信号ＢＬＳｅが“Ｌ”、上記制御信号ＢＬＳｏが“Ｈ”の時、ＭＯＳトランジスタＱ２がオン状態となるため、奇数番目のビット線ＢＬｏｋがサブデータ回路ＲＥＧＲに電気的に接続される。
図１０は、上記図９に示したサブデータ回路の具体的な回路例を示している。本例では、図９に対応させて、１カラム分（２本のビット線ＢＬｅｋ，ＢＬｏｋに対応）のサブデータ回路を示す。
サブデータ回路ＲＥＧＲは、４つのダイナミックラッチ（Dynamic Latch）ＤＬＤ，ＤＬＣ，ＤＬＢ，ＤＬＡと２つのスタティックラッチ（Static Latch）ＳＬ１，ＳＬ２を含んで構成されている。このサブデータ回路ＲＥＧＲは、メモリセルから読み出した１６値のデータを感知して増幅するセンスアンプとして働くものである。
即ち、メモリセルアレイ１中のＮＡＮＤセルユニットが接続されたビット線対ＢＬｏｋ，ＢＬｅｋの一端には、ｎチャネルＭＯＳトランジスタＱ１，Ｑ２の電流通路の一端がそれぞれ接続されている。これらＭＯＳトランジスタＱ１，Ｑ２の電流通路の他端は、ｎチャネルＭＯＳトランジスタＱ３の電流通路の一端に接続される。上記ＭＯＳトランジスタＱ１，Ｑ２のゲートには、制御信号ＢＬＳｏｋ，ＢＬＳｅｋが供給されて制御され、一方のビット線を選択するビット線選択トランジスタとして働く。
また、上記ＭＯＳトランジスタＱ３のゲートには、制御信号ＢＬＣＬＡＭＰが供給されて制御される。このＭＯＳトランジスタＱ３は、ビット線クランプ信号として働く制御信号ＢＬＣＬＡＭＰに基づいて、ビット線側のノードＮＢＬとサブデータ回路側のノードＴＤＣとの電気的接続／切断を行うクランプ用である。
更に、上記ビット線対ＢＬｏｋ，ＢＬｅｋの一端には、ｎチャネルＭＯＳトランジスタＱ４，Ｑ５の電流通路の一端が接続され、これらＭＯＳトランジスタＱ４，Ｑ５の電流通路の他端にはバイアス電位（例えば接地電位Ｖｓｓ）ＢＬＣＲＬが印加され、ゲートには制御信号ＢＩＡＳｏ，ＢＩＡＳｅが供給される。ＭＯＳトランジスタＱ４，Ｑ５は、制御信号に基づいて一方のビット線にバイアス電位を供給するバイアストランジスタとして働く。
上記ＭＯＳトランジスタＱ３の電流通路の他端（ノードＴＤＣ）には、ｎチャネルＭＯＳトランジスタＱ６〜Ｑ１２の電流通路の一端がそれぞれ接続される。上記ＭＯＳトランジスタＱ６の電流通路の他端にはプリチャージ電位ＶＰＲＥが印加され、ゲートには制御信号ＢＬＰＲＥが供給される。スイッチ回路として働く上記ＭＯＳトランジスタＱ７〜Ｑ１０の電流通路の他端にはそれぞれ４つのダイナミックラッチＤＬＤ，ＤＬＣ，ＤＬＢ，ＤＬＡが接続され、ゲートには制御信号ＲＥＧＤ，ＲＥＧＣ，ＲＥＧＢ，ＲＥＧＡが供給される。
上記ダイナミックラッチＤＬＤは、ｎチャネルＭＯＳトランジスタＱ１３とＱ１４とで構成される。上記ＭＯＳトランジスタＱ１３の電流通路の一端は上記ＭＯＳトランジスタＱ７の電流通路の他端に接続され、電流通路の他端には電位ＶＲＥＧが印加され、ゲート（ノードＤＤＣＤ）はＭＯＳトランジスタＱ１４の電流通路の一端に接続される。このＭＯＳトランジスタＱ１４のゲートには制御信号ＤＴＧＤが供給され、スタティックラッチＳＬ１に記憶されたデータを上記ノードＤＤＣＤに転送するために使用される。
上記ダイナミックラッチＤＬＣは、ｎチャネルＭＯＳトランジスタＱ１５とＱ１６とで構成される。上記ＭＯＳトランジスタＱ１５の電流通路の一端は上記ＭＯＳトランジスタＱ８の電流通路の他端に接続され、電流通路の他端には上記電位ＶＲＥＧが印加され、ゲート（ノードＤＤＣＣ）はＭＯＳトランジスタＱ１６の電流通路の一端に接続される。このＭＯＳトランジスタＱ１６のゲートには、制御信号ＤＴＧＣが供給され、スタティックラッチＳＬ１に記憶されたデータを上記ノードＤＤＣＣに転送するために使用される。
上記ダイナミックラッチＤＬＢは、ｎチャネルＭＯＳトランジスタＱ１７とＱ１８とで構成される。上記ＭＯＳトランジスタＱ１７の電流通路の一端は上記ＭＯＳトランジスタＱ９の電流通路の他端に接続され、電流通路の他端には電位ＶＲＥＧが印加され、ゲート（ノードＤＤＣＢ）はＭＯＳトランジスタＱ１８の電流通路の一端に接続される。このＭＯＳトランジスタＱ１８のゲートには、制御信号ＤＴＧＢが供給され、スタティックラッチＳＬ１に記憶されたデータを上記ノードＤＤＣＢに転送するために使用される。
上記ダイナミックラッチＤＬＡは、ｎチャネルＭＯＳトランジスタＱ１９とＱ２０とで構成される。上記ＭＯＳトランジスタＱ１９の電流通路の一端は上記ＭＯＳトランジスタＱ１０の電流通路の他端に接続され、電流通路の他端には電位ＶＲＥＧが印加され、ゲート（ノードＤＤＣＡ）はＭＯＳトランジスタＱ２０の電流通路の一端に接続される。このＭＯＳトランジスタＱ２０のゲートには、制御信号ＤＴＧＡが供給されて制御され、スタティックラッチＳＬ１に記憶されたデータを上記ノードＤＤＣＡに転送するために使用される。
上記ＭＯＳトランジスタＱ１４，Ｑ１６，Ｑ１８，Ｑ２０の電流通路の他端は、上記ＭＯＳトランジスタＱ１１の電流通路の他端（ノードＰＤＣ）に共通接続される。このＭＯＳトランジスタＱ１１のゲートには転送制御信号ＢＬＣ１が供給される。また、上記ＭＯＳトランジスタＱ１４，Ｑ１６，Ｑ１８，Ｑ２０の電流通路の他端は、第１のスタティックラッチＳＬ１に接続される。
このスタティックラッチＳＬ１は、ＣＭＯＳフリップフロップ回路であり、ｎチャネルＭＯＳトランジスタＱ２１とクロック同期式インバータ２２，２３とを含んで構成されている。上記ノードＰＤＣには、クロック同期式インバータ２２の入力端、ＭＯＳトランジスタＱ２１の電流通路の一端及びクロック同期式インバータ２３の出力端がそれぞれ接続される。上記ＭＯＳトランジスタＱ２１の電流通路の他端には上記クロック同期式インバータ２３の入力端とクロック同期式インバータ２２の出力端が接続される。
また、上記ノードＴＤＣと接地点Ｖｓｓ間には、キャパシタＣＰが接続されている。このキャパシタＣＰは、ディプレッションタイプのｎチャネルＭＯＳキャパシタであり、ＭＯＳトランジスタのゲートが上記ノードＴＤＣに接続され、ソースとドレインが接地点Ｖｓｓに接続されている。上記キャパシタＣＰは、待避したデータを保持するためのデータ記憶用として働く。上記キャパシタＣＰの一方の電極はＭＯＳトランジスタＱ３とＱ１の電流通路を介してビット線ＢＬｏｋに接続され、ＭＯＳトランジスタＱ３とＱ２の電流通路を介してビット線ＢＬｅｋに接続される。
上記ＭＯＳトランジスタＱ１２の電流通路の他端には、第２のスタティックラッチＳＬ２が接続されている。このスタティックラッチＳＬ２は、ＣＭＯＳフリップフロップ回路であり、ｎチャネルＭＯＳトランジスタＱ２２とクロック同期式インバータ２４，２５を含んで構成されている。上記ＭＯＳトランジスタＱ１２の電流通路の他端（ノードＳＤＣ）には、クロック同期式インバータ２４の入力端、ＭＯＳトランジスタＱ２２の電流通路の一端及びクロック同期式インバータ２５の出力端がそれぞれ接続される。上記ＭＯＳトランジスタＱ２２の電流通路の他端には上記クロック同期式インバータ２５の入力端とクロック同期式インバータ２４の出力端が接続される。
上記クロック同期式インバータ２４，２５の出力端には、カラム選択スイッチとしてのｎチャネルＭＯＳトランジスタＱ２３，Ｑ２４の電流通路の一端がそれぞれ接続され、これらＭＯＳトランジスタＱ２３，Ｑ２４の電流通路の他端にはＩ／Ｏ線対（データ線対）ＩＯ，／ＩＯが接続される。そして、上記ＭＯＳトランジスタＱ２３，Ｑ２４のゲートには、カラム選択信号ＣＳＬｋが供給される。
（６）サブデータ回路の概略的な動作
上記のような構成において、制御信号ＢＬＣＬＡＭＰが“Ｈ”の時、ＭＯＳトランジスタＱ３はオン状態となり、例えば偶数番目のビット線ＢＬｅｋがＭＯＳキャパシタＣＰの一方の電極に電気的に接続される。この時、制御信号ＢＬＳｅｋは“Ｈ”、制御信号ＢＬＳｏｋは“Ｌ”に設定されている。また、制御信号ＢＩＡＳｅは“Ｌ”、制御信号ＢＩＡＳｏは“Ｈ”に設定され、奇数番目のビット線ＢＬｏｋにはバイアス電位ＢＬＣＲＬが供給される。
一方、奇数番目のビット線ＢＬｏｋがＭＯＳキャパシタＣＰの一方の電極に電気的に接続される場合には、制御信号ＢＬＳｅｋは“Ｌ”、制御信号ＢＬＳｏｋは“Ｈ”に設定される。この時、制御信号ＢＩＡＳｅは“Ｈ”、制御信号ＢＩＡＳｏは“Ｌ”に設定され、偶数番目のビット線ＢＬｅｋにはバイアス電位ＢＬＣＲＬが供給される。
これに対し、制御信号ＢＬＣＬＡＭＰが“Ｌ”の時は、ＭＯＳトランジスタＱ３はオフ状態となるため、ノードＮＢＬとノードＴＤＣは電気的に分離される。
上記ＭＯＳトランジスタＱ６は、キャパシタＣＰの一方の電極をプリチャージ電位ＶＰＲＥに充電するための素子である。制御信号ＢＬＰＲＥが“Ｈ”の時、キャパシタＣＰの一方の電極がプリチャージ電位ＶＰＲＥに充電される。
上記ＭＯＳトランジスタＱ１３は、ＭＯＳトランジスタＱ７の電流通路を介してキャパシタＣＰの一方の電極に接続されている。制御信号ＲＥＧＤが“Ｈ”、即ちＭＯＳトランジスタＱ７がオン状態の時、ＭＯＳトランジスタＱ１３は、データ記憶部（ノードＤＤＣＤ）に記憶されたデータの値に基づいて、キャパシタＣＰの一方の電極の電位を強制的にＶＲＥＧにする。
例えば、ノードＤＤＣＤに記憶されたデータが“１”、即ちＭＯＳトランジスタＱ１３のゲートのレベルが“Ｈ”の時は、制御信号ＲＥＧＤが“Ｈ”になるとキャパシタＣＰの一方の電極が強制的に電位ＶＲＥＧに設定される。また、ノードＤＤＣＤに記憶されたデータが“０”、即ちＭＯＳトランジスタＱ１３のゲートのレベルが“Ｌ”の時は、キャパシタＣＰの一方の電極の電位は電位ＶＲＥＧに影響されることはない。
上記ＭＯＳトランジスタＱ１５は、ＭＯＳトランジスタＱ８の電流通路を介してキャパシタＣＰの一方の電極に接続されている。制御信号ＲＥＧＣが“Ｈ”、即ちＭＯＳトランジスタＱ８がオン状態の時、ＭＯＳトランジスタＱ１５は、データ記憶部（ノードＤＤＣＣ）に記憶されたデータの値に基づいて、キャパシタＣＰの一方の電極の電位を強制的にＶＲＥＧにする。
上記ＭＯＳトランジスタＱ１７は、ＭＯＳトランジスタＱ９の電流通路を介してキャパシタＣＰの一方の電極に接続されている。制御信号ＲＥＧＢが“Ｈ”、即ちＭＯＳトランジスタＱ９がオン状態の時、ＭＯＳトランジスタＱ１７は、データ記憶部（ノードＤＤＣＢ）に記憶されたデータの値に基づいて、キャパシタＣＰの一方の電極の電位を強制的にＶＲＥＧにする。
更に、上記ＭＯＳトランジスタＱ１９は、ＭＯＳトランジスタＱ１０の電流通路を介してキャパシタＣＰの一方の電極に接続されている。制御信号ＲＥＧＡが“Ｈ”、即ちＭＯＳトランジスタＱ１０がオン状態の時、ＭＯＳトランジスタＱ１９は、データ記憶部（ノードＤＤＣＡ）に記憶されたデータの値に基づいて、キャパシタＣＰの一方の電極の電位を強制的にＶＲＥＧにする。
上記スタティックラッチＳＬ１中のＭＯＳトランジスタＱ２１は、ＣＭＯＳフリップフロップ回路の２つの入力端子、即ちクロック同期式インバータ２２，２３の入力端子の電位をイコライズするための素子である。また、スタティックラッチＳＬ２中のＭＯＳトランジスタＱ２３は、ＣＭＯＳフリップフロップ回路の２つの入力端子、即ちクロック同期式インバータ２４，２５の入力端子の電位をイコライズするための素子である。上記ＭＯＳトランジスタＱ２１は制御信号ＥＱ１により制御され、ＭＯＳトランジスタＱ２３は制御信号ＥＱ２により制御されてそれぞれのクロック同期式インバータの入力端子の電位をイコライズする。
上記クロック同期式インバータ２２はクロック信号ＳＥＮ１，／ＳＥＮ１に同期して動作し、クロック同期式インバータ２３はクロック信号ＬＡＴ１，／ＬＡＴ１に同期して動作する。上記クロック同期式インバータ２４はクロック信号ＳＥＮ２，／ＳＥＮ２に同期して動作し、クロック同期式インバータ２５はクロック信号ＬＡＴ２，／ＬＡＴ２に同期して動作する。
なお、符号の前に付した“／”は反転信号、即ち“バー”を意味している。
図１１（ａ），（ｂ）は、上記クロック同期式インバータ２２〜２５の構成例を示している。（ａ）図はシンボル図、（ｂ）図は具体的な回路図である。このクロック同期式インバータは、クロック信号ＣＬＫが“Ｈ”、クロック信号／ＣＬＫが“Ｌ”の時にＣＭＯＳインバータとして動作する。一方、クロック信号ＣＬＫが“Ｌ”、クロック信号／ＣＬＫが“Ｈ”の時には、入力信号ＩＮと出力信号ＯＵＴとは無関係（ハイインピーダンス状態）になる。
クロック同期式インバータは、電源Ｖｄｄと接地点Ｖｓｓ間に電流通路が直列接続されたｐチャネルＭＯＳトランジスタＱ２５，Ｑ２６とｎチャネルＭＯＳトランジスタＱ２７，Ｑ２８で構成されている。上記ＭＯＳトランジスタＱ２５，Ｑ２８のゲートに入力信号ＩＮが供給される。また、上記ＭＯＳトランジスタＱ２６のゲートにはクロック信号／ＣＬＫが供給され、上記ＭＯＳトランジスタＱ２７のゲートにはクロック信号ＣＬＫが供給される。そして、ＭＯＳトランジスタＱ２６とＱ２７の電流通路の接続点から出力信号ＯＵＴを出力するようになっている。
上記スタティックラッチＳＬ１の入力ノードＰＤＣ、即ちクロック同期式インバータ２２の入力端子とノードＴＤＣとの間には、スイッチ素子としてのＭＯＳトランジスタＱ１１が接続されている。また、上記スタティックラッチＳＬ２の入力ノードＳＤＣ、即ちクロック同期式インバータ２４の入力端子とノードＴＤＣとの間には、スイッチ素子としてのＭＯＳトランジスタＱ１２が接続されている。上記ＭＯＳトランジスタＱ１１は転送制御信号ＢＬＣ１により制御され、上記ＭＯＳトランジスタＱ１２は転送制御信号ＢＬＣ２により制御され、スタティックラッチＳＬ１と上記スタティックラッチＳＬ２間におけるデータの転送を実行するために使用される。
そして、カラムアドレス信号により選択されたカラムでは、カラム選択信号ＣＳＬｋ（ｋ＝０，１，…，４２５５）が“Ｈ”になってＭＯＳトランジスタＱ２３，Ｑ２４がオンし、その選択されたカラム内のスタティックラッチＳＬ２とＩ／Ｏ線対ＩＯ，／ＩＯとが電気的に接続される。
図１２は、本発明の実施形態に係るＮＡＮＤセル型フラッシュメモリにおけるダイナミックラッチのリフレッシュ動作を示すタイミング図である。
まず、データリフレッシュの最初の期間Ｔ１においては、ＭＯＳトランジスタＱ１１のゲートに供給される信号ＢＬＣ１を“Ｌ”レベルから“Ｖｓｇ”レベルに立ち上げ、再び“Ｌ”レベルにする。これによって、ＭＯＳトランジスタＱ１１を一時的にオンさせ、スタティックラッチＳＬ１のノードＰＤＣにラッチされているデータをノードＴＤＣへ移動する（待避させる）。
次の期間Ｔ２においては、下記(1)〜(4)のような動作を行い、ダイナミックラッチＤＬＡのデータをリフレッシュする。
(1) クロック信号ＳＥＮ１とクロック信号ＬＡＴ１をＶｄｄレベルからＶｓｓレベルに立ち下げて制御信号ＥＱ１をＶｄｄレベルに立ち上げる。これによって、クロック同期式インバータ２２，２３の入力端子の電位がイコライズされ、スタティックラッチＳＬ１のラッチが解除される。
(2) 電位ＶＲＥＧをＶｄｄレベルに上げ、制御信号ＤＴＧＡを“Ｖｓｇ”レベルに立ち上げることにより、ブーストラップをかけてから、ノードＰＤＣにＭＯＳトランジスタＱ２０の電流通路を介してノードＤＤＣＡのデータを転送する。このようにブーストトラップをかけると、ノードＤＤＣＡの電荷量が“１”データの場合の２倍になり、ノードＰＤＣに電荷を転送する際に十分な電荷を伝達できる。即ち、ノードＰＤＣの電位は、イコライズをかけた電位とノードＤＤＣＡの電位の電荷共分配で決まる電位となる。この電位は、ノードＰＤＣのラッチ閾値に関して“１”データ、“０”データともマージンが必要である。上記ブーストトラップ動作で“１”データ側の電荷が増えるので、このマージンが稼げることになる。
(3) クロック信号ＳＥＮ１とクロック信号ＬＡＴ１をＶｄｄレベルに立ち上げて制御信号ＤＴＧＡと電位ＶＲＥＧを立ち下げる。これによって、ＭＯＳトランジスタＱ２０がオンし、クロック同期式インバータ２２，２３がインバータ動作を行い、スタティックラッチＳＬ１がノードＤＤＣＡのデータをラッチする。つまり、ノードＤＤＣＡの元のデータがノードＰＤＣに移動し、０ＶまたはＶｄｄの電位に増幅されて保持される。
(4) 制御信号ＤＴＧＡを“Ｖｓｇ”レベルに立ち上げた後、“Ｌ”レベルに低下させる。これによって、スタティックラッチＳＬ１で増幅してノードＰＤＣに保持したノードＤＤＣＡの元のデータをＭＯＳトランジスタＱ２０の電流通路を介してノードＤＤＣＡに書き戻す。
上述した(1)〜(4)の動作でノードＤＤＣＡのデータがリフレッシュされる。
以降の期間Ｔ３，Ｔ４，Ｔ５においても上記(1)〜(4)と同様な動作を行い、ダイナミックラッチＤＬＢ，ＤＬＣ，ＤＬＤのデータを順次リフレッシュする。これでサブデータ回路ＲＥＧＲ内のダイナミックラッチＤＬＡ，ＤＬＢ，ＤＬＣ，ＤＬＤのデータは全てリフレッシュされたことになる。
最後の期間Ｔ６の動作は、最初の期間Ｔ１においてノードＴＤＣへ転送しておいたノードＰＤＣの元のデータをノードＰＤＣに書き戻す動作である。データの書き戻す際には、クロック信号ＳＥＮ１とクロック信号ＬＡＴ１をＶｄｄレベルからＶｓｓレベルに立ち下げ、制御信号ＥＱ１をＶｄｄレベルに立ち上げて、スタティックラッチＳＬ１のラッチを解除する。そして、この状態で信号ＢＬＣ１を“Ｌ”レベルから“Ｖｓｇ”レベルに立ち上げた後、再び“Ｌ”レベルにする。これによって、ＭＯＳトランジスタＱ１１を一時的にオンさせ、ノードＴＤＣへ待避させたデータをスタティックラッチＳＬ１に転送してラッチする。
このリフレッシュ方法は、(2)の動作でスタティックラッチＳＬ１のノードＰＤＣとダイナミックラッチＤＬＡのノードＤＤＣＡを電荷共分配することでノードＰＤＣの電位を決め、且つブーストトラップ動作を併用することで転送されたデータの電位マージンを稼いでいる。これによって、リフレッシュ動作を短縮できる。従って、センスアンプを構成する複数個のラッチのうち、大部分を素子数の少ないダイナミックラッチで構成し、必要最低限を回路規模の大きなスタティックラッチで構成してもリフレッシュ時間の増大を抑制でき、センスアンプのパターン占有面積を小さくできる。
以上のように、本発明の実施形態に係る半導体集積回路装置、半導体記憶装置及びそのダイナミックラッチのリフレッシュ方法によれば、複数個のダイナミックラッチを有するセンスアンプを備えたＮＡＮＤセル型フラッシュメモリにおいて、ダイナミックラッチのリフレッシュ動作を高速に行うことができる。これによって、プログラム時間の短縮が可能であり、例えば１６値品等のように多数のダイナミックラッチが必要なセンスアンプに対して有効である。
以上実施形態を用いて本発明の説明を行ったが、本発明は上記実施形態に限定されるものではなく、実施段階ではその要旨を逸脱しない範囲で種々に変形することが可能である。また、上記実施の形態には種々の段階の発明が含まれており、開示される複数の構成要件の適宜な組み合わせにより種々の発明が抽出され得る。例えば実施形態に示される全構成要件からいくつかの構成要件が削除されても、発明が解決しようとする課題の欄で述べた課題の少なくとも１つが解決でき、発明の効果の欄で述べられている効果の少なくとも１つが得られる場合には、この構成要件が削除された構成が発明として抽出され得る。
本発明の実施形態に係る半導体記憶装置の概略構成例を示すブロック図。 図１に示した回路におけるメモリセルアレイの構成例を示すブロック図。 図２に示される複数のブロックのうちの１つのブロックＢＬＯＣＫｉの回路構成例を示す回路図。 ＮＡＮＤセル型フラッシュメモリのウェル構造の例を示す断面図。 ＮＡＮＤセル型フラッシュメモリにおけるメモリセルアレイ部のＹ方向の断面構造の例を示す図。 メモリセルにおけるＸ方向の断面構造の例を示す図。 セレクトゲートにおけるＸ方向の断面構造の例を示す図。 図１に示した回路における一括検知回路の構成例を示す回路図。 データ回路内のサブデータ回路の構成例を示す回路図。 図９に示したサブデータ回路の具体的な回路例を示す図。 クロック同期式インバータの構成例を示す回路図。 本発明の実施形態に係るＮＡＮＤセル型フラッシュメモリにおけるダイナミックラッチのリフレッシュ動作を示すタイミング図。
符号の説明
１…メモリセルアレイ、２…データ回路、３…ワード線制御回路、４…カラムデコーダ、５…アドレスバッファ、６…Ｉ／Ｏセンスアンプ、７…データ入出力バッファ、８…ウェル／ソース線電位制御回路、９Ａ…電位生成回路、９Ｂ…切替回路、１０…一括検知回路、１１…メモリチップ、１２…コマンドインターフェイス回路、１３…ステートマシーン、Ｍ１，Ｍ２，Ｍ３，Ｍ４…メモリセル、Ｓ１，Ｓ２…セレクトゲート、Ｕ…ＮＡＮＤセルユニット、ＤＬＡ，ＤＬＢ，ＤＬＣ，ＤＬＤ…ダイナミックラッチ、Ｑ７〜Ｑ１０…スイッチ用トランジスタ（スイッチ回路）、ＣＰ…キャパシタ、ＳＬ１，ＳＬ２…スタティックラッチ、Ｑ１１，Ｑ１２…転送トランジスタ（転送ゲート）、Ｑ２３，Ｑ２４…カラム選択トランジスタ（カラム選択スイッチ）、ＮＢＬ，ＰＤＣ，ＴＤＣ…ノード。

Claims (4)

  1. 出力端子が第１のノードに共通接続された複数個のダイナミックラッチと、
    前記複数個のダイナミックラッチをそれぞれ選択的に第２のノードに接続するように構成されたスイッチ回路と、
    前記第２のノードのデータを保持するためのキャパシタと、
    入力端子が前記第１のノードに接続された第１のスタティックラッチと、
    第１の転送制御信号に基づいて前記第１のノードと前記第２のノードを接続する第１の転送ゲートとを具備し、
    前記複数個のダイナミックラッチのデータをリフレッシュする時に、前記第１のスタティックラッチに記憶されたデータを前記第１の転送ゲートを介して前記第２のノードに移動して前記キャパシタで保持し、
    前記第１のスタティックラッチのラッチを解除し、
    前記スイッチ回路で選択されたリフレッシュの対象となるダイナミックラッチのデータをブートストラップし、
    前記ブートストラップしたデータを前記第１のノードに転送して電荷共分配することで前記第１のノードの電位を設定し、
    前記第１のスタティックラッチで増幅して前記第１のノードに保持したデータを前記リフレッシュの対象となるダイナミックラッチに書き戻してリフレッシュし、
    前記スイッチ回路でリフレッシュの対象となるダイナミックラッチを順次選択して前記複数個のダイナミックラッチをリフレッシュし、
    前記キャパシタで保持した前記第２のノードのデータを前記第１の転送ゲートを介して前記第１のノードに移動して前記第１のスタティックラッチに書き戻す
    ことを特徴とする半導体集積回路装置。
  2. メモリセルアレイと前記第２のノードとの間に設けられ、ビット線クランプ信号に基づいて、前記メモリセルアレイと前記第２のノードとの電気的な接続／切断を行うクランプトランジスタを更に具備することを特徴とする請求項１に記載の半導体集積回路装置。
  3. 出力端子がカラム選択スイッチに接続された第２のスタティックラッチと、前記第２のノードと前記第２のスタティックラッチの入力端子との間に設けられ、第２の転送制御信号で制御される第２の転送ゲートとを更に具備することを特徴とする請求項１に記載の半導体集積回路装置。
  4. 複数個のダイナミックラッチとスタティックラッチとを有するセンスアンプを備え、前記センスアンプでＮＡＮＤセル型フラッシュメモリのデータを感知して増幅することにより読み出しを行う半導体記憶装置であって、前記複数個のダイナミックラッチのリフレッシュ方法は、
    前記スタティックラッチに記憶されているデータを待避するステップと、
    前記複数個のダイナミックラッチのうち、選択されたダイナミックラッチに保持されている電位を記憶データに応じてブーストトラップするステップと、
    前記スタティックラッチのラッチを解除させた後、前記ブーストトラップした電位を前記スタティックラッチに転送するステップと、
    前記スタティックラッチにラッチをかけた後、前記スタティックラッチの電位を前記ダイナミックラッチに転送し、元のデータを書き戻すステップと
    を具備することを特徴とするリフレッシュ方法。
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