JP2011008838A - 不揮発性半導体記憶装置およびその書き込み方法 - Google Patents
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Abstract
【課題】本発明は、QPW動作が可能なNAND型の多値フラッシュメモリにおいて、微細化にともなうプログラムディスターブを改善できるようにする。
【解決手段】たとえば、QPW動作の際に、複数のビット線BLに対応して設けられる複数のセンスアンプ201により、選択メモリセルMCのしきい値がベリファイローレベルに達するまでは対応するビット線BLを電圧VSSにバイアスさせ、選択メモリセルMCのしきい値がベリファイローレベルに達したら対応するビット線BLを電圧VSSよりも高い電圧Vblにバイアスさせ、選択メモリセルMCのしきい値がベリファイレベルに達したら対応するビット線BLを電圧Vblよりもさらに高い電圧VDDSAにバイアスさせ続けるともに、選択メモリセルMC以外の非選択メモリセルMCに対応するビット線BLを電圧VDDSAにバイアスさせ続ける。
【選択図】図7
【解決手段】たとえば、QPW動作の際に、複数のビット線BLに対応して設けられる複数のセンスアンプ201により、選択メモリセルMCのしきい値がベリファイローレベルに達するまでは対応するビット線BLを電圧VSSにバイアスさせ、選択メモリセルMCのしきい値がベリファイローレベルに達したら対応するビット線BLを電圧VSSよりも高い電圧Vblにバイアスさせ、選択メモリセルMCのしきい値がベリファイレベルに達したら対応するビット線BLを電圧Vblよりもさらに高い電圧VDDSAにバイアスさせ続けるともに、選択メモリセルMC以外の非選択メモリセルMCに対応するビット線BLを電圧VDDSAにバイアスさせ続ける。
【選択図】図7
Description
本発明は、不揮発性半導体記憶装置およびその書き込み方法に関するもので、たとえば、プログラム(書き込み)動作時において、1つのメモリセルに対して2ビット以上の多値データを記憶させることが可能なNANDセル型EEPROM(NAND型フラッシュメモリ)に関する。
電気的にデータの書き換えが可能なNAND型フラッシュメモリは、電荷蓄積層(浮遊ゲート)と制御ゲートとを積層してなる積層ゲート構造のMOSトランジスタを不揮発性の記憶素子(フラッシュメモリセル)として用いている。たとえば、浮遊ゲートに電子を注入することによって、フラッシュメモリセルに対するデータの書き込みが行われる。データの読み出し(リード動作)は、浮遊ゲートへの電子の注入/非注入に応じて変化する、セル電流をセンスアンプによりセンスすることによって行われる。
近年、NAND型フラッシュメモリにおいては、ビット単価を下げる、または、1メモリチップあたりの記憶容量を増大させることが可能な、多値フラッシュメモリが注目されている。多値フラッシュメモリでは、1個のフラッシュメモリセルに、しきい値の異なる複数ビットのデータが記憶される。たとえば、2ビットのデータを記憶させるものの場合、それぞれのフラッシュメモリセルはデータに応じた4つのしきい値帯(電圧分布)を持つ。より信頼性の高いデバイスを得るためには、フラッシュメモリセルのしきい値を精度よく制御することがとても重要である。
フラッシュメモリセルのしきい値を高精度に制御する技術として、書き込み電圧(Vpgm)を複数の書き込みパルスに分割し、各書き込みパルスの電圧を一定の割合でステップアップさせながらデータの書き込みを繰り返し行う方法が提案されている。書き込みパルスを印加するごとに変化するフラッシュメモリセルのしきい値を確認(ベリファイ)し、そのしきい値が所定のベリファイレベルに達したら、書き込みパルスの印加をやめて書き込みを終了する。たとえば、書き込みパルスのステップアップ電圧(ΔVpgm)を0.2Vとした場合、原理的には1つのしきい値の分布幅を0.2Vに制御できる。ステップアップ電圧の割合を小さくすれば、しきい値の分布幅はより狭くできる。ところが、より多くの数の書き込みパルスが必要になり、書き込み時間が長くなる問題が生じる。
一方、加工寸法の微細化の進歩にともない、フラッシュメモリセル間の距離が短くなることにより、隣接する浮遊ゲート間の容量結合によってフラッシュメモリセルのしきい値が変動してしまう問題が顕著になってきている。この場合、それぞれのフラッシュメモリセルのしきい値差(読み出しマージン)が小さくなってしまう。
これらの問題を回避する方法として、Quick Pass Write(以下、QPW)動作が提案されている(たとえば、特許文献1参照)。ここでいうQPW動作とは、たとえば、メモリセルに書き込み電圧と書き込み制御電圧とを供給してデータの書き込みを行い、そのメモリセルのしきい値が第1の書き込み状態に達したら上記書き込み制御電圧の供給状態を変えて上記メモリセルに対するデータの書き込みを繰り返し行い、メモリセルのしきい値が第2の書き込み状態に達したら上記書き込み制御電圧の供給状態をさらに変えて上記メモリセルに対する書き込みを禁止する書き込み方法である。すなわち、このQPW動作によれば、書き込み時間の増加を抑えつつ、書き込み後のしきい値の分布幅を狭めることが可能である。
しかしながら、微細化の進歩にしたがい、フラッシュメモリセルの加工が難しくなるにつれて、ビット線からのリーク電流の増加が問題となってきている。たとえば、QPW動作においては、非書き込みのフラッシュメモリセルにつながるビット線の電位レベルが、書き込みパルスの印加前に電圧VDDSAに固定される。その後、そのビット線の電位レベルがフローティング状態となって、リーク電流により書き込みパルスの印加中にさらに下がると、対応するフラッシュメモリセルのチャネル領域−浮遊ゲート間の電界(電位差)が大きくなる。つまり、書き込みパルス印加中のビット線の電位レベルの低下は、フラッシュメモリセルのしきい値を変動させる要因となる。このように、従来のQPW動作において、リーク電流の増加はプログラムディスターブ(誤書き込み)を招く原因となっていた。
本発明は、上記の問題点を解決すべくなされたもので、プログラム動作時において、QPW動作を行う際のビット線電圧を適正に制御でき、微細化にともなうプログラムディスターブを改善することが可能な不揮発性半導体記憶装置およびその書き込み方法を提供することを目的としている。
本願発明の一態様によれば、データの書き替えが可能な複数の不揮発性メモリセルと、前記複数の不揮発性メモリセルにつながる複数のビット線と、前記複数の不揮発性メモリセルに与える書き込み電圧を制御して、選択メモリセルにデータの書き込みを行う書き込み回路と、前記選択メモリセルのしきい値が第1の書き込み状態に達するまでは対応するビット線を第1の電圧にバイアスし、前記選択メモリセルのしきい値が前記第1の書き込み状態に達したら対応するビット線を前記第1の電圧よりも高い第2の電圧にバイアスし、前記選択メモリセルのしきい値が第2の書き込み状態に達したら対応するビット線を前記第2の電圧よりもさらに高い第3の電圧にバイアスし続けるとともに、前記選択メモリセル以外の非選択メモリセルに対応するビット線を前記第3の電圧にバイアスし続ける複数のセンスアンプとを具備したことを特徴とする不揮発性半導体記憶装置が提供される。
また、本願発明の一態様によれば、データの書き替えが可能な複数の不揮発性メモリセルと、前記複数の不揮発性メモリセルにつながる複数のビット線と、前記複数の不揮発性メモリセルに与える書き込み電圧を制御して、選択メモリセルにデータの書き込みを行う書き込み回路と、前記複数のビット線に対応して設けられた複数のセンスアンプとを具備し、前記複数のセンスアンプは、前記選択メモリセルのしきい値が第1の書き込み状態に達するまでは対応するビット線を第1の電圧にバイアスし、前記選択メモリセルのしきい値が前記第1の書き込み状態に達したら対応するビット線を前記第1の電圧よりも高い第2の電圧にバイアスし、前記選択メモリセルのしきい値が第2の書き込み状態に達したら対応するビット線を前記第2の電圧よりもさらに高い第3の電圧にバイアスし続けるとともに、前記選択メモリセル以外の非選択メモリセルに対応するビット線を前記第3の電圧にバイアスし続けることを特徴とする不揮発性半導体記憶装置の書き込み方法が提供される。
上記の構成により、プログラム動作時において、QPW動作を行う際のビット線電圧を適正に制御でき、微細化にともなうプログラムディスターブを改善することが可能な不揮発性半導体記憶装置およびその書き込み方法を提供できる。
以下、本発明の実施の形態について、図面を参照して詳細に説明する。ただし、図面は模式的なものであり、各図面の寸法および比率などは現実のものとは異なることに留意すべきである。また、図面の相互間においても、互いの寸法の関係および/または比率が異なる部分が含まれていることは勿論である。特に、以下に示すいくつかの実施例は、本発明の技術思想を具体化するための装置および方法を例示したものであって、構成部品の形状、構造、配置などによって、本発明の技術思想が特定されるものではない。この発明の技術思想は、その要旨を逸脱しない範囲において、種々の変更を加えることができる。
図1は、本発明の実施例1にしたがった不揮発性半導体記憶装置(NAND型フラッシュメモリ)の構成例を示すものである。本実施例1では、QPW動作が可能な多値フラッシュメモリを例に説明する。
図1において、メモリセルアレイ1内には複数のフラッシュメモリセル(NANDセル)、複数のビット線および複数のワード線が設けられている。複数のフラッシュメモリセルは不揮発性の記憶素子であって、たとえばマトリクス状に配置されている。
カラム制御回路2は、メモリセルアレイ1に隣接して設けられている。カラム制御回路2は、メモリセルアレイ1内のビット線を制御し、フラッシュメモリセルのデータの消去、フラッシュメモリセルへのデータの書き込み、さらには、フラッシュメモリセルからのデータの読み出しを行う。カラム制御回路2内には、複数のセンスアンプ回路200が設けられている。
ロウ制御回路3が、メモリセルアレイ1に隣接して設けられている。ロウ制御回路3は、メモリセルアレイ1内のワード線を選択し、選択/非選択のワード線に、消去、書き込み、または、読み出しに必要な電圧を供給する。
また、メモリセルアレイ1の近傍には、メモリセルアレイ1内のソース線を制御するソース線制御回路4と、メモリセルアレイ1が形成されるp型ウェルを制御するPウェル制御回路5と、が設けられている。
データ入出力バッファ6は、外部I/O線を介して、ホスト(図示していない)に接続されている。このデータ入出力バッファ6は、ホストからの書き込みデータの受け取り、ホストへの読み出しデータの出力、および、ホストからのアドレスデータおよびコマンドデータの受け取りを行う。データ入出力バッファ6で受け取った書き込みデータは、カラム制御回路2に送られる。また、データ入出力バッファ6は、カラム制御回路2を介して、メモリセルアレイ1内から読み出された読み出しデータを受け取る。
メモリセルアレイ1内のフラッシュメモリセルの選択を行うため、データ入出力バッファ6で受け取ったホストからのアドレスデータが、コマンド・インターフェイス7およびステートマシン8を介して、カラム制御回路2およびロウ制御回路3に送られる。
また、データ入出力バッファ6で受け取ったホストからのコマンドデータが、コマンド・インターフェイス7に送られる。コマンド・インターフェイス7は、ホストからの外部制御信号を受け、データ入出力バッファ6に入力されたデータが書き込みデータか、コマンドデータか、アドレスデータかを判断し、コマンドデータであれば、それを受け取りコマンド信号としてステートマシン8に転送する。
ステートマシン8は、フラッシュメモリ全体の管理を行うものであり、コマンド・インターフェイス7からのコマンド信号に応じて、読み出し、書き込み、消去の各動作およびデータの入出力管理を行う。
図2は、上記したメモリセルアレイ1の構成例を示すものである。メモリセルアレイ1内は、複数のブロックBLOCK(本例の場合、BLOCK0〜BLOCK1023)に分割されている。ブロックBLOCKは消去の最小単位である。各ブロックBLOCK内には、それぞれ図3に示すように、複数(たとえば、8512個)のNAND型メモリユニットMUが設けられている。
各NAND型メモリユニットMUには、直列に接続された、たとえば4個のフラッシュメモリセルMCが設けられている。一方の端部のフラッシュメモリセルMCは、それぞれ、選択ゲート線SGD_iに共通に接続された選択ゲートS1を介して、対応するビット線BL(BLe0〜BLe4256,BLo0〜BLo4256)に接続されている。他方の端部のフラッシュメモリセルMCは、それぞれ、選択ゲート線SGS_iに共通に接続された選択ゲートS2を介して、共通ソース線C−sourceに接続されている。
それぞれのフラッシュメモリセルMCは、制御ゲート、浮遊ゲート(電荷蓄積層)、ソースおよびドレインを有し、4個のフラッシュメモリセルMCの各制御ゲートは、対応するワード線WL(WL0_i〜WL3_i)のうちのいずれかに共通に接続されている。
0から数えて偶数番目のビット線BLeと奇数番目のビット線BLoとに対し、互いに独立にデータの書き込みと読み出しとが行われる。たとえば、1本のワード線WLに制御ゲートが共通に接続されている8512個のフラッシュメモリセルMCのうち、偶数番目のビット線BLeに接続される4256個のフラッシュメモリセルMCに対して、同時に、データの書き込みと読み出しとが行われる。なお、各フラッシュメモリセルMCがそれぞれ1ビットのデータを記憶する場合、4256個のフラッシュメモリセルMCに記憶される4256ビットのデータがページという単位を構成する。よって、1つのフラッシュメモリセルMCが2ビットのデータを記憶する場合、4256個のフラッシュメモリセルMCは2ページ分のデータを記憶する。したがって、奇数番目のビット線BLoに接続される4256個のフラッシュメモリセルMCで別のページが構成され、同一ページ内の4256個のフラッシュメモリセルMCに対しても、同時に、データの書き込みと読み出しとが行われる。
図4は、上記したメモリセルアレイ1の、カラム方向(ビット線BLに沿う方向)の断面構造を示すものである。p型基板10上にn型ウェル11が形成され、n型ウェル11内にp型ウェル12が形成されている。各フラッシュメモリセルMCは、n型拡散層13で形成されたソースおよびドレインと、ソース・ドレイン間のチャネル領域上にトンネル酸化膜を介して設けられた浮遊ゲートFGと、この浮遊ゲートFG上に絶縁膜を介して設けられたワード線WLとなる制御ゲートCGと、から構成されている。
各選択ゲートS1は、n型拡散層13で形成されたソースおよびドレインと、積層された二重構造のゲート電極SGと、から構成されている。ゲート電極SGは選択ゲート線SGD_iに接続されている。選択ゲート線SGD_iおよびワード線WLは、ともに、図1中のロウ制御回路3に接続され、そのロウ制御回路3からの出力信号によって制御される。
各選択ゲートS2は、n型拡散層13で形成されたソースおよびドレインと、積層された二重構造のゲート電極SGと、から構成されている。ゲート電極SGは選択ゲート線SGS_iに接続されている。選択ゲート線SGS_iおよびワード線WLは、ともに、図1中のロウ制御回路3に接続され、そのロウ制御回路3からの出力信号によって制御される。
隣接する各フラッシュメモリセルMCは互いにソース/ドレインを共有するとともに、端部の各フラッシュメモリセルMCは隣接する選択ゲートS1または選択ゲートS2の一方とソース/ドレインを共有する。また、隣接する各メモリユニットMUは、選択ゲートS1または選択ゲートS2のソース/ドレインを共有している。
4個のフラッシュメモリセルMCと選択ゲートS1,S2とからなるNAND型メモリユニットMUの一端(選択ゲートS1のドレイン)は、コンタクトホール電極CB1を介して、第1層のメタル配線層M0に接続されている。このメタル配線層M0は、ヴィアホール電極V1を介して、ビット線BLとなる第2層のメタル配線層M1に接続されている。ビット線BLは、図1中のカラム制御回路2に接続されている。
NAND型メモリユニットMUの他端(選択ゲートS2のソース)は、コンタクトホール電極CB2を介して、共通ソース線C−sourceとなる第1層のメタル配線層M2に接続されている。共通ソース線C−sourceは、図1中のソース線制御回路4に接続されている。
n型ウェル11の表面にはn型拡散層14が、p型ウェル12の表面にはp型拡散層15が、それぞれ形成されている。n型拡散層14およびp型拡散層15は、コンタクトホール電極CB3,CB4を個々に介して、ウェル線C−p−wellとなる第1層のメタル配線層M3にともに接続されている。ウェル線C−p−wellは、図1中のPウェル制御回路5に接続されている。
図5は、上記したカラム制御回路2の構成例を示すものである。本実施例の場合、カラム制御回路2には、同一のカラム番号に対応する、偶数番目のビット線BLeと奇数番目のビット線BLoとからなる2本のビット線BLごとに、センスアンプ回路200がそれぞれ設けられている。
上記センスアンプ回路200と偶数番目のビット線BLeとの間にはカラム選択用のnチャネルMOSトランジスタQn1が接続され、上記センスアンプ回路200と奇数番目のビット線BLoとの間にはカラム選択用のnチャネルMOSトランジスタQn2が接続されている。nチャネルMOSトランジスタQn1のゲートには信号EVENBLが、nチャネルMOSトランジスタQn2のゲートには信号ODDBLが、たとえば、上記ステートマシン8よりそれぞれ与えられる。
偶数番目および奇数番目のビット線BLe,BLoは、nチャネルMOSトランジスタQn1,Qn2によっていずれか一方が選択され、それぞれ、対応するセンスアンプ回路200に接続されて、データ書き込みあるいはデータ読み出しのための制御が行われる。すなわち、信号EVENBLがハイレベル(H)、信号ODDBLがローレベル(L)のときは、nチャネルMOSトランジスタQn1が導通して偶数番目のビット線BLeが選択され、そのビット線BLeがセンスアンプ回路200に接続される。信号EVENBLがLレベル、信号ODDBLがHレベルのときは、nチャネルMOSトランジスタQn2が導通して奇数番目のビット線BLoが選択され、そのビット線BLoがセンスアンプ回路200に接続される。なお、上記信号EVENBLは、偶数番目のビット線BLeに接続されている全てのカラム選択用のnチャネルMOSトランジスタQn1に共通に供給され、上記信号ODDBLは、奇数番目のビット線BLoに接続されている全てのカラム選択用のnチャネルMOSトランジスタQn2に共通に供給される。なお、非選択のビット線BL(BLe,BLo)については、図示していない他の回路で制御される。
図6は、上記したセンスアンプ回路200の構成例を示すものである。センスアンプ回路200には、フラッシュメモリセルMCにデータを書き込み、かつ、フラッシュメモリセルMCからデータを読み出すための、センスアンプ(S/A)201が設けられている。センスアンプ201には演算回路202が接続され、演算回路202にはデータ(Data)ラッチ回路203が接続され、データラッチ回路203にはカラムデコーダ204が接続されている。
カラムデコーダ204は、ステートマシン8からのアドレスデータをデコードし、その結果に応じて、つまり、当該アドレスに対応する、データ入出力バッファ6からの書き込みデータをデータラッチ回路203に出力する。また、カラムデコーダ204は、メモリセルアレイ1内からセンスアンプ201および演算回路202を介して読み出され、データラッチ回路203に格納された読み出しデータを取り込んで、データ入出力バッファ6に出力する。
データラッチ回路203は、複数の外部データラッチ(図示していない)を有する。たとえば、外部データラッチ1,2は、書き込み後にフラッシュメモリセルMCのしきい値を確認する、いわゆる書き込みベリファイ時の結果を格納する。また、外部データラッチ3は、ホストから入力された書き込みデータまたはホストへ出力する読み出しデータを一時的に格納する。
演算回路202は、センスアンプ201の動作を制御するものであって、対応するビット線BLに動作に必要な電圧をバイアス(フォース)させるためのものである。たとえば、演算回路202は、QPW動作において、データラッチ回路203の外部データラッチ1,2に格納された書き込みベリファイ時の結果にしたがって、センスアンプ201を制御する。
センスアンプ201は、対応するビット線BLに動作に応じた電圧を印加するためのもので、QPW動作において、ビット線BLを、必要な3種類の電圧(たとえば、VDDSA,VSS,Vbl(または、VQPWと表記する場合もある)のいずれかにバイアスさせる機能を有する。なお、各電圧VDDSA,VSS,Vblは、“VSS<Vbl<VDDSA”の関係を持つ。
図7は、上記したセンスアンプ201の構成例を示すものである。センスアンプ201は、内部ラッチ回路201aを有する。内部ラッチ回路201aは、pチャネルMOSトランジスタQp11,Qp12,Qp13と、nチャネルMOSトランジスタQn11,Qn12,Qn13と、から構成されている。pチャネルMOSトランジスタQp11の電流通路の一端は、センスアンプ201の電源電圧VDDSAに接続され、他端は、nチャネルMOSトランジスタQn11の電流通路の一端に接続されている。nチャネルMOSトランジスタQn11の電流通路の他端は、接地(電圧VSSに接続)されている。pチャネルMOSトランジスタQp12の電流通路の一端は、電源電圧VDDSAに接続され、他端は、pチャネルMOSトランジスタQp13の電流通路の一端に接続されている。pチャネルMOSトランジスタQp13の電流通路の他端は、nチャネルMOSトランジスタQn12の電流通路の一端に接続されている。nチャネルMOSトランジスタQn12の電流通路の他端は、nチャネルMOSトランジスタQn13の電流通路の一端に接続されている。nチャネルMOSトランジスタQn13の電流通路の他端は、接地されている。
上記pチャネルMOSトランジスタQp11および上記nチャネルMOSトランジスタQn11の各ゲートは、pチャネルMOSトランジスタQp13の電流通路の他端とnチャネルMOSトランジスタQn12の電流通路の一端との接続点に共通に接続され、信号INV(ノードINVの電位)が与えられる。上記pチャネルMOSトランジスタQp13および上記nチャネルMOSトランジスタQn12の各ゲートは、pチャネルMOSトランジスタQp11の電流通路の他端とnチャネルMOSトランジスタQn11の電流通路の一端との接続点に共通に接続され、信号LAT(信号INVとは逆相のノードLATの電位)が与えられる。pチャネルMOSトランジスタQp12のゲートには信号RST_PCOが与えられ、nチャネルMOSトランジスタQn13のゲートには信号STBnが与えられる。
また、上記pチャネルMOSトランジスタQp11および上記nチャネルMOSトランジスタQn11の各ゲートは、pチャネルMOSトランジスタQp21の電流通路の一端とnチャネルMOSトランジスタQn21の電流通路の一端との接続点にも共通に接続されている。pチャネルMOSトランジスタQp21の電流通路の他端は、pチャネルMOSトランジスタQp22を介して、センスアンプ201の電源電圧VDDSAに接続されている。nチャネルMOSトランジスタQn21の電流通路の他端は、nチャネルMOSトランジスタQn22の電流通路の一端に接続されるとともに、上記演算回路202に接続されている。nチャネルMOSトランジスタQn21の電流通路の他端、および、nチャネルMOSトランジスタQn22の電流通路の一端には、QPW動作の際に、演算回路202によってデータラッチ回路203の外部データラッチ1,2に格納された書き込みベリファイ時の結果(信号BUS)が、BUS線を介して与えられる。nチャネルMOSトランジスタQn21のゲートには信号RST_NCOが与えられ、pチャネルMOSトランジスタQp22のゲートには信号STBnが与えられる。pチャネルMOSトランジスタQp21のゲートには、キャパシタ(たとえば、25fF)Caの一方の電極が接続されて、信号SEN(ノードSENの電位)が与えられる。キャパシタCaの他方の電極には、信号CLKが与えられる。
上記nチャネルMOSトランジスタQn22の電流通路の他端は、nチャネルMOSトランジスタQn23,Qn24の電流通路の一端(ノードCOM)にそれぞれ接続されている。nチャネルMOSトランジスタQn23の電流通路の他端は、上記pチャネルMOSトランジスタQp21のゲート、および、nチャネルMOSトランジスタQn25の電流通路の一端に、それぞれ接続されている。nチャネルMOSトランジスタQn25の電流通路の他端およびnチャネルMOSトランジスタQn24の電流通路の他端には、pチャネルMOSトランジスタQp23の電流通路の一端が共通に接続されている。pチャネルMOSトランジスタQp23の電流通路の他端は、センスアンプ201の電源電圧VDDSAに接続されている。nチャネルMOSトランジスタQn22のゲートには信号SETが与えられ、nチャネルMOSトランジスタQn23のゲートには信号XXLが与えられ、nチャネルMOSトランジスタQn24のゲートには信号BLXが与えられ、nチャネルMOSトランジスタQn25のゲートには信号HLLが与えられ、pチャネルMOSトランジスタQp23のゲートには信号INVが与えられる。
また、上記nチャネルMOSトランジスタQn23,Qn24の電流通路の一端には、並列に接続された、pチャネルMOSトランジスタQp24の電流通路の一端およびnチャネルMOSトランジスタQn26の電流通路の一端が、それぞれ共通に接続されている。nチャネルMOSトランジスタQn26のゲートには信号QPWnが与えられ、pチャネルMOSトランジスタQp24のゲートには信号BUSが与えられる。
上記pチャネルMOSトランジスタQp24の電流通路の他端および上記nチャネルMOSトランジスタQn26の電流通路の他端の共通接続点には、nチャネルMOSトランジスタQn27の電流通路の一端が接続されている。nチャネルMOSトランジスタQn27のゲートには信号BLCが与えられる。また、pチャネルMOSトランジスタQp24の電流通路の他端およびnチャネルMOSトランジスタQn26の電流通路の他端の共通接続点には、並列に接続された、nチャネルMOSトランジスタQn28,Qn29の電流通路の一端が、それぞれ共通に接続されている。nチャネルMOSトランジスタQn28,Qn29の電流通路の他端(共通接続点)は、nチャネルMOSトランジスタQn30を介して、センスアンプ201の電源電圧VDDSAに接続されている。nチャネルMOSトランジスタQn28のゲートには信号QPWnが与えられ、nチャネルMOSトランジスタQn29のゲートには信号LATが与えられ、nチャネルMOSトランジスタQn30のゲートには信号BLNが与えられる。
上記nチャネルMOSトランジスタQn27の電流通路の他端(ノードBLl)は、nチャネルMOSトランジスタQn31,Qn32を介して、共通ソース線C−source(SRCGND=VSS)に接続されている。nチャネルMOSトランジスタQn31のゲートには信号GRSが与えられ、nチャネルMOSトランジスタQn32のゲートには信号INVが与えられる。また、nチャネルMOSトランジスタQn27の電流通路の他端は、nチャネルMOS型構造の高電圧用トランジスタHQn33を介して、ビット線BLに接続されている。この高電圧用トランジスタHQn33のゲートには信号BLSが与えられる。
なお、上記した各信号は、演算回路202または図1に示したステートマシン8より与えられる。
上記した構成のセンスアンプ201において、nチャネルMOSトランジスタQn26,Qn28は、QPW動作を行わないときにオンされる、つまり、QPW動作以外はゲートに信号QPWnとして電圧VTH(4.5V程度)が印加される。これにより、センスアンプ201は、従来のセンスアンプと同じ動作が保障される。一方、QPW動作の際には、nチャネルMOSトランジスタQn26,Qn28のゲートに、信号QPWnとして電圧VSSが印加される。nチャネルMOSトランジスタQn29は、内部ラッチ回路201aのノードLATの電位が信号LATとしてゲートに与えられ、その信号LATに応じて、オン/オフが切り替わる。pチャネルMOSトランジスタQp24は、演算回路202からのデータラッチ回路203の外部データラッチ1,2に格納された書き込みベリファイ時の結果が信号BUSとしてゲートに与えられ、その信号BUSに応じて、オン/オフが切り替わるものである。
センスアンプ201を上記のような構成としたことにより、制御の対象となるフラッシュメモリセルMCのしきい値に応じて、ビット線BLの電位レベルを、電圧VDDSA、電圧VSS、または、電圧Vblのいずれにもバイアスできるようになる。特に、QPW動作において、非書き込み(“1”データ書き込み)のフラッシュメモリセル(非選択メモリセル)MCにつながるビット線BL(非書き込みBLともいう)の電位レベルを電圧VDDSAに維持することが可能となる。
次に、上記した構成のセンスアンプ201を用いた、プログラム動作時におけるQPW動作について説明する。
ここで、本実施例の説明をする前に、まず、多値フラッシュメモリで既に用いられているQPW動作について簡単に説明する。プログラム動作時にQPW動作を実施すると、書き込み時間の増加を抑えつつ、書き込み後のしきい値の分布幅を狭めることができる。
すなわち、多値フラッシュメモリのプログラム動作時、データの書き込みは、上述したようにページ単位で行われる。まずは、たとえば図8に示すように、選択メモリセル(“0”データ書き込みを行うフラッシュメモリセル)MCのワード線WL3_0に高電圧(書き込み電圧Vpgm)を印加する(その他の、非選択メモリセルMCのワード線WL0_0,WL1_0,WL2_0の印加電圧はVPASS)。その際、書き込みを行いたい選択メモリセルMCについては、対応するビット線BL(書き込みBLともいう)の電位レベルを電圧VSSにバイアスするとともに、選択ゲートS1をオン(選択ゲート線SGD_0=Vsg)させ、チャネル領域を電圧VSS(0V)に設定する(選択ゲート線SGS_0=0)。これにより、書き込みを行うフラッシュメモリセルMCにおいては、浮遊ゲートFGとチャネル領域との間に高電界がかかり、チャネル領域側から浮遊ゲートFGに電子が注入されて、選択メモリセルMCへの“0”データの書き込みが行われる。
非書き込みのフラッシュメモリセルMCに対しては、たとえば図9に示すように、ビット線BLの電位レベルを電圧VDDSAにバイアスするとともに、選択ゲートS1,S2をカットオフさせる。すると、チャネル領域がフローティング(Vinhibit)状態となる。このため、浮遊ゲートFGとチャネル領域との間に高電界がかからず、非選択メモリセルMCへの“0”データの書き込みは行われない。
通常、NAND型フラッシュメモリにおけるプログラム動作は、たとえば図10に示すように、選択ワード線WLに書き込みパルスPPを印加して選択メモリセルMCへのデータの書き込みを行い、その後、選択ワード線WLにベリファイパルスVPを印加してベリファイを行う、という繰り返し動作により行われる。つまり、書き込みを行った後のベリファイ動作において、ベリファイレベル(Verify電圧)VLよりも選択メモリセルMCのしきい値が低い場合(ベリファイフェイル)、次の周期(ステップまたはサイクル)においても、ビット線BLの電位レベルを電圧VSSにバイアスし、追加の書き込みを行う。その際、書き込みパルスPPの書き込み電圧Vpgmを一定の割合(ΔVpgm)でステップアップする。こうして、図11に示すように、選択メモリセルMCのしきい値を少しずつシフトさせていく。そして、ベリファイレベルVLよりも選択メモリセルMCのしきい値が高くなった場合(ベリファイパス)には、次の周期において、その選択メモリセルMCにつながるビット線BLの電位レベルを電圧VDDSAによって充電する。こうすることによって、ベリファイパスした選択メモリセルMCについては、それ以上の追加の書き込みが行われないようにする。以上の動作を「ベリファイ書き込み」といい、この「ベリファイ書き込み」を行うと、書き込み後の選択メモリセルMCのしきい値分布の下裾(分布幅)を、行わない場合よりも狭くできる。
書き込み後の選択メモリセルMCのしきい値の分布幅をさらに狭くしたい場合には、図10に示したステップアップ電圧ΔVpgmをより小さくし、書き込みのステップ(書き込みパルス)数を増やせばよい。しかしながら、ステップ数を増やすと、プログラム動作のための書き込み時間が増大してしまう。
一方、QPW動作では、たとえば図12および図13(a),(b)に示すように、ベリファイ動作時に、ベリファイレベル(Verify Level)VLおよびベリファイレベルVLよりも低いベリファイローレベル(Verify Low Level)VLLの、2つのレベルでセンス(Sense1/Sense2)が行われる。ベリファイローレベルVLLよりもしきい値の低い選択メモリセル(書き込み未完了セル(1))MCについては、次の周期において、通常の書き込み動作(追加の書き込み)が行われる。これに対し、ベリファイローレベルVLLをパスしたものの、ベリファイレベルVLをパスしていない選択メモリセル(書き込み不完全セル(2))MCについては、次の周期において、ビット線BLの電位レベルを電圧Vbl(VSS<Vbl<VDDSA)にバイアスする。こうして、チャネル領域を電圧Vblにより充電し、追加の書き込みよりも低い電界が浮遊ゲートFGとチャネル領域との間にかかるようにすることによって、しきい値の分布幅を小さくする。同様に、ベリファイレベルVLよりもしきい値の高い選択メモリセル(書き込み完了セル(3))MCについては、次の周期において、追加の書き込みは行わない。
このように、上述したQPW動作によれば、ステップアップ電圧ΔVpgmはそのまま(ステップ数は変更しない)で、書き込み時間の増加を抑えつつ、書き込み後のしきい値の分布幅を狭めることが可能となる。
なお、QPW動作を行う際のビット線BLの電位レベルは、上記したセンスアンプ201より与えられる、VDDSA,Vbl,VSSの3種類の電圧によって制御される。センスアンプ201は、ビット線BLの電位レベルを電圧VDDSAにもバイアスし続けることができるので、たとえ、メモリセルMCの微細化によってビット線BLのリーク電流が増加したとしても、非書き込みBLの電位レベルを電圧VDDSAに維持することが可能となる。すなわち、QPW動作において、微細化によるリーク電流の増加にともなう誤書き込みを防止できる。
次に、本実施例に係る多値フラッシュメモリの動作について簡単に説明する。なお、本実施例では、多値データとして、2ビットのデータ、つまり4値を1つのフラッシュメモリセルに記憶する場合を例に説明する。
図14は、多値フラッシュメモリにおける、2ビットのデータとフラッシュメモリセルMCのしきい値電圧との関係を示すものである。2ビットのデータとは、“11”,“10”,“01”,“00”の4値である。各データの2つのビットは異なるロウアドレス(異なるページ)に属する。
図14に示すように、2ビットのデータは、しきい値電圧の違いとしてフラッシュメモリセルMCに記憶される。本実施例の場合、フラッシュメモリセルMCのしきい値が最も低い状態(たとえば、しきい値電圧が負の状態)を“11”データとし、しきい値が2番目に低い状態(たとえば、しきい値電圧が正の状態)を“10”データとし、しきい値が3番目に低い状態(たとえば、しきい値電圧が正の状態)を“01”データとし、しきい値が最も高い状態(たとえば、しきい値電圧が正の状態)を“00”データとする。
消去後、フラッシュメモリセルMCのデータは“11”データとなる。このフラッシュメモリセルMCへの下位ページの書き込みデータが“0”データであれば、書き込みにより、フラッシュメモリセルMCは“11”データの状態から“10”データの状態に移る。“1”データの書き込みの場合は、フラッシュメモリセルMCは“11”データのままである。
下位ページのデータの書き込みに続いて、そのフラッシュメモリセルMCへの上位ページのデータの書き込みが行われる。もし、書き込みデータが“1”データであれば、フラッシュメモリセルMCは、“11”データあるいは“10”データの状態がそのまま保持される。もし、書き込みデータが“0”データであれば、書き込みにより、“11”データの状態は“01”データの状態に、“10”データの状態は“00”データの状態に、それぞれ移る。
書き込みの後に、書き込みが行われたフラッシュメモリセルMCからデータを読み出して、十分に書き込みが行われた否かを検証する、いわゆる書き込みベリファイが行われる。すなわち、センスアンプ201による読み出しデータは、たとえば、しきい値電圧が0V以下であれば、“11”データとみなされる。また、しきい値電圧が0V以上で、かつ、1V以下ならば、“10”データとみなされる。また、しきい値電圧が1V以上で、かつ、2V以下ならば、“01”データとみなされる。また、しきい値電圧が2V以上ならば、“00”データとみなされる。
このように、1つのフラッシュメモリセルMCに2ビットのデータを記憶させる多値フラッシュメモリの場合、4値のしきい値が用いられる。実際のデバイス(メモリチップ)では、フラッシュメモリセルMCの特性にバラつきが生じるため、そのしきい値電圧もバラつく。このバラつきが大きいと、データの区別がつかなくなり、間違ったデータを読み出す可能性が高くなる。
本実施例の多値ラッシュメモリでは、QPW動作によって、たとえば図中に破線で示したようなしきい値電圧の大きなバラつき(分布幅の広がり)を、実線で示すように、分布幅が狭くなるように抑制することが可能となる。つまり、読み出しマージン(しきい値差)の拡大が可能となる。したがって、2ビットのデータを記憶する場合に限らず、より多ビットのデータを記憶するのに好適である。
次に、上記した構成の多値フラッシュメモリにおいて、プログラム動作時のQPW動作におけるセンスアンプ201の動作について、具体的に説明する。
図15および図16は、QPW動作における処理の流れを説明するために示すものである。因みに、図15は、プログラムシーケンスを示すフローチャートであり、図16は、プログラムシーケンスを示すタイミングチャートである。
まず、「Inhibit scan(プログラム動作時の前に行われるスキャン動作)」を行い、選択メモリセルMCにつながる書き込みビット線BL(“0”データ書き込みBLあるいは通常書き込みBLもしくは0−prog.BLまたは0_BLとも表記する)に対応する、センスアンプ201の信号INVの値を“H(HIGH)”に、非選択メモリセルMCにつながる非書き込みビット線BL(“1”データ書き込みBLあるいはinhibit BLもしくは1−prog.BLまたは1_BLとも表記する)に対応する、センスアンプ201の信号INVの値を“L(LOW)”に、それぞれ設定する(図15のステップST01、図16の(a))。たとえば、初期セットフローにおいて、まずは、全てのセンスアンプ201内の内部ラッチ回路201aのデータをリセット(INV=“H”)する。その後、演算回路202によって信号RST_NCOの値を“H”にし、nチャネルMOSトランジスタQn21をオンさせることにより、データラッチ回路203の外部データラッチ3に格納されている書き込みデータ(外部データ)に応じて、書き込みビット線BLにつながるセンスアンプ201の信号BUSの値が“H”に、非書き込みビット線BLにつながるセンスアンプ201の信号BUSの値が“L”に、それぞれ設定される。こうして、それぞれのセンスアンプ201内の内部ラッチ回路201aに外部データが転送されることにより、上記信号INVとして、信号LATとは逆相の値がそれぞれ設定される。
次いで、「BL pre−charge(After inhibit scan)&program」において(図15のステップST02,ST03、図16の(b),(c))、たとえば図17に示すように、演算回路202によって、信号BLNの値を“L”にしてnチャネルMOSトランジスタQn30をオフ、信号BLX,BLC,BLSの各値を“H”にしてnチャネルMOSトランジスタQn24,Qn27,HQn33をオンさせる。非書き込みビット線BLの場合、対応するセンスアンプ201の信号INVの値が“L”なので、pチャネルMOSトランジスタQp23がオン、nチャネルMOSトランジスタQn32がオフとなり、このビット線BLの電位レベルは図示矢印の経路により電圧VDDSAに充電される(なお、信号LAT,GRSの各値が“H”とされることにより、nチャネルMOSトランジスタQn29,Qn31はオン状態、信号QPWnが電圧VTH(4.5V程度)とされることにより、nチャネルMOSトランジスタQn26,Qn28はオン状態)。
すなわち、「Inhibit scan」の後に、非書き込みビット線BLの電位レベルを電圧VDDSAに充電する場合、各信号が、QPWn=4.5V程度、BLN=VSS、BLX=4.5V程度、BLC=4.5V程度、BLS=8V程度、GRS=VDD、に設定される。要するに、「Inhibit scan」を実行すると、信号INVの値が“L”(信号LAT=“H”)となるため、非書き込みビット線BLは電圧VDDSAに充電される。したがって、たとえば図9に示したように、非書き込みビット線BLの電位レベルを電圧VDDSAにバイアスすることにより、非選択メモリセルMCに対しては、チャネル領域がフローティング状態を維持するため、“0”データの書き込みは行われない。
一方、書き込みビット線BLの場合は、たとえば図18に示すように、信号BLNの値を“L”、信号QPWn,BLX,BLC,BLS,GRSの各値を“H”にしても、信号INVの値が“H”(信号LAT=“L”)なので、このビット線BLは充電されず、電圧VSSを保つ。つまり、pチャネルMOSトランジスタQp23がオフ、nチャネルMOSトランジスタQn31,Qn32,HQn33がオンとなり、書き込みビット線BLの電位レベルは、共通ソース線C−sourceにつながるパス(図示矢印の経路)によりソース線電圧SRCGND(0V)にバイアスされる。
すなわち、「Inhibit scan」の後に、書き込みビット線BLの電位レベルを電圧VSSに放電する場合、非書き込みビット線BLの場合と同様に、各信号が、QPWn=4.5V程度、BLN=VSS、BLX=4.5V程度、BLC=4.5V程度、BLS=8V程度、GRS=VDD、に設定される。しかし、「Inhibit scan」を実行すると、信号INVの値が“H”(信号LAT=“L”)となるため、書き込みビット線BLに電圧VDDSAを充電する経路はカットオフされ、ソース線電圧SRCGND(このときは、電圧VSS)につながる経路によって、書き込みビット線BLは電圧VSSに放電される。したがって、たとえば図8に示したように、選択メモリセルMCについては、チャネル領域が電圧VSSに設定されることにより、“0”データの書き込みが行われる。
次いで、「プログラムベリファイ」を行う(図15のステップST04〜ST11、図16の(c))。このプログラムベリファイでは、上述したように、2つのレベル(VL/VLL)でセンス動作を行う(図12参照)。すなわち、データ書き込み後の選択メモリセルMCのしきい値がベリファイローレベルVLLをパスできないと(図15のステップST04,ST05)、LAT=“H”のデータが信号BUSの値として、データラッチ回路203の外部データラッチ2に転送される(図15のステップST06)。ベリファイローレベルVLLをパスすると、LAT=“L”のデータが信号BUSの値として、外部データラッチ2に転送される(図15のステップST07)。
さらに、データ書き込み後の選択メモリセルMCのしきい値がベリファイローレベルVLLのみならず、ベリファイレベルVLをもパスすると(図15のステップST08,ST09)、LAT=“L”のデータが信号BUSの値として、データラッチ回路203の外部データラッチ1に転送される(図15のステップST10)。ベリファイローレベルVLLはパスしたものの、ベリファイレベルVLをパスできないと、LAT=“H”のデータが信号BUSの値として、外部データラッチ1に転送される(図15のステップST11)。
次いで、「QPW scan」を行い、選択メモリセルMCにつながる書き込みビット線BLに対応するセンスアンプ201のうち、しきい値がベリファイローレベルVLLをパスしたセンスアンプ201の信号INVの値を“H”から“L”に設定し直す(図15のステップST12、図16の(d))。たとえば、しきい値がベリファイローレベルVLLをパスした選択メモリセルMCにつながるビット線BL(QPW BL)に対応するセンスアンプ201に対して、演算回路202は、データラッチ回路203の外部データラッチ2のデータ(書き込みベリファイ時の結果)を、信号BUSとして転送する。つまり、ベリファイローレベルVLLをしきい値がパスした選択メモリセルMCのセンスアンプ201は、外部データラッチ2のデータ“L”が信号BUSの値として出力されることにより、信号INVの値が“L”となる。
その後、演算回路202は、対応するセンスアンプ201の信号RST_NCOの値を“H”にして、nチャネルMOSトランジスタQn21をオンさせる。
次いで、「Inhibit scan 2」を行い、選択メモリセルMCにつながる書き込みビット線BLに対応する、センスアンプ201の信号INVの値を“H”に、非選択メモリセルMCにつながる非書き込みビット線BLに対応する、センスアンプ201の信号INVの値を“L”に、それぞれ設定する(図15のステップST13、図16の(e))。たとえば、演算回路202によって、データラッチ回路203の外部データラッチ1に格納されているデータ(書き込みベリファイ時の結果)に応じて、書き込みビット線BLのセンスアンプ201の信号BUSの値が“H”に、非書き込みビット線BLのセンスアンプ201の信号BUSの値が“L”に、それぞれ設定されることにより、上記した信号INVの値がそれぞれ設定される。
次いで、「BL pre−charge(After QPW scan)」において(図15のステップST14、図16の(f))、たとえば図19に示すように、演算回路202によって信号BLNを制御し、nチャネルMOSトランジスタQn30のゲート電圧を、VTH(4.5V程度)からVbl+Vtn(Vtnは、nチャネルMOSトランジスタQn30のしきい値電圧)に変更する。
なお、このとき、演算回路202によって、信号BLX,BLC,BLS,GRSの各値が“H”とされることにより、nチャネルMOSトランジスタQn24,Qn27,HQn33,Qn31はオン状態である。また、信号QPWnの値が“L”とされることにより、nチャネルMOSトランジスタQn26,Qn28はオフ状態である。
したがって、ベリファイローレベルVLLをパスした書き込みビット線BLの場合は、対応するセンスアンプ201の信号INVの値が“L”なので、pチャネルMOSトランジスタQp23がオン、nチャネルMOSトランジスタQn32がオフとなる。また、信号LAT,BUSの各値が“H”なので、nチャネルMOSトランジスタQn29がオン、pチャネルMOSトランジスタQp24がオフとなる。これにより、このビット線BLの電位レベルは図示矢印の経路により電圧Vbl(nチャネルMOSトランジスタQn30によってクランプされた電位)に充電される。その結果、たとえば図20に示すように、ビット線BLの電位を電圧Vbl(=VQPW)にバイアスすることで、しきい値がベリファイローレベルVLLをパスした選択メモリセル(書き込み不完全セル)MCに対しては、追加の書き込みよりも低い電界が浮遊ゲートFGとチャネル領域との間にかかるように、チャネル領域が電圧Vblに充電される。
すなわち、「QPW scan」の後に、ベリファイローレベルVLLをパスしたビット線BLを電圧Vblにバイアスする場合、信号BUSの値が“L”とされることにより、信号INVの値が“H”から“L”へ変化する。その後、信号RST_NCOの値を“H”に設定した状態で「Inhibit scan 2」を行うことにより、信号BUSの値を“H”にする。このとき、各信号が、QPWn=VSS、BLN=Vbl+Vtn、BLX=4.5V程度、BLC=4.5V程度、BLS=8V程度、GRS=VDD、に設定されているので、信号INV=“L”(つまり、信号LAT=“H”、信号BUS=“H”)であると、ビット線BLは図中に示した経路に沿って充電されるため、nチャネルMOSトランジスタQn30でクランプされた電圧Vblにビット線BLはバイアスされる。
これに対し、しきい値がベリファイローレベルVLLをパスしていない書き込み未完了セルMCにつながる書き込みビット線BLの場合は、たとえば図21に示すように、信号INVの値が“H”(信号LAT=“L”)のままなので、このビット線BLの電位レベルは電圧VSSに保たれる。つまり、外部データラッチ1のデータによって、信号BUSの値が“H”に設定されるため、信号INVの値は“H”のままとなる。したがって、このとき、演算回路202によって、信号BLX,BLC,BLS,GRSの各値が“H”とされ、かつ、信号QPWnの値が“L”とされると、信号BUSの値が“H”であり、信号LATの値が“L”なので、ベリファイローレベルVLLをパスしていないビット線BLの電位レベルは、共通ソース線C−sourceにつながるパス(図示矢印の経路)によりソース線電圧SRCGND(VSS)にバイアスされる。
すなわち、「QPW scan」の後に、書き込みビット線BL(ベリファイローレベルVLLをパスしていないもの)を電圧VSSにバイアスする場合、信号BUSの値が“H”とされることにより、信号INVの値は“H”のままとなる。その後、信号RST_NCOの値を“H”にした状態で「Inhibit scan 2」を行っても、「QPW scan」の場合と同様に、信号BUSの値は“H”のままである。このとき、各信号は、QPWn=VSS、BLN=Vbl+Vtn、BLX=4.5V程度、BLC=4.5V程度、BLS=8V程度、GRS=VDD、に設定されているので、信号INV=“H”(つまり、信号LAT=“L”、信号BUS=“H”)であると、ビット線BLへの電圧VDDSAの充電経路が断たれ、放電経路が接続されるため、ビット線BLは電圧VSSにバイアスされる。
一方、非書き込みビット線BLの場合は、たとえば図22に示すように、外部データラッチ1のデータによって、信号BUSの値が“L”に設定されるため、信号INVの値は“L”のままとなる。したがって、このとき、演算回路202によって、信号BLX,BLC,BLS,GRSの各値が“H”とされ、かつ、信号QPWnの値が“L”とされると、信号BUSの値が“L”であり、信号LATの値が“H”なので、非書き込みビット線BLの電位レベルは、図示矢印の経路により電圧VDDSAに充電される。これにより、非書き込みのメモリセルMCに対しては、QPW動作の際に、浮遊ゲートFGとチャネル領域との間に電圧VDDSAを印加し続けることが可能となる。
すなわち、「QPW scan」の後に、非書き込みビット線BLを電圧VDDSAにバイアスする場合、信号BUSの値が“L”とされることによって、信号INVの値は“L”のままとなる。その後、信号RST_NCOの値を“H”にした状態で「Inhibit scan 2」を行っても、「QPW scan」の場合と同様に、信号BUSの値は“L”のままである。このとき、各信号は、QPWn=VSS、BLN=Vbl+Vtn、BLX=4.5V程度、BLC=4.5V程度、BLS=8V程度、GRS=VDD、に設定されているので、信号INV=“L”(つまり、信号LAT=“H”、信号BUS=“L”)であると、ビット線BLは図中に示した経路で充電されるため、非書き込みビット線BLは電圧VDDSAにバイアスされる。
なお、しきい値がベリファイレベルVLをパスした書き込み完了のフラッシュメモリセルMCにつながるビット線BLの場合も、非書き込みビット線BLの場合と同様に制御される。
ここまでの動作により、ベリファイレベルVLをしきい値が越えてベリファイパスとなった書き込み完了セルMCにつながる書き込みビット線BLを含む、非書き込みビット線BLは電圧VDDSA(たとえば、2.2V)に保たれ、ベリファイローレベルVLLをしきい値が越えずにベリファイフェイルとなった書き込みビット線BLは電圧VSS(0V)に保たれ、ベリファイローレベルVLLをしきい値が越えてベリファイローパスとなった書き込みビットBLは電圧Vbl(たとえば、0.6V)に保たれることになる。
この後、処理は上記ステップST03へ戻り、全ての選択メモリセルMCへのデータの書き込みが完了する(しきい値がベリファイレベルVLをパスする)まで、上述したプログラム動作(QPW動作)とベリファイ動作とが繰り返される。
上記したように、書き込み時間を増大させることなしに、セルデータのしきい値の分布幅を小さくできるQPW動作において、フラッシュメモリセルの微細化によるビット線のコンタクトホール電極などからの、リーク電流の増加にともなう誤書き込みを防止できるようになる。すなわち、ビット線BLごとに3種類の電圧(VSS,Vbl,VDDSA)のいずれかを各センスアンプより同時にバイアスできるようにしたことによって、QPW動作において、非書き込みのビット線BLの電位レベルを電圧VDDSAにバイアスすることが可能となる。これにより、フラッシュメモリセルの微細化によってビット線リーク電流が増加したとしても、非書き込みビット線BLの電位レベルを電圧VDDSAに維持できるようになる。したがって、従来の、フローティング状態となっている非書き込みのビット線BLの電位レベルが降下し、ビット線リーク電流の増加にともなって電圧Vblに近づくことにより発生する誤書き込みを回避することが可能となるものである。
しかも、既存(従来)のセンスアンプに、pチャネルMOSトランジスタQp24およびnチャネルMOSトランジスタQn26,Qn28,Qn29を追加するのみで簡単に構成できるので、容易に実現できる。
[実施例1の変形例]
図23は、本発明の実施例1にしたがった不揮発性半導体記憶装置(NAND型の多値フラッシュメモリ)に適用される、センスアンプの他の構成例を示すものである。なお、同一部分には同一の符号を付し、異なる部分についてのみ説明する。主な、構成および効果は、センスアンプ201と同様なので、ここでの詳細な説明は割愛する。
図23は、本発明の実施例1にしたがった不揮発性半導体記憶装置(NAND型の多値フラッシュメモリ)に適用される、センスアンプの他の構成例を示すものである。なお、同一部分には同一の符号を付し、異なる部分についてのみ説明する。主な、構成および効果は、センスアンプ201と同様なので、ここでの詳細な説明は割愛する。
本例のセンスアンプ201-1は、実施例1で示したセンスアンプ201の、nチャネルMOSトランジスタQn26,Qn28を、それぞれ、pチャネルMOSトランジスタQp31,Qp32に置き換えたものである。
実施例1のセンスアンプ201の場合、QPW動作中以外は、nチャネルMOSトランジスタQn26,Qn28の各ゲートに信号QPWnとして電圧VTH(4.5V程度)を印加し続ける必要があり、nチャネルMOSトランジスタQn26,Qn28の耐圧が問題となる場合もありえる。
そこで、本例のセンスアンプ201-1のように、pチャネルMOSトランジスタQp31,Qp32を用いることで、耐圧の問題を改善できる。すなわち、pチャネルMOSトランジスタQp31,Qp32とした場合、QPW動作中以外は、各ゲートに与える信号QPWnは電圧VSSでよく、耐圧の問題は発生しない。
特に、pチャネルMOSトランジスタQp31は、レイアウトの仕方によっては、pチャネルMOSトランジスタQp24とのジャンクションの共有化が容易となるため、レイアウト面積を縮小することも可能である。
図24は、本発明の実施例2にしたがった、不揮発性半導体記憶装置(NAND型の多値フラッシュメモリ)に適用されるセンスアンプの構成例を示すものである。なお、同一部分には同一の符号を付し、異なる部分についてのみ説明する。つまり、本実施例2に係るセンスアンプ211は、主な、構成および効果が、実施例1のセンスアンプ201,201-1と同様なので、ここでの詳細な説明は割愛する。
図24に示すように、本実施例2のセンスアンプ211は、データラッチ回路203のデータ(外部データラッチ1,2に格納された信号BUSとなる書き込みベリファイ時の結果)のみならず、QPW動作の際に、ノードSENの電位により、対応するビット線BLの電位レベルを制御するようにしたものである。すなわち、対応するビット線BLが書き込みビット線BLまたは非書き込みビット線BLかに応じて、ノードSENの電位を、電圧VDDSAに充電または電圧VSSに放電させるようにしたものであって、nチャネルMOSトランジスタQn22,Qn23の電流通路の接続点に、並列に接続された、nチャネルMOSトランジスタQn26の電流通路の一端およびpチャネルMOSトランジスタQp41の電流通路の一端が、共通に接続されている。上記nチャネルMOSトランジスタQn26の電流通路の他端および上記pチャネルMOSトランジスタQp41の電流通路の他端は、nチャネルMOSトランジスタQn24,Qn27の電流通路の接続点(ノードCOM)に共通に接続されている。nチャネルMOSトランジスタQn26のゲートには信号QPWnが与えられ、pチャネルMOSトランジスタQp41のゲートには信号SEN(ノードSENの電位)が与えられる。
なお、nチャネルMOSトランジスタQn25の電流通路の他端およびnチャネルMOSトランジスタQn24の電流通路の他端には、pチャネルMOSトランジスタQp23の電流通路の一端が共通に接続されるとともに、pチャネルMOSトランジスタQp42の電流通路の一端が共通に接続されている。上記pチャネルMOSトランジスタQp42の電流通路の他端はセンスアンプ211の電源電圧VDDSAに接続され、ゲートには信号BLNが与えられる。
また、nチャネルMOSトランジスタQn27の電流通路の他端(ノードBLl)は、直接、ビット線BLに接続されている。
本実施例2に係るセンスアンプ211において、上記nチャネルMOSトランジスタQn26は、QPW動作のときだけオフする。すなわち、nチャネルMOSトランジスタQn26は、信号QPWnとして、QPW動作中以外は電圧VTHがゲートに印加されることにより、常に導通状態となる。一方、pチャネルMOSトランジスタQp41は、ノードSENの電位に応じて、オン/オフする。
このように、2つのMOSトランジスタQn26,Qp41のみを用いた構成とした場合にも、実施例1に係るセンスアンプ201,201-1の場合とほぼ同様の効果が期待できる。
次に、上記した構成において、プログラム動作時のQPW動作におけるセンスアンプ211の動作について、図25を参照しつつ具体的に説明する。
図26は、「Inhibit scan」の後に、非書き込みビット線BLに対応するセンスアンプ211のノードSENの電位を電圧VSSに放電する際の経路を示している。このとき、演算回路202によって、各信号が、QPWn=4.5V程度、BLN=VDD、BLX=4.5V程度、BLC=4.5V程度、HLL=4.5V程度、GRS=VDD、に設定される。また、信号INVの値が“H”、信号XXLの値が“H”、信号SETの値が“L”に、それぞれ設定される。これにより、nチャネルMOSトランジスタQn23,Qn24,Qn25,Qn26,Qn27,Qn31,Qn32がいずれもオン、nチャネルMOSトランジスタQn22およびpチャネルMOSトランジスタQp23,Qp42がそれぞれオフとなる。
すなわち、通常の「Inhibit scan」を実行すると、非書き込みビット線BLに対応するセンスアンプの信号INVの値は“L”となるが、本実施例2の場合、「Inhibit scan」の反転データを用いることにより、対応するセンスアンプ211の信号INVの値は“H”(書き込みBLに対応するセンスアンプ211の信号INVの値は“L”)となる。したがって、図中に矢印で示す経路に沿って、ノードSENの電位が電圧VSSに放電される。つまり、非書き込みビット線BLに対しては、QPW動作の際に、対応するセンスアンプ211のpチャネルMOSトランジスタQp41のゲートに信号SENとして電圧VSSが与えられることにより、pチャネルMOSトランジスタQp41がオンとなる。
図27は、「Inhibit scan」の後に、書き込みビット線BLに対応するセンスアンプ211のノードSENの電位を電圧VDDSAに充電する際の経路を示している。このとき、演算回路202によって、非書き込みビット線BLの場合と同様に、各信号が、QPWn=4.5V程度、BLN=VDD、BLX=4.5V程度、BLC=4.5V程度、HLL=4.5V程度、GRS=VDD、に設定される。また、信号INVの値が“L”、信号XXLの値が“H”、信号SETの値が“L”に、それぞれ設定される。これによって、nチャネルMOSトランジスタQn23,Qn24,Qn25,Qn26,Qn27,Qn31およびpチャネルMOSトランジスタQp23がいずれもオン、nチャネルMOSトランジスタQn22,Qn32およびpチャネルMOSトランジスタQp42がそれぞれオフとなる。
すなわち、通常の「Inhibit scan」を実行すると、書き込みビット線BLに対応するセンスアンプの信号INVの値は“H”となるが、本実施例2の場合、「Inhibit scan」の反転データを用いることにより、対応するセンスアンプ211の信号INVの値は“L”となる。したがって、図中に矢印で示す経路に沿って、ノードSENの電位が電圧VDDSAに充電される。つまり、書き込みビット線BLに対しては、QPW動作の際に、対応するセンスアンプ211のpチャネルMOSトランジスタQp41のゲートに信号SENとして電圧VDDSAが与えられることにより、pチャネルMOSトランジスタQp41がオフとなる。
ここまでの動作により、非書き込みビット線BLに対応するセンスアンプ211のノードSENの電位が電圧VSSに放電され、書き込みビット線BL(ベリファイローレベルVLLをパスした選択メモしセルMCにつながる書き込みビット線BLを含む)に対応するセンスアンプ211のノードSENの電位が電圧VDDSAに充電される。
ここで、セルデータのしきい値(書き込みベリファイ時の結果)に応じて、ビット線BLの電位レベルを異なる3つの電圧にバイアスする際の、センスアンプ211の動作について説明する。
図28は、「QPW scan」の後に、ベリファイローレベルVLLをパスした書き込みビット線BLの電位レベルを電圧Vblにバイアスする際の、センスアンプ211における経路を示している。この場合、「QPW scan」を行うと、演算回路202によって、データラッチ回路203の外部データラッチ2に格納されているデータに応じて、対応するセンスアンプ211の信号BUSの値が“L”に設定されることにより、信号INVの値が“L”となる。その後、外部データラッチ1に格納されているデータに応じて、信号BUSの値は“H(VDDSA)”に設定される。
なお、このとき、演算回路202によって、各信号が、QPWn=VSS、BLN=VDD、BLX=Vbl+Vtn、BLC=4.5V程度、SET=VDD+Vtn、GRS=VDD、HLL=VSS、XXL=VSS、に設定されているので、信号INV=“L”であり、かつ、信号SEN=“H”であると、ビット線BLは図中に示した経路に沿って充電されるため、nチャネルMOSトランジスタQn24でクランプされた電圧Vblにビット線BLはバイアスされる。
図29は、「QPW scan」の後に、書き込みビット線BL(ベリファイローレベルVLLをパスしていないもの)を電圧VSSにバイアスする際の、センスアンプ211における経路を示している。この場合、「QPW scan」を行うと、演算回路202によって、データラッチ回路203の外部データラッチ2に格納されているデータに応じて、対応するセンスアンプ211の信号BUSの信号が“H”に設定されることにより、信号INVの値が“H”となる。その後、外部データラッチ1に格納されているデータに応じて、信号BUSの値は“H(VDDSA)”に設定される。
なお、このとき、演算回路202によって、各信号が、QPWn=VSS、BLN=VDD、BLX=Vbl+Vtn、BLC=4.5V程度、SET=VDD+Vtn、GRS=VDD、HLL=VSS、XXL=VSS、に設定されているので、信号INV=“H”であり、かつ、信号SEN=“H”であると、ビット線BLへの充電の経路が断たれ、放電のための経路がオンし、ビット線BLは図中に矢印で示した経路に沿って放電されるため、ビット線BLは電圧VSS(SRCGND)にバイアスされる。
図30は、「QPW scan」の後に、非書き込みビット線BLを電圧VDDSAにバイアスする際の、センスアンプ211における経路を示している。この場合、「QPW scan」を行うと、演算回路202によって、データラッチ回路203の外部データラッチ2に格納されているデータに応じて、対応するセンスアンプ211の信号BUSの値が“L”に設定されることにより、信号INVの値が“L”となる。その後、外部データラッチ1に格納されているデータに応じて、信号BUSの値は“H(VDDSA)”に設定される。
このとき、演算回路202によって、各信号が、QPWn=VSS、BLN=VDD、BLX=Vbl+Vtn、BLC=4.5V程度、SET=VDD+Vtn、GRS=VDD、HLL=VSS、XXL=VSS、に設定されているので、信号INV=“L”であり、かつ、信号SEN=“L”であると、ビット線BLは図中に示した経路で充電されるため、ビット線BLは電圧VDDSAにバイアスされる。
なお、しきい値がベリファイレベルVLをパスした書き込み完了のフラッシュメモリセルMCにつながるビット線BLの場合も、非書き込みビット線BLの場合と同様に制御される。
このようにして、QPW動作の際に、ベリファイレベルVLをしきい値が越えてベリファイパスとなった書き込み完了セルMCにつながる書き込みビット線BLを含む、非書き込みビット線BLは電圧VDDSA(たとえば、2.2V)に保たれ、ベリファイローレベルVLLをしきい値が越えずにベリファイフェイルとなった書き込みビット線BLは電圧VSS(0V)に保たれ、ベリファイローレベルVLLをしきい値が越えてベリファイローパスとなった書き込みビットBLは電圧Vbl(たとえば、0.6V)に保たれることになる。
したがって、実施例1の場合と同様に、書き込み時間を増大させることなしに、セルデータのしきい値の分布幅を小さくできるQPW動作において、フラッシュメモリセルの微細化によるビット線リーク電流の増加にともなう誤書き込みを防止できるようになるものである。
しかも、実施例1のセンスアンプ201,201-1よりも少ない数のMOSトランジスタによって実現することが可能である。
特に、データラッチ回路203を、複数(たとえば、8個)のセンスアンプ211で共有させることも可能となり、小面積化にとって有用である。
[実施例2の変形例]
図31は、本発明の実施例2に係るセンスアンプの他の構成例を示すものである。なお、同一部分には同一の符号を付し、異なる部分についてのみ説明する。主な、構成および効果は、センスアンプ211と同様なので、ここでの詳細な説明は割愛する。
図31は、本発明の実施例2に係るセンスアンプの他の構成例を示すものである。なお、同一部分には同一の符号を付し、異なる部分についてのみ説明する。主な、構成および効果は、センスアンプ211と同様なので、ここでの詳細な説明は割愛する。
本例のセンスアンプ211-1は、実施例2で示したセンスアンプ211の、nチャネルMOSトランジスタQn26を、pチャネルMOSトランジスタQp43に置き換えたものである。
実施例2のセンスアンプ211の場合、QPW動作中以外は、nチャネルMOSトランジスタQn26のゲートに信号QPWnとして電圧VTH(4.5V程度)を印加し続ける必要があり、nチャネルMOSトランジスタQn26の耐圧が問題となる場合もありえる。
そこで、本例のセンスアンプ211-1のように、pチャネルMOSトランジスタQp43を用いることで、耐圧の問題を改善できる。すなわち、pチャネルMOSトランジスタQp43とした場合、QPW動作中以外は、各センスアンプ211-1のゲートに与える信号QPWnは電圧VSSでよく、耐圧の問題は発生しない。
特に、pチャネルMOSトランジスタQp43は、レイアウトの仕方によっては、pチャネルMOSトランジスタQp41とのジャンクションの共有化が容易となるため、レイアウト面積を縮小することも可能である。
図32は、本発明の実施例3にしたがった、不揮発性半導体記憶装置(NAND型の多値フラッシュメモリ)に適用されるセンスアンプの構成例を示すものである。本実施例3に係るセンスアンプ212は、QPW動作の際に、ノードSENの電位に応じて、対応するビット線BLと共通ソース線C−sourceとの接続を制御するようにしたものである。なお、実施例2のセンスアンプ211,211-1と同一部分には同一の符号を付し、異なる部分についてのみ説明する。
図32に示すように、本実施例3のセンスアンプ212は、上記ノードCOMと共通ソース線C−sourceとの間に、nチャネルMOSトランジスタQn31,Qn32が直列に接続されている。ノードCOMは、nチャネルMOSトランジスタQn22,Qn23,Qn24,Qn27の電流通路が互いに接続されてなる(pチャネルMOSトランジスタQp41、および、nチャネルMOSトランジスタQn26またはpチャネルMOSトランジスタQp43は存在しない)。
さらに、上記ノードCOMとnチャネルMOSトランジスタQn31,Qn32の電流通路の接続点との間には、nチャネルMOSトランジスタQn42,Qn43が直列に接続されている。つまり、nチャネルMOSトランジスタQn42,Qn43は、nチャネルMOSトランジスタQn31と並列に接続されている。nチャネルMOSトランジスタQn42のゲートには信号QSWが与えられ、nチャネルMOSトランジスタQn43のゲートには信号SEN(ノードSENの電位)が与えられる。
本実施例3に係るセンスアンプ212において、上記nチャネルMOSトランジスタQn42は、QPW動作の際に、信号QSWの値が“H”となることによりオンとなる。上記nチャネルMOSトランジスタQn43は、信号SENの値が“H”となる、つまり、ノードSENの電位が電圧VDDSAに充電されることによりオンとなる。すなわち、QPW動作(信号QSWの値が“H”)の場合、信号INVの値が“H”であり、かつ、信号SENの値が“H”であるときにだけ、nチャネルMOSトランジスタQn32,Qn42,Qn43がオンとなり、ビット線BLと共通ソース線C−sourceとが導通状態となる。それ以外の場合は、ビット線BLと共通ソース線C−sourceとをつなぐ経路は遮断される。
次に、上記した構成において、ビット線BLのレベルを異なる3つの電位にバイアスする際の、センスアンプ212の動作について、図33を参照しつつ具体的に説明する。
まず、ワード線WL(制御ゲートCG)に書き込みパルスPPが印加される前に、演算回路202によって、全てのセンスアンプ212の内部ラッチ回路201a内のデータがリセットされる(信号INV=“H”)。そして、信号RST_NCO=“H”とされることによりnチャネルMOSトランジスタQn21がオンとなって、データラッチ回路203からの書き込みデータ“1”または非書き込みデータ“0”が、信号BUSとして取り込まれ、内部ラッチ回路201a内にそれぞれ格納される(Inhibit scan)。
すなわち、下記表2に示すように、データ書き込み(0−BLまたはQPW−BL)の場合には、対応するセンスアンプ212の信号INVの値が“H”のままであり、データ非書き込み(1−BL)の場合には、信号INVの値が“L”に反転される。これにより、たとえば図34に示すように、選択メモリセルMCにつながるビット線BLの電位レベルは電圧VSS(SRCGND)に、非選択メモリセルMCにつながるビット線BLの電位レベルはセンスアンプ212の電源電圧VDDSAに、それぞれバイアスされる(以上、「BL pre−charge」(図33の(1),(2),(3)参照))。
その後、「QPW scan」が行われることにより、下記表3に示すように、セルデータのしきい値に応じて、各センスアンプ212内の信号INVの値が設定される。同時に、nチャネルMOSトランジスタQn27のゲートに与えられる信号BLCがVQPW+Vtn(Clamp Level)に設定される。これにより、たとえば図34に示すように、ベリファイローレベルVLLをパスした、QPW動作中のビット線QPW−BLの電位レベルは電圧VQPW(=Vbl)にバイアスされるとともに、書き込みビット線0−BLは電圧VSSにバイアスされる。また、非書き込みビット線1−BLは、ノードCOMの電位が電圧VDDSAであり、かつ、非書き込みビット線1−BLの電位レベルも電圧VDDSAなので、nチャネルMOSトランジスタQn27がカットオフされることにより、フローティング(FL)状態となる(図33の(4),(5)参照)。
このようにして、全ビット線BLに、セルデータのしきい値に応じて、それぞれ所望の電圧(VSS/VQPW/VDDSA)が印加される。なお、このとき、全センスアンプ212のノードSENの電位は電圧VDDSAに充電されている。
次いで、下記表4に示すように、各信号BLC,BLX,HLL,GRSの値が“L”に設定され、信号XXLの値が“H”に設定されることにより、信号INVの値が“H”のセンスアンプ212、つまりは、QPW動作中の選択メモリセルMCおよび非選択メモリセルMCのみ、対応するセンスアンプ212のノードSENの電位がノードCOMの電位と等価な状態になる。これにより、たとえば図36に示すように、信号BUSとして電圧VSSが与えられ、かつ、信号SETの値が“H”に設定されることによって、ノードSENにおける電位の放電が選択的に可能な状態となる(図33の(6),(7),(8)参照)。
その後、たとえば図37に示すように、信号XXLの値が“L”に、信号HLLの値が“H”に設定されることにより、全てのセンスアンプ212は、ノードSENにおける電位の充電が可能な状態となる(下記表5および図33の(9),(10)参照)。
この後、たとえば図38に示すように、信号HLLの値が“L”に、信号XXLの値が“H”に設定されることにより、対応するセンスアンプ212は、QPW動作中のビット線QPW−BLおよび非書き込みビット線1−BLの電位レベルを電圧VSSにバイアスする(下記表6および図33の(11),(12)参照)。
そして、たとえば図39に示すように、信号XXLの値が“L”に、信号BLX,QSWの値が“H”に、信号BLCが電圧VTHに、それぞれ設定されることにより、非書き込み線1−BLの場合は、ノードSENの電位が電圧VSSなので、電源電圧VDDSAにバイアスされる。一方、書き込みビット線0−BLの場合は、対応するセンスアンプ212のノードSENの電位が電圧VDDSAなので、共通ソース線C−source(=VSS)との間が導通状態とされる。また、QPW動作中のビット線QPW−BLは、ノードSENの電位が電圧VSSなので、共通ソース線C−sourceとの間の経路が遮断されることにより、フローティング状態となる(以上、「Forcing BL Level」(下記表7および図33の(13)参照))。
このように、クロックアップ(CLK up)することなしに、書き込みベリファイの結果に応じて、ビット線BLの電位レベルをVSS/VQPW/VDDにバイアスしながら、ワード線WLに対する書き込みパルスPPの印加を実行できるようになる。すなわち、本実施例3のセンスアンプ212によれば、QPW動作の際に、事前にバイアスされたビット線BLの電位レベルを電圧VDDSAに維持させることが可能である。
また、ビット線BLの電位レベルを電圧VSSにバイアスさせるために、信号SENによってゲートが制御されるnチャネルMOSトランジスタQn43を用いるようにしている。たとえば、ビット線BLの電位レベルを電圧VDDSAにバイアスさせるために、nチャネルMOSトランジスタを用いるようにした場合、ノードSENの電位を信号CLKにより昇圧させる必要が生じる。この場合、ノードSENの電位が高くなるので、用いるnチャネルMOSトランジスタの耐圧およびリークを考慮しなければならない。
特に、本実施例3の構成とすることによって、仮にノードSENの電位が何らかの理由で充電されなかった場合、あるいは、放電された場合でも、電圧VSSにバイアスされるはずのビット線BLがフローティング状態になるだけなので、誤書き込み発生の原因となる、ビット線コンタクト(コンタクトホール電極CB1,CB2)のリーク電流の増加による非書き込みビット線の電圧の低下は確実に防止することが可能である。
[実施例3の変形例]
図40は、本発明の実施例3に係るセンスアンプの他の構成例を示すものである。なお、同一部分には同一の符号を付し、異なる部分についてのみ説明する。主な、構成および効果は、センスアンプ212と同様なので、ここでの詳細な説明は割愛する。
図40は、本発明の実施例3に係るセンスアンプの他の構成例を示すものである。なお、同一部分には同一の符号を付し、異なる部分についてのみ説明する。主な、構成および効果は、センスアンプ212と同様なので、ここでの詳細な説明は割愛する。
本例のセンスアンプ212-1は、実施例3で示したセンスアンプ212の、nチャネルMOSトランジスタQn43を、pチャネルMOSトランジスタQp51に置き換えたものである。このような構成とした場合にも、ノードSENの電位および信号INVの設定は、上記した実施例3の場合と全く同じ順序で行うことができる。
すなわち、ワード線WLに書き込みパルスPPが印加される直前の、ビット線BLの電位レベルをバイアスする場合、信号SENはpチャネルMOSトランジスタQp51のゲートに与えられることになるが、下記表8に示すように、書き込みビット線0−BLに対応するセンスアンプ212-1はノードSENの電位が電圧VDDSAなので、ビット線BLと共通ソース線C−sourceとをつなぐ経路が遮断される。
逆に、ベリファイローレベルVLLをパスした、QPW動作中のビット線QPW−BLが共通ソース線C−sourceと導通されるので、共通ソース線C−sourceの電位(SRCGND)を電圧VDDSA、信号QSWをVQPW+Vtnに設定することにより、ビット線QPW−BLに電圧VQPWをバイアスさせることが可能となる。
すなわち、非書き込みのビット線1−BL(ベリファイレベルVLをパスした、QPW動作中のビット線QPW−BLを含む)につながるセンスアンプ212-1においては、たとえば図41に示すように、QPW動作中に、共通ソース線C−sourceの電位SRCGNDを選択的に電圧VDDSAに設定できるようにすることにより、対応するビット線1−BLに電圧VDDSAをバイアスさせることが可能となる。
なお、上述したいずれの実施例の場合においても、たとえば図5に示したように、NAND型フラッシュメモリを、2本のビット線BLe,BLoが1つのセンスアンプ回路200を共有するように配置し、偶数番目のビット線BLeと奇数番目のビット線BLoとに分けてセンス動作を行う、いわゆるビット線シールド方式とした場合を例に説明したが、これに限定されるものではない。すなわち、1本のビット線ごとに1つのセンスアンプ回路が対応して配置され、偶数番目,奇数番目に関係なく、全てのビット線に対するセンス動作を一気に行う、いわゆるABL(All Bit Line)方式のものにも同様に適用できる。
このようなビット線ごとにセンスアンプが配置された構成とした場合においては、偶数番目のビット線と奇数番目のビット線とに分けてセンス動作を行うことも可能である。特に、上述の各実施例に示した構成のセンスアンプ201,201-1,211,211-1,212,212-1とした場合、たとえば、ゲートに信号BLCが与えられるnチャネルMOSトランジスタQn27、ゲートに信号RST_PCOが与えられるpチャネルMOSトランジスタQp12、および、ゲートに信号RST_NCOが与えられるnチャネルMOSトランジスタQn21などを、偶数番目のビット線BLeと奇数番目のビット線BLoとで個別に制御することにより、偶数番目のビット線BLeの読み出しと奇数番目のビット線BLoの読み出しとを交互に実行することが可能である。
たとえば図7に示した構成のセンスアンプ201を例に説明すると、偶数番目のビット線BLeの読み出しを行う場合、偶数番目のビット線BLeにつながるセンスアンプ201は偶数番目のビット線BLeをそれぞれプリチャージし、奇数番目のビット線BLoにつながるセンスアンプ201は奇数番目のビット線BLoをそれぞれディスチャージさせる。逆に、奇数番目のビット線BLoの読み出しを行う場合、奇数番目のビット線BLoにつながるセンスアンプ201は奇数番目のビット線BLoをそれぞれプリチャージし、偶数番目のビット線BLeにつながるセンスアンプ201は偶数番目のビット線BLeをそれぞれディスチャージさせる。
より具体的には、まず、全てのセンスアンプ201の信号INVの値が“H”に設定される(つまり、信号SETの値を“H”に設定してnチャネルMOSトランジスタQn22をオンさせ、ノードSENの電位を放電させた状態で、信号STBnの値を“H”に設定してnチャネルMOSトランジスタQn13をオンさせる。なお、ゲートに信号RST_PCOが与えられるpチャネルMOSトランジスタQp12はオフのまま)。
次いで、信号RST_NCO,RST_PCOの値をともに“H”に設定することによって、ゲートに信号RST_NCOが与えられるnチャネルMOSトランジスタQn21はオン、ゲートに信号RST_PCOが与えられるpチャネルMOSトランジスタQp12はオフとなる。このとき、信号BUSの値は“VSS”となっているので、偶数番目のビット線BLeにつながるセンスアンプ201の信号INVの値のみが“H”から“L”へと遷移する。
この状態において、信号BLX,BLC,BLSの各値として所定の電位が与えられると、信号INVの値が“L”になっているので、偶数番目のビット線BLeは、それぞれ、ゲートに信号BLCが与えられるnチャネルMOSトランジスタQn27の電位で決まる電圧まで充電される。
一方、奇数番目のビット線BLoの場合は、全てのセンスアンプ201の信号INVの値を“H”に設定した際に、ゲートに信号RST_NCOが与えられるnチャネルMOSトランジスタQn21がオフされる。
そして、信号RST_NCO,RST_PCOの値をともに“L”のままにすることによって、ゲートに信号RST_NCOが与えられるnチャネルMOSトランジスタQn21はオフ、ゲートに信号RST_PCOが与えられるpチャネルMOSトランジスタQp12はオンのままとなる。このとき、奇数番目のビット線BLoにつながるセンスアンプ201の信号INVの値は“H”を維持する。
したがって、この状態において、信号BLX,BLC,BLSの各値として所定の電位が与えられても、信号INVの値が“H”になっているので、奇数番目のビット線BLoの電位レベルは電圧VSSへと放電されることになる。
その他、本願発明は、上記(各)実施形態に限定されるものではなく、実施段階ではその要旨を逸脱しない範囲で種々に変形することが可能である。さらに、上記(各)実施形態には種々の段階の発明が含まれており、開示される複数の構成要件における適宜な組み合わせにより種々の発明が抽出され得る。たとえば、(各)実施形態に示される全構成要件からいくつかの構成要件が削除されても、発明が解決しようとする課題の欄で述べた課題(の少なくとも1つ)が解決でき、発明の効果の欄で述べられている効果(の少なくとも1つ)が得られる場合には、その構成要件が削除された構成が発明として抽出され得る。
1…メモリセルアレイ、2…カラム制御回路、200…センスアンプ回路、201,201-1,211,211-1,212,212-1…センスアンプ、202…演算回路、203…データラッチ回路、BL(BLe,BLo)…ビット線、MC…フラッシュメモリセル、S1,S2…選択ゲート、共通ソース線C−source、WL…ワード線、FG…浮遊ゲート、CG…制御ゲート。
Claims (10)
- データの書き替えが可能な複数の不揮発性メモリセルと、
前記複数の不揮発性メモリセルにつながる複数のビット線と、
前記複数の不揮発性メモリセルに与える書き込み電圧を制御して、選択メモリセルにデータの書き込みを行う書き込み回路と、
前記選択メモリセルのしきい値が第1の書き込み状態に達するまでは対応するビット線を第1の電圧にバイアスし、前記選択メモリセルのしきい値が前記第1の書き込み状態に達したら対応するビット線を前記第1の電圧よりも高い第2の電圧にバイアスし、前記選択メモリセルのしきい値が第2の書き込み状態に達したら対応するビット線を前記第2の電圧よりもさらに高い第3の電圧にバイアスし続けるとともに、前記選択メモリセル以外の非選択メモリセルに対応するビット線を前記第3の電圧にバイアスし続ける複数のセンスアンプと
を具備したことを特徴とする不揮発性半導体記憶装置。 - 前記書き込み回路は、前記書き込み電圧を徐々に増加させながら前記データの書き込みを繰り返すことを特徴とする請求項1に記載の不揮発性半導体記憶装置。
- 前記選択メモリセルのしきい値が前記第1の書き込み状態に達したか否かを記憶する外部ラッチ回路をさらに具備し、
前記複数のセンスアンプはそれぞれ内部ラッチ回路を含み、前記内部ラッチ回路のラッチデータがローレベルの場合にオフし、ハイレベルの場合にオンする第1のnチャネルMOSトランジスタと、前記外部ラッチ回路のラッチデータがハイレベルの場合にオフし、ローレベルの場合にオンする第1のpチャネルMOSトランジスタ、および、前記外部ラッチ回路のラッチデータがハイレベルの場合にオンし、ローレベルの場合にオフする第2,第3のnチャネルMOSトランジスタと、を有する、ことを特徴とする請求項1に記載の不揮発性半導体記憶装置。 - 前記選択メモリセルのしきい値が前記第1の書き込み状態に達したか否かを記憶する外部ラッチ回路をさらに具備し、
前記複数のセンスアンプはそれぞれ内部ラッチ回路を含み、前記内部ラッチ回路のラッチデータがローレベルの場合にオフし、ハイレベルの場合にオンする第1のnチャネルMOSトランジスタと、前記外部ラッチ回路のラッチデータがハイレベルの場合にオフし、ローレベルの場合にオンする第1,第2,第3のpチャネルMOSトランジスタと、を有する、ことを特徴とする請求項1に記載の不揮発性半導体記憶装置。 - 前記選択メモリセルのしきい値が前記第1の書き込み状態に達したか否かを記憶する外部ラッチ回路をさらに具備し、
前記複数のセンスアンプは、前記外部ラッチ回路のラッチデータがハイレベルの場合にオンし、ローレベルの場合にオフする第1のnチャネルMOSトランジスタと、書き込み時にはローレベルに設定され、非書き込み時にはハイレベルに設定されるノードが、ローレベルの場合にオンし、ハイレベルの場合にオフする第1のpチャネルMOSトランジスタと、を有する、ことを特徴とする請求項1に記載の不揮発性半導体記憶装置。 - 前記選択メモリセルのしきい値が前記第1の書き込み状態に達したか否かを記憶する外部ラッチ回路をさらに具備し、
前記複数のセンスアンプは、前記外部ラッチ回路のラッチデータがハイレベルの場合にオフし、ローレベルの場合にオンする第1のpチャネルMOSトランジスタと、書き込み時にはローレベルに設定され、非書き込み時にはハイレベルに設定されるノードが、ローレベルの場合にオンし、ハイレベルの場合にオフする第2のpチャネルMOSトランジスタと、を有する、ことを特徴とする請求項1に記載の不揮発性半導体記憶装置。 - 前記選択メモリセルのしきい値が前記第1の書き込み状態に達したか否かを記憶する外部ラッチ回路をさらに具備し、
前記複数のセンスアンプは、前記外部ラッチ回路のラッチデータがハイレベルの場合にオンし、ローレベルの場合にオフする第1のnチャネルMOSトランジスタと、書き込み時にはハイレベルに設定され、非書き込み時にはローレベルに設定されるノードが、ハイレベルの場合にオンし、ローレベルの場合にオフする第2のnチャネルMOSトランジスタと、を有する、ことを特徴とする請求項1に記載の不揮発性半導体記憶装置。 - 前記選択メモリセルのしきい値が前記第1の書き込み状態に達したか否かを記憶する外部ラッチ回路をさらに具備し、
前記複数のセンスアンプは、前記外部ラッチ回路のラッチデータがハイレベルの場合にオンし、ローレベルの場合にオフする第1のnチャネルMOSトランジスタと、書き込み時にはローレベルに設定され、非書き込み時にはハイレベルに設定されるノードが、ローレベルの場合にオンし、ハイレベルの場合にオフする第1のpチャネルMOSトランジスタと、を有する、ことを特徴とする請求項1に記載の不揮発性半導体記憶装置。 - データの書き替えが可能な複数の不揮発性メモリセルと、
前記複数の不揮発性メモリセルにつながる複数のビット線と、
前記複数の不揮発性メモリセルに与える書き込み電圧を制御して、選択メモリセルにデータの書き込みを行う書き込み回路と、
前記複数のビット線に対応して設けられた複数のセンスアンプと
を具備し、
前記複数のセンスアンプは、
前記選択メモリセルのしきい値が第1の書き込み状態に達するまでは対応するビット線を第1の電圧にバイアスし、前記選択メモリセルのしきい値が前記第1の書き込み状態に達したら対応するビット線を前記第1の電圧よりも高い第2の電圧にバイアスし、前記選択メモリセルのしきい値が第2の書き込み状態に達したら対応するビット線を前記第2の電圧よりもさらに高い第3の電圧にバイアスし続けるとともに、前記選択メモリセル以外の非選択メモリセルに対応するビット線を前記第3の電圧にバイアスし続けることを特徴とする不揮発性半導体記憶装置の書き込み方法。 - 前記書き込み回路は、前記書き込み電圧を徐々に増加させながら前記データの書き込みを繰り返すことを特徴とする請求項9に記載の不揮発性半導体記憶装置の書き込み方法。
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