KR20180097110A

KR20180097110A - 양(+) 및/또는 음(-) 전압 발생 회로를 포함하는 반도체 장치

Info

Publication number: KR20180097110A
Application number: KR1020170049896A
Authority: KR
Inventors: 신호영; 오명희
Original assignee: 삼성전자주식회사
Priority date: 2017-02-22
Filing date: 2017-04-18
Publication date: 2018-08-30

Abstract

양 및/또는 음 전압 발생 회로를 포함하는 반도체 장치가 개시된다. 전압 발생 회로는 P 타입 기판에 형성된 딥 N-웰 내부의 P-웰에 형성되는 트리플 웰 N 타입 트랜지스터로 구현되는 전하 전달 트랜지스터를 이용하여 차아지 펌핑 동작을 수행한다. 전압 발생 회로는 전하 전달 트랜지스터로 유입되는 전자를 상쇄시키는 제어부를 포함한다. 전하 전달 트랜지스터 및 제어부가 형성되는 포켓 P-웰은 전하 전달 트랜지스터의 소스 또는 드레인의 전압 중 낮은 전압으로 바이어스되고, 바디 이펙트를 제거하여 전하 전달 트랜지스터의 전하 전달 효율을 향상시킨다. 전압 발생 회로는 모드 신호에 응답하는 제1 및 제2 선택부를 이용하여 차아지 펌프 회로에 네가티브 펌핑 경로 또는 포지티브 펌핑 경로가 형성되도록 하여, 음(-) 고전압 또는 양(-) 고전압을 생성한다.

Description

양(+) 및/또는 음(-) 전압 발생 회로를 포함하는 반도체 장치 {Semiconductor device having positive and/or negative voltage generation circuit}

본 발명은 반도체 장치에 관한 것으로서, 특히 양(+) 및/또는 음(-) 전압을 발생하는 전압 발생 회로에 관한 것이다.

불휘발성 메모리 장치들 중 플래시 메모리는 대용량, 저소음, 저전력의 장점들을 갖기 때문에, 다양한 분야의 반도체 장치에 사용되고 있다. 플래시 메모리는 메모리 셀에 HCI(Hot Carrier Injection) 현상 또는 FN 터널링(Fowler-Nordheim Tunneling) 현상이 일어나도록 양(+) 및/또는 음(-) 고전압을 이용하여 프로그램 및 소거 동작을 수행한다. 플래시 메모리를 내장하는 반도체 장치는 양(+) 및/또는 음(-) 고전압을 발생하는 전압 발생 회로를 포함한다. 반도체 장치에서 전압 발생 회로가 차지하는 면적이 클 경우, 반도체 장치의 면적이 커지는 문제점이 발생한다.

본 발명의 목적은 전압 발생 회로가 차지하는 면적을 줄이고 전하 펌핑 효율을 향상시켜서 양(+) 및/또는 음(-) 전압을 발생하는 전압 발생 회로, 이를 포함하는 반도체 장치를 제공하는데 있다.

본 발명의 실시예들에 따른 전압 발생 회로는, 제1 클럭 신호가 인가되는 제1 커패시터를 통해 제1 클럭 신호를 수신하는 제1 단자, 제2 클럭 신호가 인가되는 제2 커패시터를 통해 제2 클럭 신호를 수신하는 제2 단자, 제1 클럭 신호가 인가되는 제3 커패시터를 통해 제1 클럭 신호를 수신하는 제3 단자, 제2 단자의 제2 클럭 신호에 응답하여 제1 단자에서 제4 단자로 전하를 전달하는 제1 전하 전달 트랜지스터, 제2 단자의 제2 클럭 신호와 제3 단자의 제1 클럭 신호에 응답하여 제2 단자의 전압 레벨을 제어하고 제2 단자로 유입된 전자를 상쇄시키는 제1 제어부, 그리고 N 타입의 제1 전하 전달 트랜지스터와 제1 제어부가 형성된 제1 P-웰을 제1 단자 또는 제4 단자의 전압 중 낮은 전압으로 바이어스하는 제1 바이어스부를 포함한다.

본 발명의 실시예들에 따른 전압 발생 회로는, 제1 및 제2 입력 단자들, 제1 및 제2 출력 단자들, 제1 입출력 노드와 제2 입출력 노드 사이에 연결되는 다수개의 펌프 스테이지들을 갖는 차아지 펌프 회로, 제1 입력 단자와 제2 출력 단자에 연결되고 모드 신호에 응답하여 차아지 펌프 회로의 제1 입출력 노드를 제1 입력 단자 또는 제2 출력 단자와 연결하는 제1 선택부, 그리고 제1 출력 단자와 제2 입력 단자에 연결되고 모드 신호에 응답하여 차아지 펌프 회로의 제2 입출력 노드를 제1 출력 단자 또는 제2 입력 단자와 연결하는 제2 선택부를 포함한다.

본 발명의 실시예들에 따릉 반도체 장치는, 메모리 셀들이 배열되는 메모리 셀 어레이와 다수개의 펌핑 스테이지들을 이용하여 메모리 셀 어레이로 목표 전압을 제공하는 전압 발생 회로를 포함한다. 다수개의 펌핑 스테이지들 각각은, 제1 클럭 신호와 제1 클럭 신호와 반대의 로직 레벨을 갖는 제2 클럭 신호에 연결된 커패시터들의 커플링 신호들에 응답하여, 전하 전달 트랜지스터를 통하여 차아지 펌핑 동작이 수행되도록 하여 목표 전압을 발생하고, 전하 전달 트랜지스터의 게이트로 유입된 전자를 상쇄시키는 제어부를 포함한다.

본 발명의 전압 발생 회로는 2개 클럭 신호들에 기초하여 빠른 클럭킹이 가능하고 바디 이펙트를 제거하여 전하 전달 트랜지스터의 전하 전달 효율을 향상시킬 수 있다. 전압 발생 회로를 포함하는 반도체 장치는 상대적으로 작은 칩 면적을 가지고도 양(+) 및/또는 음(-)의 고전압들을 제공할 수 있다.

도 1은 본 발명의 예시적 실시예에 따른 반도체 장치를 보여주는 블록도이다.
도 2 내지 도 10은 도 1의 불휘발성 메모리 장치를 설명하는 도면들이다.
도 11은 본 발명의 예시적 실시예에 따른 전압 발생 회로를 설명하는 회로도이다.
도 12는 도 11의 트리플 웰 N 타입 MOS 트랜지스터의 단면도를 보여주는 도면이다.
도 13은 본 발명의 예시적 실시예에 따른 전압 발생 회로를 설명하는 회로도이다.
도 14는 도 13의 전압 발생 회로의 동작에 따른 타이밍 다이어그램을 보여준다.
도 15은 본 발명의 예시적 실시예에 따른 전압 발생 회로를 설명하는 회로도이다.
도 16은 도 15의 트리플 웰 N 타입 MOS 트랜지스터의 단면도를 보여주는 도면이다.
도 17은 본 발명의 예시적 실시예에 따른 전압 발생 회로를 설명하는 회로도이다.
도 18은 도 17의 고전압 발생 회로의 동작에 따른 타이밍 다이어그램을 보여준다.
도 19는 본 발명의 예시적 실시예에 따른 전압 발생 회로를 설명하는 회로도이다.
도 20 및 도 21은 도 19의 차아지 펌프 회로 내 펌프 스테이지를 설명하는 회로도들이다.
도 22는 도 19의 전압 발생 회로의 동작을 설명하는 파형도이다.
도 23은 본 발명의 실시예들에 따른 전압 발생 회로가 내장된 메모리 카드를 설명하는 블록 다이어그램이다.

도 1은 본 발명의 예시적 실시예에 따른 반도체 장치를 보여주는 블록도이다.

도 1을 참조하면, 반도체 장치(100)는 메모리 콘트롤러(110)와 불휘발성 메모리 장치(120)를 포함한다. 반도체 장치(100)는 메모리 시스템일 수 있다.

메모리 콘트롤러(110)는 호스트(HOST)의 요청에 응답하여 불휘발성 메모리 장치(120)를 제어하도록 구성될 수 있다. 메모리 콘트롤러(110)는 불휘발성 메모리 장치(120)에 데이터(DATA)를 기입하거나, 또는 불휘발성 메모리 장치(120)에 저장된 데이터(DATA)를 읽을 수 있다. 메모리 콘트롤러(110)는 불휘발성 메모리 장치(120)에 데이터(DATA)를 기입하기 위하여, 커맨드(CMD), 어드레스(ADDR), 제어 신호(CTRL) 및 데이터(DATA)를 불휘발성 메모리 장치(120)로 전송할 수 있다. 메모리 콘트롤러(110)는 불휘발성 메모리 장치(120)에 저장된 데이터(DATA)를 읽기 위하여, 커맨드(CMD), 어드레스(ADDR) 및 제어 신호(CTRL)를 불휘발성 메모리 장치(120)로 전송할 수 있다.

불휘발성 메모리 장치(120)는 낸드 플래시 메모리, 노어 플래시 메모리, 상 변화 메모리(PRAM), 저항 메모리(ReRAM), 자기 저항 메모리(MRAM) 등과 같은 불휘발성 메모리 소자들을 포함할 수 있다.

불휘발성 메모리 장치(120)는 메모리 콘트롤러(110)로부터 수신된 신호들에 응답하여 데이터(DATA)의 쓰기, 읽기, 소거 등의 동작을 수행할 수 있다. 불휘발성 메모리 장치(120)는 행들 (워드라인들) 및 열들 (비트라인들)로 배열된 메모리 셀들을 갖는 메모리 셀 어레이(122)를 포함한다. 각 메모리 셀은 1-비트 (싱글 비트) 데이터 또는 M-비트 (멀티-비트) 데이터 (M은 2 또는 그 보다 큰 수)를 저장할 수 있다. 각 메모리 셀은 플로팅 게이트 또는 전하 트랩층과 같은 전하 저장층을 갖는 메모리 셀, 또는 가변 저항 소자를 갖는 메모리 셀 등으로 구현될 수 있다.

메모리 셀 어레이(122)는 단층 어레이 구조(single-layer array structure, 또는 2차원 어레이 구조)의 플래너(planar) 타입의 낸드 스트링을 포함할 수 있다. 또는 메모리 셀 어레이(122)는 다층 어레이 구조(multi-layer array structure, 또는 3 차원 (3D) 어레이 구조)를 갖도록 구현될 수 있다. 3D 메모리 어레이는 적어도 하나의 메모리 셀이 다른 메모리 셀의 위에 위치하도록 수직 방향으로 배치된 낸드 스트링들을 포함한다. 상기 적어도 하나의 메모리 셀은 전하 트랩층을 포함할 수 있다.

불휘발성 메모리 장치(120)는 프로그램 동작과 소거 동작에 사용되는 양(+) 및/또는 음(-) 고전압을 생성하는 전압 발생 회로(127)를 포함한다. 불휘발성 메모리 장치(120)가 낸드형 플래시 메모리 장치인 경우, 전압 발생 회로(127)는 프로그램 동작 시, 목표 전압을 양(+) 고전압인 프로그램 전압까지 상승시키고 선택된 워드라인에 제공할 수 있다. 또한, 전압 발생 회로(127)는 소거 동작 시, 목표 전압을 양(+) 고전압인 소거 전압까지 상승시키고 선택된 메모리 블록의 벌크에 제공할 수 있다.

실시예에 따라, 불휘발성 메모리 장치(120)가 노어형 플래시 메모리 장치인 경우, 전압 발생 회로(127)는 프로그램 동작 시, 목표 전압을 양(+) 고전압인 프로그램 전압까지 상승시키고 선택된 워드라인에 제공할 수 있다. 또한, 전압 발생 회로(127)는 소거 동작 시, 목표 전압을 양(+) 고전압과 음(-) 고전압을 발생시켜서 양(+) 고전압은 선택된 메모리 블록의 벌크에 제공하고 음(-) 고전압은 선택된 워드라인에 제공할 수 있다.

한편, 메모리 컨트롤러(110) 및 불휘발성 메모리 장치(120)는 하나의 반도체 장치로 집적화될 수 있다. 예를 들어, 메모리 컨트롤러(110) 및 불휘발성 메모리 장치(120)는 하나의 반도체 장치로 집적되어 메모리 카드, PC 카드(PCMCIA), 컴팩트 플래시 카드(CF), 스마트 미디어 카드(SM/SMC), 메모리 스틱, 멀티미디어 카드(MMC, RS-MMC, MMCmicro), SD 카드(SD, miniSD, microSD), 유니버설 플래시 기억장치(UFS), SSD(Solid State Disk/Drive) 등을 구성할 수 있다.

도 2는 도 1의 불휘발성 메모리 장치를 설명하는 블록도이다. 도 2의 불휘발성 메모리 장치(120)는 임베디드향 낸드형 플래시 메모리 장치를 기반으로 설명된다.

도 2를 참조하면, 불휘발성 메모리 장치(120)는 메모리 셀 어레이(122), 어드레스 디코더(123), 제어 로직부(124), 페이지 버퍼부(125), 입출력 회로부(126) 그리고 전압 발생 회로(127)를 포함한다.

메모리 셀 어레이(122)는 워드 라인들(WL), 스트링 선택 라인들(SSL), 그라운드 선택 라인들(GSL) 및 비트 라인들(BL)에 연결될 수 있다. 메모리 셀 어레이(122)는 워드 라인들(WL), 스트링 선택 라인들(SSL) 및 그라운드 선택 라인들(GSL)을 통해 어드레스 디코더(123)에 연결되고, 비트 라인들(BL)을 통해 페이지 버퍼부(125)에 연결될 수 있다. 메모리 셀 어레이(122)는 복수의 메모리 블록들(BLK1 내지 BLKn)을 포함할 수 있다.

각 메모리 블록(BLK1~BLKn)은 복수의 메모리 셀들 및 복수의 선택 트랜지스터들을 포함할 수 있다. 메모리 셀들은 워드라인들(WL)에 연결되고, 선택 트랜지스터들은 스트링 선택 라인들(SSL) 또는 그라운드 선택 라인들(GSL)에 연결될 수 있다. 각 메모리 블록(BLK1~BLKn)의 메모리 셀들은 1-비트 데이터를 저장하는 싱글 레벨 셀들 또는 M(M은 3 또는 그 보다 큰 정수)-비트 데이터를 저장하는 멀티 레벨 셀들로 구성될 수 있다. 각 메모리 블록(BLK1~BLKn)의 메모리 셀들은 기판과 수직인 방향으로 적층되어 3차원 구조를 형성할 수 있다. 메모리 블록의 구조는 도 3 및 도 4를 참조하여 설명될 것이다.

어드레스 디코더(123)는 메모리 셀 어레이(122)의 복수의 메모리 블록들(BLK1 내지 BLKn)중 어느 하나를 선택할 수 있다. 어드레스 디코더(123)는 선택된 메모리 블록의 워드라인들(WL) 중 어느 하나를 선택할 수 있다. 어드레스 디코더(123)는 선택된 메모리 블록의 워드라인(WL)이나 선택 라인들(SSL, GSL)에 전압 발생 회로(127)에서 제공되는 전압들을 전달할 수 있다. 어드레스 디코더(123)는 프로그램 동작시 선택 워드라인에 양(+) 고전압의 프로그램 전압(예, 도 6의 프로그램 펄스들(Vpgm1~VpgmN))을 전달하고, 소거 동작 시 선택된 메모리 블록의 벌크에 양(+) 고전압의 소거 전압(예, 도 7의 소거 펄스들(Vers1~VersM))을 전달할 수 있다.

제어 로직부(124)는 메모리 콘트롤러(110)로부터 커맨드(CMD) 및 제어 신호(CTRL)를 수신하고, 수신된 신호들에 응답하여 어드레스 디코더(123), 페이지 버퍼부(125) 및 입출력 회로부(126)를 제어할 수 있다. 제어 로직부(124)는 불휘발성 메모리 장치(120)가 동작하는데 요구되는 다양한 전압들을 생성하는 전압 발생 회로(127)를 제어할 수 있다.

전압 발생 회로(127)는 제어 로직부(124)의 제어에 따라 복수의 선택 읽기 전압들, 복수의 비선택 읽기 전압들, 복수의 프로그램 펄스들, 복수의 패스 전압들, 복수의 소거 펄스들과 같은 다양한 전압들을 생성하여 어드레스 디코더(123)와 메모리 셀 어레이(122)로 제공할 수 있다. 전압 발생 회로(127)는 복수의 프로그램 펄스들(Vpgm1~VpgmN) 또는 복수의 소거 펄스들(Vers1~VersM)에 상응하는 양(+) 고전압을 생성할 수 있다. 실시예에 따라, 불휘발성 메모리 장치(120)가 노어형 플래시 메모리 장치인 경우, 전압 발생 회로(127)는 소거 동작 시 선택된 메모리 블록의 벌크에 제공되는 양(+) 고전압과 선택된 워드라인에 제공되는 음(-) 고전압을 생성할 수 있다.

페이지 버퍼부(125)는 동작 모드에 따라 기입 드라이버로서 또는 감지 증폭기로서 동작할 수 있다. 읽기 동작시, 페이지 버퍼부(125)는 제어 로직부(124)의 제어에 따라 선택된 메모리 셀의 비트라인(BL)을 센싱할 수 있다. 센싱된 데이터는 페이지 버퍼부(125) 내부에 구비되는 래치들에 저장될 수 있다. 페이지 버퍼부(125)는 제어 로직부(124)의 제어에 따라 래치들에 저장된 데이터를 입출력 회로부(126)로 덤핑할 수 있다.

입출력 회로부(126)는 불휘발성 메모리 장치(120)의 외부로부터 입출력 라인(I/O)을 통해서 제공되는 명령어(CMD), 어드레스(ADDR), 제어 신호(CTRL) 및 데이터(DATA)를 일시 저장할 수 있다. 입출력 회로부(126)는 불휘발성 메모리 장치(120)의 읽기 데이터를 일시 저장하고, 지정된 시점에 입출력 라인(I/O)을 통해서 외부로 출력할 수 있다.

도 3은 도 2의 메모리 셀 어레이의 일 예를 나타내는 회로도이다. 도 3은 도 2에서 설명된 메모리 블록들(BLK1~BLKn) 중에서 제1 메모리 블록(BLK1)의 일부분에 대하여 설명되나, 본 발명의 범위가 이에 한정되는 것은 아니며, 다른 메모리 블록들(BLK2-BLKn) 또한 제1 메모리 블록(BLK1)과 동일한 구조를 가질 수 있다.

제1 메모리 블록(BLK1)은 복수의 낸드 스트링들(NS11 내지 NS22), 복수의 워드 라인들(WL1 내지 WL8), 복수의 비트 라인들(BL1, BL2), 그라운드 선택 라인들(GSL), 스트링 선택 라인들(SSL1, SSL2) 및 공통 소스 라인(CSL)을 포함할 수 있다. 제1 비트 라인(BL1)과 공통 소스 라인(CSL) 사이에 낸드 스트링들(NS11, NS21)이 제공되고, 제2 비트 라인(BL2)과 공통 소스 라인(CSL) 사이에 낸드 스트링들(NS12, NS22)이 제공된다. 각 낸드 스트링(예를 들면, NS11)은 직렬로 연결된 스트링 선택 트랜지스터(SST), 복수의 메모리 셀들(MC1 내지 MC8) 및 그라운드 선택 트랜지스터(GST)를 포함할 수 있다.

도 4는 도 3의 메모리 블록에 대응하는 구조를 보여주는 사시도이다.

도 4를 참조하면, 메모리 블록(BLK1)는 기판(SUB)에 대해 수직 방향으로 형성되어 있다. 도 4에서는, 메모리 블록(BLK1)이 2개의 선택 라인들(GSL, SSL), 8개의 워드 라인들(WL1 내지 WL8), 그리고 3개의 비트 라인들(BL1 내지 BL3)을 포함하는 것으로 도시되어 있으나, 실제로는 이것들보다 더 많거나 적을 수 있다.

기판(SUB)은 제1 도전형(예를 들어, P-타입)을 가지며, 기판(SUB) 상에 제1 방향(예를 들어, Y 방향)을 따라 신장되고 제2 도전형(예를 들어, N-타입)의 불순물들이 도핑된 공통 소스 라인(CSL)이 제공된다. 인접한 두 공통 소스 라인들(CSL) 사이의 기판(SUB)의 영역 상에, 제1 방향을 따라 순차적으로 배치되며, 제3 방향을 따라 복수의 절연막들(IL)을 관통하는 복수의 필라들(pillars, P)이 제공된다. 인접한 두 공통 소스 라인들(CSL) 사이의 영역에서, 절연막들(IL), 필라들(P) 및 기판(SUB)의 노출된 표면을 따라 전하 저장층(charge storage layer, CS)이 제공된다. 또한, 인접한 두 공통 소스 라인들(CSL) 사이의 영역에서, 전하 저장층(CS)의 노출된 표면 상에, 선택 라인들(GSL, SSL) 및 워드 라인들(WL1 내지 WL8)과 같은 게이트 전극(GE)이 제공된다.

복수의 필라들(P) 상에는 드레인들 또는 드레인 컨택들(DR)이 각각 제공된다. 드레인들(DR) 상에, 제2 방향(예를 들어, X 방향)으로 신장되고 제1 방향을 따라 특정 거리만큼 이격되어 배치된 비트 라인들(BL1 내지 BL3)이 제공된다. 각 필라(P)는 절연막(IL) 및 제3 방향을 따라 신장되는 선택 라인들(CSL, SSL)과 워드라인들(WL1 내지 WL8)과 함께 낸드 스트링(NS)을 형성한다. 낸드 스트링(NS)은 복수의 트랜지스터 구조들(TS)을 포함한다. 트랜지스터 구조들(TS) 각각은 전하 포획 플래시(Charge Trap Flash: CTF) 메모리 셀로 구성될 수 있다.

도 5 및 도 6은 도 1의 불휘발성 메모리 장치의 프로그램 동작을 설명하는 도면들이다. 도 5는 도 4에 도시된 메모리 셀들의 문턱 전압 산포를 예시적으로 보여주는 산포도이다. 도 6은 도 5의 문턱 전압 산포를 형성하기 위한 프로그램 방법을 예시적으로 보여주는 도면이다. 이하에서, 간결한 설명을 위하여, 메모리 셀들 각각은 3-비트 멀티 레벨 셀(TLC)인 것으로 가정한다. 본 발명의 범위가 이에 한정되는 것은 아니며, 메모리 셀들 각각은 2-비트 멀티 레벨 셀(MLC) 또는 4-비트 이상의 비트를 저장하는 멀티 레벨 셀일 수 있다.

도 5를 참조하면, 가로축은 문턱 전압(Vth)을 나타내고, 세로축은 메모리 셀들(MC)의 개수를 나타낸다. 복수의 메모리 셀들은 소거 상태(E)를 가질 수 있다. 소거 상태를 갖는 복수의 메모리 셀들은 소거 상태(E) 및 제1 내지 제7 프로그램 상태들(P1~P7) 중 하나를 갖도록 프로그램될 수 있다.

불휘발성 메모리 장치(120, 도 1)는, 도 6에 도시된 바와 같이, 복수의 프로그램 루프들(PL1~PLn)을 수행하여 복수의 메모리 셀들이 소거 상태(E) 및 제1 내지 제7 프로그램 상태들(P1~P7) 중 하나를 갖도록 프로그램할 수 있다. 복수의 프로그램 루프들(PL1~PLn) 각각은 프로그램 펄스들(Vpgm1~VpgmN)을 인가하는 프로그램 단계와 검증 전압들(Vvfy1~Vvfy7)을 인가하는 검증 단계를 포함할 수 있다.

불휘발성 메모리 장치(120)가 3-비트를 저장하는 멀티 레벨 셀(TLC)을 프로그램하는 동작은 프로그램 펄스들(Vpgm1~VpgmN)을 제공받아야 한다. 전압 발생 회로(127)는 프로그램 동작 시, 목표 전압을 프로그램 펄스들(Vpgm1~VpgmN)에 상응하는 양(+) 고전압으로 설정하여 프로그램 펄스들(Vpgm1~VpgmN)을 생성할 수 있다. 프로그램 펄스들(Vpgm1~VpgmN)은 선택된 워드라인으로 제공될 수 있다.

도 7 및 도 8은 도 1의 불휘발성 메모리 장치의 소거 동작을 설명하는 도면들이다. 도 7은 도 3의 회로도에서 설명된 스트링 선택 라인(SSL), 복수의 워드라인들(WL) 및 접지 선택 라인(GSL)과 함께 기판(SUB)에 인가되는 전압들의 레벨을 보여주는 타이밍도이다. 도 8은 복수의 메모리 셀들의 문턱 전압 산포를 보여주는 산포도이다. 도 7의 X 축은 시간을 가리키고, Y 축은 전압 레벨을 가리킨다. 도 8의 X축은 문턱 전압을 가리키고, Y축은 메모리 셀들의 개수를 가리킨다.

도 7 및 도 8을 참조하면, 제1 메모리 블록(BLK1)의 메모리 셀들은 소거 상태(E) 및 제1 내지 제7 프로그램 상태들(P1~P7) 중 어느 하나의 상태를 가질 수 있으며, 제1 메모리 블록(BLK1)의 메모리 셀들은 도 8에 도시된 바와 같은 문턱 전압 산포를 형성할 수 있다.

불휘발성 메모리 장치(120)는 제1 메모리 블록(BLK1)의 메모리 셀들이 소거 상태(E)를 갖도록 복수의 소거 루프들(EL1~ELm)을 수행할 수 있다. 예시적으로, 불휘발성 메모리 장치(120)는 증가형 스텝 펄스 소거(ISPE: Incremental Step Pulse Erase) 방식을 기반으로 제1 메모리 블록(BLK1)을 소거할 수 있다. 불휘발성 메모리 장치(120)는 복수의 소거 루프들(EL1~ELm)을 수행하여 제1 메모리 블록(BLK1)을 소거할 수 있다. 복수의 소거 루프들(EL1~ELm) 각각은 소거 펄스(Vers1~VersM)를 기판(SUB)으로 인가하는 소거 단계와 소거 검증 전압(Vve)을 이용하여 제1 메모리 블록(BLK1)의 소거 상태를 검증하는 소거 검증 단계를 포함할 수 있다.

불휘발성 메모리 장치(120)의 소거 동작에는 소거 펄스들(Vers1~VersM)을 제공받아야 한다. 전압 발생 회로(127)는 소거 동작 시, 목표 전압을 소거 펄스들(Vers1~VersM)에 상응하는 양(+)의 고전압으로 설정하여 소거 펄스들(Vers1~VersM)을 생성할 수 있다. 생성된 소거 펄스들(Vers1~VersM)은 제1 메모리 블록(BLK1)의 기판(SUB)으로 제공될 수 있다.

도 9는 도 1의 불휘발성 메모리 장치 내 메모리 셀 어레이의 다른 예를 나타내는 회로도이다. 도 9는 임베디드향 노어형 플래시 메모리 장치의 메모리 블록을 보여준다. 노어형 플래시 메모리 장치는 고속의 억세스가 가능하여 코드 저장형 메모리 장치로 사용되고, 고속의 데이터 처리가 필수적인 이동전화 단말기 등에 많이 쓰인다. 도 9는 도 2에서 설명된 메모리 블록들(BLK1~BLKn) 중에서 제1 메모리 블록(BLK1)의 일부분에 대하여 설명된다.

도 9를 참조하면, 제1 메모리 블록(BLK1`)은 워드라인(WL0~WLn-1) 및 비트라인(BL0~BLm-1) 각각에 연결되는 메모리 셀들(MC)을 포함한다. 메모리 셀들(MC) 각각의 드레인은 비트라인(BL0~BLm-1)에 연결되고, 메모리 셀들(MC) 각각의 소스는 소스 라인(SL)에 연결된다. 하나의 비트라인(BL0~BLm-1)에는 복수의 메모리 셀들(MC)이 병렬로 연결될 수 있다.

읽기 동작 시, 선택된 워드라인(WL)으로 읽기 전압(Vread: SLC의 경우, 5V)이 인가되고, 비트라인(BL)으로 약 1V 정도의 전압이 인가될 수 있다. 메모리 셀(MC)의 프로그램 상태에 따라서, 선택된 메모리 셀은 온 셀(On Cell) 또는 오프 셀(Off Cell)로 판정된다. 온 셀 또는 오프 셀의 판정은 비트 라인(BL)에 흐르는 센싱 전류에 크기를 통해서 감지될 수 있다.

프로그램 동작 시, 선택된 워드라인(WL)으로 프로그램 전압(Vpgm, 약 10V)이 인가되고, 선택된 메모리 셀(MC)의 비트라인(BL)으로 약 3~5V의 전압이 인가될 수 있다.

도 10은 도 9의 메모리 셀 어레이의 블록 소거 동작을 설명하는 도면이다.

도 10을 참조하면, 블록 소거 동작 시, 비트라인들(BL0~BLm-1)과 소스 라인(SLC)은 플로팅 상태로 바이어스되고, 선택된 블록(BLK1)의 워드라인들(WL0~WLn-1)에 음(-)의 고전압(약 -10V)이 인가되고, 선택된 블록(BLK1)의 벌크에 양(+)의 고전압(약 10V)이 인가될 수 있다.

제1 메모리 블록(BLK1`)의 소거 동작에는 양(+) 고전압 및 음(-) 고전압을 제공받아야 한다. 전압 발생 회로(127, 도 1)는 소거 동작 시, 양(+) 고전압을 생성하여 선택된 블록(BLK1)의 벌크로 제공하고, 음(-) 고전압을 생성하여 선택된 블록(BLK1)의 워드라인들(WL0~WLn-1)로 제공할 수 있다. 이에 따라, 불휘발성 메모리 장치(110)는 양(+) 고전압과 음(-) 고전압 각각을 생성하는 고전압 발생 회로를 구별하여 구비할 수 있다.

도 11은 본 발명의 예시적 실시예에 따른 전압 발생 회로를 설명하는 회로도이다. 도 11의 전압 발생 회로는 트리플 웰 구조의 트랜지스터들(T10, T11, T12, T13, T14, T15)을 이용하여 음(-) 전압을 생성할 수 있다. 트리플 웰 구조의 트랜지스터는 도 12에서 구체적으로 설명될 것이다.

도 11을 참조하면, 전압 발생 회로(1100)는 2개의 차아지 펌프들(1110, 1120)로 구성된 2-스테이지 차아지 펌프 구조를 갖는다. 제1 차아지 펌프(1110)와 제2 차아지 펌프(1120)는 직렬 연결되고, 동일한 구성을 가질 수 있다. 본 실시예에서 전압 발생 회로(1100)는 2개의 차아지 펌프들을 포함하는 것에 대하여 설명하고 있으나, 다양한 수의 차아치 펌프들이 포함될 수 있다. 전압 발생 회로(1100)는 음(-)의 고전압을 발생하는 전압 발생 회로(127, 도 1)의 단위 요소로서 기능할 수 있다. 실시예에 따라, 전압 발생 회로(1100)는 양(+)의 고전압을 발생하는 전압 발생 회로(127)의 단위 요소로서 기능할 수 있다.

제1 차아지 펌프(1110)는 전하 전달 트랜지스터(T10), 제1 내지 제3 제어 트랜지스터들(T11, T12, T13), 그리고 제1 및 제2 바이어스 트랜지스터들(T14, T15)을 포함한다. 전하 전달 트랜지스터(T10), 제1 내지 제3 제어 트랜지스터들(T11, T12, T13) 및 제1 및 제2 바이어스 트랜지스터들(T14, T15)은 트리플 웰 N 타입 MOS 트랜지스터들로 구성된다. 그리고, 제1 차아지 펌프(1110)는 제1 내지 제3 커패시터들(C10, C11, C12)을 포함한다.

전하 전달 트랜지스터(T10)는 입력 단자(IN)와 제1 연결 노드(NC1) 사이에 연결된다. 전하 전달 트랜지스터(T10)의 소스는 입력 단자(IN)에 연결되고, 드레인은 제1 연결 노드(NC1)에 연결된다. 제1 연결 노드(NC1)는 제1 차아지 펌프(1110)의 출력 단자가 된다. 전하 전달 트랜지스터(T10)의 게이트(SG1)는 제2 커패시터(C12)의 일단에 연결된다. 전하 전달 트랜지스터(T10)는 차아지 펌핑 동작에서 스위칭 트랜지스터로서 작용하고 전하를 전달하는 기능을 수행할 수 있다.

제1 제어 트랜지스터(T11)의 소스는 전하 전달 트랜지스터(T10)의 드레인에 연결된다. 제1 제어 트랜지스터(T11)는 서로 연결된 게이트와 드레인이 전하 전달 트랜지스터(T10)의 게이트(SG1)에 연결되는 다이오드 연결된다(diode connected). 제1 제어 트랜지스터(T11)는 전하 전달 트랜지스터(T10)의 게이트(SG1) 전압 레벨을 제어하는 기능을 수행할 수 있다. 제1 제어 트랜지스터(T11)는 전하 전달 트랜지스터(T10)의 게이트(SG1)의 전압 레벨이 전하 전달 트랜지스터(T10)의 드레인 전압에서 제1 제어 트랜지스터(T11)의 문턱 전압(Vth)만큼 낮아지도록 전하 전달 트랜지스터(T10)의 게이트(SG1) 전압 레벨을 제어할 수 있다.

제2 제어 트랜지스터(T12)의 소스는 제1 제어 트랜지스터(T12)의 드레인과 전하 전달 트랜지스터(T10)의 게이트(SG1)에 연결된다. 제2 제어 트랜지스터(T12)는 서로 연결된 게이트와 드레인이 제3 커패시터(C13)의 일단에 연결되는 다이오드 연결된다(diode connected). 설명의 편의를 위하여, 제2 제어 트랜지스터(T12)의 게이트와 드레인 그리고 제3 커패시터(C13)의 일단이 연결된 노드를 서브 노드(SB1)라고 칭한다.

제1 차아지 펌프(1110)의 동작에서, 다이오드로 기능하는 제1 제어 트랜지스터(T11)를 통하여 전하 전달 트랜지스터(T10)의 게이트(SG1)로 전자가 유입될 수 있다. 전하 전달 트랜지스터(T10)의 게이트(SG1)에 유입된 전자로 인하여 제2 클럭 신호(CLKB)에 응답하는 전하 전달 트랜지스터(T10)가 완전히(fully) 턴온되지 않을 수 있다. 전하 전달 트랜지스터(T10)의 게이트(SG1)에 유입된 전자를 상쇄(offset)시키기 위하여, 제2 제어 트랜지스터(T12)는 전하 전달 트랜지스터(T10)의 게이트(SG1)로 양전하를 공급하기 위한 전류를 제공하는 기능을 수행할 수 있다.

제3 제어 트랜지스터(T13)의 소스는 제2 제어 트랜지스터(T12)의 드레인에 연결된다. 제3 제어 트랜지스터(T13)의 드레인은 전하 전달 트랜지스터(T10)의 드레인에 연결된다. 제3 제어 트랜지스터(T13)의 게이트는 전하 전달 트랜지스터(T10)의 게이트(SG1)에 연결된다.

제1 차아지 펌프(1110)의 동작 중에, 다이오드로 기능하는 제2 제어 트랜지스터(T12)를 통하여 서브 노드(SB1)로 전자가 유입될 수 있다. 서브 노드(SB1)에 유입된 전자로 인하여 제1 클럭 신호(CLK)에 연결된 제2 제어 트랜지스터(T12)가 다이오드로서 충분히 동작하지 않을 수 있다. 서브 노드(SB1)에 유입된 전자를 상쇄(offset)시키기 위하여, 제3 제어 트랜지스터(T13)는 서브 노드(SB1)로 양전하를 공급하기 위한 전류를 제공하는 기능을 수행할 수 있다.

제1 내지 제3 제어 트랜지스터들(T11, T12, T13)은 전하 전달 트랜지스터(T10)의 전하 전달 기능이 향상되도록 하는 제어부로서 작용할 수 있다.

제1 커패시터(C11)는 제1 클럭 신호(CLK)와 전하 전달 트랜지스터(T10)의 소스 사이에 연결된다. 제1 커패시터(C11)는 제1 차아지 펌프(1110)의 펌핑 커패시터로서 작용할 수 있다. 제2 커패시터(C12)는 제2 클럭 신호(CLKB)와 전하 전달 트랜지스터(T10)의 게이트(SG1) 사이에 연결된다. 제2 커패시터(C12)는 전하 전달 트랜지스터(T10)의 게이트(SG1)를 제어하는 커패시터로서 작용할 수 있다. 제3 커패시터(C13)은 제1 클럭 신호(CLK)와 제2 제어 트랜지스터(T12)가 연결된 서브 노드(SB1) 사이에 연결된다. 제3 커패시터(C13)는 제2 제어 트랜지스터(T12)가 연결된 서브 노드(SB1)를 제어하는 커패시터로서 작용할 수 있다.

제1 클럭 신호(CLK)와 제2 클럭 신호(CLKB)는 로직 하이레벨과 로직 로우레벨로 토글링하고 서로 반대의 로직 레벨을 가질 수 있다. 제1 및 제2 클럭 신호(CLK, CLKB) 각각은 전원 전압(VDD) 레벨일 때 로직 하이레벨이고 접지 전압(VSS)레벨일 때 로직 로우레벨일 수 있다. 제1 및 제2 클럭 신호들(CLK, CLKB)은 도 2의 제어 로직부(124)에서 제공될 수 있다.

제1 및 제2 바이어스 트랜지스터들(T14, T15)은 제1 차아지 펌프(1110)가 바디 이펙트 없이 네가티브 차아지 펌핑 동작을 수행하도록 제공될 수 있다. 제1 및 제2 바이어스 트랜지스터들(T14, T15)은 바디 이펙트를 제거하기 위하여, 트리플 웰 N 타입 MOS 트랜지스터들의 포켓 P-웰 전위를 바이어싱하도록 동작된다. 또한, 제1 및 제2 바이어스 트랜지스터들(T14, T15)은 트리플 웰 N 타입 MOS 트랜지스터들이 형성된 기판 내에서 기생적으로 생성되는 다이오드들(1111)과 바이폴라 정션 트랜지스터들이 동작하지 않도록 동작된다.

제1 및 제2 바이어스 트랜지스터들(T14, T15)의 소스들은 서로 연결되며 전하 전달 트랜지스터(T10), 제1 내지 제3 제어 트랜지스터들(T11, T12, T13) 및 제1 및 제2 바이어스 트랜지스터들(T14, T15)이 형성되는 포켓 P-웰의 단자(PPW1)와 연결된다. 제1 바이어스 트랜지스터(T14)의 게이트는 전하 전달 트랜지스터(T10)의 드레인에 연결되고, 제2 바이어스 트랜지스터(T15)의 게이트는 전하 전달 트랜지스터(T10)의 소스에 연결된다. 제1 바이어스 트랜지스터(T14)의 드레인은 전하 전달 트랜지스터(T10)의 소스에 연결되고, 제2 바이어스 트랜지스터(T15)의 드레인은 전하 전달 트랜지스터(T10)의 드레인에 연결된다.

제1 및 제2 바이어스 트랜지스터들(T14, T15)은 전하 전달 트랜지스터(T10)의 소스와 전하 전달 트랜지스터(T10)의 드레인 중 낮은 전압으로 트리플 웰 N 타입 MOS 트랜지스터들(T10, T11, T12, T13, T14, T15)의 포켓 P-웰(PPW1) 전위가 유지되도록 동작된다. 전하 전달 트랜지스터(T10)의 소스 전압이 드레인 전압보다 높은 경우, 제2 바이어스 트랜지스터(T15)가 턴온되고 전하 전달 트랜지스터(T10)의 드레인 전압이 전하 전달 트랜지스터(T10), 제1 내지 제3 제어 트랜지스터들(T11, T12, T13) 및 제1 및 제2 바이어스 트랜지스터(T14, T15)이 형성된 포켓 P-웰(PPW1)의 바이어스 전압이 된다. 전하 전달 트랜지스터(T10)의 소스 전압이 드레인 전압보다 낮은 경우, 제1 바이어스 트랜지스터(T14)가 턴온되고 전하 전달 트랜지스터(T10)의 소스 전압이 전하 전달 트랜지스터(T10), 제1 내지 제3 제어 트랜지스터들(T11, T12, T13) 및 제1 및 제2 바이어스 트랜지스터(T14, T15)이 형성된 포켓 P-웰(PPW1)의 바이어스 전압이 된다.

제2 차아지 펌프(1120)는 제1 차아지 펌프(1110)와 동일하게 구성되고, 제1 차아지 펌프(1110)에 직렬 연결될 수 있다.

제2 차아지 펌프(1120)는 전하 전달 트랜지스터(T20), 제1 내지 제3 제어 트랜지스터들(T21, T22, T23), 제1 및 제2 바이어스 트랜지스터들(T24, T25), 그리고 제1 내지 제3 커패시터들(C20, C21, C22)을 포함한다. 전하 전달 트랜지스터(T20), 제1 내지 제3 제어 트랜지스터들(T21, T22, T23) 및 제1 및 제2 바이어스 트랜지스터들(T24, T25)은 트리플 웰 N 타입 MOS 트랜지스터들로 구성되고, 트리플 웰 N 타입 MOS 트랜지스터들(T20, T21, T22, T23, T24, T25)이 형성된 포켓 P-웰(PPW2) 전위는 제1 및 제2 바이어스 트랜지스터들(T24, T25)에 의해 바이어싱된다.

전하 전달 트랜지스터(T20)는 제1 차아지 펌프(1110)의 출력 단자인 제1 연결 노드(NC1)와 전압 발생 회로(1100)의 출력 단자(OUT) 사이에 연결된다. 제1 연결 노드(NC1)는 제1 차아지 펌프(1110)의 전하 전달 트랜지스터(T10)의 드레인이 연결된 노드이므로, 전하 전달 트랜지스터(T20)의 소스는 전하 전달 트랜지스터(T10)의 드레인에 연결된다. 전하 전달 트랜지스터(T20)의 게이트(SG2)는 제2 커패시터(C22)의 일단에 연결된다. 전하 전달 트랜지스터(T20)의 드레인은 전압 발생 회로(1100)의 출력 단자(OUT)에 연결된다.

제1 제어 트랜지스터(T21)의 소스는 전하 전달 트랜지스터(T20)의 드레인에 연결된다. 제1 제어 트랜지스터(T21)는 서로 연결된 게이트와 드레인이 전하 전달 트랜지스터(T20)의 게이트(SG2)에 연결되는 다이오드 연결된다. 제2 제어 트랜지스터(T22)의 소스는 제1 제어 트랜지스터(T22)의 드레인과 전하 전달 트랜지스터(T20)의 게이트(SG2)에 연결된다. 제2 제어 트랜지스터(T22)는 서로 연결된 게이트와 드레인이 제3 커패시터(C23)의 일단에 연결되는 다이오드 연결된다. 제3 제어 트랜지스터(T23)의 소스는 제2 제어 트랜지스터(T22)의 드레인에 연결된다. 제3 제어 트랜지스터(T23)의 드레인은 전하 전달 트랜지스터(T20)의 드레인에 연결된다. 제3 제어 트랜지스터(T23)의 게이트는 전하 전달 트랜지스터(T20)의 게이트(SG2)에 연결된다.

제1 커패시터(C21)는 제2 클럭 신호(CLKB)와 전하 전달 트랜지스터(T20)의 소스 사이에 연결된다. 제2 커패시터(C22)는 제1 클럭 신호(CLK)와 전하 전달 트랜지스터(T20)의 게이트(SG2) 사이에 연결된다. 제3 커패시터(C23)은 제2 클럭 신호(CLKB)와 제2 제어 트랜지스터(T22)의 게이트 사이에 연결된다.

제1 및 제2 바이어스 트랜지스터들(T24, T25)의 소스들은 서로 연결되며 전하 전달 트랜지스터(T20), 제1 내지 제3 제어 트랜지스터들(T21, T22, T23) 및 제1 및 제2 바이어스 트랜지스터(T24, T25)이 형성되는 포켓 P-웰(PPW2) 단자와 연결된다.

제1 바이어스 트랜지스터(T24)의 게이트는 전하 전달 트랜지스터(T20)의 드레인에 연결되고, 제2 바이어스 트랜지스터(T25)의 게이트는 전하 전달 트랜지스터(T20)의 소스에 연결된다. 제1 바이어스 트랜지스터(T24)의 드레인은 전하 전달 트랜지스터(T20)의 소스에 연결되고, 제2 바이어스 트랜지스터(T25)의 드레인은 전하 전달 트랜지스터(T20)의 드레인에 연결된다. 제1 및 제2 바이어스 트랜지스터들(T24, T25)는 전하 전달 트랜지스터(T20)의 소스와 전하 전달 트랜지스터(T20)의 드레인 중 낮은 전압으로 트리플 웰 N 타입 MOS 트랜지스터들(T20, T21, T22, T23, T24, T25)의 포켓 P-웰(PPW2) 전위가 유지되도록 동작된다.

제1 및 제2 차아지 펌프들(1110, 1120)을 포함하는 전압 발생 회로(1100)는, 출력 단자(OUT)로 음(-) 전압을 생성하기 위하여, 입력 단자(IN)에 접지 전압(VSS)이 인가될 수 있다. 제1 클럭 신호(CLK)와 제2 클럭 신호(CLKB)는 상보적이므로 서로 반대의 로직 레벨을 갖는다.

초기에, 제1 클럭 신호(CLK)는 로직 로우레벨이고 제2 클럭 신호(CLKB)는 로직 하이레벨이라고 가정하자. 제1 차아지 펌프(1110)에서, 전원 전압(VDD) 레벨의 제2 클럭 신호(CLKB)에 응답하여 전하 전달 트랜지스터(T10)가 턴온되고, 전하 전달 트랜지스터(T10)를 통하여 전원 전압(VDD)에 연결된 C21 커패시터와 접지 전압(VSS)에 연결된 C11 커패시터 사이의 차아지 셰어링 동작이 일어나서 전하 전달 트랜지스터(T10)의 드레인에서 소스 방향으로 전류가 흐른다. 이에 따라, 전하 전달 트랜지스터(T10)의 드레인 전압은 전원 전압(VDD) 레벨보다 낮은 제1 전압 레벨을 가질 것이다.

이 후, 제1 클럭 신호(CLK)는 로직 하이레벨로, 그리고 제2 클럭 신호(CLKB)는 로직 로우레벨로 천이한다. 제1 차아지 펌프(1110)에서, 로직 로우레벨의 제2 클럭 신호(CLKB)에 응답하여 제1 차아지 펌프(1110)의 전하 전달 트랜지스터(T10)는 턴오프되고, 로직 하이레벨의 제1 클럭 신호(CLK)에 응답하여 제2 제어 트랜지스터(T12)는 전하 전달 트랜지스터(T10)의 게이트(SG1)로 양전하를 공급하고, 제3 제어 트랜지스터(T13)는 서브 노드(SB1)로 양전하를 공급할 수 있다.

제2 차아지 펌프(1120)에서, 로직 하이레벨의 제1 클럭 신호(CLK)에 응답하여 전하 전달 트랜지스터(T20)가 턴온된다. 전하 전달 트랜지스터(T20)의 소스는 접지 전압(VSS)에 커플링되는 C21 커패시터에 연결되고, 전하 전달 트랜지스터(T20)의 드레인은 출력 단자(OUT)에 연결된 커패시터와 연결될 것이다. 예를 들어, 전압 발생 회로(1100)가 도 13의 다수개의 펌프 스테이지들(1100_1, … ,1100_N) 중 하나로 구성되는 경우, 전하 전달 트랜지스터(T20)의 드레인은 다음 펌프 스테이지의 C11 커패시터에 연결될 수 있다. 이 경우, 전하 전달 트랜지스터(T20)를 통하여 C21 커패시터와 다음 펌프 스테이지의 C11 커패시터 사이에 차아지 셰어링이 일어난다. 이에 따라, 전하 전달 트랜지스터(T20)의 드레인은 제1 차아지 펌프(1110)의 전하 전달 트랜지스터(T10)의 드레인 전압 레벨 즉, 제1 전압 레벨보다 낮은 제2 전압 레벨을 가질 것이다.

상술한 전압 발생 회로(1100)가 도 13의 전압 발생 회로(127a)에 적용되어, 다수개의 펌프 스테이지들(1100_1, … ,1100_N) 각각에서 제1 및 제2 클럭 신호(CLK, CLKB)에 커플링되는 제1 내지 제3 커패시터들(C11-C13, C21-C23)과 전하 전달 트랜지스터들(T10, T20)을 통한 차아지 셰어링 동작이 반복 수행될 수 있다. 이에 따라, 다수개의 펌프 스테이지들(1100_1, … ,1100_N) 중 어느 하나의 전압 발생 회로(1100)의 출력 단자(OUT)는 음(-) 전압 레벨로 출력될 수 있다.

도 12는 도 11의 트리플 웰 N 타입 MOS 트랜지스터의 단면도를 보여주는 도면이다.

도 12를 참조하면, 트리플 웰 N 타입 MOS 트랜지스터(1200)는 P 타입 기판(1210), 딥 N-웰(1220), 포켓 P-웰(1230), 게이트(1240), 소스(1250), 그리고 드레인(1260)을 포함할 수 있다. P 타입 기판(1210)은 접지 전압(VSS)으로 바이어스되고, 딥 N-웰(1220)은 전원 전압(VDD)으로 바이어스된다. 실시예에 따라, 딥 N-웰(1220)은 P 타입 기판(1210)과 동일하게 접지 전압(VSS)으로 바이어스될 수 있다. 포켓 P-웰(1230)은 포켓 P-웰 단자(PPW, 1270)로 인가되는 전압에 의해 바이어스된다.

예시적으로, 트리플 웰 N 타입 MOS 트랜지스터(1200)가 전하 전달 트랜지스터(T10, 도 11)라고 가정하자. 게이트(1240)는 제1 커패시터(C12)의 일단에 연결되고, 소스(1250)은 제1 차아지 펌프(1110)의 입력 단자(IN)에 연결되고, 드레인(1060)은 제1 차아지 펌프(1110)의 출력 단자인 제1 연결 노드(NC1)에 연결될 것이다. 포켓 P-웰 단자(PPW)는 제1 또는 제2 바이어스 트랜지스터(T14, T15)를 통하여 전하 전달 트랜지스터(T10)의 소스 전압과 드레인 전압 중에서 낮은 전압, 예를 들면 음(-) 전압으로 바이어스될 것이다. 이에 따라, 트리플 웰 N 타입 MOS 트랜지스터(1200)의 구조에서 기생적인 다이오드들(1111)이 리버스 바이어스된다(reverse biased).

도 13은 본 발명의 예시적 실시예에 따른 전압 발생 회로를 설명하는 회로도이다.

도 13을 참조하면, 전압 발생 회로(127a)는 다수개의 펌프 스테이지들(1100_1, … ,1100_N, N은 2이상의 자연수)을 포함한다. 펌프 스테이지(1100_1, … ,1100_N) 각각은, 도 11에서 설명된 제1 차아지 펌프(1110)와 제2 차아지 펌프(1120)를 포함하는 전압 발생 회로(1100)로 구현될 수 있다. 전압 발생 회로(127a)는 전압 발생 회로(1100)를 하나의 단위로 하여, N개의 전압 발생 회로(1100)가 직렬 연결된 구조를 갖는다.

전압 발생 회로(127a)는 입력 단자(IN)로 인가되는 전압 레벨을 다운 펌핑시켜 출력 단자(OUT)로 음(-)의 고전압을 출력할 수 있다. 예시적으로, 입력 단자(IN)로 접지 전압(VSS)이 인가될 수 있다.

제1 펌프 스테이지(1100_1)에서, 입력 단자(IN)에 연결되는 전하 전달 트랜지스터(T10, 도 11)의 소스로 접지 전압(VSS)이 인가되고, 제2 클럭 신호(CLKB)에 응답하는 전하 전달 트랜지스터(T10, 도 11)와 제1 클럭 신호(CLK)에 응답하는 전하 전달 트랜지스터(T20, 도 11)에 의해 제1 펌프 스테이지(1100_1)의 출력 노드(PS1)는 제1 음(-) 전압 레벨로 출력될 수 있다.

제1 음(-) 전압 레벨을 갖는 제1 펌프 스테이지(1100_1)의 출력 노드(PS1)는 다음 펌프 스테이지의 입력 단자와 연결되고, 다음 펌프 스테이지의 출력 노드는 제1 음(-) 전압 레벨보다 낮은 제2 음(-) 전압 레벨로 출력될 수 있다. 이러한 동작이 순차적으로 펌프 스테이지 각각에서 수행되어, 제N-1 펌프 스테이지는 제2 음(-) 전압 레벨보다 더 낮은 제3 음(-) 전압 레벨을 출력할 것이다.

전압 발생 회로(127a)의 마지막 펌프 스테이지인 제N 펌프 스테이지(1100_N)의 입력 단자는, 제3 음(-) 전압 레벨을 갖는 제N_1 펌프 스테이지의 출력 노드(PSN-1)와 연결될 수 있다. 제N 펌프 스테이지(1100_N)는 제2 클럭 신호(CLKB)에 응답하는 전하 전달 트랜지스터(T10, 도 11)와 제1 클럭 신호(CLK)에 응답하는 전하 전달 트랜지스터(T20, 도 11)에 의해 출력 노드로 제3 음(-) 전압 레벨보다 낮은 제4 음(-) 전압 레벨을 출력할 수 있다. 전하 전달 트랜지스터(T20, 도 11)의 출력 노드는 전압 발생 회로(127a)의 출력 단자(OUT)에 연결될 수 있다.

전압 발생 회로(127a)는 입력 단자(IN)로 접지 전압(VSS)을 입력하여 출력 단자(OUT)로 접지 전압(VSS)보다 매우 낮은 제4 음(-) 전압 레벨을 생성할 수 있다. 제4 음(-) 전압 레벨은 전압 발생 회로(127a)의 목표 전압으로 설정될 수 있다. 예를 들어, 전압 발생 회로(127a)의 목표 전압이 노어형 플래시 메모리 장치의 소거 동작 시 선택된 워드라인에 제공되는 음(-) 고전압으로 설정될 수 있다.

도 14는 도 11 및 도 13의 전압 발생 회로의 동작에 따른 타이밍 다이어그램을 보여준다.

도 11, 도 13 및 도 14를 참조하면, 제1 클럭 신호(CLK)와 제2 클럭 신호(CLKB)에 의해 전압 발생 회로(127a)의 동작이 제어된다. 전압 발생 회로(127a)의 펌프 스테이지들(1100_1, … , 1100_N) 각각은, 제1 및 제2 클럭 신호들(CLK, CLKB)에 응답하는 전하 전달 트랜지스터들(T10, T20)의 턴-온 또는 턴-오프 상태에 의해 차아지 펌핑 동작을 수행할 수 있다. 예시적으로, 전압 발생 회로(127a)의 마지막 펌프 스테이지인 제N 펌프 스테이지(1100_N)에서, 전하 전달 트랜지스터(T20)의 게이트에는 제2 커패시터(C22)를 통해 제1 클럭 신호(CLK)에 커플링된 전압 파형(1410)이 인가될 수 있다.

제N 펌프 스테이지(1100_N)의 전하 전달 트랜지스터(T20)의 게이트로 로직 하이레벨의 제1 클럭 신호(CLK)에 커플링된 전압 파형(1410)이 인가될 때 마다, 전하 전달 트랜지스터(T20)가 턴-온되고, 전하 전달 트랜지스터(T20)를 통한 차아지 세어링 동작이 일어나고, 전하 전달 트랜지스터(T20)의 드레인 전압은 소스 전압보다 낮아진다. 제1 및 제2 클럭 신호들(CLK, CLKB)의 토글링에 의해 전하 전달 트랜지스터(T20)의 드레인 전압은 소스 전압보다 더욱 낮아질 것이다. 이에 따라, 전하 전달 트랜지스터(T20)의 드레인이 연결된 전압 발생 회로(127a)의 출력 단자(OUT)는 음(-) 고전압 파형(1420)으로 출력될 수 있다.

도 15은 본 발명의 예시적 실시예에 따른 전압 발생 회로를 설명하는 회로도이다. 도 15의 전압 발생 회로는 트리플 웰 구조의 트랜지스터들을 이용하여 양(+) 전압을 생성할 수 있다. 트리플 웰 구조의 트랜지스터는 도 16에서 구체적으로 설명될 것이다.

도 15을 참조하면, 전압 발생 회로(1500)는 양(+)의 고전압을 발생하는 전압 발생 회로(127, 도 1)의 단위 요소로서 기능할 수 있다. 전압 발생 회로(1500)는, 도 11의 전압 발생 회로(1100)와 비교하여, 입력 단자(IN)와 출력 단자(OUT)가 서로 바뀌어있다는 점에서 차이가 있고, 나머지 구성요소들은 거의 동일하다. 이하, 도 11과의 차이점을 중심으로 설명된다.

제1 차아지 펌프(1510)에서, 전하 전달 트랜지스터(T20)은 입력 단자(IN)의 전하를 제1 연결 노드(NC1)로 전달할 수 있다. 입력 단자(IN)에는 전원 전압(VDD)이 인가될 수 있다. 전하 전달 트랜지스터(T20)의 전하 전달 효율을 향상시키기 위하여, 제1 및 제2 바이어스 트랜지스터들(T24, T25)은 전하 전달 트랜지스터(T20)의 소스 또는 드레인 전압 중 낮은 전압으로 트리플 웰 N 타입 MOS 트랜지스터들(T20, T21, T22, T23, T24, T25)의 포켓 P-웰(PPW2) 전위가 유지되도록 동작된다. 제1 및 제2 클럭 신호들(CLK, CLKB)에 응답하는 제1 내지 제3 커패시터(C21, C22, C23)과 전하 전달 트랜지스터(T20)를 통한 차아지 셰어링 동작에 의해, 제1 연결 노드(NC1)의 전압 레벨은 전원 전압(VDD)보다 높은 전압 레벨을 가질 수 있다.

제2 차아지 펌프(1520)는 제1 차아지 펌프(150)에 직렬 연결될 수 있다. 제2 차아지 펌프(1520)에서, 전하 전달 트랜지스터(T10)은 제1 연결 노드(NC1)의 전하를 출력 단자(OUT)로 전달할 수 있다. 전하 전달 트랜지스터(T10)의 전하 전달 효율을 향상시키기 위하여, 제1 및 제2 바이어스 트랜지스터들(T14, T15)은 전하 전달 트랜지스터(T10)의 소스 또는 드레인 전압 중 낮은 전압으로 트리플 웰 N 타입 MOS 트랜지스터들(T10, T11, T12, T13, T14, T15)의 포켓 P-웰(PPW1) 전위가 유지되도록 동작된다. 제1 및 제2 클럭 신호들(CLK, CLKB)에 응답하는 제1 내지 제3 커패시터(C11, C12, C13)과 전하 전달 트랜지스터(T10)를 통한 차아지 셰어링 동작에 의해, 출력 단자(OUT)는 제1 연결 노드(NC1)의 전압 레벨보다 높은 전압 레벨을 가질 수 있다. 이에 따라, 전압 발생 회로(1500)는 제1 및 제2 클럭 신호(CLK, CLKB)에 응답하여 입력 단자(IN)의 전원 전압보다 승압된 전압 레벨을 출력 단자(OUT)로 출력할 수 있다.

도 16은 도 15의 트리플 웰 N 타입 MOS 트랜지스터의 단면도를 보여주는 도면이다.

도 16을 참조하면, 트리플 웰 N 타입 MOS 트랜지스터(1600)는, 도 12의 트리플 웰 N 타입 MOS 트랜지스터(1200)의 구조와 동일하다. 다만, 딥 N-웰(1220)이 승압 전압(VPP)으로 바이어스된다는 점에서 차이가 있다. 승압 전압(VPP)은 전원 전압(VDD)보다 높은 전압 레벨을 갖는다. 이는 트리플 웰 N 타입 MOS 트랜지스터들이 형성된 기판 내에서 기생적으로 생성되는 다이오드들(1111)과 바이폴라 정션 트랜지스터들이 리버스 바이어스되어, 래치-업(latch-up)과 같은 비정상적인 현상이 일어나지 않도록 하기 위함이다.

도 17은 본 발명의 예시적 실시예에 따른 전압 발생 회로를 설명하는 회로도이다.

도 17을 참조하면, 전압 발생 회로(127b)는 다수개의 펌프 스테이지들(1500_1, … ,1500_N, N은 2이상의 자연수)을 포함한다. 펌프 스테이지(1500_1, … ,1500_N) 각각은, 도 15에서 설명된 제1 차아지 펌프(1510)와 제2 차아지 펌프(1520)를 포함하는 전압 발생 회로(1500)로 구현될 수 있다. 전압 발생 회로(127b)는 전압 발생 회로(1500)를 하나의 단위로 하여, N개의 전압 발생 회로(1500)가 직렬 연결된 구조를 갖는다.

전압 발생 회로(127b)는 입력 단자(IN)로 인가되는 전압 레벨을 업 펌핑시켜 출력 단자(OUT)로 양(+)의 고전압을 출력할 수 있다. 예시적으로, 입력 단자(IN)로 전원 전압(VDD)이 인가될 수 있다.

제1 펌프 스테이지(1500_1)에서, 입력 단자(IN)에 연결되는 전하 전달 트랜지스터(T10, 도 11)의 소스로 전원 전압(VDD)이 인가되고, 제1 클럭 신호(CLK)에 응답하는 전하 전달 트랜지스터(T20, 도 15)와 제2 클럭 신호(CLKB)에 응답하는 전하 전달 트랜지스터(T10, 도 11)에 의해 제1 펌프 스테이지(1500_1)의 출력 노드(PS1)는 전원 전압(VDD)보다 높은 제1 양(+) 전압 레벨로 출력될 수 있다.

제1 양(+) 전압 레벨을 갖는 제1 펌프 스테이지(1500_1)의 출력 노드(PS1)는 다음 펌프 스테이지의 입력 단자와 연결되고, 다음 펌프 스테이지의 출력 노드는 제1 양(+) 전압 레벨보다 높은 제2 양(+) 전압 레벨로 출력될 수 있다. 이러한 동작이 펌프 스테이지 각각에서 순차적으로 수행되어, 제N-1 펌프 스테이지는 제2 양(+) 전압 레벨보다 더 높은 제3 양(+) 전압 레벨을 출력할 것이다.

전압 발생 회로(127b)의 마지막 펌프 스테이지인 제N 펌프 스테이지(1500_N)의 입력 단자는, 제3 양(+) 전압 레벨을 갖는 제N_1 펌프 스테이지의 출력 노드(PSN-1)와 연결될 수 있다. 제N 펌프 스테이지(1500_N)는 제1 클럭 신호(CLK)에 응답하는 전하 전달 트랜지스터(T20, 도 15)와 제2 클럭 신호(CLKB)에 응답하는 전하 전달 트랜지스터(T10, 도 11)에 의해 전압 발생 회로(127b)의 출력 단자(OUT)로 제3 양(+) 전압 레벨보다 높은 제4 양(+) 전압 레벨을 출력할 수 있다. 이에 따라, 전압 발생 회로(127b)는 입력 단자(IN)로 전원 전압(VDD)을 입력하여 출력 단자(OUT)로 전원 전압(VDD)보다 매우 높은 제4 양(+) 전압 레벨을 생성할 수 있다. 제4 양(+) 전압 레벨은 전압 발생 회로(127b)의 목표 전압으로 설정될 수 있다.

예시적으로, 전압 발생 회로(127b)의 목표 전압은 낸드형 플래시 메모리 장치의 프로그램 동작 시 선택된 워드라인에 제공되는 양(+) 고전압의 프로그램 전압으로 설정되고, 소거 동작 시 선택된 메모리 블록의 벌크에 제공되는 양(+) 고전압인 소거 전압을 목표 전압으로 설정할 수 있다. 전압 발생 회로(127b)는 노어형 플래시 메모리 장치의 프로그램 동작 시 선택된 워드라인에 제공되는 양(+) 고전압인 프로그램 전압을 목표 전압으로 설정되고, 소거 동작 시 선택된 메모리 블록의 벌크에 제공되는 양(+) 고전압인 소거 전압을 목표 전압으로 설정할 수 있다.

도 18은 도 17의 고전압 발생 회로의 동작에 따른 타이밍 다이어그램을 보여준다.

도 15, 도 17 및 도 18을 참조하면, 제1 클럭 신호(CLK)와 제2 클럭 신호(CLKB)에 의해 전압 발생 회로(127b)의 동작이 제어된다. 제1 및 제2 클럭 신호들(CLK, CLKB)은 로직 하이레벨과 로직 로우레벨로 토글링하고, 전원 전압(VDD) 레벨일 때 로직 하이레벨이고 접지 전압(VSS)레벨일 때 로직 로우레벨일 수 있다.

전압 발생 회로(127b)의 펌프 스테이지들(1500_1, … , 1500_N) 각각은, 제1 및 제2 클럭 신호들(CLK, CLKB)에 응답하는 전하 전달 트랜지스터들(T20, T10)의 턴-온 또는 턴-오프 상태에 의해 차아지 펌핑 동작을 수행할 수 있다. 전압 발생 회로(127b)의 마지막 펌프 스테이지인 제N 펌프 스테이지(1500_N)에서, 전하 전달 트랜지스터(T10)의 게이트에는 제1 커패시터(C11)를 통해 제2 클럭 신호(CLKB)에 커플링된 전압 파형(1810)이 인가될 수 있다.

제N 펌프 스테이지(1100_N)의 전하 전달 트랜지스터(T20)의 게이트로 로직 하이레벨의 제2 클럭 신호(CLKB)에 커플링된 전압 파형(1410)이 인가될 때 마다, 전하 전달 트랜지스터(T20)를 통해 출력 단자(OUT)로 전하가 전달되고, 제1 및 제2 클럭 신호들(CLK, CLKB)에 응답하는 제1 내지 제3 커패시터(C11, C12, C13)과 제1 내지 제3 제어 트랜지스터들(T11, T12, T13)에 의해 출력 단자(OUT)에 전하 승압(charge boosting)이 이루어질 수 있다. 이에 따라, 전압 발생 회로(127b)의 출력 단자(OUT)는 양(+) 고전압 파형(1820)으로 출력될 수 있다.

도 19는 본 발명의 예시적 실시예에 따른 전압 발생 회로를 설명하는 회로도이다.

도 19를 참조하면, 전압 발생 회로(127c)는 모드 신호(MODE)에 응답하여 양(+) 또는 음(-) 고전압을 선택적으로 생성할 수 있다. 전압 발생 회로(127c)는 차아지 펌프 회로(1910)와 제1 및 제2 선택부들(1920, 1930)을 포함한다.

차아지 펌프 회로(1910)는 제1 입출력 노드(NIO1)와 제2 입출력 노드(NIO2) 사이에 연결된다. 차아지 펌프 회로(1910)는 제1 입출력 노드(NIO1)와 제2 입출력 노드(NIO2) 사이에 직렬 연결되는 다수개의 펌프 스테이지들(1912)로 구성될 수 있다. 예시적으로, 차아지 펌프 회로(1910)는 앞서 설명된 도 13의 전압 발생 회로(127a) 또는 도 17의 전압 발생 회로(127b)와 동일하게 구성될 수 있다. 제1 입출력 노드(NIO1)에는 도 13의 전압 발생 회로(127a)의 입력 단자(IN) 또는 도 17의 전압 발생 회로(127b)의 출력 단자(OUT)가 연결될 수 있다. 제2 입출력 노드(NIO2)에는 도 13의 전압 발생 회로(127a)의 출력 단자(OUT) 또는 도 17의 전압 발생 회로(127b)의 입력 단자(IN)가 연결될 수 있다.

제1 선택부(1920)는 모드 신호(MODE)에 응답하는 제1 선택 트랜지스터(1921)와 제2 선택 트랜지스터(1922)를 포함할 수 있다. 제1 선택 트랜지스터(1921)는 제1 입력 단자(IN1)와 제1 입출력 노드(NIO1) 사이에 연결되는 트리플 웰 N 타입 MOS 트랜지스터(도 12 또는 도 16)로 구성될 수 있다. 제1 선택 트랜지스터(1921)의 소스는 제1 입력 단자(IN1)에 연결되고, 드레인은 제1 입출력 노드(NIO1)에 연결되고, 게이트는 모드 신호(MODE)에 연결될 수 있다.

제2 선택 트랜지스터(1922)는 제1 입출력 노드(NIO1)와 제2 출력 단자(OUT1)와 사이에 연결되는 P 타입 MOS 트랜지스터로 구성될 수 있다. 제2 선택 트랜지스터(1922)의 소스는 제1 입출력 노드(NIO1)에 연결되고, 드레인은 제2 출력 단자(OUT2)에 연결되고, 게이트는 모드 신호(MODE)에 연결될 수 있다. 제1 선택 트랜지스터(1921)는 로직 로우레벨의 모드 신호(MODE)에 응답하여 차아지 펌프 회로(1910)의 제1 입출력 노드(NIO1)의 전압 레벨을 제2 출력 단자(OUT2)로 출력할 수 있다. 이 경우, 차아지 펌프 회로(1910)는 양(+) 고전압을 생성하여 제1 입출력 노드(NIO1)로 출력하는 전압 발생 회로(127b, 도 17)처럼 동작할 것이다.

제2 선택부(1930)는 모드 신호(MODE)에 응답하는 제3 선택 트랜지스터(1931)와 제4 선택 트랜지스터(1932)를 포함할 수 있다. 제3 선택 트랜지스터(1931)는 제2 입출력 노드(NIO2)와 제1 출력 단자(OUT1) 사이에 연결되는 트리플 웰 N 타입 MOS 트랜지스터(도 12 또는 도 16)로 구성될 수 있다. 제3 선택 트랜지스터(1931)의 소스는 제2 입출력 노드(NIO2)에 연결되고, 드레인은 제1 제1 출력 단자(OUT1)에 연결되고, 게이트는 모드 신호(MODE)에 연결될 수 있다.

제4 선택 트랜지스터(1932)는 제2 입력 단자(IN2)와 제2 입출력 노드(NIO2) 사이에 연결되는 P 타입 MOS 트랜지스터로 구성될 수 있다. 제4 선택 트랜지스터(1932)의 소스는 제2 입력 단자(IN2)에 연결되고, 드레인은 제2 입출력 노드(NIO2)에 연결되고, 게이트는 모드 신호(MODE)에 연결될 수 있다. 제4 선택 트랜지스터(1921)는 로직 로우레벨의 모드 신호(MODE)에 응답하여 제2 입력 단자(IN2)의 전하를 차아지 펌프 회로(1910)의 제2 입출력 노드(NIO2)로 전달할 수 있다. 이 경우, 차아지 펌프 회로(1910)는 양(+) 고전압을 생성하여 제1 입출력 노드(NIO1)로 출력하는 전압 발생 회로(127b, 도 17)와 같이 동작할 것이다.

모드 신호(MODE)가 로직 하이레벨일 때, 전압 발생 회로(127c)는 제1 입력 단자(IN1), 제1 선택 트랜지스터(1921), 제1 입출력 노드(NIO1), 차아지 펌프 회로(1910), 제2 입출력 노드(NIO2), 제3 선택 트랜지스터(1931), 그리고 제1 출력 단자(OUT1)로 이루어지는 네가티브 펌핑 경로(1940)를 형성할 수 있다. 제1 입력 단자(IN1)로 접지 전압(VSS)이 인가되는 경우, 전압 발생 회로(127c)는 네가티브 펌핑 경로(1940)를 통해 음(-) 고전압(VNN)을 생성할 수 있다.

모드 신호(MODE)가 로직 로우레벨일 때, 전압 발생 회로(127c)는 제2 입력 단자(IN2), 제4 선택 트랜지스터(1932), 제2 입출력 노드(NIO2), 차아지 펌프 회로(1910), 제1 입출력 노드(NIO1), 제2 선택 트랜지스터(1922), 그리고 제2 출력 단자(OUT2)로 이루어지는 포지티브 펌핑 경로(1950)를 형성할 수 있다. 제2 입력 단자(IN2)로 전원 전압(VDD)이 인가되는 경우, 전압 발생 회로(127c)는 포지티브 펌핑 경로(1950)를 통해 양(+) 고전압(VPP)을 생성할 수 있다.

도 20 및 도 21은 도 19의 차아지 펌프 회로 내 펌프 스테이지를 설명하는 회로도들이다. 도 20 및 도 21의 펌프 스테이지 각각은 펌프 스테이지들(1912)을 구성하는 단위이고, 도 13 또는 도 17에서 설명된 제1 내지 제N 펌프 스테이지들 중 어느 하나에 대응할 수 있다. 설명의 편의를 위하여, 도 20 및 도 21의 펌프 스테이지 각각이 도 13의 제1 펌프 스테이지(1100_1)에 대응한다고 가정하자. 도 13의 제1 펌프 스테이지(1100_1)는 도 11의 전압 발생 회로(1100)로 구현되므로, 이하, 도 11과의 차이점을 중심으로 설명된다.

도 20의 펌프 스테이지(2000)는, 도 11의 전압 발생 회로(1100)와 비교하여, 제1 및 제2 차아지 펌프(2010, 2020) 내 제1 내지 제3 다이오드들(D11, D12, D13, D21, D22, D23)을 포함한다는 점에서 차이가 있다. 제1 내지 제3 다이오드들(D11, D12, D13, D21, D22, D23)은 도 11의 제1 및 제2 차아지 펌프(1110, 1120) 내 제1 내지 제3 제어 트랜지스터들(T11, T12, T13, T21, T22, T23) 대신에 사용된다.

제1 차아지 펌프(2010)에서, 제1 다이오드(D11)는 전하 전달 트랜지스터(T10)의 게이트와 드레인에 연결된다. 제1 다이오드(D11)의 애노드는 전하 전달 트랜지스터(T10)의 게이트에 연결되고, 캐소드는 전하 전달 트랜지스터(T10)의 드레인에 연결된다. 제2 다이오드(D12)와 제3 다이오드(D13)는 직렬 연결되고, 제3 다이오드(D13)의 애노드는 전하 전달 트랜지스터(T10)의 드레인에 연결되고, 제2 다이오드(D12)의 캐소드는 전하 전달 트랜지스터(T10)의 게이트에 연결된다. 제2 다이오드(D12)와 제3 다이오드(D13) 사이의 연결 노드에는 제3 커패시터(C13)의 일단이 연결되고, 제3 커패시터(C13)의 다른 단에는 제1 클럭 신호(CLK)가 연결된다.

제2 차아지 펌프(2020)에서, 제1 다이오드(D21)는 전하 전달 트랜지스터(T20)의 게이트와 드레인에 연결된다. 제1 다이오드(D21)의 애노드는 전하 전달 트랜지스터(T20)의 게이트에 연결되고, 캐소드는 전하 전달 트랜지스터(T20)의 드레인에 연결된다. 제2 다이오드(D22)와 제3 다이오드(D23)는 직렬 연결되고, 제3 다이오드(D23)의 애노드는 전하 전달 트랜지스터(T20)의 드레인에 연결되고, 제2 다이오드(D22)의 캐소드는 전하 전달 트랜지스터(T20)의 게이트에 연결된다. 제2 다이오드(D22)와 제3 다이오드(D23) 사이의 연결 노드에는 제3 커패시터(C23)의 일단이 연결되고, 제3 커패시터(C23)의 다른 단에는 제2 클럭 신호(CLKB)가 연결된다.

펌프 스테이지(2000)는 전하 전달 트랜지스터(T10)가 연결되는 제1 연결 노드(NA), 전하 전달 트랜지스터들(T10, T20), 그리고 전하 전달 트랜지스터(T20)가 연결되는 제2 연결 노드(NB)로 이루어지는 네가티브 펌핑 경로(2040)를 형성할 수 있다. 펌프 스테이지(2000)는 네가티브 펌핑 경로(2040)를 통해 제2 연결 노드(NB)의 전압 레벨을 제1 연결 노드(NA)의 전압 레벨보다 낮게 출력할 수 있다.

펌프 스테이지(2000)는 제2 연결 노드(NB), 전하 전달 트랜지스터들(T20, T10), 그리고 제1 연결 노드(NB)로 이루어지는 포지티브 펌핑 경로(2050)를 형성할 수 있다. 펌프 스테이지(2000)는 포지티브 펌핑 경로(2050)를 통해 제1 연결 노드(NA)의 전압 레벨을 제2 연결 노드(NB)의 전압 레벨보다 높게 출력할 수 있다.

도 21의 펌프 스테이지(2100)는, 도 20의 펌프 스테이지(2000)의 제3 다이오드들(D13, D23) 대신에 제어 트랜지스터들(T13, T23)가 사용되는 점에서 차이가 있다.

제1 차아지 펌프(2010)에서, 제어 트랜지스터(T13)는 제3 커패시터(C13)를 통해 커플링되는 제1 클럭 신호(CLK)에 소스가 연결되고, 전하 전달 트랜지스터(T10)의 드레인(NC1)에 드레인이 연결되고, 전하 전달 트랜지스터(T10)의 게이트(SG1)에 게이트가 연결된다.

. 제2 차아지 펌프(2120)에서, 제어 트랜지스터(T23)는 제3 커패시터(C23)를 통해 커플링되는 제2 클럭 신호(CLKB)에 소스가 연결되고, 전하 전달 트랜지스터(T20)의 드레인(NC1)에 드레인이 연결되고, 전하 전달 트랜지스터(T20)의 게이트(SG1)에 게이트가 연결된다.

펌프 스테이지(2100)는 전하 전달 트랜지스터(T10)가 연결되는 제1 연결 노드(NA), 전하 전달 트랜지스터들(T10, T20), 그리고 전하 전달 트랜지스터(T20)가 연결되는 제2 연결 노드(NB)로 이루어지는 네가티브 펌핑 경로(2140)를 형성하여, 제2 연결 노드(NB)의 전압 레벨을 제1 연결 노드(NA)의 전압 레벨보다 낮게 출력할 수 있다. 또한, 펌프 스테이지(2100)는 제2 연결 노드(NB), 전하 전달 트랜지스터들(T20, T10), 그리고 제1 연결 노드(NB)로 이루어지는 포지티브 펌핑 경로(2150)를 형성하여, 제1 연결 노드(NA)의 전압 레벨을 제2 연결 노드(NB)의 전압 레벨보다 높게 출력할 수 있다.

도 22는 도 19의 전압 발생 회로의 동작을 설명하는 파형도이다.

도 19 및 도 22를 참조하면, 전압 발생 회로(127c)는 모드 신호(MODE)가 로직 하이레벨일 때, 제1 입력 단자(IN1)로 인가된 접지 전압(VSS)에 기초하여 네가티브 차아지 펌핑 동작을 수행하여 음(-) 고전압(VNN)을 생성할 수 있다. 전압 발생 회로(127c)는 모드 신호(MODE)가 로직 로우레벨일 때, 제2 입력 단자(IN2)로 인가된 전원 전압(VDD)에 기초하여 포지티브 차아지 펌핑 동작을 수행하여 양(+) 고전압(VPP)을 생성할 수 있다.

도 23은 본 발명의 실시예들에 따른 전압 발생 회로가 내장된 메모리 카드를 설명하는 블록 다이어그램이다.

도 23의 메모리 카드(2300)는 스마트 카드, MMC 카드, SD 카드, ID 카드, USB 카드 등일 수 있다. 메모리 카드(2300)는 외부와의 인터페이스를 수행하는 인터페이스부(2310), 버퍼 메모리(2321)를 갖고 메모리 카드(2300)의 동작을 제어하는 제어부(2320), 그리고 적어도 하나의 불휘발성 메모리 장치(2330)를 포함한다. 메모리 카드(2300)의 불휘발성 메모리 장치(2330)는 도 1 내지 도 22에 도시된 실시예들을 이용하여 구현될 수 있다. 불휘발성 메모리 장치(2330)는 프로그램 동작과 소거 동작에 사용되는 양(+) 및/또는 음(-) 고전압을 생성하는 전압 발생 회로를 포함할 수 있다.

Claims

제1 클럭 신호가 인가되는 제1 커패시터를 통해 상기 제1 클럭 신호를 수신하는 제1 단자;
제2 클럭 신호가 인가되는 제2 커패시터를 통해 상기 제2 클럭 신호를 수신하는 제2 단자;
상기 제1 클럭 신호가 인가되는 제3 커패시터를 통해 상기 제1 클럭 신호를 수신하는 제3 단자;
상기 제2 단자의 상기 제2 클럭 신호에 응답하여, 상기 제1 단자에서 제4 단자로 전하를 전달하는 제1 전하 전달 트랜지스터;
상기 제2 단자의 상기 제2 클럭 신호와 상기 제3 단자의 상기 제1 클럭 신호에 응답하여, 상기 제2 단자의 전압 레벨을 제어하고, 상기 제2 단자로 유입된 전자를 상쇄시키는 제1 제어부; 및
N 타입의 상기 제1 전하 전달 트랜지스터와 상기 제1 제어부가 형성된 제1 P-웰을 상기 제1 단자 또는 상기 제4 단자의 전압 중 낮은 전압으로 바이어스하는 제1 바이어스부를 포함하는 전압 발생 회로.
제1항에 있어서, 상기 제1 제어부는,
상기 제4 단자에 연결되는 소스, 그리고 상기 제2 단자에 연결되는 게이트와 드레인을 갖는 제1 제어 트랜지스터;
상기 제2 단자에 연결되는 소스, 그리고 상기 제3 단자에 연결되는 게이트와 드레인을 갖는 제2 제어 트랜지스터; 및
상기 제3 단자에 연결되는 소스, 상기 제4 단자에 연결되는 드레인 그리고 상기 제2 단자에 연결되는 게이트를 갖는 제3 제어 트랜지스터를 포함하는 전압 발생 회로.
제1항에 있어서, 상기 제1 제어부는,
상기 제2 단자에 연결되는 애노드와 상기 제4 단자에 연결되는 캐소드를 갖는 제1 다이오드;
상기 제3 단자에 연결되는 애노드와 상기 제2 단자에 연결되는 캐소드를 갖는 제2 다이오드; 및
상기 제4 단자에 연결되는 애노드와 상기 제3 단자에 연결되는 캐소드를 갖는 제3 다이오드를 포함하는 전압 발생 회로.
제1항에 있어서, 상기 제1 제어부는,
상기 제2 단자에 연결되는 애노드와 상기 제4 단자에 연결되는 캐소드를 갖는 제1 다이오드;
상기 제3 단자에 연결되는 애노드와 상기 제2 단자에 연결되는 캐소드를 갖는 제2 다이오드; 및
상기 제3 단자에 연결되는 소스, 상기 제4 단자에 연결되는 드레인 그리고 상기 제2 단자에 연결되는 게이트를 갖는 제어 트랜지스터를 포함하는 전압 발생 회로.
제1항에 있어서, 상기 제1 바이어스부는,
상기 제1 단자에 연결되는 드레인, 상기 제1 P-웰에 연결되는 소스, 그리고 상기 제4 단자에 연결되는 게이트를 갖는 제1 바이어스 트랜지스터; 및
상기 제4 단자에 연결되는 드레인, 상기 제1 P-웰에 연결되는 소스, 그리고 상기 제1 단자에 연결되는 게이트를 갖는 제2 바이어스 트랜지스터를 포함하는 전압 발생 회로.
제1항에 있어서,
상기 제1 P-웰은 상기 전압 발생 회로가 형성되는 P 타입 기판에 형성된 딥 N-웰 내부에 형성되고, 상기 P 타입 기판과 상기 딥 N-웰은 접지 전압으로 바이어스되는 전압 발생 회로.
제1항에 있어서,
상기 제1 P-웰은 상기 전압 발생 회로가 형성되는 P 타입 기판에 형성된 딥 N-웰 내부에 형성되고, 상기 P 타입 기판은 접지 전압으로 바이어스되고, 상기 딥 N-웰은 전원 전압으로 바이어스되는 전압 발생 회로.
제1항에 있어서, 상기 전압 발생 회로는
상기 제2 클럭 신호와 상기 제4 단자 사이에 연결되는 제4 커패시터;
상기 제1 클럭 신호가 인가되는 제5 커패시터를 통해 상기 제1 클럭 신호를 수신하는 제5 단자;
상기 제2 클럭 신호가 인가되는 제6 커패시터를 통해 상기 제2 클럭 신호를 수신하는 제6 단자;
상기 제5 단자의 상기 제1 클럭 신호에 응답하여, 상기 제4 단자에서 제7 단자로 전하를 전달하는 제2 전하 전달 트랜지스터;
상기 제5 단자의 상기 제1 클럭 신호와 상기 제6 단자의 상기 제2 클럭 신호에 응답하여, 상기 제5 단자의 전압 레벨을 제어하고 상기 제5 단자로 유입된 전자를 상쇄시키는 제2 제어부; 및
상기 N 타입의 상기 제2 전하 전달 트랜지스터와 상기 제2 제어부가 형성된 제2 P-웰을 상기 제4 단자 또는 상기 제7 단자의 전압 중 낮은 전압으로 바이어스하는 바이어스 트랜지스터들을 포함하는 전압 발생 회로.
제1 및 제2 입력 단자들;
제1 및 제2 출력 단자들;
제1 입출력 노드와 제2 입출력 노드 사이에 연결되는 다수개의 펌프 스테이지들을 갖는 차아지 펌프 회로;
상기 제1 입력 단자와 상기 제2 출력 단자에 연결되고, 모드 신호에 응답하여 상기 차아지 펌프 회로의 상기 제1 입출력 노드를 상기 제1 입력 단자 또는 상기 제2 출력 단자와 연결하는 제1 선택부; 및
상기 제1 출력 단자와 상기 제2 입력 단자에 연결되고, 상기 모드 신호에 응답하여 상기 차아지 펌프 회로의 상기 제2 입출력 노드를 상기 제1 출력 단자 또는 상기 제2 입력 단자와 연결하는 제2 선택부를 포함하는 전압 발생 회로.
제9항에 있어서, 상기 다수개의 펌프 스테이지들 각각은,
제1 클럭 신호와 상기 제1 클럭 신호와 반대의 로직 레벨을 갖는 제2 클럭 신호에 응답하는 전하 전달 트랜지스터를 이용하여 차아지 펌핑 동작을 수행하고, 상기 전하 전달 트랜지스터의 게이트로 유입된 전자를 상쇄시키는 전압 발생 회로.
제10항에 있어서,
상기 전하 전달 트랜지스터는 상기 전압 발생 회로가 형성되는 P 타입 기판에 형성된 딥 N-웰 내부의 P-웰에 형성되는 트리플 웰 N 타입 트랜지스터로 구현되고, 상기 전하 전달 트랜지스터의 상기 P-웰은 상기 전하 전달 트랜지스터의 소스 또는 드레인의 전압 중 낮은 전압으로 바이어스되는 전압 발생 회로.
제9항에 있어서, 상기 제1 선택부는
상기 제1 입력 단자에 연결되는 소스, 상기 제1 입출력 노드에 연결되는 드레인, 그리고 상기 모드 신호에 연결되는 게이트를 갖는 N-타입 트랜지스터; 및
상기 제1 입출력 노드에 연결되는 소스, 상기 제1 입력 단자에 연결되는 드레인, 그리고 상기 모드 신호에 연결되는 게이트를 갖는 P-타입 트랜지스터를 포함하는 전압 발생 회로.
제12항에 있어서, 상기 N-타입 트랜지스터는,
상기 전압 발생 회로가 형성되는 P 타입 기판에 형성된 딥 N-웰 내부의 P-웰에 형성되는 트리플 웰 N 타입 트랜지스터로 구현되는 전압 발생 회로.
제9항에 있어서, 상기 제2 선택부는
상기 제2 입출력 노드에 연결되는 소스, 상기 제1 출력 단자에 연결되는 드레인, 그리고 상기 모드 신호에 연결되는 게이트를 갖는 N-타입 트랜지스터; 및
상기 제2 입력 단자에 연결되는 소스, 상기 제2 입출력 노드에 연결되는 드레인, 그리고 상기 모드 신호에 연결되는 게이트를 갖는 P-타입 트랜지스터를 포함하는 전압 발생 회로.
제14항에 있어서, 상기 N-타입 트랜지스터는,
상기 전압 발생 회로가 형성되는 P 타입 기판에 형성된 딥 N-웰 내부의 P-웰에 형성되는 트리플 웰 N 타입 트랜지스터로 구현되는 전압 발생 회로.
메모리 셀들이 배열되는 메모리 셀 어레이; 및
다수개의 펌핑 스테이지들을 이용하여 상기 메모리 셀 어레이로 목표 전압을 제공하는 전압 발생 회로를 포함하고,
상기 다수개의 펌핑 스테이지들 각각은,
제1 클럭 신호와 상기 제1 클럭 신호와 반대의 로직 레벨을 갖는 제2 클럭 신호에 연결된 커패시터들의 커플링 신호들에 응답하여, 전하 전달 트랜지스터를 통하여 차아지 펌핑 동작이 수행되도록 하여 상기 목표 전압을 발생하고, 상기 전하 전달 트랜지스터의 게이트로 유입된 전자를 상쇄시키는 제어부를 포함하는 반도체 장치.
제16항에 있어서, 상기 제어부는,
상기 전하 전달 트랜지스터의 드레인에 연결되는 소스, 그리고 상기 전하 전달 트랜지스터의 게이트에 연결되는 게이트와 드레인을 갖는 제1 제어 트랜지스터;
상기 전하 전달 트랜지스터의 게이트에 연결되는 소스, 그리고 상기 제1 클럭 신호의 상기 커플링 신호를 수신하는 게이트와 드레인을 갖는 제2 제어 트랜지스터; 및
상기 제2 제어 트랜지스터의 상기 게이트 및 상기 드레인에 연결되는 소스, 상기 전하 전달 트랜지스터의 드레인에 연결되는 드레인, 그리고 상기 전하 전달 트랜지스터의 게이트에 연결되는 게이트를 갖는 제3 제어 트랜지스터를 포함하는 반도체 장치.
제17항에 있어서,
상기 전하 전달 트랜지스터 및 상기 제1 내지 제3 제어 트랜지스터들은 상기 전압 발생 회로가 형성되는 P 타입 기판에 형성된 딥 N-웰 내부의 P-웰에 형성되는 트리플 웰 N 타입 트랜지스터로 구현되고, 상기 P-웰은 상기 전하 전달 트랜지스터의 소스 또는 드레인의 전압 중 낮은 전압으로 바이어스되는 반도체 장치.
제16항에 있어서, 상기 제어부는,
상기 전하 전달 트랜지스터의 게이트에 연결되는 애노드와 상기 전하 전달 트랜지스터의 드레인에 연결되는 캐소드를 갖는 제1 다이오드;
상기 제1 클럭 신호의 상기 커플링 신호에 연결되는 애노드와 상기 전하 전달 트랜지스터의 게이트에 연결되는 캐소드를 갖는 제2 다이오드; 및
상기 전하 전달 트랜지스터의 드레인에 연결되는 애노드와 상기 상기 제1 클럭 신호의 상기 커플링 신호에 연결되는 캐소드를 갖는 제3 다이오드를 포함하는 반도체 장치.
제16항에 있어서, 상기 제어부는,
상기 전하 전달 트랜지스터의 게이트에 연결되는 애노드와 상기 전하 전달 트랜지스터의 드레인에 연결되는 캐소드를 갖는 제1 다이오드;
상기 제1 클럭 신호의 상기 커플링 신호에 연결되는 애노드와 상기 전하 전달 트랜지스터의 게이트에 연결되는 캐소드를 갖는 제2 다이오드; 및
상기 제1 클럭 신호의 상기 커플링 신호에 연결되는 소스, 상기 전하 전달 트랜지스터의 드레인에 연결되는 드레인, 그리고 상기 전하 전달 트랜지스터의 게이트에 연결되는 게이트를 갖는 제어 트랜지스터를 포함하는 반도체 장치.