KR101643518B1 - 메모리에서의 지지 회로 공유 - Google Patents

메모리에서의 지지 회로 공유 Download PDF

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KR101643518B1
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Abstract

메모리 디바이스, 메모리 디바이스의 동작을 위한 시스템, 및 방법이 개시된다. 하나의 그러한 메모리 디바이스에서, 메모리 디바이스는 복수의 메모리 셀들의 스트링을 포함한다. 복수의 드레인 선택 디바이스는 메모리 셀들의 각 스트링에 결합된다. 상층 드레인 선택 디바이스는 메모리 셀들의 다른 스트링들의 하나 이상의 상층 드레인 선택 디바이스와 공통 지지 회로(예를 들어, 선택/선택 해제 트랜지스터들)를 공유한다. 하층 드레인 선택 디바이스들을 위한 지지 회로(예를 들어, 선택/선택 해제 트랜지스터들)는 또한 메모리 셀들의 복수의 스트링 사이에서 공유될 수 있다.

Description

메모리에서의 지지 회로 공유{SHARING SUPPORT CIRCUITRY IN A MEMORY}
우선권 출원
본 출원은 그 전체가 참조로서 통합되는, 2013년 4월 17일에 출원된, 미국 특허 출원 제13/864,733호에 대한 우선권의 혜택을 주장한다.
본 실시예들은 일반적으로 메모리에 관한 것이고 특정한 실시예는 메모리에서의 지지 회로를 공유하는 것에 관한 것이다.
플래시 메모리 디바이스들은 광범위한 전자 애플리케이션들을 위한 비-휘발성 메모리의 대중적인 소스로 개발되어 왔다. 플래시 메모리에 대한 공통적인 사용들은 개인용 컴퓨터들, 개인용 디지털 보조기들(PDA들), 디지털 카메라들, 디지털 미디어 플레이들, 디지털 기록기들, 게임들, 기기들, 차량들, 무선 디바이스들, 이동 전화기들 및 착탈 가능한 메모리 모듈들을 포함한다. 플래시 메모리 디바이스들은 전형적으로 높은 메모리 밀도, 높은 신뢰도 및 낮은 전력 소비를 가능하게 하는 단일-트랜지스터 메모리 셀을 사용한다. 플로팅 게이트들, 트랩핑 레이어들(trapping layers) 또는 그 밖의 물리적 현상과 같은, 전하 저장 구조체의 프로그래밍을 통한, 셀들의 임계 전압의 변화들은 각 셀의 데이터 상태를 결정한다.
메모리 디바이스의 메모리 셀들은 전형적으로 메모리 셀들의 직렬 스트링들로 구조화될 수 있는 복수의 그룹(예를 들어, 블록)을 갖는 메모리 어레이로 배열된다. 지지 회로는 선택된 스트링의 셀(들)을 프로그램, 판독, 또는 소거하기 위해 메모리 셀들의 스트링들의 그룹에서 메모리 셀들의 다수의 스트링 중 각각의 스트링을 선택하는데 사용될 수 있다.
도 1은 각각의 선택된 및 선택 해제된 메모리 블록들(100, 101)에서 메모리 셀들 중 각각의 직렬 스트링들을 선택 및 선택 해제하기 위한 전형적인 종래 기술의 지지 회로(150, 151)를 예시한다. 다수의 메모리 블록은 동일한 액세스 라인들(예를 들어, 워드 라인들) 및 데이터 라인들(예를 들어, 비트 라인들)을 공유할 수 있기 때문에, 단지 특정한 메모리 동작(예를 들어, 프로그램, 판독, 소거)을 위해 액세스되고 있는 메모리 블록이 선택되어야 한다.
도 1은 특정한 메모리 동작(예를 들어, 프로그램, 판독, 소거)을 위해 선택되는 메모리 블록(100) 및 그것의 메모리 셀들이 워드 라인들(WL0 - WL32), 비트 라인(110), 및/또는 소스(111) 상의 신호들에 의해 영향을 받지 않도록 선택 해제되는 메모리 블록(101)을 도시한다. 각 메모리 블록(100, 101)은 예를 들어, 각 블록에서의 복수의 직렬 스트링(예를 들어, 0 - 15)을 나타내는 메모리 셀들의 두 개의 전형적인 직렬 스트링(120 - 123)을 갖는 것으로 도시된다. 각 직렬 스트링(120 - 123)은 로컬 드레인 선택 게이트 제어 신호(SGD0-SGD15)에 응답하여 각각의 직렬 스트링을 비트 라인(110)에 선택적으로 결합하는데 사용될 수 있는 각각의 드레인 선택 디바이스(125 - 128) 및 로컬 소스 선택 게이트 제어 신호(SGS)에 응답하여 각각의 직렬 스트링을 소스(111)에 선택적으로 결합하는데 사용될 수 있는 각각의 소스 선택 디바이스(130 - 133)에 결합될 수 있다.
명확성을 위해, 도시된 지지 회로(150, 151)는 단일 글로벌 워드 라인(GWL0)을 로컬 워드 라인(WL0)에 그리고 단일 글로벌 드레인 선택 게이트(GSGD0)를 로컬 드레인 선택 게이트(SGD0)에 선택적으로 결합하기 위해 사용되는 전형적인 회로를 나타낸다. 선택된 블록(100)에 대해, 워드 라인 선택 트랜지스터(103) 및 드레인 선택 게이트 선택 트랜지스터(105)는 하이 신호(BLKSEL(n))에 의해 이네이블되는 것으로 도시된다. 드레인 선택 게이트 선택 해제 트랜지스터(106)는 로우 신호(BLKSELb(n))에 의해 디세이블되는 것으로 도시된다. 유사하게, 선택 해제된 블록(101)에 대해, 워드 라인 선택 트랜지스터(107) 및 드레인 선택 게이트 선택 트랜지스터(108)는 로우 신호(BLKSEL(n))에 의해 디세이블되는 것으로 도시되는 한편 드레인 선택 게이트 선택 해제 트랜지스터(109)는 하이 신호(BLKSELb(n))에 의해 이네이블되는 것으로 도시된다.
각 워드 라인은 하나의 선택/선택 해제 트랜지스터(103, 107)에 의해 선택될 수 있고 각 드레인 선택 게이트는 두 개의 선택/선택 해제 트랜지스터(105, 108 및 106, 109) 각각에 의해 선택될 수 있다는 것을 도 1로부터 알 수 있다. 도시되지 않았지만, 소스 선택 게이트들도 또한 두 개의 선택/선택 해제 트랜지스터를 사용할 수 있다. 전형적인 메모리 디바이스는 수 십만의 워드 라인 및 선택 게이트를 가질 수 있기 때문에, 메모리 디바이스를 위한 지지 회로는 보다 높은 메모리 밀도를 위해 추가적인 메모리 셀들에 의해 보다 양호하게 사용될 수 있는 상당량의 집적 회로 다이 리얼 에스테이트(real estate)를 사용할 수 있다는 것이 이해될 수 있다.
도 1은 지지 회로를 갖는 전형적인 종래 기술의 선택된 및 선택 해제된 메모리 블록들의 개략도를 예시한다.
도 2는 NAND 아키텍처 메모리 어레이의 일부분의 일 실시예의 개략도를 예시한다.
도 3a, 도 3b, 및 도 3c는 선택 게이트들에 대한 지지 회로를 공유하기 위한 제조 단계들의 일 실시예를 예시한다.
도 4는 도 3c의 실시예에 따라 직렬 스트링들 사이에 공유되는 공유 지지 회로를 갖는 메모리 어레이의 일 실시예의 개략도를 예시한다.
도 5는 도 2 내지 도 4의 실시예들에 따른 공유 지지 회로를 갖는 메모리 어레이의 일 실시예의 블록도를 예시한다.
도 6은 도 5의 실시예의 구현에 대한 일 실시예의 개략도를 예시한다.
도 7은 시스템의 일 실시예의 블록도를 예시한다.
도 8은 도 3c의 실시예에 따른 서브-블록 디코딩의 테이블을 예시한다.
이하 상세한 설명에서, 본 발명의 일부를 형성하고, 도시된 첨부 도면들, 예로서, 특정 실시예들이 참조된다. 도면들에서, 비슷한 숫자들은 몇몇 도면 전반에 걸쳐 실질적으로 유사한 구성들을 설명한다. 다른 실시예들이 활용될 수 있고, 구조적, 논리적 및 전기적 변화들이 본 개시 내용의 범위를 벗어나지 않으면서 이루어질 수 있다. 그러므로, 다음의 상세한 설명은 제한적인 의미로 취해져서는 안된다.
비-휘발성 메모리는 NOR 및 NAND를 포함하는 상이한 아키텍처들을 활용할 수 있다. 아키텍처 지정은 디바이스들을 판독하는데 사용된 로직으로부터 도출된다. NOR 아키텍처에서, 메모리 셀들의 논리적 열은, 전형적으로 비트 라인들로 지칭되는 것들과 같은, 데이터 라인에 결합되는 각 메모리 셀과 병렬로 결합된다. NAND 아키텍처에서, 메모리 셀들의 열은 비트 라인에 결합되는 열의 제1 메모리 셀에만 직렬로(예를 들어, 드레인-소스로) 결합된다.
도 2는 비-휘발성 메모리 셀들의 직렬 스트링들을 포함하는 NAND 아키텍처 메모리 어레이(201)의 블록의 일부분의 일 실시예의 개략도를 예시한다. NAND 아키텍처는 본 출원에서 개시된 실시예들이 임의의 하나의 메모리 아키텍처에 제한되지 않기 때문에 단지 예시를 위함이다. 일 실시예에서, 메모리 어레이는 직렬 스트링의 각 메모리 셀이 폴리실리콘의 수직 필러(pillar)를 따라 상이한 레벨에 형성될 수 있도록 3-차원 아키텍처로서 형성된다.
메모리 어레이(201)는 직렬 스트링들(204, 205)과 같은 열들로 배열되는 비-휘발성 메모리 셀들의(플로팅 게이트)의 어레이를 포함한다. 다수의 스트링(204, 205)에 걸쳐 이어지는, 액세스 라인(예를 들어, 워드 라인)(WL0 - WL31)은 행에서의 메모리 셀들의 제어 게이트들을 바이어싱하기 위해 행에서의 각 메모리 셀의 제어 게이트들에 결합된다. 데이터 라인(220)(예를 들어, 비트 라인(BL))은 스트링들(204, 205)에 결합되고 결국에는 선택된 비트 라인 상의 전류 또는 전압을 감지함으로써 각 셀의 상태를 검출 및 저장하는 감지 회로 및 페이지 버퍼들(미도시)에 결합된다.
메모리 셀들의 각 스트링(204, 205)은 소스 선택 디바이스(216, 217)(예를 들어, 트랜지스터)에 의해 소스(206)에 그리고 적어도 두 개의 드레인 선택 디바이스(212, 213 및 214, 215)(예를 들어, 트랜지스터)에 의해 각각의 비트 라인(220)에 결합된다. 소스 선택 디바이스들(216, 217)은 그것들의 제어 게이트들에 결합되는 소스 선택 게이트 제어 신호(SGS)(230)에 의해 제어된다. 이어서 더 상세하게 설명될 바와 같이, 드레인 선택 디바이스들(212, 213 및 214, 215)은 각각, 그것들의 제어 게이트들에 결합되는 각각의 드레인 선택 게이트 제어 신호들(SGDU3, SGDL3 및 SGDU0, SDGL0)에 의해 제어된다.
메모리 어레이의 전형적인 프로그래밍에서, 각 메모리 셀은 싱글 레벨 셀(SLC) 또는 멀티플 레벨 셀(MLC) 중 어느 하나로서 개별적으로 프로그램될 수 있다. 셀의 임계 전압(Vt)은 셀에 저장된 데이터의 표시로서 사용될 수 있다. 예를 들어, SLC 메모리 디바이스에서, 2.5V의 Vt는 프로그램된 셀을 표시할 수 있는 한편 -0.5V의 Vt는 소거된 셀을 표시할 수 있다. MLC 메모리 디바이스에서, 다수의 Vt 범위들은 각각 비트 패턴을 특정한 Vt 범위에 부여함으로써 상이한 상태를 표시할 수 있다.
도 2의 두 개의 스트링(204, 205)은 예를 들어, 메모리 블록의 16개의 스트링을 나타낼 수 있다. 각각의 스트링들은 두 개 이상의 드레인 선택 디바이스(예를 들어, 트랜지스터)에 의해 선택될 수 있다. 도 2의 실시예는 스트링(204, 205)마다 상층 드레인 선택 디바이스(212, 214) 및 하층 드레인 선택 디바이스(213, 215)를 도시한다. 상층 드레인 선택 디바이스들은 활성 상층 드레인 선택 게이트 제어 신호들(SGDU0, SGDU3)에 의해 이네이블될 수 있고 하층 드레인 선택 디바이스들은 활성 하층 드레인 선택 게이트 제어 신호들(SGDL0, SGDL3)에 의해 이네이블될 수 있다. 따라서, 각각의 스트링은 상층 및 하층 드레인 선택 디바이스들 양자가 실질적으로 동시에 이네이블될 때 선택될 수 있다. 대안적인 실시예들은 도 2에 도시된 스트링마다 두 개의 드레인 선택 디바이스보다 더 많은 수량을 사용할 수 있다.
예를 들어, 메모리 셀들의 제1 스트링(204)을 선택하고 메모리 셀들의 제2 스트링(205)을 선택 해제하기 위해, 그것들의 각각의 드레인 선택 디바이스들(212, 213)에 대한 드레인 선택 게이트 제어 신호들(SGDU3 및 SGDL3)이 모두 활성화(예를 들어, 드레인 선택 디바이스들이 nFET 트랜지스터들인 경우 논리적 하이 신호)되어야 하고 SGS 신호가 또한 활성화되어야 한다.
메모리 셀들의 제1 스트링(204)이 선택되기 때문에, 메모리 셀들의 특정한 다른 스트링들은 우연히 프로그램, 판독, 또는 소거되는 것을 회피하기 위해 선택 해제되어야 한다. 따라서, 스트링(205), 및 다른 선택 해제된 스트링들은 그것들의 각각의 선택 게이트 제어 신호들(SGDU 또는 SGDL) 중 적어도 하나를 비활성(예를 들어, 논리적 로우)되게 함으로써 선택 해제될 수 있다. 예를 들어, 도 2의 실시예에서, 상층 드레인 선택 디바이스(214)는 비활성(예를 들어, 로우) SGDU0 신호를 수신할 수 있는 한편 하층 드레인 선택 디바이스(215)는 활성 또는 비활성(예를 들어, 하이 또는 로우) SGDL0 신호를 수신할 수 있다.
도시되고 이어서 더 상세하게 설명될 바와 같이, 드레인 선택 디바이스들을 이네이블하기 위한 공유 지지 회로는 메모리 셀들 중 복수의 스트링 사이에 공유된다. 예를 들어, 일 실시예는 두 개의 상이한 드레인 선택 디바이스 사이에 지지 회로를 공유할 수 있다. 일 실시예에서, 지지 회로를 공유하는 드레인 선택 디바이스들은 동일한 메모리 블록에 있을 수 있다. 대안적인 실시예에서, 이들 드레인 선택 디바이스들 중 제1 드레인 선택 디바이스는 선택된 메모리 블록에 있을 수 있는 한편 이들 드레인 선택 디바이스들 중 제2 드레인 선택 디바이스는 선택 해제된 메모리 블록에 있을 수 있다. 이런 실시예에서, 글로벌 워드 라인 신호들은 메모리 동작들 동안 선택 해제된 메모리 블록에서의 메모리 셀들에 영향을 주지 않을 것이다.
도 3a, 도 3b, 및 도 3c는 드레인 선택 디바이스들이 지지 회로를 공유할 수 있도록 상층 및 하층 드레인 선택 게이트들을 형성하기 위한 방법의 일 실시예를 예시한다. 예시를 위해, 도 3a, 도 3b, 및 도 3c의 실시예는 단지 여덟 개의 상층 드레인 선택 게이트 및 두 개의 하층 드레인 선택 게이트를 형성하는 것을 예시한다. 이 방법은 다른 수량의 상층 및 하층 드레인 선택 게이트를 형성하기 위해 확장될 수 있다.
도 3a는 이를테면 상층 및 하층 컨덕터 물질들이 유전체(예를 들어, 산화물) 레이어에 의해 분리되는 경우, 하층 컨덕터 물질(302)(예를 들어, 도전적으로 도핑된 폴리실리콘, 금속 등) 위에 형성되는 상층 컨덕터 물질(301)(예를 들어, 도전적으로 도핑된 폴리실리콘, 금속 등)을 예시한다. 하층 드레인 선택 게이트들은 하층 컨덕터 물질(302)로 형성될 수 있다. 상층 드레인 선택 게이트들은 상층 컨덕터 물질(301)로 형성될 수 있다. 상층 및 하층 부분들을 위한 컨덕터 물질들(301, 302)은 동일할 필요는 없다.
도 3b는 상층(301) 및 하층(302) 컨덕터 물질들로 선택 게이트들을 형성하는 것을 예시한다. 이들 물질들은 핑거들(fingers)(310 - 317)을 형성하기 위해 에칭될 수 있다. 각 핑거(310-317)는 메모리의 블록에서의 개별 서브-블록에 대응할 수 있다. 이 도면 및 도 3c에 예시된 선택 게이트들은 여섯 개의 SGD 선택 트랜지스터에 의해 제공되는 여섯 개의 선택 게이트 제어 신호(예를 들어, SGDU0, SGDL0, SGDU2, SGDU1, SGDL1, 및 SGDU3)에 의해 바이어싱될 수 있는 여덟 개의 상층 선택 게이트 및 두 개의 하층 선택 게이트를 예시한다.
도 3c는 복수의 비트 라인(330)을 형성하기 위해 선택 게이트들 위의 그리고 그것들에 직교하는 컨덕터들(예를 들어, 와이어들)의 형성을 예시한다. 이해될 수 있는 바와 같이, 비트 라인들은 적어도 하나의 유전체 물질에 의해 이 실시예에서 상층 선택 게이트들과 수직적으로 분리된다. 각각의 드레인 선택 게이트들은 신호들(SGDU0, SGDL0, SGDU2, SGDU1, SGDL1, 및 SGDU3)에 결합되는 것으로 라벨링된다. 도 3a를 참조하여 설명된 바와 같이, SGDU0, SGDU2, SGDU1, 및 SGDU3는 상층 물질(301)로 형성되는 드레인 선택 게이트들에 결합되는 것으로 도시되는 한편 신호들(SGDL0 및 SGDL1)은 하층 물질(302)로 형성되는 드레인 선택 게이트들에 결합되는 것으로 도시된다.
추가적인 컨덕터들(331)은 또한 선택 게이트들 위의 그리고 그것들에 직교하여 형성되고, 그러한 게이트들 사이에 지지 회로를 공유하기 위해 상층 선택 게이트들 중 특정한 상층 선택 게이트들에 결합될 수 있다. 예를 들어, 일 실시예에서, 하나의 상층 선택 게이트(상층 물질(301)로 형성되는 핑거(310)에 대응하는)는 컨덕터들(331)을 통해 다른 상층 선택 게이트(상층 물질(301)로 형성되는 핑거(314)에 대응하는)에 결합된다. 이 컨덕터를 이용하면, 선택 게이트 제어 신호(SGDU0)는 두 개의 상층 드레인 선택 게이트 사이에서 공유될 수 있다.
도 3c의 실시예에 예시된 바와 같이, 선택 게이트들 사이에 드레인 선택 게이트 제어 신호들을 공유함으로써, 메모리의 블록에 대응하는 선택 트랜지스터들의 수는 메모리의 블록에서의 드레인 선택 디바이스들의 수보다 적을 수 있다. 이 수량은 메모리의 블록에 대응하는 선택 트랜지스터들의 수가 메모리의 블록에서의 드레인 선택 디바이스들의 수와 적어도 동일한 전형적인 종래 기술의 메모리 디바이스로부터 감소된다.
도 8은 도 3c의 실시예에 따라 서브-블록 디코딩의 테이블을 예시한다. 이전에 설명된 바와 같이, 각 핑거(310-317)는 메모리의 블록에서의 개별 서브-블록에 대응할 수 있다. 도 8의 테이블은 여덟 개의 서브-블록(0-7), 두 개의 하층 선택 게이트 제어 신호(SGDL0, SGDL1) 및 네 개의 상층 선택 게이트 제어 신호(SGDU0-SGDU3)를 도시한다. 도 4에서 이어서 보여지는 바와 같이 여덟 개의 상층 선택 게이트 디바이스 및 여덟 개의 하층 선택 게이트 디바이스가 있다. 도 8의 테이블은 16개의 드레인 선택 게이트의 하나의 메모리 블록이 네 개의 상층 선택 신호 및 두 개의 하층 선택 신호를 사용함으로써 디코딩될 수 있다는 것을 예시한다.
도 8의 테이블은 예를 들어, 서브-블록 0이 활성인 선택 게이트 제어 신호들(SGDL0 및 SGDU0)에 의해 이네이블될 수 있다는 것을 도시한다. 유사하게, 서브-블록 1이 활성인 선택 게이트 제어 신호들(SGDL0 및 SGDU1)에 의해 이네이블될 수 있고, 서브-블록 2가 활성인 선택 게이트 제어 신호들(SGDL0 및 SGDU2)에 의해 이네이블될 수 있고, 서브-블록 3가 활성인 선택 게이트 제어 신호들(SGDL0 및 SGDU3)에 의해 이네이블될 수 있고, 서브-블록 4가 활성인 선택 게이트 제어 신호들(SGDL1 및 SGDU0)에 의해 이네이블될 수 있고, 서브-블록 5가 활성인 선택 게이트 제어 신호들(SGDL1 및 SGDU1)에 의해 이네이블될 수 있고, 서브-블록 6가 활성인 선택 게이트 제어 신호들(SGDL1 및 SGDU2)에 의해 이네이블될 수 있으며, 서브-블록 7이 활성인 선택 게이트 제어 신호들(SGDL1 및 SGDU3)에 의해 이네이블될 수 있다.
서브-블록 i(여기서 i는 0 내지 7의 임의의 수이다)가 선택될 때, 상층 또는 하층 선택 게이트 디바이스 중 적어도 여덟 개의 선택 게이트 디바이스가 NAND 스트링으로부터 BL을 연결 해제하기 위해 접지되기 때문에 다른 서브-블록들은 선택 해제된다. 칩 프로그램 및 멀티-블록 프로그램과 같은, 테스트 모드들에서, 다수의 서브-블록이 또한 선택될 수 있다. 예를 들어, 두 개의 하층 선택 게이트 제어 신호 및 네 개의 상층 게이트 제어 신호가 프로그램 동작 동안 하이로 될 때, 모든 서브-블록은 동일한 데이터로 프로그램될 수 있다. 두 개의 하층 선택 게이트 제어 신호들 및 네 개의 상층 선택 게이트 제어 신호들 중 짝수의 상층 선택 세이트 제어 신호들이 프로그램 동작 동안 하이로 될 때, 모든 다른 서브-블록은 동일한 데이터로 또는 스트라이프 패턴으로 프로그램될 수 있다. 유사하게, 다양한 데이터 패턴은 상층 및 하층 선택 게이트 제어 신호들에서의 상이한 디코딩 패턴을 사용하여 프로그램될 수 있다.
도 4는 도 3c의 실시예에 따라 메모리의 블록(450)의 일부분에 대한 일 실시예의 개략도를 예시한다. 도 4는 공유된 지지 회로가 블록에서의 적어도 두 개의 상이한 상층 드레인 선택 게이트에 연결될 수 있도록 상층 드레인 선택 게이트들 사이의 연결들을 예시한다.
도 4는 복수의 스트링의 각각이 그것들의 각각의 적어도 두 개의 드레인 선택 디바이스를 통해 선택적으로 결합될 수 있는 비트 라인(400)을 예시한다. 이 도면은 또한 복수의 스트링의 각각이 SGS 신호에 응답하여 그것들의 각각의 소스 선택 디바이스들을 통해 선택적으로 결합될 수 있는 소스(401)를 예시한다.
공유 지지 회로(410)는 컨덕터들(331)을 통해 그것들의 각각의 드레인 선택 게이트들에 연결되는 것으로 도시된다. 공유 지지 회로(410)는 선택/선택 해제 트랜지스터들(420 - 431)을 포함할 수 있다.
일 실시예에서, 각 선택 트랜지스터(420, 422, 424, 426, 428, 430)는 각각의 로컬 드레인 선택 게이트 제어 신호(SGDU0, SGDL0, SGDU2, SGDL1, SGDU3)로서 글로벌 드레인 선택 게이트 제어 신호(GSGDU0, GSGDL0, GSGDU2, GSGDU1, GSGDL1, GSGDU3)를 선택적으로 결합하는데 사용될 수 있다. 유사하게, 각 선택 해제 트랜지스터(421, 423, 425, 427, 429, 431)는 각각의 로컬 드레인 선택 게이트 제어 신호(SGDU0, SGDL0, SGDU2, SGDL1, SGDU3)(예를 들어, 선택 신호들)로서 글로벌 드레인 선택 해제 게이트 제어 신호(GSGDU0_desel, GSGDL0_desel, GSGDU2_desel, GSGDU1_desel, GSGDL1_desel, GSGDU3_desel)를 결합하는데 사용될 수 있다. 일 실시예에서, 글로벌 드레인 선택 게이트 제어 신호들은 각각의 드레인 선택 게이트들에 결합될 때, 각각의 드레인 선택 디바이스들을 이네이블할 수 있도록 공급 전압(예를 들어, VCC)에 선택적으로 결합될 수 있다. 또한 일 실시예에서, 글로벌 드레인 선택 해제 게이트 제어 신호는 각각의 드레인 선택 게이트들에 결합될 때, 각각의 드레인 선택 디바이스들을 디세이블할 수 있도록 접지 전위(예를 들어, 0V)에 선택적으로 결합된다.
선택 트랜지스터들(420, 422, 424, 426, 428, 430)은 각 선택 트랜지스터의 게이트들에 결합되는 메모리 블록 선택 이네이블 신호(BLKSEL(n))에 의해 이네이블된다. 선택 해제 트랜지스터들(421, 423, 425, 427, 429, 431)은 메모리 블록 선택 이네이블 신호의 논리적 역 신호(BLKSELb(n))에 의해 이네이블된다. 이것은 선택 트랜지스터들(420, 422, 424, 426, 428, 430)에 선택 해제 트랜지스터들(421, 423, 425, 427, 429, 43)이 디세이블될 때 모두 이네이블되고 선택 해제 트랜지스터들(421, 423, 425, 427, 429, 43)이 이네이블될 때 선택 트랜지스터들(420, 422, 424, 426, 428, 430)이 디세이블되는 능력을 제공한다.
도 4에 보여지는 바와 같이, 로컬 SGDU0 신호에 대한 선택/선택 해제 트랜지스터들(420, 421)이 제1(340) 및 제2(341) 스트링에 대한 상층 드레인 선택 디바이스들(469, 470)에 결합되는 것으로 도시된다. 로컬 SGDL0 신호를 위한 선택/선택 해제 트랜지스터들(422, 423)은 제1 스트링에 대한 하층 드레인 선택 디바이스(471)의 게이트 뿐만 아니라 스트링들(460 - 462)에 대한 하층 드레인 선택 디바이스들의 게이트들에 결합되는 것으로 도시된다. 그러나, 이어서 논의될 바와 같이, 로컬 SGDL0 신호는 제2 스트링(341)에 대한 하층 드레인 선택 디바이스(472)의 게이트에 결합되지 않는다.
유사한 방식으로, 로컬 SGDU2 신호에 대한 선택/선택 해제 트랜지스터들(424, 425)은 두 개의 스트링(461, 464)에 대한 상층 드레인 선택 디바이스들의 게이트들에 결합되는 것으로 도시된다. 로컬 SGDU1 신호에 대한 선택/선택 해제 트랜지스터들(426, 427)은 다른 두 개의 스트링(460, 463)에 대한 상층 드레인 선택 디바이스들의 게이트들에 결합되는 것으로 도시된다. 로컬 SGDL1 신호에 대한 선택/선택 해제 트랜지스터들(428, 429)은 복수의 스트링(341, 463 - 465)에 대한 하층 드레인 선택 디바이스들의 게이트들에 결합되는 것으로 도시된다. 로컬 SGDU3 신호에 대한 선택/선택 해제 트랜지스터들(430, 431)은 또 다른 두 개의 스트링(462, 465)에 대한 상층 드레인 선택 디바이스들의 게이트들에 결합되는 것으로 도시된다.
메모리 동작을 위해 제1 스트링(340)을 선택하는 것의 일례로서, 이네이블 신호 BLKSEL(n)는 선택 트랜지스터(420)를 이네이블하기 위해 양의 전압(예를 들어, 논리적 하이)에 있고 BLKSELb(n)는 선택 해제 트랜지스터(421)를 디세이블하기 위해 접지 전압(예를 들어, 논리적 로우)에 있다. 글로벌 드레인 선택 게이트 제어 신호(GSGDU0)는 따라서 그 후 제1 스트링(340)의 상층 드레인 선택 디바이스(469)의 제어 게이트를 바이어싱하는데 사용되는 로컬 SGDU0 신호로서 허용된다. BLKSEL(n)는 또한 GSGDL0 신호에 대한 선택 트랜지스터(422)를 이네이블하는 한편 BLKSELb(n) 신호는 선택 해제 트랜지스터(423)를 디세이블하여 로컬 SGDL0 신호가 제1 스트링(340)의 하층 드레인 선택 디바이스(471)를 이네이블할 수 있다.
SGDU0 신호에 결합되는 제2 스트링(341)의 상층 드레인 선택 디바이스가 이네이블되더라도, 제2 스트링(341)에 대한 하층 드레인 선택 디바이스(472)가 그것이 상이한 글로벌 드레인 선택 게이트 제어 신호(GSGDL1)를 수신하기 때문에 이네이블되지 않을 수 있다는 것을 알 수 있다. 따라서, 제2 스트링(341)은 하층 드레인 선택 디바이스(472)가 로컬 SGDL1 신호에 의해 이네이블될 때까지 메모리 동작들을 위해 이네이블되지 않을 수 있다.
도 5는 도 2 내지 도 4의 실시예에 따라 지지 회로를 갖는 메모리 어레이의 일 실시예의 블록도를 예시한다. 이 블록도는 다른 실시예들이 실질적으로 유사한 결과들을 달성하는데 사용될 수 있기 때문에 단지 예시를 위함이다.
프로그램 및 판독 전압 발생기(501)는 상이한 메모리 동작들을 위해 사용되는 다양한 전압들을 발생시키는데 사용될 수 있다. 이 발생기(501)는 메모리 셀들의 상이한 스트링들 사이에서 스위칭하기 위해 사용되는 신호(VSW)를 발생시키는 것으로 도시된다. 예를 들어, 이 신호는 특정한 메모리 동작이 완료되었을 때 하나의 스트링에서 다른 스트링으로 스위칭하기 위해 스위칭 회로에 인가될 수 있다. 이 발생기(401)는 또한 지지 회로에 의해 로벌 워드 라인들 사이에서 스위칭되는 글로벌 워드 라인(GWL)에 인가되는 메모리 동작 전압들을 발생시킨다.
도 5는 또한 프로그램 및 판독 전압 발생기(401)에 결합되는 워드 라인 및 SGS/SGD 셀렉터 회로(502)를 도시한다. 셀렉터 회로(502)는 로컬 워드 라인들 중에서 글로벌 워드 라인(GWL)을 스위칭하도록 구성될 수 있다. 셀렉터 회로(502)는 또한 로컬 상층 드레인 선택 게이트 제어 신호들 중에 글로벌 상층 드레인 선택 게이트 제어 신호들을 그리고 로컬 하층 드레인 선택 게이트 제어 신호들 중에 글로벌 하층 드레인 선택 게이트 제어 신호들을 스위칭하도록 구성될 수 있다.
메모리 어레이(503)는 스위칭된 로컬 워드 라인들 및 스위칭된 로컬 드레인 선택 게이트 라인들(예를 들어, SGDU0, SGDL0)을 통해 워드 라인 및 SGS/SGD 셀렉터 회로(502)에 결합된다. 메모리 어레이(503)는 도 2 및 도 3의 실시예들을 사용할 수 있다.
도 6은 도 5의 실시예의 구현에 대한 일 실시예의 개략도를 예시한다. 도 6의 구현은 도 5의 블록도를 구현하기 위한 단지 하나의 방법이다. 대안적인 실시예들은 실질적으로 동일한 결과들을 달성하기 위해 다른 회로들을 사용할 수 있다.
프로그램 및 판독 전압 발생기(501)는 전압을 발생시키기 위해 전하 펌프(CP)(601)를 사용하는 것으로 도시된다. 전압은 CP(601)에 결합되고 Vref 및 R2(609) 및 R3(608) 사이 노드에서의 전압의 입력들을 가지는 연산 증폭기(605)에 의해 조절된다. 레지스터들(R1, R2, 및 R3)(610, 609, 608)은 직렬로 함께 결합되고 R1(610)의 일단은 그것의 게이트 상에 제어 신호(RD_EN)를 수신하는 트랜지스터(607)의 드레인에 결합된다. 트랜지스터(607)의 소스는 접지 접속에 결합된다. 프로그램 전압 이네이블 트랜지스터(606)의 드레인은 R2(609) 및 R1(610) 레지스터들 사이의 노드에 결합된다. 트랜지스터(606)의 소스는 접지 접속에 결합된다.
소스 팔로워 트랜지스터(602)의 드레인 및 게이트는 전압 발생기(501)의 VSW 출력에 그리고 CP(601)의 출력에 결합된다. 소스 팔로워 트랜지스터(602)의 소스는 제어 트랜지스터(503)를 통해 전압 발생기(501)의 글로벌 워드 라인(GWL) 출력에 결합된다. 다른 제어 트랜지스터(504)는 전압 발생기(401)의 GWL 출력들 및 VSW 사이에 결합된다.
판독 동작 동안, 판독 동작이 진행 중임을 표시하기 위해 RD_EN 제어 신호는 제1 상태(예를 들어, 논리적 하이)로 갈 수 있고 PGM_EN 제어 신호는 제2 상태(예를 들어, 논리적 로우)로 갈 수 있다. 이것은 판독 전압을 발생시키기 위한 전압 발생기에 대한 표시이다. 그 후 판독 전압(Vrd)은 (1 + R3/(R1 + R2))Vref와 실질적으로 동일하다. 프로그램 동작 동안, 프로그램 동작이 진행 중임을 표시하기 위해 PGM_EN는 제1 상태(예를 들어, 논리적 하이)로 갈 수 있고 RD_EN는 제2 상태(예를 들어, 논리적 로우)로 갈 수 있다. 그 후 프로그램 전압(Vpgm)은 (1 + R3/R2)Vref와 실질적으로 동일하다. R1, R2, 및 R3(610, 609, 및 608)의 저항값들을 조절함으로써 Vpgm 및 Vrd를 위한 전압들이 조절될 수 있다(예를 들어, Vpgm = 20V 및 Vrd = 2V). 스위칭 전압(VSW)은 실질적으로 Vpgm(또는 Vrd) + Vt(예를 들어, 트랜지스터(602)의 임계 전압)와 동일할 수 있다.
양 전압(예를 들어, 논리적으로 하이 신호)이 트랜지스터(504)의 제어 게이트를 바이어싱하는데 사용될 때, 이 트랜지스터는 턴 온하고 전압 발생기의 VSW 출력 대 GWL 출력을 단락한다. 따라서, 출력 전류가 로컬 워드 라인들(LWL)에 대한 워드 라인 전류를 증가하도록 요구되는 기간 동안, CTRL1 및 CTRL2 양자의 제어 신호들은 그것들의 각각의 트랜지스터들(604, 603)을 턴 온하기 위해 양 전압(예를 들어, 논리적으로 하이)에 있을 수 있다. 결과적으로, 이 제어 방법은 더 높은 구동 전류로 인해 504로서 어떤 트랜지스터도 없는 경우보다 더 짧은 시간 내에 로컬 워드 라인 전류를 증가시킬 수 있다. 비교기(605)가 출력 전압 Vpgm(Vrd)이 타겟 전압에 이르면, 제어 회로(도면들에 미도시)는 트랜지스터(504)가 연결 해제되도록 CTRL1을 낮게 제어한다. CTRL1이 접지 전압(예를 들어, 논리적으로 로우)에 있고 CTRL2가 양 전압(예를 들어, 논리적으로 하이)에 있을 때, 하나의 트랜지스터(604)가 턴 오프되는 한편 다른 트랜지스터(603)는 턴 온된다. 따라서, 전압 발생기(501)는 이전의 기간 동안 VSW 출력 상에 VSW 전압 및 LWL 상승 시간을 감소시키기 위해 이후 기간 동안 GWL 출력 상에 프로그램 또는 판독 전압(메모리 동작에 따른)을 출력한다.
워드 라인 및 SGS/SGD 셀렉터 회로(502)는 전압 발생기(501)로부터 스위칭 전압 VSW에 결합되는 스위치 회로(620)를 포함한다. 스위칭 회로(620)는 글로벌 워드 라인(GWL) 및 글로벌 드레인 선택 게이트 제어 신호들(GSGD)을 로컬 워드 라인(LWL) 및 로컬 드레인 선택 게이트 제어 신호(SGDU0 및 SGDL0)로 전환하는데 사용될 수 있는 지지 회로 선택 트랜지스터들(621 - 623)의 제어 게이트들을 바이어싱하는데 사용될 수 있다.
메모리 어레이(503)는 이전에 논의된 바와 같이 메모리 셀들의 어레이 뿐만 아니라 선택 디바이스들(예를 들어, 드레인 선택 디바이스들 및 소스 선택 디바이스들)을 포함할 수 있다. 메모리 어레이는 로컬 워드 라인들(LWL) 및 로컬 선택 게이트 제어 신호들(예를 들어, SGDU0, SGDL0)을 더 포함할 수 있다.
도 7은 도 2에 예시된 바와 같은 메모리 어레이 아키텍처를 포함할 수 있는 메모리 디바이스(700)의 기능적 블록도를 예시한다. 메모리 디바이스(700)는 외부 제어기(710)(예를 들어, 마이크로프로세서)에 결합된다. 외부 제어기(710)는 메모리 디바이스(700)에 명령들(예를 들어, 기록, 판독) 및 제어 신호들을 전송하도록 구성될 수 있다. 메모리 디바이스(700) 및 외부 제어기(710)는 시스템(720)의 일부를 형성한다.
메모리 디바이스(700)는 메모리 셀들(예를 들어, NAND 아키텍처 비-휘발성 메모리 셀들)의 어레이(730)를 포함한다. 메모리 어레이(730)는 워드 라인 행들 및 비트 라인 열들의 뱅크들로 배열된다. 일 실시예에서, 메모리 어레이(730)의 열들은 메모리 셀들의 스트링들을 포함할 수 있다.
어드레스 버퍼 회로(740)는 외부 제어기(710)로부터 I/O 회로(760)를 통해 제공되는 어드레스 신호들을 래치하기 위해 제공된다. 어드레스 신호들은 수신되고 메모리 어레이(730)에 액세스하기 위해 행 디코더(row decoder)(744) 및 열 디코더(column decoder)(746)에 의해 디코딩된다. 행 버퍼(773)는 메모리 어레이(730)에 입력하기 전에 데이터를 버퍼링하는데 사용될 수 있다.
메모리 디바이스(700)는 감지 회로/페이지 버퍼들(750)을 사용하여 메모리 어레이 열들의 전압 또는 전류 변화를 감지함으로써 메모리 어레이(730)에서의 데이터를 판독한다. 감지 회로/페이지 버퍼들(750)은 메모리 어레이(730)로부터의 데이터의 행을 판독 및 래치하기 위해 결합된다. 데이터는 양방향의 데이터 통신 뿐만 아니라 제어기(710)를 가지고 복수의 데이터 연결들(762)을 통해 어드레스 통신하기 위한 I/O 회로(760)를 통해 입출력된다. 기록 회로(755)는 메모리 어레이에 데이터를 기록하기 위해 제공된다.
제어 회로(770)는 외부 제어기(710)로부터 제어 인터페이스(772) 상에 제공되는 신호들을 디코딩한다. 이들 신호들은 데이터 감지(예를 들어, 판독), 데이터 기록 동작(예를 들어, 프로그램), 및 소거 동작들을 포함하는, 메모리 어레이(730)의 동작들을 제어하는데 사용된다. 제어 회로(770)는 상태 기계, 시퀀서, 또는 메모리 제어 신호들의 발생을 제어하도록 구성되는 몇몇 다른 유형의 제어 회로일 수 있다. 일 실시예에서, 제어 회로(770)는 이전에 설명된 바와 같이 메모리 어레이(730)에 결합되는 셀렉터 회로(780)(예를 들어, 지지 회로, 선택/선택 해제 트랜지스터들)를 제어하도록 구성된다.
결론
하나 이상의 실시예들은 메모리 셀들의 각 스트링에 결합되는 복수의 드레인 선택 디바이스를 사용한다. 상층 드레인 선택 디바이스는 메모리 셀들의 다른 스트링들의 하나 이상의 상층 드레인 선택 디바이스를 이용하여 공통 지지 회로(예를 들어, 선택/선택 해제 트랜지스터들)를 공유한다. 하층 드레인 선택 디바이스들을 위한 지지 회로(예를 들어, 선택/선택 해제 트랜지스터들)는 또한 메모리 셀들의 복수의 스트링 사이에서 공유될 수 있다.
특정한 실시예들이 본원에서 예시 및 설명되었지만, 해당 기술 분야의 통상의 기술자들은, 동일한 목적을 달성하기 위해 산출되는 임의의 배열체가 도시된 특정한 실시예들을 대체할 수 있다는 것을 이해할 것이다. 본 발명의 많은 적응예는 해당 기술 분야의 통상의 기술자들에게 명백할 것이다. 따라서, 본 출원은 본 발명의 임의의 적응예들 또는 변형예들을 커버하도록 의도된다.

Claims (25)

  1. 메모리의 그룹; 및
    상기 그룹에 대응하는 지지 회로를 포함하는 메모리 디바이스로서,
    상기 메모리의 그룹은:
    다수의 드레인 선택 디바이스; 및
    공통 소스에 선택적으로 결합되도록 구성되는 메모리 셀들의 다수의 스트링을 포함하고, 상기 그룹의 상기 다수의 스트링의 각각은 상기 다수의 드레인 선택 디바이스 중 각각의 복수의 드레인 선택 디바이스에 결합되며;
    상기 지지 회로는 상기 다수의 스트링 중 각각의 스트링을 선택하도록 구성되는 상기 그룹에 대응하고 상기 지지 회로는:
    상기 다수의 드레인 선택 디바이스에 결합되는 다수의 선택 트랜지스터를 포함하고, 선택 트랜지스터들의 수는 드레인 선택 디바이스들의 수보다 적은, 메모리 디바이스.
  2. 청구항 1에 있어서, 상기 지지 회로는 상기 다수의 드레인 선택 디바이스에 결합되는 다수의 선택 해제 트랜지스터를 더 포함하고, 선택 해제 트랜지스터들의 수는 드레인 선택 디바이스들의 수보다 적은, 메모리 디바이스.
  3. 청구항 1에 있어서, 상기 다수의 드레인 선택 디바이스는 다수의 상층 드레인 선택 디바이스 및 다수의 하층 드레인 선택 디바이스를 포함하고, 상기 그룹의 상기 다수의 스트링의 각각은 상기 다수의 상층 드레인 선택 디바이스 중 각각의 상층 드레인 선택 디바이스 및 상기 다수의 하층 드레인 선택 디바이스 중 각각의 하층 드레인 선택 디바이스들에 결합되는, 메모리 디바이스.
  4. 청구항 3에 있어서, 상기 다수의 선택 트랜지스터는 다수의 상층 드레인 선택 게이트 선택 트랜지스터 및 다수의 하층 드레인 선택 게이트 선택 트랜지스터를 포함하는, 메모리 디바이스.
  5. 청구항 4에 있어서, 상층 드레인 선택 게이트 선택 트랜지스터들의 수는 하층 드레인 선택 게이트 선택 트랜지스터들의 수보다 큰, 메모리 디바이스.
  6. 청구항 5에 있어서, 상층 드레인 선택 게이트 선택 트랜지스터들의 수는 하층 드레인 선택 게이트 선택 트랜지스터들의 수의 두 배인, 메모리 디바이스.
  7. 청구항 1에 있어서, 상기 다수의 선택 트랜지스터의 각각은 다수의 드레인 선택 게이트 제어 신호들 중 각각의 드레인 선택 게이트 제어 신호를 선택적으로 제공하도록 구성되고, 드레인 선택 게이트 제어 신호들의 수는 상기 그룹의 드레인 선택 디바이스들의 수보다 적은, 메모리 디바이스.
  8. 청구항 1에 있어서, 상기 메모리의 그룹은 메모리의 블록을 포함하는, 메모리 디바이스.
  9. 청구항 1에 있어서, 상기 메모리의 그룹은 메모리의 적어도 두 개의 블록을 포함하고, 상기 다수의 선택 트랜지스터 중 각각의 선택 트랜지스터는:
    상기 적어도 두 개의 블록 중 제1 블록에서의 스트링에 결합되는 드레인 선택 디바이스; 및
    상기 적어도 두 개의 블록 중 제2 블록에서의 스트링에 결합되는 드레인 선택 디바이스에 결합되는, 메모리 디바이스.
  10. 복수의 드레인 선택 디바이스에 결합되는 메모리 셀들의 제1 스트링; 및
    복수의 드레인 선택 디바이스에 결합되는 메모리 셀들의 제2 스트링을 포함하고, 상기 메모리 셀들의 제1 스트링에 결합되는 상기 복수의 드레인 선택 디바이스 중 적어도 하나는 상기 메모리 셀들의 제2 스트링의 상기 복수의 드레인 선택 디바이스 중 적어도 하나와 공통 지지 회로를 공유하는, 메모리 디바이스.
  11. 청구항 10에 있어서, 상기 공통 지지 회로는 선택 트랜지스터를 포함하는, 메모리 디바이스.
  12. 청구항 11에 있어서, 상기 공통 지지 회로는 선택 해제 트랜지스터를 더 포함하는, 메모리 디바이스.
  13. 청구항 10에 있어서, 상기 메모리 셀들의 제2 스트링의 상기 복수의 드레인 선택 디바이스 중 적어도 하나와 공통 지지 회로를 공유하는 상기 메모리 셀들의 제1 스트링에 결합되는 상기 복수의 드레인 선택 디바이스 중 적어도 하나는 상기 메모리 셀들의 제2 스트링에 결합되는 상층 드레인 선택 디바이스와 상기 공통 지지 회로를 공유하는 상기 메모리 셀들의 제1 스트링에 결합되는 상층 드레인 선택 디바이스를 포함하는, 메모리 디바이스.
  14. 청구항 13에 있어서, 상기 메모리 셀들의 제1 스트링에 결합되는 상기 복수의 드레인 선택 디바이스는 하층 드레인 선택 디바이스를 더 포함하고, 상기 메모리 디바이스는 상층 드레인 선택 디바이스 및 하층 드레인 선택 디바이스에 결합되는 메모리 셀들의 제3 스트링을 더 포함하며, 상기 메모리 셀들의 제3 스트링에 결합되는 상기 하층 드레인 선택 디바이스는 상기 메모리 셀들의 제1 스트링에 결합되는 상기 하층 드레인 선택 디바이스와 공통 지지 회로를 공유하는, 메모리 디바이스.
  15. 청구항 14에 있어서, 상기 메모리 셀들의 제2 스트링에 결합되는 상기 복수의 드레인 선택 디바이스는 하층 드레인 선택 디바이스를 더 포함하고, 상기 메모리 셀들의 제2 스트링에 결합되는 상기 하층 드레인 선택 디바이스는 상기 메모리 셀들의 제1 스트링에 결합되는 상기 하층 드레인 선택 디바이스와 공통 지지 회로를 공유하지 않는, 메모리 디바이스.
  16. 제어기; 및
    상기 제어기에 결합되는 메모리 디바이스를 포함하고, 상기 메모리 디바이스는:
    메모리 셀들의 복수의 스트링을 포함하고, 상기 메모리 셀들의 복수의 스트링의 각각은 복수의 드레인 선택 디바이스 및 소스 선택 디바이스를 포함하고 복수의 상기 메모리 셀의 제1 세트의 메모리 셀들의 스트링들의 상기 복수의 드레인 선택 디바이스 중 적어도 하나는 복수의 상기 메모리 셀의 제2 세트의 메모리 셀들의 스트링들의 상기 복수의 드레인 선택 디바이스 중 적어도 하나와 공통 지지 회로를 공유하는, 시스템.
  17. 청구항 16에 있어서, 상기 지지 회로는 선택 트랜지스터들을 포함하는, 시스템.
  18. 청구항 17에 있어서, 상기 지지 회로는 선택 해제 트랜지스터들을 더 포함하는, 시스템.
  19. 청구항 17에 있어서, 상기 선택 트랜지스터들은 상기 메모리 셀들의 복수의 스트링 중 각각의 스트링을 선택하도록 구성되고 또한 선택 트랜지스터들의 수는 복수의 직렬 스트링의 각각에서의 드레인 선택 디바이스들의 수보다 적은, 시스템.
  20. 복수의 드레인 선택 디바이스를 각각 갖는 메모리 셀들의 스트링들로서 구조화되는 메모리 셀들의 그룹을 포함하는 메모리 디바이스의 동작을 위한 방법으로서, 상기 방법은:
    상기 복수의 드레인 선택 디바이스에 결합되는 다수의 선택 트랜지스터를 포함하는 지지 회로를 이용하여 메모리 셀들의 각각의 스트링에서의 상기 복수의 드레인 선택 디바이스의 전부를 활성화하는 것에 응답하여 상기 메모리 셀들의 스트링들 중 상기 메모리 셀들의 각각의 스트링을 선택하는 단계를 포함하고, 선택 트랜지스터의 수는 드레인 선택 디바이스의 수보다 적은, 방법.
  21. 청구항 20에 있어서, 상기 다수의 선택 트랜지스터 중 제1 선택 트랜지스터가 상기 메모리 셀들의 스트링들 중 복수의 스트링의 각각에서의 상기 복수의 드레인 선택 디바이스 중 제1 드레인 선택 디바이스를 이네이블하는 단계를 더 포함하는, 방법.
  22. 청구항 21에 있어서, 상기 다수의 선택 트랜지스터 중 제2 선택 트랜지스터가 상기 메모리 셀들의 스트링들 중 상기 복수의 스트링의 각각에서의 상기 복수의 드레인 선택 디바이스 중 제2 드레인 선택 디바이스를 이네이블하는 단계를 더 포함하는, 방법.
  23. 청구항 20에 있어서, 상기 지지 회로는 선택 해제 트랜지스터들을 더 포함하고 상기 방법은 상기 선택 해제 트랜지스터들에 응답하여 상기 메모리 셀들의 스트링들 중 비 선택 스트링들을 선택 해제하는 단계를 더 포함하는, 방법.
  24. 청구항 23에 있어서, 상기 메모리 셀들의 스트링들 중 상기 비 선택 스트링들을 선택 해제하는 단계는 드레인 선택 디바이스들의 수보다 적은 수의 상기 선택 해제 트랜지스터들을 이용하는, 방법.
  25. 삭제
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