KR20090000319A - 비휘발성 메모리 소자 및 그것의 동작 방법 - Google Patents

비휘발성 메모리 소자 및 그것의 동작 방법 Download PDF

Info

Publication number
KR20090000319A
KR20090000319A KR1020070064299A KR20070064299A KR20090000319A KR 20090000319 A KR20090000319 A KR 20090000319A KR 1020070064299 A KR1020070064299 A KR 1020070064299A KR 20070064299 A KR20070064299 A KR 20070064299A KR 20090000319 A KR20090000319 A KR 20090000319A
Authority
KR
South Korea
Prior art keywords
memory cells
bit line
voltage
substring
memory device
Prior art date
Application number
KR1020070064299A
Other languages
English (en)
Inventor
김도영
Original Assignee
주식회사 하이닉스반도체
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 주식회사 하이닉스반도체 filed Critical 주식회사 하이닉스반도체
Priority to KR1020070064299A priority Critical patent/KR20090000319A/ko
Publication of KR20090000319A publication Critical patent/KR20090000319A/ko

Links

Images

Classifications

    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C16/00—Erasable programmable read-only memories
    • G11C16/02—Erasable programmable read-only memories electrically programmable
    • G11C16/04—Erasable programmable read-only memories electrically programmable using variable threshold transistors, e.g. FAMOS
    • G11C16/0483—Erasable programmable read-only memories electrically programmable using variable threshold transistors, e.g. FAMOS comprising cells having several storage transistors connected in series
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C16/00—Erasable programmable read-only memories
    • G11C16/02—Erasable programmable read-only memories electrically programmable
    • G11C16/06—Auxiliary circuits, e.g. for writing into memory
    • G11C16/08—Address circuits; Decoders; Word-line control circuits
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C16/00—Erasable programmable read-only memories
    • G11C16/02—Erasable programmable read-only memories electrically programmable
    • G11C16/06—Auxiliary circuits, e.g. for writing into memory
    • G11C16/24—Bit-line control circuits
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C16/00—Erasable programmable read-only memories
    • G11C16/02—Erasable programmable read-only memories electrically programmable
    • G11C16/06—Auxiliary circuits, e.g. for writing into memory
    • G11C16/26—Sensing or reading circuits; Data output circuits
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C5/00—Details of stores covered by group G11C11/00
    • G11C5/06—Arrangements for interconnecting storage elements electrically, e.g. by wiring
    • G11C5/063—Voltage and signal distribution in integrated semi-conductor memory access lines, e.g. word-line, bit-line, cross-over resistance, propagation delay

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Non-Volatile Memory (AREA)
  • Read Only Memory (AREA)

Abstract

본 발명은 비휘발성 메모리 소자 및 그것의 동작 방법에 관한 것으로, 드레인 셀렉트 트랜지스터와 연결되는 비트라인 이외에 다수의 메모리 셀들 중 중간에 위치하는 메모리 셀의 접합 영역과 연결되는 비트라인을 추가로 구비함으로써, 프로그램 동작 및 소거 동작의 사이클링 횟수가 증가되더라도 스트링 내에서 흐르는 전류의 양이 감소되는 것을 최소화하여 동작 특성이 저하되는 것을 방지할 수 있다.
플래시, 비트라인, 스트링, 싸이클링, 프로그램, 리드

Description

비휘발성 메모리 소자 및 그것의 동작 방법{Method of manufacturing a non-volatile memory device and operating method thereof}
도 1a는 32개의 메모리 셀을 포함하는 32 스트링 구조의 프로그램 상태 및 소거 상태에서 셀 전류를 나타낸 그래프이다.
도 1b는 64개의 메모리 셀을 포함하는 64 스트링 구조의 프로그램 상태 및 소거 상태에서 셀 전류를 나타낸 그래프이다.
도 2는 싸이클링 횟수에 따른 32 스트링 및 64 스트링의 싸이클링 특성 변화를 나타낸 그래프이다.
도 3은 본 발명의 실시예에 따른 비휘발성 메모리 소자를 설명하기 위한 단면도이다.
도 4는 본 발명의 실시예에 따른 비휘발성 메모리 소자를 설명하기 위한 회로도이다.
도 5는 도 3의 제1 및 제2 비트라인 배치 형태를 설명하기 위한 평면도이다.
<도면의 주요 부분에 대한 설명>
100 : 반도체 기판 102 : 터널 절연막
104 : 플로팅 게이트 106 : 유전체막
108 : 콘트롤 게이트 110 : 접합 영역
110a : 드레인 110b : 소오스
112 : 제1 층간 절연막 114 : 제1 콘택 플러그
116 : 제1 비트 라인 118 : 제2 층간 절연막
120 : 제2 콘택 플러그 122 : 제1 비트 라인
WL0 내지 WL63 : 워드라인 DSL : 드레인 셀렉트 라인
SSL : 소오스 셀렉트 라인 CSL : 공통 소오스 라인
본 발명은 비휘발성 메모리 소자 및 그것의 동작 방법에 관한 것으로, 특히 다수의 스트링 구조가 하나의 메모리 셀 블록에 포함되는 비휘발성 메모리 소자 및 그것의 동작 방법에 관한 것이다.
플래시 메모리 소자는 대표적인 비휘발성 메모리 소자이다. 플래시 메모리 소자는 노아 플래시 메모리 소자와 난드 플래시 메모리 소자로 구분될 수 있다. 이 중에서 난드 플래시 메모리 소자의 메모리 셀 어레이는 다수의 메모리 셀 블록을 포함한다. 그리고 각각의 메모리 셀 블록은 다수의 셀 스트링을 포함하며, 각각의 셀 스트링은 다수의 메모리 셀을 포함한다.
각각의 셀 스트링은 비트라인과 연결되는 드레인 셀렉트 트랜지스터, 공통 소오스 라인과 연결되는 소오스 셀렉트 트랜지스터, 및 드레인 셀렉트 트랜지스터와 소오스 셀렉트 트랜지스터 사이에 직렬로 연결된 다수의 메모리 셀을 포함한다. 여기서, 드레인 셀렉트 트랜지스터와 소오스 셀렉트 트랜지스터 사이에는 16개, 32개, 62개 또는 128개의 메모리 셀이 직렬로 연결될 수 있다. 이하, 32개의 메모리 셀이 연결되는 경우 32 스트링 구조라 하고, 64개의 메모리 셀이 연결되는 경우 64 스트링 구조라 하기로 한다.
도 1a 및 도 1b는 32 스트링 구조 및 64 스트링 구조의 프로그램 상태 및 소거 상태에서 셀 전류를 비교하기 위한 나타낸 그래프이다.
도 1a 및 도 1b를 참조하면, 32 스트링 구조와 64 스트링 구조의 경우 프로그램 상태와 소거 상태의 문턱전압은 서로 유사하다. 하지만, 프로그램 상태나 소거 상태에서 메모리 셀을 턴온시켰을 때 64 스트링 구조에서 흐르는 전류의 양이 32 스트링 구조에서 흐르는 전류의 양보다 아주 적은 것을 알 수 있다.
결국, 64 스트링 구조는 32 스트링 구조보다 드레인 콘택 플러그의 수를 줄여 집적도를 높일 수 있다는 장점이 있지만, 셀 커런트의 양이 작아 동작 속도가 느리거나 센싱 마진이 작아 오동작이 발생될 가능성이 높다.
도 2는 싸이클링 횟수에 따른 32 스트링 및 64 스트링의 싸이클링 특성 변화를 나타낸 그래프이다.
도 2를 참고하면, 프로그램 동작과 소거 동작이 반복 실시되는 싸이클링 횟수가 증가함에 따라 셀 커런트가 변화는 것을 알 수 있다. 특히, 32 스트링 구조와 64 스트링 구조의 셀 커런트는 초기부터 차이가 있지만, 싸이클링 횟수가 증가할수록 셀 커런트의 차이가 점점 더 벌어지는 것을 알 수 있다. 즉, 64 스트링 구조의 셀 커런트가 32 스트링 구조의 셀 커런트보다 더 급격하게 감소되는 것을 알 수 있다. 이러한 셀 커런트의 급격한 변화(또는 감소)는 소자의 동작 특성을 변화시키고, 심한 경우 오동작의 원인이 된다.
따라서, 본 발명은 드레인 셀렉트 트랜지스터와 연결되는 비트라인 이외에 다수의 메모리 셀들 중 중간에 위치하는 메모리 셀의 접합 영역과 연결되는 비트라인을 추가로 구비함으로써, 프로그램 동작 및 소거 동작의 사이클링 횟수가 증가되더라도 스트링 내에서 흐르는 전류의 양이 감소되는 것을 최소화하여 동작 특성이 저하되는 것을 방지할 수 있다.
본 발명의 실시예에 따른 비휘발성 메모리 소자는 메모리 셀들 중 일부 메모리 셀과 드레인 셀렉트 트랜지스터를 포함하는 제1 서브 스트링 및 메모리 셀들 중 나머지 메모리 셀과 소오스 셀렉트 트랜지스터를 포함하는 제2 서브 스트링을 포함하는 셀 스트링과, 제1 및 제2 서브 스트링 사이의 접합 영역과 연결되는 제1 비트라인, 및 드레인 셀렉트 트랜지스터의 드레인과 연결되는 제2 비트라인을 포함한다.
상기에서, 제1 및 제2 서브 스트링에 동일한 수의 메모리 셀들이 각각 포함될 수 있다. 예를 들어, 제1 및 제2 서브 스트링에 16개, 32개 또는 64개의 메모리 셀들이 각각 포함될 수 있다.
소오스 셀렉트 라인의 소오스와 연결되는 공통 소오스 라인을 더 포함한다.
본 발명의 제1 실시예에 따른 비휘발성 메모리 소자의 동작 방법은 상기에 기재된 비휘발성 메모리 소자가 제공되는 단계, 및 제1 비트라인에 접지 전압을 인가하고 제2 비트라인에 프리차지 전압을 인가한 상태에서, 제1 서브 스트링에 포함된 메모리 셀들 중 선택된 메모리 셀에 저장된 데이터를 독출하는 단계를 포함한다.
데이터를 독출하는 단계에서, 드레인 셀렉트 트랜지스터의 게이트에는 턴온 전압을 인가하고 소오스 셀렉트 트랜지스터의 게이트에는 접지 전압을 인가한다. 또한, 데이터를 독출하는 단계에서, 제2 서브 스트링에 포함된 메모리 셀들의 워드라인에는 접지 전압을 인가하거나 워드라인을 플로팅 상태로 유지한다.
본 발명의 제2 실시예에 따른 비휘발성 메모리 소자의 동작 방법은 상기에 기재된 비휘발성 메모리 소자가 제공되는 단계, 및 제1 비트라인에 프리차지 전압을 인가하고 소오스 셀렉트 트랜지스터의 게이트에 턴온 전압을 인가한 상태에서, 제2 서브 스트링에 포함된 메모리 셀들 중 선택된 메모리 셀에 저장된 데이터를 독출하는 단계를 포함한다.
데이터를 독출하는 단계에서, 드레인 셀렉트 트랜지스터의 게이트에는 접지 전압을 인가하고 제2 비트라인에는 접지 전압을 인가하거나 제2 비트라인을 플로팅 상태로 유지한다. 또한, 데이터를 독출하는 단계에서, 제1 서브 스트링에 포함된 메모리 셀들의 워드라인에는 접지 전압을 인가하거나 워드라인을 플로팅 상태로 유지한다.
본 발명의 제3 실시예에 따른 비휘발성 메모리 소자의 동작 방법은 제 1 항 내지 제 4 항 중 어느 한 항에 기재된 비휘발성 메모리 소자가 제공되는 단계, 및 제1 및 제2 비트라인에 접지 전압을 인가하고, 드레인 셀렉트 라인의 게이트에 전원전압을 인가하고, 소오스 셀렉트 라인의 게이트에 접지 전압을 인가한 상태에서 메모리 셀의 프로그램 동작을 실시하는 단계를 포함한다.
프로그램 동작을 실시하는 단계에서, 메모리 셀들 중 선택된 메모리 셀에는 프로그램 전압을 인가하고, 나머지 메모리 셀에는 프로그램 패스 전압이 인가된다. 또한, 프로그램 동작을 실시하는 단계에서, 소거 상태를 유지해야 하는 메모리 셀이 포함된 스트링의 제1 및 제2 서브 스트링과 각각 연결되는 제1 및 제2 비트라인에는 전원전압이 인가된다.
이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시예를 설명하기로 한다. 그러나, 본 발명은 이하에서 개시되는 실시예에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 수 있으며, 단지 본 실시예는 본 발명의 개시가 완전하도록하며 통상의 지식을 가진자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것이다.
도 3은 본 발명의 실시예에 따른 비휘발성 메모리 소자를 설명하기 위한 단 면도이다. 도 4는 본 발명의 실시예에 따른 비휘발성 메모리 소자를 설명하기 위한 회로도이다. 도 5는 도 3의 제1 및 제2 비트라인 배치 형태를 설명하기 위한 평면도이다.
도 3 및 도 4를 참조하면, 비휘발성 메모리 소자의 셀 어레이는 다수의 메모리 셀블럭(MB; 도 4에서는 편의상 하나만 도시됨)을 포함하며, 각각의 메모리 셀 블록(MB)은 다수의 스트링을 포함한다. 단일 스트링은 드레인 셀렉트 트랜지스터(DST), 다수의 메모리 셀(C0 내지 C63) 및 소오스 셀렉트 트랜지스터(SST)가 직렬로 연결된 구조로 이루어진다. 셀렉트 트랜지스터(DST 및 SST)와 메모리 셀(C0 내지 C63)은 터널 절연막(102), 플로팅 게이트(104), 유전체막(106) 및 콘트롤 게이트(108)를 포함한다. 셀렉트 트랜지스터(DST 및 SST)에서는 유전체막(106)에 콘택홀이 형성되고, 콘택홀을 통해 플로팅 게이트(104) 및 콘트롤 게이트(108)가 전기적으로 연결된다.
하나의 블록 내에서 드레인 셀렉트 트랜지스터들(DST)의 게이트가 서로 연결되어 드레인 셀렉트 라인(DSL)이 되고, 소오스 셀렉트 트랜지스터들(SST)의 게이트가 서로 연결되어 드레인 셀렉트 라인(DSL)이 되고, 소오스 셀렉트 트랜지스터들(SST)의 게이트가 서로 연결되어 소오스 셀렉트 라인(SSL)이 된다. 또한, 메모리 셀들(C0 내지 C63)의 게이트가 서로 연결되어 각각의 워드라인들(WL0 내지 WL63)이 된다. 도 3 및 도 4에서는 워드라인이 64개인 것으로 도시되어 있으나, 32개 또는 128개가 될 수도 있다. 이하, 하나의 스트링 내에 64개의 메모리 셀이 포함되어 워드라인이 64개가 되는 64 스트링 구조를 예로써 설명하기로 한다. 한편, 셀렉트 라 인(DSL 및 SSL) 및 워드라인들(WL0 내지 WL63) 사이의 반도체 기판(100)에는 접합 영역(110, 110a, 110s 및 110d)이 형성된다. 드레인 셀렉트 라인(DSL) 사이에 형성된 접합 영역은 드레인(110d)이 되고, 소오스 셀렉트 라인(SSL) 사이에 형성된 접합 영역은 소오스(110s)가 된다.
본 발명에서는 하나의 스트링이 나누어져 제1 서브 스트링과 제2 서브 스트링으로 구분된다. 제1 서브 스트링에는 드레인 트랜지스터(DST)와 메모리 셀들 중 일부가 포함되고, 제2 서브 스트링에는 소오스 셀렉트 트랜지스터(SST)와 나머지 메모리 셀들이 포함된다. 구체적으로 설명하면, 다수의 메모리 셀들(C0 내지 C63)을 반으로 나누어, 메모리 셀들(C32 내지 C63)과 드레인 셀렉트 트랜지스터(DST)를 제1 서브 스트링으로 구분하고 메모리 셀들(C0 내지 C31)과 소오스 셀렉트 트랜지스터(SST)를 제2 서브 스트링으로 구분할 수 있다. 이렇게 메모리 셀들을 반으로 나눈 경우 제1 및 제2 서브 스트링은 각각 제1 및 제2 하프 스트링이 될 수 있다. 이하, 스트링이 절반으로 나눠져 제1 및 제2 서브 스트링이 제1 및 제2 하프 스트링이 되는 경우를 예로써 설명하기로 한다.
소오스(110s) 상에는 공통 소오스 라인(CSL)이 형성된다. 다수의 스트링을 포함한 반도체 기판(100) 상에는 제1 층간 절연막(112)이 형성되고, 제1 및 제2 서브 스트링 사이의 접합 영역(110a) 상의 제1 층간 절연막(112)에는 제1 콘택홀이 형성된다. 제1 콘택홀 내부에는 제1 콘택 플러그(114)가 형성되고, 제1 콘택 플러그(114)를 포함한 제1 층간 절연막(112) 상에는 제1 비트라인(또는, 서브 비트라인; 116)이 형성된다.
제1 비트라인(116)을 포함한 제1 층간 절연막(112) 상에는 제2 층간 절연막(118)이 형성된다. 그리고, 드레인 셀렉트 라인(DSL) 사이에 형성된 드레인(110d) 상부의 제1 및 제2 층간 절연막(112 및 118)에 제2 콘택홀이 형성되고, 제2 콘택홀 내부에는 제2 콘택 플러그(120)가 형성된다. 제2 콘택 플러그(120)를 포함한 제2 층간 절연막(118) 상에는 제2 비트라인(또는, 메인 비트라인; 122)이 형성된다.
상기에서는 제1 비트라인(116)이 제2 비트라인(122) 하부에 형성되는 것으로 설명하였으나, 반대로 제1 비트라인(116)이 제2 비트라인(122) 상부에 형성될 수도 있음은 당연하다.
한편, 제1 및 제2 비트라인(116 및 122)은 제1 및 제2 층간 절연막(112 및 118) 상부의 동일한 영역에 각각 형성된다. 이 때문에, 제2 콘택 플러그(120)가 제1 비트라인(116)과 연결될 수 있다. 따라서, 도 5에서와 같이, 제2 콘택 플러그(122)가 형성된 영역에서는 제1 비트 라인(116)이 굴절되도록 형성한다.
상기의 구조를 살펴보면, 제2 비트라인(122) 및 제1 비트라인(116) 사이에는 드레인 셀렉트 트랜지스터(DST)와 메모리 셀들(C32 내지 C63)이 직렬로 연결된 제1 서브 스트링이 연결된다. 제1 비트라인(116) 및 공통 소오스 라인(CSL) 사이에는 소오스 셀렉트 트랜지스터(SST)와 나머지 메모리 셀들(C0 내지 C31)이 직렬로 연결된 제2 서브 스트링이 연결된다.
여기서, 제1 및 제2 서브 스트링 사이에 형성되며 제1 비트라인(114)과 연결되는 접합 영역(110a)은 제1 서브 스트링의 소오스 역할을 하거나 제2 서브 스트 링의 드레인 역할을 할 수 있다.
이하, 상기의 구조로 이루어진 비휘발성 메모리 소자의 동작 방법을 설명하면 다음과 같다.
먼저, 표 1을 참조하여 리드 동작을 설명하면 다음과 같다.
선택 스트링 제1 BL (서브 BL) 제2 BL (메인 BL) 다른 스트링의 워드라인 SSL DSL CSL
제2 서브 스트링 (WL0~WL31) 1V 플로팅 or 0V 플로팅 or 0V 4.5V 0V 0V
제1 서브 스트링 (WL32~WL63) 0V 1V 플로팅 or 0V 0V 4.5V 플로팅 or 0V
표 1을 참조하면, 워드라인들(WL0 내지 WL31)과 소오스 셀렉트 라인(SSL)을 포함하는 제2 서브 스트링의 리드 동작 시, 제1 및 제2 서브 스트링 사이의 접합 영역(도 3의 110a)과 연결되는 제1 비트라인(또는 서브 비트라인)에 프리차지 전압(예를 들어, 1V의 프리차지 전압)이 인가되고, 소오스 셀렉트 라인(SSL)에는 턴온 전압(예를 들어, 4.5V의 전압)이 인가되고, 공통 소오스 라인(CSL)에는 접지 전압이 인가된다. 이 상태에서, 제2 서브 스트링에 포함된 워드라인들(WL0 내지 WL31) 중 선택된 워드라인에는 접지 전압을 인가하고 나머지 워드라인들에는 메모리 셀을 턴온시키기 위한 리드 패스 전압이 인가되어, 선택된 워드라인에 연결된 메모리 셀의 데이터를 독출한다.
제2 서브 스트링의 리드 동작 시 사용되지 않는 제2 비트 라인(또는 메인 비트라인)과 제1 서브 스트링에 포함된 워드라인들(WL32 내지 WL63)은 접지 전압이 인가되거나 플로팅 상태로 유지한다. 그리고, 드레인 셀렉트 라인(DSL)에는 접지 전압을 인가한다.
한편, 워드라인들(WL32 내지 WL63)과 드레인 셀렉트 라인(DSL)을 포함하는 제1 서브 스트링의 리드 동작 시, 제2 비트라인(또는 메인 비트라인)에 프리차지 전압(예를 들어, 1V의 프리차지 전압)이 인가되고, 드레인 셀렉트 라인(DSL)에는 턴온 전압(예를 들어, 4.5V의 전압)이 인가되고, 제1 비트 라인(또는, 서브 비트라인)에는 접지 전압이 인가된다. 여기서, 제1 비트 라인이 공통 소오스 라인의 역할을 한다. 이 상태에서, 제1 서브 스트링에 포함된 워드라인들(WL32 내지 WL63) 중 선택된 워드라인에는 접지 전압을 인가하고 나머지 워드라인들에는 메모리 셀을 턴온시키기 위한 리드 패스 전압이 인가되어, 선택된 워드라인에 연결된 메모리 셀의 데이터를 독출한다.
제1 서브 스트링의 리드 동작 시 사용되지 않는 공통 소오스 라인(CSL)과 제2 서브 스트링에 포함된 워드라인들(WL0 내지 WL31)은 접지 전압이 인가되거나 플로팅 상태로 유지한다. 그리고, 소오스 셀렉트 라인(SSL)에는 접지 전압을 인가한다.
표 2를 참조하여 프로그램 동작을 설명하면 다음과 같다.
선택 스트링 CSL 제2 BL (메인 BL) 제1 BL (서브 BL) SSL DSL
제2 서브 스트링 (WL0~WL31) Vcc 0V 0V 0V Vcc
제1 서브 스트링 (WL32~WL63)
표 2를 참조하면, 프로그램 동작 시 인가되는 전압 조건은 스트링을 나누지 않은 상태에서 실시되는 정상적인 프로그램 동작의 전압 조건과 동일하다. 즉, 프로그램 대상 셀이 제1 및 제2 서브 스트링 중 어느 서브 스트링에 포함되어 있는지에 상관없이 소오스 셀렉트 라인(SSL), 드레인 셀렉트 라인(DSL) 및 공통 소오스 라인(CSL)에는 일반적인 프로그램 동작 시 인가되는 전압이 동일하게 인가된다. 단지, 제1 및 제2 서브 스트링 사이에 형성된 접합 영역과 연결되는 제1 비트라인에는 전원 전압을 인가한다. 이 상태에서, 선택된 워드라인에는 프로그램을 위한 고전압(예를 들어, 14V 내지 20V)이 인가되고, 나머지 워드라인들에는 메모리 셀들이 턴온되도록 프로그램 패스 전압이 인가된다.
한편, 하나의 워드라인에는 다수의 메모리 셀이 연결되어 있으며, 프로그램 동작 시 동일한 전압이 인가된다. 하지만, 저장되는 데이터에 따라 하나의 워드라인에 연결된 메모리 셀들 중에서도 소거 상태를 유지해야하는 메모리 셀이 포함될 수 있다. 이러한 메모리 셀은 프로그램이 되면 안된다. 표 3을 참조하여 프로그램 금지 동작을 설명하면 다음과 같다.
선택 스트링 CSL 제2 BL (메인 BL) 제1 BL (서브 BL) SSL DSL
제2 서브 스트링 (WL0~WL31) Vcc Vcc Vcc 0V Vcc
제1 서브 스트링 (WL32~WL63)
표 3을 참조하면, 소거 상태를 유지해야 하는 메모리 셀은 프로그램 동작이 이루어지지 않도록 해당 메모리 셀이 포함된 스트링과 연결된 비트라인(예를 들어, 메인 비트라인)과 서브 비트라인에 전원전압(Vcc)을 인가한다. 그러면, 전원전압이 메모리 셀의 채널 영역까지 전달되고, 워드라인에 인가되는 프로그램 전압과 채널 영역 사이의 전압차가 감소하여 프로그램 동작이 이루어지지 않는다. 그 외에 전압 조건들은 프로그램 동작 시 인가되는 전압 조건과 동일하다.
상기에서는 하나의 스트링을 2개의 서브 스트링으로 나눈 경우를 설명하였으나, 그 이상의 수로 스트링을 나누고 스트링의 수만큼 비트라인을 형성하여 서브 스트링들 사이에 형성된 접합 영역들과 각각 연결시킬 수도 있다. 예를 들어, 128 스트링 구조에서 스트링을 4개의 서브 스트링으로 나누고 4개의 비트라인을 서브 스트링들 사이에 형성된 접합 영역과 각각 연결시킬 수도 있다.
상술한 바와 같이, 본 발명은 드레인 셀렉트 트랜지스터와 연결되는 비트라인 이외에 다수의 메모리 셀들 중 중간에 위치하는 메모리 셀의 접합 영역과 연결되는 비트라인을 추가로 구비함으로써, 프로그램 동작 및 소거 동작의 사이클링 횟수가 증가되더라도 스트링 내에서 흐르는 전류의 양이 감소되는 것을 최소화하여 동작 특성이 저하되는 것을 방지할 수 있다.

Claims (13)

  1. 메모리 셀들 중 일부 메모리 셀과 드레인 셀렉트 트랜지스터를 포함하는 제1 서브 스트링 및 상기 메모리 셀들 중 나머지 메모리 셀과 소오스 셀렉트 트랜지스터를 포함하는 제2 서브 스트링을 포함하는 셀 스트링;
    상기 제1 및 제2 서브 스트링 사이의 접합 영역과 연결되는 제1 비트라인; 및
    상기 드레인 셀렉트 트랜지스터의 드레인과 연결되는 제2 비트라인을 포함하는 비휘발성 메모리 소자.
  2. 제 1 항에 있어서,
    상기 제1 및 제2 서브 스트링에 동일한 수의 메모리 셀들이 각각 포함되는 비휘발성 메모리 소자.
  3. 제 1 항에 있어서,
    상기 제1 및 제2 서브 스트링에 16개, 32개 또는 64개의 메모리 셀들이 각각 포함되는 비휘발성 메모리 소자.
  4. 제 1 항에 있어서,
    상기 소오스 셀렉트 라인의 소오스와 연결되는 공통 소오스 라인을 더 포함하는 비휘발성 메모리 소자.
  5. 제 1 항 내지 제 4 항 중 어느 한 항에 기재된 비휘발성 메모리 소자가 제공되는 단계;
    상기 제1 비트라인에 접지 전압을 인가하고 상기 제2 비트라인에 프리차지 전압을 인가한 상태에서, 상기 제1 서브 스트링에 포함된 상기 메모리 셀들 중 선택된 메모리 셀에 저장된 데이터를 독출하는 단계를 포함하는 비휘발성 메모리 장치의 동작 방법.
  6. 제 5 항에 있어서, 상기 데이터를 독출하는 단계에서,
    상기 드레인 셀렉트 트랜지스터의 게이트에는 턴온 전압을 인가하고 상기 소오스 셀렉트 트랜지스터의 게이트에는 접지 전압을 인가하는 비휘발성 메모리 장치의 동작 방법.
  7. 제 5 항에 있어서, 상기 데이터를 독출하는 단계에서,
    상기 제2 서브 스트링에 포함된 메모리 셀들의 워드라인에는 접지 전압을 인가하거나 상기 워드라인을 플로팅 상태로 유지하는 비휘발성 메모리 소자의 동작 방법.
  8. 제 1 항 내지 제 4 항 중 어느 한 항에 기재된 비휘발성 메모리 소자가 제공되는 단계;
    상기 제1 비트라인에 프리차지 전압을 인가하고 상기 소오스 셀렉트 트랜지스터의 게이트에 턴온 전압을 인가한 상태에서, 상기 제2 서브 스트링에 포함된 상기 메모리 셀들 중 선택된 메모리 셀에 저장된 데이터를 독출하는 단계를 포함하는 비휘발성 메모리 장치의 동작 방법.
  9. 제 8 항에 있어서, 상기 데이터를 독출하는 단계에서,
    상기 드레인 셀렉트 트랜지스터의 게이트에는 접지 전압을 인가하고 상기 제2 비트라인에는 접지 전압을 인가하거나 상기 제2 비트라인을 플로팅 상태로 유지하는 비휘발성 메모리 장치의 동작 방법.
  10. 제 8 항에 있어서, 상기 데이터를 독출하는 단계에서,
    상기 제1 서브 스트링에 포함된 메모리 셀들의 워드라인에는 접지 전압을 인가하거나 상기 워드라인을 플로팅 상태로 유지하는 비휘발성 메모리 소자의 동작 방법.
  11. 제 1 항 내지 제 4 항 중 어느 한 항에 기재된 비휘발성 메모리 소자가 제공되는 단계;
    상기 제1 및 제2 비트라인에 접지 전압을 인가하고, 상기 드레인 셀렉트 라인의 게이트에 전원전압을 인가하고, 상기 소오스 셀렉트 라인의 게이트에 접지 전압을 인가한 상태에서 메모리 셀의 프로그램 동작을 실시하는 단계를 포함하는 비휘발성 메모리 소자의 동작 방법.
  12. 제 11 항에 있어서, 상기 프로그램 동작을 실시하는 단계에서,
    상기 메모리 셀들 중 선택된 메모리 셀에는 프로그램 전압을 인가하고, 나머지 메모리 셀에는 프로그램 패스 전압이 인가되는 비휘발성 메모리 소자의 동작 방법.
  13. 제 11 항에 있어서, 상기 프로그램 동작을 실시하는 단계에서,
    소거 상태를 유지해야 하는 메모리 셀이 포함된 스트링의 제1 및 제2 서브 스트링과 각각 연결되는 제1 및 제2 비트라인에는 전원전압이 인가되는 비휘발성 메모리 소자의 동작 방법.
KR1020070064299A 2007-06-28 2007-06-28 비휘발성 메모리 소자 및 그것의 동작 방법 KR20090000319A (ko)

Priority Applications (1)

Application Number Priority Date Filing Date Title
KR1020070064299A KR20090000319A (ko) 2007-06-28 2007-06-28 비휘발성 메모리 소자 및 그것의 동작 방법

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR1020070064299A KR20090000319A (ko) 2007-06-28 2007-06-28 비휘발성 메모리 소자 및 그것의 동작 방법

Publications (1)

Publication Number Publication Date
KR20090000319A true KR20090000319A (ko) 2009-01-07

Family

ID=40483522

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020070064299A KR20090000319A (ko) 2007-06-28 2007-06-28 비휘발성 메모리 소자 및 그것의 동작 방법

Country Status (1)

Country Link
KR (1) KR20090000319A (ko)

Cited By (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR101024190B1 (ko) * 2008-05-13 2011-03-22 주식회사 하이닉스반도체 플래시 메모리 장치 및 동작 방법
KR101030617B1 (ko) * 2010-04-22 2011-04-20 주식회사 하이닉스반도체 반도체 메모리 장치 및 그 동작 방법
KR101031521B1 (ko) * 2008-03-13 2011-04-29 주식회사 하이닉스반도체 메모리 장치 및 그 독출방법
CN105229745A (zh) * 2013-04-17 2016-01-06 美光科技公司 在存储器中共享支持电路
US9881686B2 (en) 2012-12-06 2018-01-30 Micron Technology, Inc. Apparatuses and methods to control body potential in 3D non-volatile memory operations
US10176880B1 (en) 2017-07-01 2019-01-08 Intel Corporation Selective body reset operation for three dimensional (3D) NAND memory
US10210940B2 (en) 2012-05-15 2019-02-19 Micron Technology, Inc. Memory read apparatus and methods

Cited By (13)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR101031521B1 (ko) * 2008-03-13 2011-04-29 주식회사 하이닉스반도체 메모리 장치 및 그 독출방법
KR101024190B1 (ko) * 2008-05-13 2011-03-22 주식회사 하이닉스반도체 플래시 메모리 장치 및 동작 방법
KR101030617B1 (ko) * 2010-04-22 2011-04-20 주식회사 하이닉스반도체 반도체 메모리 장치 및 그 동작 방법
US8976598B2 (en) 2010-04-22 2015-03-10 Hynix Semiconductor Inc. Semiconductor memory device and method of operating the same
US10210940B2 (en) 2012-05-15 2019-02-19 Micron Technology, Inc. Memory read apparatus and methods
US10964400B2 (en) 2012-05-15 2021-03-30 Micron Technology, Inc. Memory read apparatus and methods
US10580502B2 (en) 2012-05-15 2020-03-03 Micron Technology, Inc. Memory read apparatus and methods
US10170196B2 (en) 2012-12-06 2019-01-01 Micron Technology, Inc. Apparatuses and methods to control body potential in 3D non-volatile memory operations
US10490292B2 (en) 2012-12-06 2019-11-26 Micron Technology, Inc. Apparatuses and methods to control body potential in 3D non-volatile memory operations
US9881686B2 (en) 2012-12-06 2018-01-30 Micron Technology, Inc. Apparatuses and methods to control body potential in 3D non-volatile memory operations
US10796778B2 (en) 2012-12-06 2020-10-06 Micron Technology, Inc. Apparatuses and methods to control body potential in 3D non-volatile memory operations
CN105229745A (zh) * 2013-04-17 2016-01-06 美光科技公司 在存储器中共享支持电路
US10176880B1 (en) 2017-07-01 2019-01-08 Intel Corporation Selective body reset operation for three dimensional (3D) NAND memory

Similar Documents

Publication Publication Date Title
US8218348B2 (en) Memory devices having strings of series-coupled memory cells selectively coupled to different bit lines
US7773429B2 (en) Non-volatile memory device and driving method thereof
US7872915B2 (en) Nonvolatile memory device and reading method thereof
US7751243B2 (en) Semiconductor memory device provided with MOS transistor having charge accumulation layer and control gate and data write method of NAND flash memory
JP5491741B2 (ja) 半導体記憶装置
US20080106943A1 (en) Nonvolatile semiconductor memory
US8400837B2 (en) Semiconductor memory device with memory cells having charge accumulation layer
US8228735B2 (en) Memory array having memory cells coupled between a programmable drain select gate and a non-programmable source select gate
JP2012150876A (ja) ３次元メモリアレイ用のアーキテクチャ
KR100851546B1 (ko) 비휘발성 기억 장치 및 그 동작 방법
US7898854B2 (en) Semiconductor memory device and method of preliminary data writing to select memory cell transistors
KR20090000319A (ko) 비휘발성 메모리 소자 및 그것의 동작 방법
US20070166889A1 (en) Method of forming a well of a NAND flash memory device
US8369152B2 (en) Semiconductor memory device including charge accumulation layer
US7486533B2 (en) Nonvolatile semiconductor memory
US20140241063A1 (en) Semiconductor memory device
US20240038662A1 (en) Semiconductor device
US9466378B2 (en) Semiconductor memory device
US10068647B2 (en) Semiconductor memory device
US7643343B2 (en) NAND string with a redundant memory cell
US9245628B2 (en) Non-volatile semiconductor memory device
KR20100087806A (ko) 플래시 메모리 소자의 데이터 독출방법
KR101521993B1 (ko) 브레이크 다운 전압에 영향을 받지 않는 배선 구조를 갖는 불휘발성 메모리 장치
US20110249482A1 (en) Semiconductor memory device
US20100176422A1 (en) Semiconductor memory device and manufacturing method thereof

Legal Events

Date Code Title Description
WITN Withdrawal due to no request for examination