KR101024190B1

KR101024190B1 - 플래시 메모리 장치 및 동작 방법

Info

Publication number: KR101024190B1
Application number: KR1020080044122A
Authority: KR
Inventors: 진현종
Original assignee: 주식회사 하이닉스반도체
Priority date: 2008-05-13
Filing date: 2008-05-13
Publication date: 2011-03-22
Also published as: KR20090118377A

Abstract

본 발명은, 비트라인과 연결되는 드레인 셀렉트 트랜지스터, 제1 메모리 셀 그룹, 제2 메모리 셀 그룹 및 공통 소스 라인과 연결되는 소스 셀렉트 트랜지스터가 직렬로 연결된 셀 스트링들을 포함하는 플래시 메모리 장치가 제공되고, 어드레스 신호에 따라 제1 메모리 셀 그룹에 포함된 메모리 셀이 선택되면, 제1 및 제2 메모리 셀 그룹 사이의 접합 영역과 접지 단자를 전기적으로 연결시키며, 비트라인으로부터 접합 영역을 통해 접지 단자로 흐르는 전류의 양을 감지하여 제1 메모리 셀 그룹에 포함된 메모리 셀들 중 선택된 메모리 셀의 리드 동작 또는 프로그램의 검증 동작을 실시하는 단계를 포함하는 플래시 메모리 장치의 동작 방법으로 이루어진다.

베리파이, 리드, 프로그램 검증, 문턱전압, 메모리 셀 그룹, 접지단자 연결부, 기준 접합 영역

Description

플래시 메모리 장치 및 동작 방법{Flash memory device and operation method thereof}

본 발명은 플래시 메모리 장치 및 동작 방법에 관한 것으로, 특히 프로그램의 검증 동작 또는 리드 동작 시 발생할 수 있는 백 패턴 효과(back pattern effect)에 의한 문턱전압의 감소를 억제하기 위한 플래시 메모리 장치 및 동작 방법에 관한 것이다.

플래시 메모리 장치는 데이터가 저장되는 메모리 셀 어레이(memory cell arry)를 포함한다. 메모리 셀 어레이는 다수개의 스트링(string)들을 포함하는데, 각각의 스트링은 직렬 연결된 메모리 셀(memory cell)들 스트링의 양 단에 형성된 셀렉트 트랜지스터(select transistor)들을 포함한다. 서로 다른 스트링에 형성된 메모리 셀들은 워드라인(word line)을 통하여 전기적으로 각각 연결된다. 또한, 스트링들 각각은 비트라인(bit line)을 통하여 데이터를 센싱(sensing)하는 페이지 버퍼(page buffer)와 전기적으로 연결된다.

플래시 메모리 장치의 동작을 간략히 설명하면 다음과 같다.

플래시 메모리 장치의 프로그램(program) 또는 소거(erase) 동작 시, 검증을 위한 베리파이(verify) 동작을 실시한다. 베리파이 동작은 기준전압을 기준으로 하여 각각의 동작(예컨대, 프로그램 또는 소거 동작)이 제대로 이루어졌는지를 검증하는 동작이다. 예를 들면, 프로그램의 검증 동작은 문턱전압이 기준전압보다 높으면 선택된 메모리 셀에 대한 검증 동작을 패스(pass)하고, 문턱전압이 기준전압보다 낮으면 선택된 메모리 셀에 재프로그램(re-program) 동작을 실시한 후 검증 동작을 다시 실시한다. 또는, 검증 동작을 일정 회수동안 패스(pass)하지 못하면 선택된 메모리 셀을 페일(fail) 처리할 수도 있다.

특히, 스트링(string)에서 마지막으로 프로그램 동작이 수행되는 메모리 셀의 베리파이(verify) 동작의 경우, 나머지 메모리 셀 들의 상태가 프로그램 상태(program state) 또는 소거 상태(erase state)인지에 따라 센싱되는 문턱전압(Vth)이 변동할 수 있다. 구체적으로 설명하면 다음과 같다.

도 1은 종래의 플래시 메모리 장치의 문턱전압 변화를 설명하기 위한 그래프이다.

도 1을 참조하면, 프로그램의 검증(verify) 동작은 선택된 비트라인을 프리차지(pre-charge) 한 후에, 선택된 메모리 셀에 대한 비트라인의 전압 레벨 변화를 센싱하여 선택된 메모리 셀의 상태를 판별할 수 있다.

선택되지 않은 메모리 셀들과 연결된 워드라인들에는 패스(pass) 전압이 인가된다. 특히, 선택된 메모리 셀 이외에 프로그램된 메모리 셀들이 많을수록 비트 라인의 전압이 채널(channel)을 통과하기가 상대적으로 어려워질 수 있다.

예를 들어 설명하면, 프로그램의 검증 동작 시 비트라인에 프리차지된 전압의 정상적인 패스전류가 100mA이라고 할 때, 스트링 내에 프로그램된 메모리 셀들의 개수가 많을수록 문턱전압의 레벨이 높아질 수 있고, 이에 따라 채널을 통과하는 전류는 90mA으로 낮아질 수 있다. 즉, 워드라인에 인가되는 턴 온(turn on) 전압의 레벨이 낮아진 것처럼 인식될 수 있으며, 이를 백 패턴 효과(back pattern effect)라 한다.

이처럼, 프로그램의 검증 동작 시 기준전압(선택된 메모리 셀의 턴 온 전압)이 낮아진 것으로 센싱(sensing)할 경우, 문턱전압이 저하(V1→V2)될 수가 있다. 이러한 현상은 프로그램의 검증 동작뿐만 아니라, 리드(read) 동작에서도 발생할 수 있다.

특히, 백 패턴 효과는 스트링에서 마지막으로 선택된 메모리 셀(예컨대, 제32 메모리 셀)의 프로그램 검증(verify) 동작 또는 리드(erse) 동작 시에 가장 크게 작용할 수 있으며, 이는 플래시 메모리 장치의 신뢰도를 저하시킬 수 있다.

본 발명이 해결하고자 하는 과제는, 메모리 셀들 사이의 접합 영역들 중 하나의 기준 접합 영역을 접지 단자와 전기적으로 연결시킴으로써, 선택된 메모리 셀에 대한 프로그램의 검증 동작 또는 리드 동작의 신뢰도를 향상시킬 수 있다.

본 발명의 일 실시 예에 따른 플래시 메모리 장치는, 비트라인과 연결되는 드레인 셀렉트 트랜지스터를 포함한다. 공통 소스 라인과 연결되는 소스 셀렉트 트랜지스터를 포함한다. 드레인 셀렉트 트랜지스터 및 소스 셀렉트 트랜지스터 사이에 직렬로 연결된 다수의 메모리 셀들을 포함한다. 연결 제어신호에 따라 메모리 셀들 사이의 접합 영역들 중 하나의 기준 접합 영역을 접지 단자와 전기적으로 연결시키기 위한 접지단자 연결부를 포함하는 플래시 메모리 장치로 이루어진다.

기준 접합 영역과 드레인 셀렉트 트랜지스터 사이에 위치하는 메모리 셀의 리드 동작 또는 프로그램의 검증 동작 시 접지단자 연결부가 기준 접합 영역과 접지 단자를 연결시킨다.

기준 접합 영역과 소스 셀렉트 트랜지스터 사이에 위치하는 메모리 셀의 리드 동작 또는 프로그램의 검증 동작 시 접지단자 연결부가 기준 접합 영역과 접지 단자의 연결을 차단한다.

접지단자 연결부는 연결 제어신호에 따라 기준 접합 영역을 접지 단자와 연 결된 공통 소스 라인과 전기적으로 연결시킨다.

접지단자 연결부는 드레인이 기준 접합 영역과 연결되고 소스가 공통 소스 라인과 연결되고 게이트로 제어 신호가 입력되는 트랜지스터를 포함한다. 트랜지스터는 NMOS 트랜지스터이다.

기준 접합 영역은 메모리 셀들 사이에 접합 영역들 중 중앙에 위치하는 접합 영역에 해당한다.

기준 접합 영역과 드레인 셀렉트 트랜지스터 사이에 위치하는 메모리 셀들의 개수가 기준 접합 영역과 소스 셀렉트 트랜지스터 사이에 위치하는 메모리 셀들의 개수보다 많다.

또는, 기준 접합 영역과 상기 드레인 셀렉트 트랜지스터 사이에 위치하는 메모리 셀들의 개수가 기준 접합 영역과 소스 셀렉트 트랜지스터 사이에 위치하는 메모리 셀들의 개수보다 적다.

어드레스 신호에 따라 기준 접합 영역과 드레인 셀렉트 트랜지스터 사이에 위치하는 메모리 셀이 선택되면 활성화된 연결 제어신호를 출력하고, 기준 접합 영역과 소스 셀렉트 트랜지스터 사이에 위치하는 메모리 셀이 선택되면 비활성화된 연결 제어신호를 출력하는 접지 단자 연결부를 더 포함한다.

본 발명의 다른 실시 예에 따른 플래시 메모리 장치는, 드레인 셀렉트 트랜지스터, 다수의 메모리 셀들 및 소스 셀렉트 트랜지스터를 각각 포함하는 다수의 스트링들을 포함한다. 각각의 스트링들에서 메모리 셀들 사이의 접합 영역들 중 선택된 기준 접합 영역들을 연결 제어신호에 따라 접지 단자와 연결시키는 접지단자 연결부를 포함하는 플래시 메모리 장치로 이루어진다.

기준 접합 영역들과 드레인 셀렉트 트랜지스터들 사이에 위치하는 메모리 셀의 리드 동작 또는 프로그램의 검증 동작 시, 접지단자 연결부가 기준 접합 영역들과 접지 단자를 연결시킨다.

기준 접합 영역들과 소스 셀렉트 트랜지스터들 사이에 위치하는 메모리 셀의 리드 동작 또는 프로그램의 검증 동작 시 접지단자 연결부가 기준 접합 영역들과 접지 단자의 연결을 차단한다.

접지 단자 연결부는 드레인이 기준 접합 영역들과 공통으로 연결되고 소스가 공통 소스 라인과 연결되고 게이트로 연결 제어신호가 입력되는 트랜지스터를 포함한다. 트랜지스터는 NMOS 트랜지스터이다.

기준 접합 영역들은 메모리 셀들 사이의 접합 영역들 중 중앙에 위치하는 접합 영역에 해당한다.

기준 접합 영역들과 상기 드레인 셀렉트 트랜지스터들 사이에 위치하는 메모리 셀들의 개수는 기준 접합 영역들과 소스 셀렉트 트랜지스터들 사이에 위치하는 메모리 셀들의 개수보다 많다.

기준 접합 영역들과 드레인 셀렉트 트랜지스터들 사이에 위치하는 메모리 셀들의 개수는 기준 접합 영역들과 소스 셀렉트 트랜지스터들 사이에 위치하는 메모리 셀들의 개수보다 적다.

어드레스 신호에 따라 기준 접합 영역들과 드레인 셀렉트 트랜지스터들 사이에 위치하는 메모리 셀이 선택되면 활성화된 연결 제어신호를 출력하고, 기준 접합 영역들과 소스 셀렉트 트랜지스터들 사이에 위치하는 메모리 셀이 선택되면 비활성화된 연결 제어신호를 출력하는 접지 단자 연결부를 더 포함한다.

본 발명의 일 실시 예에 따른 플래시 메모리 장치의 동작 방법은, 비트라인과 연결되는 드레인 셀렉트 트랜지스터, 제1 메모리 셀 그룹, 제2 메모리 셀 그룹 및 공통 소스 라인과 연결되는 소스 셀렉트 트랜지스터가 직렬로 연결된 셀 스트링들을 포함하는 플래시 메모리 장치가 제공되는 단계를 포함한다. 어드레스 신호에 따라 제1 메모리 셀 그룹에 포함된 메모리 셀이 선택되면, 제1 및 제2 메모리 셀 그룹 사이의 접합 영역과 접지 단자를 전기적으로 연결시키는 단계를 포함한다. 비트라인으로부터 접합 영역을 통해 접지 단자로 흐르는 전류의 양을 감지하여 제1 메모리 셀 그룹에 포함된 메모리 셀들 중 선택된 메모리 셀의 리드 동작 또는 프로그램의 검증 동작을 실시하는 단계를 포함하는 플래시 메모리 장치의 동작 방법으로 이루어진다.

어드레스 신호에 따라 제2 메모리 셀 그룹에 포함된 메모리 셀이 선택되면, 접합 영역과 접지 단자의 연결을 차단한 상태에서 제2 메모리 셀 그룹에 포함된 메모리 셀들 중 선택된 메모리 셀의 리드 동작 또는 프로그램의 검증 동작을 실시한다.

본 발명의 다른 실시 예에 따른 플래시 메모리 장치의 동작 방법은, 비트라인과 연결되는 드레인 셀렉트 트랜지스터, 제1 메모리 셀 그룹, 제2 메모리 셀 그룹 및 공통 소스 라인과 연결되는 소스 셀렉트 트랜지스터가 직렬로 연결된 셀 스트링들을 포함하는 플래시 메모리 장치가 제공되는 단계를 포함한다. 어드레스 신 호에 따라 제1 메모리 셀 그룹에 포함된 메모리 셀이 선택되면 제1 및 제2 메모리 셀 그룹 사이의 접합 영역을 공통 소스 라인과 전기적으로 연결시키는 단계를 포함한다. 비트라인으로부터 접합 영역을 통해 공통 소스 라인으로 흐르는 전류의 양을 감지하여 제1 메모리 셀 그룹에 포함된 메모리 셀들 중 선택된 메모리 셀의 리드 동작 또는 프로그램의 검증 동작을 실시하는 단계를 포함하는 플래시 메모리 장치의 동작 방법으로 이루어진다.

어드레스 신호에 따라 제2 메모리 셀 그룹에 포함된 메모리 셀이 선택되면, 접합 영역과 공통 소스 라인의 연결을 차단한 상태에서 제2 메모리 셀 그룹에 포함된 메모리 셀들 중 선택된 메모리 셀의 리드 동작 또는 프로그램의 검증 동작을 실시한다.

본 발명은, 메모리 셀들 사이의 접합 영역들 중 하나의 기준 접합 영역을 접지 단자와 전기적으로 연결시킴으로써, 선택된 메모리 셀에 대한 프로그램의 검증 동작 또는 리드 동작의 신뢰도를 향상시킬 수 있다.

특히, 싱글 레벨 칩(single level chip; SLC) 뿐만 아니라 멀티 레벨 칩(multi level chip; MLC) 방식의 플래시 메모리 장치의 신뢰도를 향상시킬 수 있다.

이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시예를 설명하기로 한다. 그러나, 본 발명은 이하에서 개시되는 실시예에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 수 있으며, 단지 본 실시예는 본 발명의 개시가 완전하도록 하며 통상의 지식을 가진자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것이다.

도 2는 본 발명에 따른 플래시 메모리 장치를 설명하기 위한 회로도이다.

도 2를 참조하면, 플래시 메모리 장치는 데이터가 저장되는 메모리 셀 어레이(memory cell array; MCA) 및 데이터를 센싱(sensing)하는 페이지 버퍼들(page buffer; PB1 내지 PBk; k는 정수) 및 접지단자 연결 제어부(GC)를 포함한다.

메모리 셀 어레이(MCA)는 다수개의 스트링(string)들을 포함하는데, 예를 들면, 제1 이븐 스트링(STe[1]) 내지 제k 이븐 스트링(STe[k]; k는 정수)과 제1 오드 스트링(STo[1]) 내지 제k 오드 스트링(STo[k]; k는 정수)을 포함할 수 있다. 각각의 이븐 및 오드 스트링(예컨대, 제k 이븐 스트링(STe[k])과 제k 오드 스트링(STo[k]))이 하나의 쌍을 이룰 수 있다. 이 중에서, 제1 이븐 스트링(STe[1])을 예를 들어 구체적으로 설명하면 다음과 같다.

제1 이븐 스트링(STe[1])은 데이터가 저장되는 직렬 연결된 다수개의 메모리 셀들(F0 내지 F31)과 구동전압을 전달하는 셀렉트 트랜지스터들(DST 및 SST)을 포함한다. 도면에서는 32개의 메모리 셀들(F0 내지 F31)을 일 예로 도시하였으나, 이는 플래시 메모리 장치에 따라 다를 수 있다. 메모리 셀들은 제1 메모리 셀 그룹(G1) 및 제2 메모리 셀 그룹(G2)으로 구분할 수 있다. 예를 들면, 제1 메모리 셀 그룹(G1)에 제0 메모리 셀(F0) 내지 제15 메모리 셀(F15)이 포함되면, 제2 메모리 셀 그룹(G2)에는 제16 메모리 셀(F16) 내지 제31 메모리 셀(F31)이 포함될 수 있다. 셀렉트 트랜지스터들(DST 및 SST)은 드레인(drain)이 비트라인(bit line; BLe 또는 BLo)과 연결되는 드레인 셀렉트 트랜지스터(drain select transistor; DST)와 소스(source)가 공통 소스 라인(CSL)과 연결되는 소스 셀렉트 트랜지스터(source select transistor; SST)를 포함한다.

서로 다른 스트링(STe[1], STo[1] 내지 STe[k], STo[k])에 포함된 드레인 셀렉트 트랜지스터(DST)들의 게이트 단은 서로 연결되어 드레인 셀렉트 라인(drain select line; DSL)이 되며, 소스 셀렉트 트랜지스터(SST)들의 게이트 단은 서로 연결되어 소스 셀렉트 라인(source select line; SSL)이 된다. 또한, 서로 다른 스트링(STe[1], STo[1] 내지 STe[k], STo[k])에 형성된 메모리 셀들(F0 내지 F31)의 콘트롤 게이트(control gate)가 연결되어 제0 워드라인(WL0) 내지 제31 워드라인(WL31)이 된다. 또한, 소스 셀렉트 트랜지스터(SST)들의 소스(source)는 공통 소스 라인(common source line; CSL)에 공통으로 연결되고, 리드(read) 또는 검증(verify) 동작 시 공통 소스 라인(CSL)에는 접지전압(Vss)이 인가될 수 있다.

특히, 프로그램의 검증(verify) 동작 또는 리드(read) 동작 시, 백 패턴 효과(back pattern effect)를 감소시키기 위하여 접지단자 연결부(GS)를 포함한다.

접지단자 연결부(GS)는 제1 메모리 셀 그룹(G1)과 제2 메모리 셀 그룹(G2) 사이에 구현할 수 있으며, 예를 들면 제1 메모리 셀 그룹(G1)과 제2 메모리 셀 그룹(G2) 사이의 제1 노드(N1)와 전기적으로 연결할 수 있다. 접지단자 연결부(GS)는 접지단자 연결부(GS)는 연결 제어 신호(BPL)에 따라 동작하는 접지단자 스위치(BPT)로 구현할 수 있으며, 예를 들면, 접지단자 스위치(BPT)는 NMOS 트랜지스터로 구현할 수 있다. 이때, 접지단자 스위치(BPT)는 제1 노드(N1) 및 제2 노드(N2) 사이에 형성할 수 있다. 제1 노드(N1)는 제1 메모리 셀 그룹(G1)과 제2 메모리 셀 그룹(G2) 사이의 기준 접합 영역이며, 제2 노드(N2)는 공통 소스 라인(CSL)과 전기적으로 연결된 노드(node)이다.

제1 메모리 셀 그룹(G1) 내에 위치하는 메모리 셀들의 개수는 제2 메모리 셀 그룹(G3) 내에 위치하는 메모리 셀들의 개수보다 많거나 작을 수 있지만, 바람직하게는 동일한 개수가 되도록 그룹을 형성한다. 구체적으로 설명하면, 제0 메모리 셀(F0) 내지 제31 메모리 셀(F31) 사이의 접합영역들 중, 중앙에 위치한 접합영역을 기준 접합 영역으로 형성하는 것이 바람직하다. 예컨대, 기준 접합 영역은 제15 메모리 셀(F15)과 제16 메모리 셀(F16)의 사이에 해당하는 접합영역이 될 수 있다.

또한, 접지단자 스위치(BPT)는 연결 제어신호(BPL)에 따라 동작하는데, 연결 제어신호(BPL)는 접지단자 연결 제어부(GC)에서 출력된다. 접지단자 연결 제어부(GC)는 어드레스 신호(ADD)에 따라 연결 제어신호(BPL)를 활성화 또는 비활성화된 신호로 출력한다. 예를 들면, 어드레스 신호(ADD)에 따라 제1 메모리 셀 그룹(G1) 내의 메모리 셀이 선택되면 접지단자 연결 제어부(GC)는 비활성화된 연결 제어신호(BPL)를 출력하며, 제2 메모리 셀 그룹(G2) 내의 메모리 셀이 선택되면 접지단자 연결 제어부(GC)는 활성화된 연결 제어신호(BPL)를 출력하여 접지전압(Vss)과 제1 노드(N1)를 연결시킨다.

또한, 도면에서는 접지단자 스위치(BPT)의 소스(source) 단이 접지전압(Vss)이 인가되는 공통 소스 라인(CSL)과 연결되지만, 공통 소스 라인(CSL)이 아닌 접지전압(Vss)과 직접 연결될 수도 있다.

제1 내지 제k 페이지 버퍼(PB1 내지 PBk; k는 정수) 각각은 이븐 비트라인(BLe) 및 오드 비트라인(BLo)을 통하여 메모리 셀 어레이(MCA)와 전기적으로 연결된다. 구체적으로, 제1 내지 제k 이븐 스트링(STe[1] 내지 STe[k])의 드레인 단은 이븐 비트라인(BLe)들과 전기적으로 연결되고, 제1 내지 제k 오드 스트링(STo[1] 내지 STo[k])의 드레인 단은 오드 비트라인(BLo)들과 전기적으로 연결된다.

제1 내지 제k 페이지 버퍼(PB1 내지 PBk; k는 정수) 각각은 일반적으로 사용하는 페이지 버퍼를 사용할 수 있으며, 도면에서는 페이지 버퍼(page buffer)의 회로 중 일부만을 간략하게 도시하였다.

제1 페이지 버퍼(PB1)를 예를 들어 설명하면, 제1 페이지 버퍼(PB1)는 비트라인 선택부(BS) 및 래치부(LC)를 포함한다. 비트라인 선택부(BS)는 제1 내지 제4 스위치(S1 내지 S4)를 포함한다. 제1 내지 제4 스위치(S1 내지 S4) 각각은 NMOS 트랜지스터로 구현할 수 있다. 제1 스위치(S1) 및 제2 스위치(S2)는 이븐 비트라인(BLe)과 연결된 제4 노드(N4) 및 오드 비트라인(BLo)과 연결된 제5 노드(N5) 사이에서 직렬로 연결된다. 제1 스위치(S1)는 이븐 디스차지 신호(DISCHe)에 따라 동작하며, 제2 스위치(S2)는 오드 디스차지 신호(DISCHo)에 따라 동작한다. 제1 및 제2 스위치(S1 및 S2)의 사이의 제3 노드(N3)에는 고전압의 버추어전압(VIRPWR)이 인가된다. 제3 스위치(S3)는 제4 노드(N4)와 제6 노드(N6) 사이에 연결되고, 제4 스위치(S4)는 제5 노드(N5)와 제6 노드(N6) 사이에 연결된다. 제3 스위치(S3)는 이븐 비트라인 선택 신호(BSLe)에 따라 동작하며, 제4 스위치(S4)는 오드 비트라인 선택 신호(BSLo)에 따라 동작한다.

래치부(LC)는 제6 내지 제8 스위치(S6 내지 S8)와 제1 및 제2 인버터(I1 및 I2)를 포함한다. 제6 내지 제8 스위치(S6 내지 S8)는 NMOS 트랜지스터로 구현할 수 있다. 제6 스위치(S6)는 제7 노드(N7) 및 제9 노드(N9) 사이에 연결되고, 제7 스위치(S7)는 제8 노드(N8) 및 제9 노드(N9) 사이에 연결된다. 또한, 제8 노드(N8)와 데이터 센싱라인(DO)이 연결된다.

제1 및 제2 인버터(I1 및 I2)는 제7 노드(N7) 및 제8 노드(N8) 사이에서 연결되어 래치(latch)를 이룬다. 제8 스위치(S8)는 제9 노드(N9)와 접지전압(Vss) 사이에 연결된다. 제6 스위치(S6)는 레프트 입력신호(DI_L)에 따라 동작하며, 제7 스위치(S7)는 라이트 입력신호(DI_R)에 따라 동작한다. 제8 스위치(S8)는 센싱노드(SN)를 통하여 인가되는 신호에 의해 동작한다. 이때, 제7 노드(N7) 또는 제8 노드(N8) 중 어느 하나와 센싱노드(SN)가 연결될 수 있지만, 설명의 편의상 생략하였다.

센싱노드(SN)와 전원전압(Vdd) 사이에 프리차지 스위치(PS)가 연결된다. 프리차지 스위치(PS)는 PMOS 트랜지스터로 구현할 수 있으며, 프리차지바 신호(PRECH_b)에 따라 동작한다. 또한, 비트라인 선택부(BS)와 래치부(LC)의 사이에는 데이터의 센싱(sensing) 동작 시 턴 온(turn on)되는 제5 스위치(S5)가 연결된 다. 구체적으로, 제5 스위치(S5)는 제6 노드(N6)와 센싱노드(SN) 사이에 연결될 수 있으며, 페이지 센싱 신호(PBSE)에 따라 동작한다.

상술한 회로에 의한 플래시 메모리 장치의 동작을 설명하면 다음과 같다.

도 3a 및 도 3b는 본 발명에 따른 플래시 메모리 장치의 동작 방법을 설명하기 위한 타이밍도이며, 구체적으로는, 프로그램의 검증(verify) 동작 또는 리드(read) 동작을 나타낸다. 도 3a는 도2의 제1 메모리 셀 그룹(G1) 내의 메모리 셀이 선택된 경우의 타이밍도이고, 도3b는 도2의 제2 메모리 셀 그룹(G2) 내의 메모리 셀이 선택된 경우의 타이밍도이다.

도 3a 및 도 2를 참조하면, 어드레스 신호(ADD)에 따라 제1 메모리 셀 그룹(G1)에 포함된 메모리 셀들(F0 내지 F15) 중 어느 하나가 선택되어 동작하는 동안에는, 접지단자 연결부(GS)를 비활성화하는 것이 바람직하다. 구체적으로 설명하면 다음과 같다.

페이지 버퍼(Page buffer) 리셋 구간(T1)에서는, 프리차지 스위치(PS)에 활성된 프리차지바 신호(PRECH_b; 예컨대, 로우(low) 전압)를 인가하여 프리차지 스위치(PS)를 턴 온 시키면, 센싱노드(SN)로 전원전압(Vdd)이 전달되어 센싱노드(SN)가 프리차지(pre-charge)된다. 센싱노드(SN)가 프리차지되면, 제8 스위치(S8)가 활성화되어 턴 온(turn on) 되고, 이로 인해 제9 노드(N9)의 전압 레벨은 '로우(low)'가 된다. 이어서, 레프트 입력신호(DI_L)를 활성화하면 제6 스위치(S6)가 턴 온 되면서 제7 노드(N7)의 전압 레벨은 '로우'가 되고, 제8 노드(N8)의 전압 레벨은 제1 인버터(I1)에 의해 '하이'가 된다. 이로써, 제1 및 제2 인버터(I1 및 I2) 를 포함한 래치(latch)가 리셋(reset)된다. 래치(latch)를 리셋한 후에는 레프트 입력신호(DI_L)를 비활성화하여 제6 스위치(S6)를 턴 오프(turn off) 한다. 오드 디스차지 신호(DISCH_o)를 활성화하고 이븐 디스차지 신호(DISCH_e)를 비활성화하여, 제2 스위치(S2)는 턴 온 시키고 제1 스위치(S1)는 턴 오프 시킨다. 이븐 비트라인 선택 신호(BSLe)를 활성화하여 제3 스위치(S3)를 턴 온 한다.

비트라인 프리차지 구간(T2)에서는, 페이지 센싱 신호(PBSE)를 활성화하여 제5 스위치(S5)를 턴 온한다. 그러면, 센싱노드(SN)에 프리차지된 전압이 제4 노드(N4)로 전달되어 이븐 비트라인(BLe)이 차지(charge)된다.

리드전압 또는 검증전압 인가 구간(T3)에서는, 드레인 셀렉트 라인(DSL) 및 소스 셀렉트 라인(SSL)에 인가되는 전압을 활성화하여 드레인 셀렉트 트랜지스터(DST) 및 소스 셀렉트 트랜지스터(SST)를 턴 온 시킨다. 또한, 베리파이(verify) 또는 리드(read) 동작의 대상으로 선택된 워드라인(SEL WL)에는 검증전압 또는 리드전압을 인가하고, 나머지 비선택된 워드라인(UNSEL WL)에는 메모리 셀들을 턴 온 시키기 위하여 패스전압을 인가한다.

바람직하게는, 선택된 메모리 셀이 프로그램 완료된 셀인 경우에 이븐 비트라인(BLe)에 충전된 전압 레벨은 유지되지만, 선택된 메모리 셀이 프로그램 완료되지 않았거나 소거셀인 경우에는 이븐 비트라인(BLe)에 충전된 전압 레벨은 저하된다.

비트라인 전압 센싱구간(T4)에서는, 프리차지바 신호(PRECH_b)를 비활성화시켜 프리차지 스위치(PS)를 턴 오프(turn off) 시킴으로써 센싱노드(SN)로 인가되는 전원전압(Vdd)의 공급을 차단시킨다. 이어서, 페이지 센싱 신호(PBSE)를 활성화시켜 제5 스위치(S5)를 턴 온(turn on) 시킴으로써 이븐 비트라인(BLe)의 전압을 센싱노드(SN)로 전달한다.

이때, 프로그램의 검증(verify) 동작 또는 리드(read) 동작의 대상이 되는 선택된 메모리 셀이 프로그램된 셀인 경우, 이븐 비트라인(BLe)의 전압 레벨은 '하이' 상태를 유지하게 되므로 제8 스위치(S8)는 계속 턴 온 상태가 되는 것이 바람직하다. 이에 따라, 제9 노드(N9)의 전압 레벨은 '로우' 상태를 유지한다. 이어서, 라이트 입력신호(DI_R)를 활성화하여 제7 스위치(S7)를 턴 온 시키면, 제9 노드(N9)의 전압 레벨 상태가 '로우' 상태이므로 제8 노드(N8)의 전압 레벨이 '로우'로 바뀐다. 데이터 센싱라인(DL)은 제8 노드(N8)의 전압 레벨을 센싱한다.

프로그램의 검증(verify) 동작 또는 리드(read) 동작의 대상이 되는 선택된 셀이 소거된 메모리 셀인 경우, 이븐 비트라인(BLe)의 전압 레벨이 감소되어 제8 스위치(S8)가 턴 오프되는 것이 바람직하다. 이때, 라이트 입력신호(DI_R)를 활성화하여 제7 스위치(S7)를 턴 온 시키면, 제8 노드(N8)의 전압 레벨은 '하이' 상태를 유지하게 되고 데이터 센싱라인(DL)은 제8 노드(N8)의 전압 레벨을 센싱한다.

도 3b 및 도 2를 참조하면, 제2 메모리 셀 그룹(G2)에 포함된 메모리 셀들(F16 내지 F31) 중 어느 하나가 선택되어 동작하는 동안에는, 접지단자 연결부(GS)를 활성화하는 것이 바람직하다. 구체적으로 설명하면 다음과 같다.

페이지 버퍼(Page buffer) 리셋 구간(T1)에서는, 프리차지 스위치(PS)에 인가되는 프리차지바 신호(PRECH_b)를 활성화하여(예컨대, 로우(low) 전압) 프리차지 스위치(PS)를 턴 온 시키면, 센싱노드(SN)가 프리차지(pre-charge)된다. 센싱노드(SN)가 프리차지되면, 제8 스위치(S8)가 활성화되어 턴 온 되고, 이로 인해 제9 노드(N9)의 전압 레벨은 '로우(low)'가 된다. 이어서, 레프트 입력신호(DI_L)를 활성화하여 제6 스위치(S6)를 턴 온 하면 제7 노드(N7)의 전압 레벨은 '로우'가 되고, 제8 노드(N8)의 전압 레벨은 제1 인버터(I1)에 의해 '하이'가 된다. 이로써, 제1 및 제2 인버터(I1 및 I2)를 포함한 래치(latch)가 리셋(reset)된다. 래치(latch)를 리셋한 후에는 레프트 입력신호(DI_L)를 비활성화하여 제6 스위치(S6)를 턴 오프 한다. 오드 디스차지 신호(DISCH_o)를 활성화하고 이븐 디스차지 신호(DISCH_e)를 비활성화하여, 제2 스위치(S2)는 턴 온 시키고 제1 스위치(S1)는 턴 오프 시킨다. 이븐 비트라인 선택 신호(BSLe)를 활성화하여 제3 스위치(S3)를 턴 온 한다.

리드전압 또는 검증전압 인가 구간(T3)에서는, 접지단자 연결부(GS)를 활성화한다. 구체적으로, 연결 제어신호(BPL)를 활성화하여 접지단자 스위치(BPT)를 턴 온 시킨다. 그러면, 제1 노드(N1)는 접지전압(Vss)이 인가된 제2 노드(N2)와 전기적으로 연결되어 접지전압(Vss) 레벨을 갖게 된다. 이처럼, 접지단자 연결부(GS)를 활성화 시키면 제2 메모리 셀 그룹(G2)에 대한 프로그램의 검증(verify) 동작 또는 리드(read) 동작 시, 제1 메모리 셀 그룹(G1)에 포함된 셀들의 상태(프로그램 또는 소거 상태)에 따른 전기적인 영향을 받지 않으므로, 문턱전압의 변화를 감소시킬 수 있다.

드레인 셀렉트 라인(DSL) 및 소스 셀렉트 라인(SSL)에 인가되는 전압을 활성화하여 드레인 셀렉트 트랜지스터(DST) 및 소스 셀렉트 트랜지스터(SST)를 턴 온 시킨다. 또한, 프로그램의 검증(verify) 동작 또는 리드(read) 동작의 대상으로 선택된 워드라인(SEL WL)에는 기준전압을 인가하고, 나머지 비선택된 워드라인(UNSEL WL)에는 패스전압을 인가한다.

바람직하게는, 선택된 메모리 셀이 프로그램 완료된 메모리 셀인 경우에 이븐 비트라인(BLe)에 충전된 전압 레벨은 유지되며, 선택된 메모리 셀이 소거셀인 경우에 이븐 비트라인(BLe)에 충전된 전압 레벨은 저하된다.

이때, 프로그램의 검증(verify) 또는 리드(read) 동작의 대상이 되는 선택된 셀이 프로그램된 셀인 경우, 이븐 비트라인(BLe)의 전압 레벨은 '하이' 상태를 유지하게 되므로 제8 스위치(S8)는 계속 턴 온 상태가 되는 것이 바람직하다. 이에 따라, 제9 노드(N9)의 전압 레벨은 '로우' 상태를 유지한다. 이어서, 라이트 입력신호(DI_R)를 활성화하여 제7 스위치(S7)를 턴 온 시키면, 제9 노드(N9)의 전압 레 벨 상태에 따라 제8 노드(N8)의 전압 레벨이 '로우'로 바뀌게 되고, 데이터 센싱라인(DL)은 제8 노드(N8)의 전압 레벨을 센싱한다.

프로그램의 검증(verify) 동작 또는 리드(read) 동작의 대상이 되는 선택된 메모리 셀이 소거된 셀인 경우, 이븐 비트라인(BLe)의 전압 레벨이 감소되어 제8 스위치(S8)가 턴 오프되는 것이 바람직하다. 이어서, 라이트 입력신호(DI_R)를 활성화하여 제7 스위치(S7)를 턴 온 시키면, 제8 노드(N8)의 전압 레벨은 '하이' 상태를 유지하고, 데이터 센싱라인(DL)은 제8 노드(N8)의 전압 레벨을 센싱한다. 그리고, T5 구간은 리드 또는 검증 동작 완료 구간이다.

상술한 바와 같이, 제2 메모리 셀 그룹(G2)에 대한 프로그램의 검증(verify) 또는 리드(read) 동작 시 접지단자 연결부(GS)를 활성화시키면 비트라인에 인가된 전압이 제1 메모리 셀 그룹(G1)을 거치지 않고 바로 접지전압(Vss)으로 빠져나갈 수 있으므로 기준전압의 저하를 방지하는 효과를 얻을 수 있다. 이에 따라, 문턱전압의 분포 폭을 좁힐 수 있기 때문에 플래시 메모리 장치의 신뢰도를 향상시킬 수 있다.

상기에서 설명한 본 발명의 기술적 사상은 바람직한 실시예에서 구체적으로 기술되었으나, 상기한 실시예는 그 설명을 위한 것이며 그 제한을 위한 것이 아님을 주의하여야 한다. 또한, 본 발명은 본 발명의 기술 분야의 통상의 전문가라면 본 발명의 기술적 사상의 범위 내에서 다양한 실시예가 가능함을 이해할 수 있을 것이다.

도 3a 및 도 3b는 본 발명에 따른 플래시 메모리 장치의 동작 방법을 설명하기 위한 타이밍도이다.

<도면의 주요 부분에 대한 부호의 설명>

MCA : 메모리 셀 어레이 STe : 이븐 스트링

STo : 오드 스트링 BLe : 이븐 비트라인

BLo : 오드 비트라인 G1 : 제1 메모리 셀 그룹

G2 : 제2 메모리 셀 그룹 GS : 접지단자 연결부

BPT : 접지단자 스위치 BPL : 연결 제어신호

GC : 접지단자 연결 제어부 PB1 내지 PBk : 페이지 버퍼

BS : 비트라인 선택부 LC : 래치부

Claims

비트라인과 연결되는 드레인 셀렉트 트랜지스터;

공통 소스 라인과 연결되는 소스 셀렉트 트랜지스터;

상기 드레인 셀렉트 트랜지스터 및 상기 소스 셀렉트 트랜지스터 사이에 직렬로 연결된 다수의 메모리 셀들; 및

연결 제어신호에 따라 상기 메모리 셀들 사이의 접합 영역들 중 하나의 기준 접합 영역을 접지 단자와 전기적으로 연결시키기 위한 접지단자 연결부를 포함하는 플래시 메모리 장치.
제 1 항에 있어서,

상기 기준 접합 영역과 상기 드레인 셀렉트 트랜지스터 사이에 위치하는 메모리 셀의 리드 동작 또는 프로그램의 검증 동작 시, 상기 접지단자 연결부가 상기 기준 접합 영역과 상기 접지 단자를 연결시키는 플래시 메모리 장치.
제 1 항에 있어서,

상기 기준 접합 영역과 상기 소스 셀렉트 트랜지스터 사이에 위치하는 메모리 셀의 리드 동작 또는 프로그램의 검증 동작 시, 상기 접지단자 연결부가 상기 기준 접합 영역과 상기 접지 단자의 연결을 차단하는 플래시 메모리 장치.
제 1 항 내지 제 3 항 중 어느 한 항에 있어서,

상기 접지단자 연결부는 상기 연결 제어신호에 따라 상기 기준 접합 영역을 접지 단자와 연결된 상기 공통 소스 라인과 전기적으로 연결시키는 플래시 메모리 장치.
제 4 항에 있어서,

상기 접지단자 연결부는 드레인이 상기 기준 접합 영역과 연결되고 소스가 상기 공통 소스 라인과 연결되고 게이트로 상기 제어 신호가 입력되는 트랜지스터를 포함하는 플래시 메모리 장치.
제 5 항에 있어서,

상기 트랜지스터는 NMOS 트랜지스터인 플래시 메모리 장치.
제 1 항에 있어서,

상기 기준 접합 영역은 상기 메모리 셀들 사이에 접합 영역들 중 중앙에 위치하는 접합 영역에 해당하는 플래시 메모리 장치.
제 1 항에 있어서,

상기 기준 접합 영역과 상기 드레인 셀렉트 트랜지스터 사이에 위치하는 메모리 셀들의 개수가 상기 기준 접합 영역과 상기 소스 셀렉트 트랜지스터 사이에 위치하는 메모리 셀들의 개수보다 많은 플래시 메모리 장치.
제 1 항에 있어서,

상기 기준 접합 영역과 상기 드레인 셀렉트 트랜지스터 사이에 위치하는 메모리 셀들의 개수가 상기 기준 접합 영역과 상기 소스 셀렉트 트랜지스터 사이에 위치하는 메모리 셀들의 개수보다 적은 플래시 메모리 장치.
제 1 항에 있어서,

어드레스 신호에 따라 상기 기준 접합 영역과 상기 드레인 셀렉트 트랜지스터 사이에 위치하는 메모리 셀이 선택되면 활성화된 연결 제어신호를 출력하고, 상기 기준 접합 영역과 상기 소스 셀렉트 트랜지스터 사이에 위치하는 메모리 셀이 선택되면 비활성화된 연결 제어신호를 출력하는 접지 단자 연결부를 더 포함하는 플래시 메모리 장치.
드레인 셀렉트 트랜지스터, 다수의 메모리 셀들 및 소스 셀렉트 트랜지스터를 각각 포함하는 다수의 스트링들; 및

각각의 스트링들에서 상기 메모리 셀들 사이의 접합 영역들 중 선택된 기준 접합 영역들을 연결 제어신호에 따라 접지 단자와 연결시키는 접지단자 연결부를 포함하는 플래시 메모리 장치.
제 11 항에 있어서,

상기 기준 접합 영역들과 상기 드레인 셀렉트 트랜지스터들 사이에 위치하는 메모리 셀의 리드 동작 또는 프로그램의 검증 동작 시, 상기 접지단자 연결부가 상기 기준 접합 영역들과 상기 접지 단자를 연결시키는 플래시 메모리 장치.
제 11 항에 있어서,

상기 기준 접합 영역들과 상기 소스 셀렉트 트랜지스터들 사이에 위치하는 메모리 셀의 리드 동작 또는 프로그램의 검증 동작 시, 상기 접지단자 연결부가 상 기 기준 접합 영역들과 상기 접지 단자의 연결을 차단하는 플래시 메모리 장치.
제 11 항에 있어서,

상기 접지 단자 연결부는 드레인이 상기 기준 접합 영역들과 공통으로 연결되고 소스가 상기 공통 소스 라인과 연결되고 게이트로 상기 연결 제어신호가 입력되는 트랜지스터를 포함하는 플래시 메모리 장치.
제 14 항에 있어서,

상기 트랜지스터는 NMOS 트랜지스터인 플래시 메모리 장치.
제 11 항에 있어서,

상기 기준 접합 영역들은 상기 메모리 셀들 사이의 접합 영역들 중 중앙에 위치하는 접합 영역에 해당하는 플래시 메모리 장치.
제 11 항에 있어서,

상기 기준 접합 영역들과 상기 드레인 셀렉트 트랜지스터들 사이에 위치하는 메모리 셀들의 개수는 상기 기준 접합 영역들과 상기 소스 셀렉트 트랜지스터들 사이에 위치하는 메모리 셀들의 개수보다 많은 플래시 메모리 장치.
제 11 항에 있어서,

상기 기준 접합 영역들과 상기 드레인 셀렉트 트랜지스터들 사이에 위치하는 메모리 셀들의 개수는 상기 기준 접합 영역들과 상기 소스 셀렉트 트랜지스터들 사이에 위치하는 메모리 셀들의 개수보다 적은 플래시 메모리 장치.
제 11 항에 있어서,

어드레스 신호에 따라 상기 기준 접합 영역들과 상기 드레인 셀렉트 트랜지스터들 사이에 위치하는 메모리 셀이 선택되면 활성화된 연결 제어신호를 출력하고, 상기 기준 접합 영역들과 상기 소스 셀렉트 트랜지스터들 사이에 위치하는 메모리 셀이 선택되면 비활성화된 연결 제어신호를 출력하는 접지 단자 연결부를 더 포함하는 플래시 메모리 장치.
비트라인과 연결되는 드레인 셀렉트 트랜지스터, 제1 메모리 셀 그룹, 제2 메모리 셀 그룹 및 공통 소스 라인과 연결되는 소스 셀렉트 트랜지스터가 직렬로 연결된 셀 스트링들을 포함하는 플래시 메모리 장치가 제공되는 단계;

어드레스 신호에 따라 상기 제1 메모리 셀 그룹에 포함된 메모리 셀이 선택되면, 상기 제1 및 제2 메모리 셀 그룹 사이의 접합 영역과 접지 단자를 전기적으로 연결시키는 단계; 및

상기 비트라인으로부터 상기 접합 영역을 통해 상기 접지 단자로 흐르는 전류의 양을 감지하여 상기 제1 메모리 셀 그룹에 포함된 메모리 셀들 중 선택된 메모리 셀의 리드 동작 또는 프로그램의 검증 동작을 실시하는 단계를 포함하는 플래시 메모리 장치의 동작 방법.
제 20 항에 있어서,

어드레스 신호에 따라 상기 제2 메모리 셀 그룹에 포함된 메모리 셀이 선택되면, 상기 접합 영역과 상기 접지 단자의 연결을 차단한 상태에서 상기 제2 메모리 셀 그룹에 포함된 메모리 셀들 중 선택된 메모리 셀의 리드 동작 또는 프로그램의 검증 동작을 실시하는 플래시 메모리 장치의 동작 방법.
비트라인과 연결되는 드레인 셀렉트 트랜지스터, 제1 메모리 셀 그룹, 제2 메모리 셀 그룹 및 공통 소스 라인과 연결되는 소스 셀렉트 트랜지스터가 직렬로 연결된 셀 스트링들을 포함하는 플래시 메모리 장치가 제공되는 단계;

어드레스 신호에 따라 상기 제1 메모리 셀 그룹에 포함된 메모리 셀이 선택되면 상기 제1 및 제2 메모리 셀 그룹 사이의 접합 영역을 상기 공통 소스 라인과 전기적으로 연결시키는 단계; 및

상기 비트라인으로부터 상기 접합 영역을 통해 상기 공통 소스 라인으로 흐르는 전류의 양을 감지하여 상기 제1 메모리 셀 그룹에 포함된 메모리 셀들 중 선택된 메모리 셀의 리드 동작 또는 프로그램의 검증 동작을 실시하는 단계를 포함하는 플래시 메모리 장치의 동작 방법.
제 22 항에 있어서,

어드레스 신호에 따라 상기 제2 메모리 셀 그룹에 포함된 메모리 셀이 선택되면, 상기 접합 영역과 상기 공통 소스 라인의 연결을 차단한 상태에서 상기 제2 메모리 셀 그룹에 포함된 메모리 셀들 중 선택된 메모리 셀의 리드 동작 또는 프로그램의 검증 동작을 실시하는 플래시 메모리 장치의 동작 방법.