KR20110078755A - 불휘발성 메모리 소자의 프로그램 방법 - Google Patents

불휘발성 메모리 소자의 프로그램 방법 Download PDF

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Abstract

본 발명은 비트라인들을 프로그램 금지전압보다 낮은 전압으로 프리차지하는 단계, 비트라인들 중, 선택된 비트라인들은 디스차지하고, 선택되지 않은 비트라인들은 전위를 높여 프로그램 금지전압으로 프리차지하는 단계, 선택된 메모리 셀들을 프로그램하는 단계를 포함하는 불휘발성 메모리 소자의 프로그램 방법으로 이루어진다.
프로그램, 프리차지, 비트라인, 바운싱

Description

불휘발성 메모리 소자의 프로그램 방법{Program method of a non-volatile memory device}
본 발명은 불휘발성 메모리 소자의 프로그램 방법에 관한 것이다.
불휘발성 메모리 소자는 메모리 셀 어레이, 비트라인 선택회로 및 페이지 버퍼를 포함한다.
메모리 셀 어레이는, 다수의 스트링들을 포함하며, 각각의 스트링들은 드레인 셀렉트 트랜지스터 및 소스 셀렉트 트랜지스터 간에 직렬 연결된 다수의 메모리 셀들로 이루어진다. 서로 다른 스트링들에 포함된 드레인 셀렉트 트랜지스터들의 게이트가 서로 연결되어 드레인 셀렉트 라인을 이루고, 소스 셀렉트 트랜지스터들의 게이트가 서로 연결되어 소스 셀렉트 라인을 이룬다. 또한, 서로 다른 스트링들에 포함된 다수의 메모리 셀들의 게이트가 서로 연결되어 다수의 워드라인들을 이룬다. 드레인 셀렉트 트랜지스터의 드레인(darin)은 비트라인(bit-line)과 각각 연결되고, 소스 셀렉트 트랜지스터의 소스(source)는 공통 소스 라인과 연결된다. 서로 교호적으로 정의된 각각의 비트라인들은 이븐 비트라인 또는 오드 비트라인이 라 부른다.
비트라인 선택회로는 이븐 비트라인 또는 오드 비트라인을 선택하고, 선택된 비트라인을 프리차지하기도 한다. 페이지 버퍼는 메모리 셀의 데이터를 출력하거나, 메모리 셀에 데이터를 프로그램하기 위한 구동전압을 발생한다.
상기 구성을 갖는 불휘발성 메모리 소자의 프로그램 방법을 설명하면 다음과 같다.
프로그램 동작은 모든 비트라인들을 전원전압 레벨로 프리차지하는 단계, 페이지 버퍼에 입력된 데이터에 따라 선택된 비트라인들을 디스차지하는 단계, 선택된 워드라인에 프로그램 전압을 인가하여 선택된 메모리 셀들의 문턱전압을 상승시키는 단계를 포함한다.
상술한 단계들 중, 모든 비트라인들을 전원전압 레벨로 프리차지하는 단계에서는 많은 량의 전류가 짧은 시간 동안 소모되기 때문에, 전류 소모가 많고, 전압 레벨이 정상적인 레벨보다 더 높아지는 바운싱(bouncing) 현상이 발생할 수 있다.
본 발명이 해결하고자 하는 과제는, 프로그램 동작시 비트라인을 점진적으로 프리차지함으로써 동시에 많은 전류가 소모되는 것을 방지할 수 있는 불휘발성 메모리 소자의 프로그램 방법을 제시한다.
본 발명의 일 실시 예에 따른 불휘발성 메모리 소자의 프로그램 방법은, 비트라인들을 프로그램 금지전압보다 낮은 전압으로 프리차지한다. 비트라인들 중, 선택된 비트라인들은 디스차지하고, 선택되지 않은 비트라인들은 전위를 높여 프로그램 금지전압으로 프리차지한다. 선택된 메모리 셀들을 프로그램하는 단계를 포함하는 불휘발성 메모리 소자의 프로그램 방법으로 이루어진다.
프로그램 금지전압은 'Vcc' 레벨의 전압이고, 프로그램 금지전압보다 낮은 전압은 'Vcc/2' 레벨의 전압이다.
선택된 비트라인들과 선택되지 않은 비트라인들은 페이지 버퍼에 입력된 데이터에 따라 결정된다.
본 발명의 다른 실시 예에 따른 불휘발성 메모리 소자의 프로그램 방법은, 비트라인들의 전위를 점진적으로 높인다. 비트라인들 중, 선택된 비트라인들은 디스차지하고, 선택되지 않은 비트라인들은 프로그램 금지전압 레벨로 프리차지한다. 선택된 메모리 셀들을 프로그램하는 단계를 포함하는 불휘발성 메모리 소자의 프로 그램 방법으로 이루어진다.
비트라인들의 전위를 점진적으로 높이는 단계에서, 비트라인들의 전위를 프로그램 금지전압의 레벨보다 낮은 레벨까지 높인다.
본 발명의 또 다른 실시 예에 따른 불휘발성 메모리 소자의 프로그램 방법은, 이븐 비트라인들 및 오드비트라인들을 프로그램 금지전압보다 낮은 레벨로 프리차지한다. 이븐 또는 오드 비트라인들 중, 선택되지 않은 비트라인들은 프로그램 금지전압으로 프리차지하고, 선택된 비트라인들은 페이지 버퍼에 입력된 데이터에 따라 프로그램 금지전압으로 프리차지하거나 디스차지한다. 선택된 워드라인에 프로그램 전압을 인가하여 선택된 메모리 셀들을 프로그램하는 단계를 포함하는 불휘발성 메모리 소자의 프로그램 방법으로 이루어진다.
프로그램 금지전압은 전원전압 레벨이 되며, 선택되지 않은 비트라인들이 오드 비트라인들인 경우, 선택된 이븐 비트라인들은 페이지 버퍼에 입력된 데이터에 따라 프로그램 금지전압으로 프리차지되거나 디스차지된다.
본 발명에 의하면, 프로그램 동작시 비트라인을 점진적으로 프리차지함으로써 동시에 많은 전류가 소모되는 것을 방지할 수 있다. 이에 따라, 비트라인들의 전압 바운싱(bouncing)을 방지할 수 있으며, 비트라인을 프리차지하기 위한 전류 소모를 감소할 수 있다.
이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시 예를 설명하기로 한다. 그러나, 본 발명은 이하에서 개시되는 실시 예에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 수 있으며, 단지 본 실시 예는 본 발명의 개시가 완전하도록 하며 통상의 지식을 가진자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것이다.
도 1은 본 발명에 따른 불휘발성 메모리 소자를 설명하기 위한 회로도이다.
불휘발성 메모리 소자는 메모리 셀 어레이(100), 비트라인 선택회로(120), 전압 선택회로(140) 및 페이지 버퍼(160)를 포함한다.
메모리 셀 어레이(100)는, 다수의 스트링(ST)들을 포함하며, 각각의 스트링(ST)들은 직렬로 서로 연결된 드레인 셀렉트 트랜지스터(DST), 다수의 메모리 셀들(F0~Fn) 및 소스 셀렉트 트랜지스터(SST)로 이루어진다. 서로 다른 스트링(ST)들에 포함된 드레인 셀렉트 트랜지스터(DST)들의 게이트가 서로 연결되어 드레인 셀렉트 라인(DSL)을 이루고, 소스 셀렉트 트랜지스터(SST)들의 게이트가 서로 연결되어 소스 셀렉트 라인(SSL)을 이룬다. 또한, 서로 다른 스트링(ST)들에 포함된 다수의 메모리 셀들(F0~Fn)의 게이트가 서로 연결되어 다수의 워드라인들(WL0~WLn)을 이룬다. 드레인 셀렉트 트랜지스터의 드레인(darin)은 비트라인(bit-line; BLe 및 BLo)들과 각각 연결되고, 소스 셀렉트 트랜지스터의 소스(source)는 공통 소스 라인(CSL)과 연결된다. 서로 교호적으로 배열된 각각의 비트라인들은 이븐 비트라인(BLe) 또는 오드 비트라인(BLo)이라 부른다.
비트라인 선택회로(120)는 NMOS 트랜지스터로 각각 구현된 제1 내지 제4 스위칭 소자들(N1~N4)로 이루어진다. 제1 및 제2 스위칭 소자들(N1 및 N2)은 이븐 비트라인(BLe)과 오드 비트라인(BLo) 사이에서 서로 직렬로 연결된다. 구체적으로, 제1 스위칭 소자(N1)는 이븐 비트라인(BLe)과 제2 노드(D2) 사이에 연결되고, 이븐 디스차지 신호(DISe)에 따라 동작하여 이븐 비트라인(BLe)을 프리차지한다. 제2 스위칭 소자(N2)는 오드 비트라인(BLo)과 제2 노드(D2) 사이에 연결되고, 오드 디스차지 신호(DISo)에 따라 동작하여 오드 비트라인(BLo)을 프리차지한다. 제2 노드(D2)에는 버추어전압(VIRPWR)이 인가된다. 제3 스위칭 소자(N3)는 이븐 비트라인(BLe)과 제1 노드(D1) 사이에 연결되고, 이븐 선택신호(BSLe)에 따라 동작하여 이븐 비트라인(BLe)과 제1 노드(D1)를 연결한다. 제4 스위칭 소자(N4)는 오드 비트라인(BLo)과 제1 노드(D1) 사이에 연결되고, 오드 선택신호(BSLo)에 따라 동작하여 오드 비트라인(BLo)과 제1 노드(D1)를 연결한다.
전압 선택회로(140)는 제1 전달신호(CON_1)에 따라 동작하여 'Vcc/2' 레벨의 버추어전압(VIRPWR)을 제2 노드(D2)로 전달하는 제5 스위칭 소자(N5)와, 제2 전달신호(CON_2)에 따라 동작하여 전언전압 레벨인 'Vcc' 레벨의 버추어전압(VIRPWR)을 제2 노드(D2)로 전달하는 제6 스위칭 소자(N6)로 이루어진다. 제5 및 제6 스위칭 소자들(N5 및 N6)은 모두 NMOS 트랜지스터로 구현될 수 있다.
페이지 버퍼(160)는 프리차지 소자(P1), 데이터 전달소자(N7), 데이터가 저장되는 래치(LAT), 리셋소자(M8), 세팅소자(N9) 및 디스차지 소자(N10)로 이루어진다. 도면에서는 한 개의 래치(LAT)만 도시되었으나, 회로에 따라 다수의 래치들이 포함될 수 있다.
프리차지 소자(P1)는 PMOS 트랜지스터로 구현되어 전원전압 단자와 센싱노드(SO) 사이에 연결되고, 프리차지 신호(PRECHb)에 따라 동작하여 센싱노드(SO)를 프리차지한다. 데이터 전달소자(N7)는 NMOS 트랜지스터로 구현되어 센싱노드(SO)와 래치(LAT) 사이에 연결되어, 전달신호(PGM)에 따라 래치(LAT)에 저장된 데이터를 센싱노드(SO)로 전달한다. 래치(LAT)는 두 개의 인버터들(I01 및 I02)로 이루어지며, 제1 입력노드(QA)에 데이터가 입력된다. 리셋소자(N8)는 NMOS 트랜지스터로 구현되어 제2 입력노드(QAb)와 제3 노드(D3)사이에 연결되고, 리셋신호(MRST)에 따라 동작하여 래치(LAT)를 리셋한다. 세팅소자(N9)는 NMOS 트랜지스터로 구현되어 제1 입력노드(QA)와 제3 노드(D3)사이에 연결되고, 세팅신호(MSET)에 따라 동작하여 래치(LAT)에 데이터를 입력한다. 디스차지 소자(N10)는 NMOS 트랜지스터로 구현되어 제3 노드(D3)와 접지전압 단자 사이에 연결되고, 센싱노드(SO)의 전위에 응답하여 제3 노드(D3)를 디스차지한다.
도 2는 본 발명에 따른 불휘발성 메모리 소자의 프로그램 방법을 설명하기 위한 타이밍도이다.
도 1 및 도 2를 참조하여, 불휘발성 메모리 소자의 프로그램 방법을 설명하면 다음과 같다.
T1 시점에서, 제1 전달신호(CON_1)가 하이(high)이면 제5 스위칭 소자(N5)가 턴 온 되고, 이에 따라 버추어전압(VIRPWR)의 레벨은 'Vcc/2'가 된다. 이때, 동일한 T1 시점에서 드레인 셀렉트 라인(DSL)에 하이의 전압이 인가되고, 이븐 디스차 지 신호(DISe) 및 오드 디스차지 신호(DISo)는 하이가 된다. 소스 셀렉트 라인(SSL)에는 로우의 전압이 계속 인가되고, 프리차지 신호(PRECHb)는 하이를 계속 유지한다. 이에 따라, 이븐 및 오드 비트라인들(BLe 및 BLo)은 모두 'Vcc/2'레벨로 프리차지된다. 이때, 이븐 및 오드 선택신호들(BSLo 및 BSLe)은 모두 로우를 유지하여 버추어전압(VIRPWR)이 페이지 버퍼(160)의 센싱노드(SO)로 전달되는 것을 방지한다.
T2 시점에서, 제1 전달신호(CON_1)는 로우로 천이되고, 제2 전달신호(CON_2)는 하이가 된다. 이에 따라, 버추어전압(VIRPWR)의 레벨은 'Vcc'로 높아진다. 동일한 T2 시점에서, 이븐 디스차지 신호(DISe)는 로우가 되어 이븐 비트라인(BLe)에 버추어전압(VIRPWR)이 인가되지 않도록 한다. 이때, 오드 디스차지 신호(DISo)가 계속 하이를 유지하고 있으므로, 오드 비트라인(BLo)의 전위는 'Vcc'레벨로 높아진다. 또한, T2 시점에서, 전달신호(PGM)가 하이가 됨으로써 제1 입력노드(QA)의 전위가 이븐 비트라인(BLe)으로 전달되고, 이에 따라 이븐 비트라인(BLe)의 전위가 바뀐다. 구체적으로, 제1 입력노드(QA)의 전위가 하이(Vcc)인 경우, 이븐 비트라인(BLe)의 전위는 'Vcc' 레벨로 높아진다. 즉, 이븐 비트라인(BLe)은 프리차지 금지전압의 레벨로 프리차지된다. 또한, 제1 입력노드(QA)의 전위가 로우(0V)인 경우, 이븐 비트라인((BLe)은 디스차지(0V)된다.
T3 시점에서, 워드라인들에 프로그램 전압 또는 패스전압을 인가한다. 구체적으로, 선택된 워드라인(Sel. WL)에는 프로그램 전압을 인가하고, 선택되지 않은 워드라인들(Unsel. WL)에는 패스전압을 인가한다. 이로써, 이븐 비트라인(BLe)에 연결된 메모리 셀들 중, 선택된 메모리 셀들의 문턱전압을 상승시킬 수 있다.
프로그램 전압이 일정 시간 동안 인가된 후, T4 시점에서 제2 전달신호(CON_2), 오드 디스차지 신호(DISo), 이븐 선택신호(BSLe) 및 전달신호(PGM)는 로우로 천이된다.
상술한 실시 예에서는, 비트라인들을 두 번에 걸쳐 점진적으로 프리차지하였으나, 프리차지 전압을 더욱 많은 레벨로 구분하여 더 많은 횟수에 걸쳐 프리차지할 수도 있다.
상술한 바와 같이, T1 시점에서 모든 비트라인들(BLe 및 BLo)을 프로그램 금지전압(예컨대, Vcc) 보다 낮은 레벨로 프리차지한 후, 프로그램 전압이 인가되기 전에 각 비트라인들(BLe 및 BLo)을 프로그램 금지전압으로 프리차지하거나 디스차지 함으로써, 전원전압 레벨로 비트라인들(BLe 및 BLo)을 동시에ㅐ 프리차지하는 일반적인 동작에 비해 순간 전류 소모량을 줄일 수 있고, 전압 레벨이 상승하는 바운싱(bounsing) 현상을 억제시킬 수 있다. 즉, 비트라인들(BLe 및 BLo)을 점진적으로 프리차지함으로써 순간 전류 소모량이 급증하는 것을 방지할 수 있다.
상기에서 설명한 본 발명의 기술적 사상은 바람직한 실시 예에서 구체적으로 기술되었으나, 상기한 실시 예는 그 설명을 위한 것이며 그 제한을 위한 것이 아님을 주의하여야 한다. 또한, 본 발명은 본 발명의 기술 분야의 통상의 전문가라면 본 발명의 기술적 사상의 범위 내에서 다양한 실시 예가 가능함을 이해할 수 있을 것이다.
도 1은 본 발명에 따른 불휘발성 메모리 소자를 설명하기 위한 회로도이다.
도 2는 본 발명에 따른 불휘발성 메모리 소자의 프로그램 방법을 설명하기 위한 타이밍도이다.
<도면의 주요 부분에 대한 부호의 설명>
100: 메모리 셀 어레이 120: 비트라인 선택회로
140: 전압 선택회로 160: 페이지 버퍼

Claims (8)

  1. 모든 비트라인들을 프로그램 금지전압보다 낮은 전압으로 프리차지하는 단계;
    상기 모든 비트라인들 중, 선택된 비트라인들은 디스차지하고, 선택되지 않은 비트라인들은 전위를 높여 상기 프로그램 금지전압으로 프리차지하는 단계; 및
    선택된 메모리 셀들을 프로그램하는 단계를 포함하는 불휘발성 메모리 소자의 프로그램 방법.
  2. 제1항에 있어서,
    상기 프로그램 금지전압은 'Vcc' 레벨의 전압이고, 상기 프로그램 금지전압보다 낮은 전압은 'Vcc/2' 레벨의 전압인 불휘발성 메모리 소자의 프로그램 방법.
  3. 제1항에 있어서,
    상기 선택된 비트라인들과 상기 선택되지 않은 비트라인들은 페이지 버퍼에 입력된 데이터에 따라 결정되는 불휘발성 메모리 소자의 프로그램 방법.
  4. 모든 비트라인들의 전위를 점진적으로 높이는 단계;
    상기 모든 비트라인들 중, 선택된 비트라인들은 디스차지하고, 선택되지 않은 비트라인들은 프로그램 금지전압 레벨로 프리차지하는 단계; 및
    선택된 메모리 셀들을 프로그램하는 단계를 포함하는 불휘발성 메모리 소자의 프로그램 방법.
  5. 제4항에 있어서,
    상기 비트라인들의 전위를 점진적으로 높이는 단계에서, 상기 비트라인들의 전위를 상기 프로그램 금지전압의 레벨보다 낮은 레벨까지 높이는 불휘발성 메모리 소자의 프로그램 방법.
  6. 모든 이븐 비트라인들 및 오드비트라인들을 프로그램 금지전압보다 낮은 레벨로 프리차지하는 단계;
    상기 이븐 또는 오드 비트라인들 중, 선택되지 않은 비트라인들은 상기 프로그램 금지전압으로 프리차지하고, 선택된 비트라인들은 페이지 버퍼에 입력된 데이터에 따라 상기 프로그램 금지전압으로 프리차지하거나 디스차지하는 단계; 및
    선택된 워드라인에 프로그램 전압을 인가하여 선택된 메모리 셀들을 프로그램하는 단계를 포함하는 불휘발성 메모리 소자의 프로그램 방법.
  7. 제6항에 있어서,
    상기 프로그램 금지전압은 전원전압 레벨이 되는 불휘발성 메모리 소자의 프로그램 방법.
  8. 제7항에 있어서,
    상기 선택되지 않은 비트라인들이 상기 오드 비트라인들인 경우,
    선택된 상기 이븐 비트라인들은 상기 페이지 버퍼에 입력된 데이터에 따라 상기 프로그램 금지전압으로 프리차지되거나 디스차지되는 불휘발성 메모리 소자의 프로그램 방법.
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