KR101119343B1 - 반도체 메모리 장치의 프로그램 방법 - Google Patents

반도체 메모리 장치의 프로그램 방법 Download PDF

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Abstract

본 발명은 비선택된 비트라인들에 연결된 스트링들을 상기 비선택된 비트라인들을 통해 프리차지한 후, 워드라인들을 통해 상기 비선택된 비트라인들에 연결된 스트링들의 전위를 제1 전위로 상승시키는 단계; 선택된 비트라인들에 연결된 스트링의 메모리 셀들을 프로그램하는 단계; 및 상기 비선택된 비트라인들의 전위를 접지레벨로 낮추기 전에, 상기 워드라인들의 전위를 제2 전위로 강하시킨 후, 상기 비선택된 비트라인들 및 상기 워드라인들의 전위를 접지레벨로 강하시켜 상기 비선택된 비트라인들에 연결된 스트링들의 전위를 디스차지하는 단계를 포함하는 반도체 메모리 장치의 프로그램 방법으로 이루어진다.

Description

반도체 메모리 장치의 프로그램 방법{Program method of semiconductor memory device}
본 발명은 반도체 메모리 장치의 프로그램 방법에 관한 것으로, 특히 프로그램 동작의 디스차지 방법에 관한 것이다.
도 1은 메모리 블록을 설명하기 위한 회로도이다.
반도체 메모리 장치는 데이터가 저장되는 메모리 셀 어레이를 포함하며, 메모리 셀 어레이는 다수개의 메모리 블록들로 이루어진다. 다수의 메모리 블록들 중, 어느 하나의 메모리 블록을 설명하면 다음과 같다.
메모리 블록은 다수개의 셀 스트링(string; ST)들로 이루어진다. 각각의 셀 스트링(ST)은 드레인 셀렉트 트랜지스터(DST), 소스 셀렉트 트랜지스터(SST), 드레인 셀렉트 트랜지스터(DST)와 소스 셀렉트 트랜지스터(SST) 사이에 직렬로 연결된 다수의 메모리 셀들(F0~Fn)로 이루어진다. 드레인 셀렉트 트랜지스터(DST)의 드레인(drain)은 비트라인(BL)과 연결되고, 소스 셀렉트 트랜지스터(SST)의 소스(source)는 공통 소스 라인(CSL)과 연결된다. 서로 다른 스트링(ST)들에 접속된 드레인 셀렉트 트랜지스터(DST)들의 게이트 전극이 서로 연결되어 드레인 셀렉트 라인(DSL)을 이루고, 소스 셀렉트 트랜지스터(SST)들의 게이트 전극이 서로 연결되어 소스 셀렉트 라인(SSL)을 이룬다. 또한, 서로 다른 스트링(ST)들에 접속된 메모리 셀들(F0~Fn)의 게이트 전극이 각각 서로 연결되어 다수의 워드라인(WL0~WLn)들을 이룬다.
도 2는 종래기술에 따른 프로그램 동작을 설명하기 위한 타이밍도이다.
도 1 및 도 2를 참조하면, 프로그램 동작은 비트라인을 프리차지하기 위한 프리차지 구간, 스트링의 채널 전압 레벨을 상승시키기 위한 채널 부스팅 구간, 선택된 메모리 셀들의 문턱전압을 높이기 위한 프로그램 구간 및 워드라인, 채널 및 비트라인들을 디스차지하기 위한 디스차지 구간으로 진행된다.
프리차지 구간이 시작되는 T1 시점에서, 비선택된 비트라인(Unsel. BL)에 프리차지 금지전압을 인가한다. 프리차지 금지전압은 'Vcc'(전원전압)이 될 수 있다. 도면에 도시되지는 않았으나, 선택된 비트라인에는 '0V'를 인가한다.
T2 시점에서, 비선택된 비트라인(Unsel. BL)에 인가된 전압이 'Vcc'레벨에 도달하면 드레인 셀렉트 라인(DSL)에 'Vcc'를 인가하여 드레인 셀렉트 트랜지스터(DST)를 턴 온(turn on) 한다. 이에 따라, 비선택된 비트라인(Unsel. BL)에 인가된 'Vcc'가 비선택된 스트링으로 전달되면서 비선택된 스트링의 채널에 가해지는 전위차(이하, 채널 포텐셜(channel potential))가 높아진다. 비선택된 비트라인(Unsel. BL)d으로부터 스트링에 전달되는 전압이 'Vcc'이므로, 드레인 셀렉트 라인(DSL)에 인가되는 전압 레벨이 'Vcc' 레벨에 도달하는 T3 시점에서 채널 포텐셜도 'Vcc' 레벨의 제1 전압(Vch1)까지 높아질 수 있다.
채널 부스팅 구간이 시작되는 T4 시점에서, 선택된 워드라인(Sel. WL) 및 비선택된 워드라인(Unsel. WL)들에 패스전압(Vpass)을 인가한다. 선택된 워드라인(Sel. WL) 및 비선택된 워드라인(Unsel. WL)들에 패스전압(Vpass)이 인가되면, 워드라인과 채널 간의 커플링(coupling)으로 인해 비선택된 스트링의 채널 포텐셜이 상승하여 제1 전압(Vch1)보다 높은 제2 전압(Vch2)을 갖게 되는데, 이를 채널 부스팅(channel boosting)이라 한다. 한편, 채널 부스팅은 '0V'가 인가되는 선택된 비트라인과 연결된 선택된 스트링에서는 발생하지 않는다.
프로그램 구간이 시작되는 T5 시점에서, 선택된 워드라인(Sel. WL)에 프로그램 전압(Vpgm)을 인가하여 선택된 스트링에 포함된 선택된 메모리 셀들의 문턱전압을 상승시키는 프로그램 동작을 수행한다.
디스차지 구간이 시작되는 T6 시점에서, 모든 워드라인들(Sel. WL 및 Unsel. WL)에 인가하던 전압을 0V로 낮춘다. 즉, 모든 워드라인들(Sel. WL 및 Unsel. WL)을 디스차지한다. 이때, 워드라인과 채널 간의 커플링이 감소하면서 채널 포텐셜도 감소한다.
T7 시점에서, 모든 워드라인들(Sel. WL 및 Unsel. WL)에 인가되는 전압이 0V까지 낮아지더라도, 비선택된 비트라인(BL)으로부터 'Vcc'가 계속 인가되고 있고 드레인 셀렉트 트랜지스터(DST)도 턴 온 되어있으므로, 채널 포텐셜(channel potential)은 채널 부스팅 발생시의 레벨보다는 낮아지지만 '0V'보다는 높은 레벨을 유지할 수 있다.
T8 시점에서, 드레인 셀렉트 라인(DSL) 및 비선택된 비트라인(BL)에 인가하는 전압을 'Vcc'에서 '0V'로 낮춘다. 이때, 바람직하게는 채널 포텐셜도 동시에 '0V'로 낮아져야 한다. 하지만, 채널 포텐셜이 '0V'로 낮아지기 이전에 드레인 셀렉트 라인(DSL)을 디스차지하여 드레인 셀렉트 트랜지스터(DST)를 턴 오프(turn off) 하면, 채널에 잔류 전압(Vr)이 남아있는 상태에서 스트링이 플로팅(floating)된다. 이러한 경우, 후속 진행하는 검증동작(verify operation)을 정확하게 수행할 수 없게 되며, 이로 인해 정상적인 프로그램 동작을 수행할 수 없게 된다.
이를 해결하기 위하여, 디스차지 구간의 시간을 증가시킬 수도 있으나, 이는 전체적인 동작시간을 증가시키게 되므로, 동작 속도 측면에서 효율적이지 못하다.
본 발명이 해결하려는 과제는, 프로그램 동작 시 비선택된 스트링을 정상적으로 디스차지하는 데 있다.
본 발명의 일 실시 예에 따른 반도체 메모리 장치의 프로그램 방법은, 비선택된 비트라인들에 연결된 스트링들을 상기 비선택된 비트라인들을 통해 프리차지한 후, 워드라인들을 통해 상기 비선택된 비트라인들에 연결된 스트링들의 전위를 제1 전위로 상승시키는 단계; 선택된 비트라인들에 연결된 스트링의 메모리 셀들을 프로그램하는 단계; 및 상기 비선택된 비트라인들의 전위를 접지레벨로 낮추기 전에, 상기 워드라인들의 전위를 제2 전위로 강하시킨 후, 상기 비선택된 비트라인들 및 상기 워드라인들의 전위를 접지레벨로 강하시켜 상기 비선택된 비트라인들에 연결된 스트링들의 전위를 디스차지하는 단계를 포함한다.
본 발명의 다른 실시 예에 따른 반도체 메모리 장치의 프로그램 방법은, 비선택된 비트라인들에 연결된 스트링들을 상기 비선택된 비트라인들을 통해 프리차지한 후, 워드라인들을 통해 상기 비선택된 비트라인들에 연결된 스트링들의 전위를 제1 전위로 상승시키는 단계; 선택된 비트라인들에 연결된 스트링의 메모리 셀들을 프로그램하는 단계; 및 상기 비선택된 비트라인들의 전위를 접지레벨로 낮추기 전에, 상기 워드라인들의 전위를 제2 전위로 강하시킨 후, 공통 소스 라인 및 상기 워드라인들의 전위를 접지레벨로 강하시켜 상기 비선택된 비트라인들에 연결된 스트링들의 전위를 디스차지하는 단계를 포함한다.
상기 비선택된 비트라인들에 연결된 스트링들을 프리차지하는 동작은, 상기 선택된 비트라인들에는 접지전압을 인가하고 상기 비선택된 비트라인들에는 프로그램 금지 전압을 각각 인가하여 수행한다.
상기 비선택된 비트라인들에 연결된 스트링들의 전위를 제1 전위로 상승시키는 동작은, 상기 워드라인들에 패스전압을 인가하여 수행한다.
상기 프로그램 동작은, 상기 워드라인들 중 선택된 워드라인에 프로그램 전압을 인가하여 수행한다.
상기 제2 전위는 상기 비선택된 비트라인들에 연결된 스트링에 채널(channel)이 유지되는 레벨을 갖는다.
상기 제2 전위는 상기 프로그램 동작시 상기 워드라인들에 인가하는 패스전압과 동일하거나, 상기 패스전압보다 낮고 접지레벨보다 높은 전위를 갖는다.
상기 워드라인들의 전위를 제2 전위로 강하시키는 동작은, 상기 워드라인들의 전위를 상기 제2 전위로 한번에 강하시키거나, 단계별로 점진적으로 강하시킨다.
상기 비선택된 비트라인들 및 상기 워드라인들의 전위를 접지레벨로 강하시키는 동작은, 드레인 셀렉트 트랜지스터들을 턴 온(turn on)시킨 상태에서 수행한다.
상기 비선택된 비트라인들에 연결된 스트링들에 인가된 전위를 디스차지하는 단계는, 상기 비선택된 비트라인들과 연결된 페이지 버퍼의 비트라인 선택회로를 이용하여 수행한다.
상기 워드라인들의 전위가 상기 제2 전위로 강하되면, 상기 비트라인 선택회로를 이용하여 접지레벨을 갖는 버추어파워를 상기 비선택된 비트라인들에 제공한다.
상기 공통 소스 라인 및 상기 워드라인들의 전위를 접지레벨로 강하시키는 동작은, 소스 셀렉트 트랜지스터들을 턴 온(turn on)시킨 상태에서 수행한다.
상기 공통 소스 라인 및 상기 워드라인들의 전위를 접지레벨로 강하시킬 때, 상기 비선택된 비트라인들의 전위도 동시에 접지레벨로 강하시키는 단계를 더 포함한다.
본 발명의 또 다른 실시 예에 따른 반도체 메모리 장치의 프로그램 방법은, 비선택된 비트라인들에 연결된 스트링들을 상기 비선택된 비트라인들을 통해 프리차지한 후, 워드라인들을 통해 상기 비선택된 비트라인들에 연결된 스트링들의 전위를 제1 전위로 상승시키는 단계; 선택된 비트라인들에 연결된 스트링들의 메모리 셀들을 프로그램하는 단계; 상기 비선택된 비트라인들의 전위를 접지레벨로 낮추기 전에, 상기 워드라인들의 전위를 제2 전위로 강하시키는 단계; 및 공통 소스 라인, 상기 비선택된 비트라인 및 상기 워드라인들의 전위를 접지레벨로 강하시켜 상기 비선택된 비트라인들에 연결된 스트링들의 전위를 디스차지하는 단계를 포함한다.
상기 비선택된 비트라인들에 연결된 스트링들을 프리차지하는 동작은, 선택된 비트라인들에는 접지전압을, 상기 비선택된 비트라인들에는 프로그램 금지 전압을, 상기 공통 소스 라인에는 전원전압을 각각 인가하여 수행한다.
상기 비선택된 비트라인들에 연결된 스트링들의 전위를 제1 전위로 상승시키는 단계 및 상기 메모리 셀들을 프로그램하는 단계를 수행하는 동안, 상기 비선택된 비트라인들에 연결된 스트링들과 상기 공통 소스 라인은 서로 단락시킨다.
상기 제2 전위는 상기 비선택된 비트라인들에 연결된 스트링들에 채널(channel)이 유지되는 레벨을 갖는다.
상기 제2 전위는, 상기 프로그램 동작시 상기 워드라인들에 인가하는 패스전압과 동일하거나, 상기 패스전압보다 낮고 접지레벨보다 높은 전위를 갖는다.
상기 워드라인들의 전위를 제2 전위로 강하시키는 동작은, 상기 워드라인들의 전위를 상기 제2 전위로 한번에 강하시키거나, 단계별로 점진적으로 강하시킨다.
상기 공통 소스 라인, 상기 비선택된 비트라인 및 상기 워드라인들의 전위를 접지레벨로 강하시키는 동작은, 소스 셀렉트 트랜지스터 및 드레인 셀렉트 트랜지스터를 턴 온(turn on)시킨 상태에서 수행한다. 상기 제1 전위는 패스전압의 레벨을 갖는다.
본 발명은, 프로그램 동작 시, 비선택된 스트링을 짧은 시간 동안 디스차지할 수 있으며, 이에 따라 전체적인 동작시간을 단축할 수 있고, 후속 검증동작의 신뢰도를 향상시킬 수 있다.
도 1은 메모리 블록을 설명하기 위한 회로도이다.
도 2는 종래기술에 따른 프로그램 동작을 설명하기 위한 타이밍도이다.
도 3은 반도체 메모리 장치를 설명하기 위한 블록도이다.
도 4는 도 3의 메모리 셀 어레이를 설명하기 위한 블록도이다.
도 5는 메모리 셀 어레이 및 페이지 버퍼 회로부를 설명하기 위한 회로도이다.
도 6은 본 발명의 일 실시예에 따른 프로그램 동작을 설명하기 위한 타이밍도이다.
도 7은 본 발명의 다른 실시예에 따른 프로그램 동작을 설명하기 위한 타이밍도이다.
이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시 예를 설명하기로 한다. 그러나, 본 발명은 이하에서 개시되는 실시 예에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 수 있으며, 단지 본 실시 예는 본 발명의 개시가 완전하도록 하며 통상의 지식을 가진자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것이다.
도 3은 반도체 메모리 장치를 설명하기 위한 블록도이다.
본 발명의 실시 예에 따른 반도체 메모리 장치는 메모리 셀 어레이(310), 제어 회로(320), 전압 발생 회로(330), 로우 디코더(340), 입출력 회로(350), 컬럼 선택 회로(360) 및 페이지 버퍼 회로부(370)를 포함한다.
메모리 셀 어레이(310)는 데이터가 저장되는 복수의 메모리 블록들을 포함한다. 메모리 블록은 도 5에서 구체적으로 설명하도록 한다.
제어 회로(320)는 명령 신호(CMD)에 응답하여 내부적으로 프로그램 동작 신호(PGM), 리드 동작 신호(READ) 또는 소거 동작 신호(ERASE)를 출력하고, 동작의 종류에 따라 페이지 버퍼 회로부(370)에 포함된 페이지 버퍼들을 제어하기 위한 제어 신호들(PB SIGNALS)을 출력한다. 또한, 제어 회로(320)는 어드레스 신호(ADD)에 응답하여 내부적으로 로우 어드레스 신호(RADD)와 컬럼 어드레스 신호(CADD)를 출력한다.
전압 공급 회로(330 및 340)는 제어 회로(320)의 신호들(READ, PGM, ERASE, RADD)에 따라 메모리 셀들의 프로그램 동작, 소거 동작 또는 리드 동작에 필요한 동작 전압들을 선택된 메모리 블록으로 공급한다. 이러한 전압 공급 회로는 전압 발생 회로(330) 및 로우 디코더(340)를 포함한다.
전압 발생 회로(330)는 제어 회로(320)의 내부 명령 신호인 동작 신호들(PGM, READ, ERASE)에 응답하여 메모리 셀들을 프로그램하기 위한 프로그램 전압(Vpgm), 패스 전압(Vpass), 드레인 셀렉트 전압(VDSL), 소스 셀렉트 전압(VSSL) 및 공통 소스 전압(VCSL)을 출력한다. 전압 발생 회로(330)는 메모리 셀들의 리드 동작과 소거 동작을 위한 동작 전압들도 출력한다.
로우 디코더(340)는 제어 회로(320)의 로우 어드레스 신호들(RADD)에 응답하여, 전압 발생 회로(330)에서 발생된 동작 전압들을 메모리 셀 어레이(310)의 메모리 블록들 중 선택된 메모리 블록으로 전달한다. 즉, 동작 전압들은 선택된 메모리 블록의 로컬 라인들(DSL, SSL, CSL, WL[n:0])로 인가된다.
페이지 버퍼 회로부(370)는 비트라인들(BL[K:0])과 각각 연결되는 페이지 버퍼들(미도시)을 포함한다. 제어 회로(320)의 제어 신호들(PB SIGNALS)에 응답하여 선택된 셀들에 데이터를 저장하는데 필요한 전압(예, 프로그램 금지 전압, 접지 전압)을 비트라인들(BL[K:0])에 각각 인가한다.
컬럼 선택 회로(360)는 제어 회로(320)에서 출력된 컬럼 어드레스 신호(CADD)에 응답하여 페이지 버퍼 회로부(370)에 포함된 페이지 버퍼들을 선택한다. 컬럼 선택 회로(360)에 의해 선택된 페이지 버퍼에 래치된 데이터가 출력된다.
입출력 회로(350)는 프로그램 동작 시 외부로부터 입력된 데이터를 페이지 버퍼 그룹(350)의 페이지 버퍼들로 입력하기 위하여 제어 회로(320)에 제어에 따라 데이터를 컬럼 선택 회로(360)에 전달한다. 컬럼 선택 회로(360)가 전달된 데이터를 페이지 버퍼 그룹(350)의 페이지 버퍼들에 차례대로 입력하면 페이지 버퍼들은 입력된 데이터를 내부 래치에 저장한다.
도 4는 도 3의 메모리 셀 어레이를 설명하기 위한 블록도이다.
메모리 셀 어레이(310)는 다수개의 메모리 블록들로 이루어진다. 예를 들어, 메모리 셀 어레이(310)에 1024개의 메모리 블록들이 포함된 경우, 제1 내지 제1024 메모리 블록들은 각각 서로 직렬로 연결되어 메모리 셀 어레이(310)에 포함된다.
도 5는 메모리 셀 어레이 및 페이지 버퍼 회로부를 설명하기 위한 회로도이다.
메모리 셀 어레이(310)는 다수개의 메모리 블록들을 포함하여, 이 중에서 제1 메모리 블록을 구체적으로 설명하면, 제1 메모리 블록은 다수개의 셀 스트링(string; ST)들로 이루어진다. 각각의 셀 스트링(ST)은 드레인 셀렉트 트랜지스터(DST), 소스 셀렉트 트랜지스터(SST), 드레인 셀렉트 트랜지스터(DST)와 소스 셀렉트 트랜지스터(SST) 사이에 직렬로 연결된 다수의 메모리 셀들(F0~Fn)로 이루어진다. 각각의 드레인 셀렉트 트랜지스터(DST)의 드레인(drain)은 비트라인(BL0~BLk)과 각각 연결되고, 소스 셀렉트 트랜지스터(SST)의 소스(source)는 공통 소스 라인(CSL)과 연결된다. 서로 다른 스트링(ST)들에 접속된 드레인 셀렉트 트랜지스터(DST)들의 게이트 전극이 서로 연결되어 드레인 셀렉트 라인(DSL)을 이루고, 소스 셀렉트 트랜지스터(SST)들의 게이트 전극이 서로 연결되어 소스 셀렉트 라인(SSL)을 이룬다. 또한, 서로 다른 스트링(ST)들에 접속된 각각의 메모리 셀들(F0~Fn)의 게이트 전극이 서로 연결되어 다수의 워드라인(WL0~WLn)들을 이룬다.
페이지 버퍼 회로부(370)는 다수개의 페이지 버퍼들을 포함한다. 각각의 페이지 버퍼들은 동일한 구조로 이루어지므로, 이 중에서 제0 및 제1 비트라인들(BL0 및 BL1)과 연결된 페이지 버퍼를 구체적으로 설명하도록 한다.
페이지 버퍼는 비트라인 선택회로(371), 프리차지 회로(372), 센싱 스위치 회로(373), 전압 전달 회로(374), 래치(375), 센싱노드 감지회로(376), 셋/리셋 회로(377) 및 데이터 전송 회로(378)를 포함한다. 도면에 도시된 페이지 버퍼는 기본적인 페이지 버퍼의 회로도이며, 반도체 메모리 장치에 따라 구성이 달라질 수 있다. 페이지 버퍼에 포함된 각각의 회로들을 구체적으로 설명하면 다음과 같다.
비트라인 선택회로(371)는 제0 및 제1 비트라인들(BL0 및 BL1) 사이에서 서로 직렬로 연결된 제1 및 제2 스위치들(N1 및 N2), 제0 비트라인(BL0)과 센싱 스위치 회로(373) 사이에 접속된 제3 스위치(N3), 제1 비트라인(BL1)과 센싱 스위치 회로(373) 사이에 접속된 제4 스위치(N4)를 포함한다. 제1 및 제2 스위치들(N1 및 N2) 사이에는 버츄어전압(VIRPWR)이 인가되는데, 버추어전압(VIRPWR)은 'Vcc' 또는 '0V' 중에서 선택되어 진다. 제1 내지 제4 스위치들(N1~N4)은 NMOS 트랜지스터로 구현될 수 있다. 제1 스위치(N1)는 이븐 디스차지 신호(DISCHe)에 응답하여 버추어전압(VIRPWR)을 제0 비트라인(BL0)으로 전달한다. 제2 스위치(N2)는 오드 디스차지 신호(DISCHo)에 응답하여 버추어전압(VIRPWR)을 제1 비트라인(BL1)으로 전달한다. 즉, 제1 스위치(N1)는 이븐 디스차지 신호(DISCHe)에 응답하여 제0 비트라인(BL0)을 디스차지(discharge)하고, 제2 스위치(N2)는 이븐 디스차지 신호(DISCHe)에 응답하여 제1 비트라인(BL1)을 디스차지한다. 제3 스위치(N3)는 이븐 비트라인 선택신호(BSLe)에 응답하여 제0 비트라인(BL0)과 센싱 스위치 회로(373)를 연결한다. 제4 스위치(N4)는 오드 비트라인 선택신호(BSLo)에 응답하여 제1 비트라인(BL1)과 센싱 스위치 회로(373)를 연결한다.
프리차지 회로(372)는 센싱노드(SO)를 프리차지하기 위한 회로로써, 전원전압(Vcc)이 인가되는 단자와 센싱노드(SO) 사이에 접속된 PMOS 트랜지스터(P1)로 구현될 수 있다. PMOS 트랜지스터(P1)는 프리차지 신호(PRECHb)에 응답하여 센싱노드(SO)를 프리차지한다.
센싱 스위치 회로(373)는 센싱신호(PBSENSE)에 응답하는 제5 스위치(N5)로 이루어지며, 센싱신호(PBSENSE)가 하이로 인가되면 비트라인 선택회로(371)에서 선택된 비트라인과 센싱노드(SO)를 연결한다.
전압 전달 회로(374)는 전달 신호(TRAN)에 응답하여 센싱노드(SO)와 래치(375)를 연결하는 제6 스위치(N6)로 이루어진다.
래치(375)는 외부 또는 내부로부터 입력되는 데이터를 저장한다.
센싱노드 감지회로(376)는 래치(375)와 접지단자(Vss) 사이에서 서로 직렬로 연결된 제11 및 제12 스위치들(N11 및 N12)로 이루어진다. 제1 스위치(N11)는 센싱노드(SO)의 전위에 응답하여 동작하며, 제12 스위치(N12)는 스위치신호(SW)에 응답하여 동작한다. 센싱노드(SO)의 전위가 하이이고, 스위치신호(SW)가 하이이면 제11 및 제12 스위치들(N11 및 N12)이 모두 턴 온 된다.
셋/리셋 회로(377)는 셋신호(SET) 또는 리셋신호(RESET)에 응답하여 래치(375)를 셋(set) 또는 리셋(reset)하는 제7 및 제8 스위치들(N7 및 N8)을 포함한다.
데이터 전송 회로(378)는 입출력 단자(YA)로 부터 입력된 데이터를 입출력 신호들(DI 및 nDI)에 따라 래치(375)에 입력하기 위한 제9 및 제10 스위치들(N9 및 N10)로 이루어진다.
도 6은 본 발명의 일 실시예에 따른 프로그램 동작을 설명하기 위한 타이밍도이다.
도 5 및 도 6을 참조하여 프로그램 동작을 설명하면 다음과 같다.
프로그램 동작은 비선택된 비트라인들을 프리차지하기 위한 프리차지 구간(S1~S4), 비선택된 스트링의 채널 전압을 상승시키기 위한 채널 부스팅 구간(S4~S5), 선택된 메모리 셀들을 프로그램하기 위한 프로그램 구간(S5~S6) 및 스트링들을 디스차지하기 위한 디스차지 구간(S6~S8)을 포함한다.
프리차지 구간이 시작되는 S1 시점에서, 페이지 버퍼의 래치(도 5의 375)와 비트라인들을 연결하기 위하여, 제3 스위치(N3), 제5 스위치(N5) 및 제6 스위치(N6)에 각각 하이(high)의 이븐 비트라인 선택신호(BSLe), 센싱 신호(PBSENSE) 및 전달 신호(TRAN)를 인가한다. 각각의 래치(도 5의 375)에는 프로그램 데이터가 입력되어 있으므로, 래치에 저장된 데이터에 따라 선택된 비트라인들은 디스차지되고, 비선택된 비트라인들은 프리차지된다. 예를 들어, 래치에 '1'의 데이터가 입력되어 있는 경우, 래치(도 5의 375)에 포함된 제1 인버터(I01)의 출력노드의 전위는 'Vcc'가 된다. 따라서, 래치에 저장된 데이터가 '1'인 경우에는 이와 연결되는 비트라인은 비선택된 비트라인이 되므로, 'Vcc'로 프리차지된다. 이처럼, 비선택된 비트라인들(Vcc)에 인가된 'Vcc'를 프로그램 금지 전압이라고 부르기도 한다.
워드라인들(Sel. WL 및 Unsel. WL), 드레인 셀렉트 라인(DSL), 소스 셀렉트 라인(SSL)에 '0V'를 인가하고, 공통 소스 라인(CSL)에는 'Vcc'를 인가한다. 공통 소스 라인(CSL)에는 프로그램 동작 시 '0V'를 인가할 수도 있으나, 소스 셀렉트 트랜지스터(SSL)에 누설이 발생할 경우 스트링의 채널 전압이 저하되는 것을 방지하기 위하여 'Vcc'를 인가하는 것이 바람직하다. 버추어전압(VIRPWR)은 '0V'를 유지하고 있으며, 버추어전압(VIRPWR)이 비선택된 비트라인(Unsel. BL)에 인가되는 것을 방지하기 위하여 이븐 디스차지신호(DISCHe)는 로우를 유지한다.
S2 시점에서, 비선택된 비트라인(Unsel. BL)에 인가된 전압 레벨이 'Vcc'에 도달하면 드레인 셀렉트 라인(DSL)에 'Vcc'를 인가하여 드레인 셀렉트 트랜지스터(DST)를 턴 온 시킨다. 드레인 셀렉트 트랜지스터(DST)가 턴 온 되면, 비선택된 비트라인(Unsel. BL)으로부터 비선택된 스트링으로 'Vcc'가 전달되므로, 비선택된 스트링의 채널 전압 레벨(이하, 채널 포텐셜)도 함께 상승한다.
S3 시점에서, 드레인 셀렉트 라인(DSL)에 인가되는 전압이 'Vcc' 레벨에 도달하면, 비선택된 스트링의 채널 포텐셜도 'Vcc'에 해당하는 제1 전압(Vch1) 레벨에 도달하게 된다. 이때, 제1 전압(Vch1)의 레벨은 'Vcc' 레벨이거나, 스트링 내부의 저항으로 인해 'Vcc'보다 약간 낮은 레벨이 될 수도 있다.
채널 부스팅 구간이 시작되는 S4 시점에서, 선택된 메모리 블록 내의 모든 워드라인들(Sel. WL 및 Unsel. WL)에 패스전압(Vpass)을 인가한다. 비선택된 스트링의 채널 포텐셜이 제1 전압(Vch1)을 유지한 상태에서 워드라인들(Sel. WL 및 Unsel. WL)에 패스전압(Vpass)을 인가하면, 워드라인과 채널 간의 커플링(coupling)으로 인해 채널 포텐셜이 상승하는 채널 부스팅(channel boosting)이 발생한다. 즉, 비선택된 스트링의 채널 포텐셜(channel potential)이 상승하여 제2 전압(Vch2)까지 높아진다.
프로그램 구간이 시작되는 S5 시점에서, 선택된 워드라인(Sel. WL)에 프로그램 전압(Vpgm)을 인가하여 선택된 스트링에 포함된 선택된 메모리 셀들의 문턱전압을 상승시키는 프로그램 동작을 수행한다. 이때, 비선택된 스트링에 포함된 메모리 셀들은, 높아진 채널 포텐셜(channel potential)로 인해 워드라인과 채널 간의 전위차가 감소하므로 프로그램이 방지된다(program disturb).
디스차지 구간이 시작되는 S6 시점에서, 선택된 워드라인(Sel. WL) 및 비선택된 워드라인(Unsel. WL)에 인가되는 전압을 낮춘다. 바람직하게는, 모든 워드라인들(Sel. WL 및 Unsel. WL)의 전압 레벨을 낮추되, '0V'보다는 높은 전압 레벨이 되도록 한다.
S7 시점에서, 워드라인들(Sel. WL 및 Unsel. WL)에 인가되는 전압 레벨이 목표레벨인 양전압(Vs) 레벨까지 낮아지면, 래치에 입력된 데이터가 변경되는 것을 방지하기 위하여 이븐 비트라인 선택신호(BSLe)를 로우로 바꾸고, 비트라인을 디스차지하기 위하여 이븐 디스차지 신호(DISCHe)를 하이로 바꾼다.
양전압(Vs)의 레벨은 패스전압(Vpass)과 동일하거나, 패스전압(Vpass)보다 낮고 '0V'보다는 높은 레벨이 되도록 한다. 바람직하게는, 양전압(Vs)은 메모리 셀 들이 프로그램되지 않고 스트링에 채널이 유지될 수 있는 레벨이 되도록 한다. 양전압(Vs)은 도 3에서 설명된 전압 발생 회로(330)에서 발생할 수 있다. 워드라인들(Sel. WL 및 Unsel. WL)에 인가하는 전압 레벨을 양전압(Vs) 레벨까지 낮추면 워드라인과 채널 간의 커플링이 감소하면서 채널 포텐셜(channel potential) 또한 양전압(Vs)까지 낮아지게 된다.
비트라인 선택 회로(371)에서 제3 스위치(N3)는 턴 오프(turn off)되고, 제1 스위치(N1)는 턴 온(turn on)된다. 제1 스위치(N1)가 턴 온 되면, 로우 상태인 버추어전압(VIRPWR)이 비선택된 비트라인(Unsel. BL)으로 인가되므로, 비선택된 비트라인(Unsel. BL)이 디스차지된다.
비선택된 비트라인(Unsel. BL)이 디스차지될 때, 드레인 셀렉트 트랜지스터(DST)가 턴 온 되어 있으므로, 비선택된 스트링들이 디스차지된다. 스트링들 전체를 디스차지할 수 있는 것은, 워드라인들(Sel. WL 및 Unsel. WL)에 인가되는 양전압(Vs)으로 인해 스트링 전체에 채널이 형성되어 있기 때문에 가능하다. 이에 따라, 비선택된 스트링들의 채널 포텐셜을 '0V'로 낮출 수 있다.
또한, S6 내지 S7 시점에서, 워드라인들(Sel. WL 및 Unsel. WL)의 전압을 낮출 때, 프로그램 전압(Vpgm) 또는 패스전압(Vpass)을 양전압(Vs)으로 한번에 낮추어되 되지만, 2회 이상의 단계별로 전압 레벨을 낮출 수도 있다.
S8 시점에서, 비선택된 비트라인들(Unsel. BL)이 완전히 디스차지되어 '0V'가 되면, 드레인 셀렉트 라인(DSL) 및 워드라인들(Sel. WL 및 Unsel. WL)도 모두 디스차지한다. 이어서,후속 프로그램 검증동작을 수행한다.
도 7은 본 발명의 다른 실시예에 따른 프로그램 동작을 설명하기 위한 타이밍도이다.
도 5 및 도 7을 참조하여 프로그램 동작을 설명하면 다음과 같다.
프로그램 동작은 비선택된 비트라인들을 프리차지하기 위한 프리차지 구간(S1~S4), 비선택된 스트링의 채널 전압을 상승시키기 위한 채널 부스팅 구간(S4~S5), 선택된 메모리 셀들을 프로그램하기 위한 프로그램 구간(S5~S6) 및 워드라인들, 채널 및 비트라인들을 디스차지하기 위한 디스차지 구간(S6~S8)을 포함한다.
프리차지 구간이 시작되는 S1 시점에서, 페이지 버퍼의 래치(도 5의 375)와 비트라인들을 연결하기 위하여, 제3 스위치(N3), 제5 스위치(N5) 및 제6 스위치(N6)에 각각 하이(high)의 이븐 비트라인 선택신호(BSLe), 센싱 신호(PBSENSE) 및 전달 신호(TRAN)를 인가한다. 각각의 래치(도 5의 375)에는 프로그램 데이터가 입력되어 있으므로, 래치에 저장된 데이터에 따라 선택된 비트라인들은 디스차지되고, 비선택된 비트라인들은 프리차지된다. 예를 들어, 래치에 '1'의 데이터가 입력되어 있는 경우, 래치(도 5의 375)에 포함된 제1 인버터(I01)의 출력노드의 전위는 'Vcc'가 된다. 따라서, 래치에 저장된 데이터가 '1'인 경우에는 이와 연결되는 비트라인은 비선택된 비트라인이 되므로, 'Vcc'로 프리차지된다. 이처럼, 비선택된 비트라인들(Vcc)에 인가된 'Vcc'를 프로그램 금지 전압이라고 부르기도 한다.
워드라인들(Sel. WL 및 Unsel. WL), 드레인 셀렉트 라인(DSL), 소스 셀렉트 라인(SSL)에 '0V'를 인가하고, 공통 소스 라인(CSL)에는 'Vcc'를 인가한다. 공통 소스 라인(CSL)에는 프로그램 동작 시 '0V'를 인가할 수도 있으나, 소스 셀렉트 트랜지스터(SSL)에 누설이 발생할 경우 스트링의 채널 전압이 저하되는 것을 방지하기 위하여 'Vcc'를 인가하는 것이 바람직하다. 버추어전압(VIRPWR)은 '0V'를 유지하고 있으며, 버추어전압(VIRPWR)이 비선택된 비트라인(Unsel. BL)에 인가되는 것을 방지하기 위하여 이븐 디스차지신호(DISCHe)는 로우를 유지한다.
S2 시점에서, 비선택된 비트라인(Unsel. BL)에 인가된 전압 레벨이 'Vcc'에 도달하면 드레인 셀렉트 라인(DSL)에 'Vcc'를 인가하여 드레인 셀렉트 트랜지스터(DST)를 턴 온 시킨다. 드레인 셀렉트 트랜지스터(DST)가 턴 온 되면, 비선택된 비트라인(Unsel. BL)으로부터 비선택된 스트링으로 'Vcc'가 전달되므로, 비선택된 스트링의 채널 전압 레벨(이하, 채널 포텐셜)도 상승한다.
S3 시점에서, 드레인 셀렉트 라인(DSL)에 인가되는 전압이 'Vcc' 레벨에 도달하면, 비선택된 스트링의 채널 포텐셜도 'Vcc'에 해당하는 제1 전압(Vch1) 레벨에 도달하게 된다. 이때, 제1 전압(Vch1)의 레벨은 'Vcc' 레벨이거나, 스트링 내부의 저항으로 인해 'Vcc'보다 약간 낮은 레벨이 될 수도 있다.
채널 부스팅 구간이 시작되는 S4 시점에서, 선택된 메모리 블록 내의 모든 워드라인들(Sel. WL 및 Unsel. WL)에 패스전압(Vpass)을 인가한다. 비선택된 스트링의 채널 포텐셜이 제1 전압(Vch1)을 유지한 상태에서 워드라인들(Sel. WL 및 Unsel. WL)에 패스전압(Vpass)을 인가하면, 워드라인과 채널 간의 커플링(coupling)으로 인해 채널 포텐셜이 상승하는 채널 부스팅(channel boosting)이 발생한다. 즉, 비선택된 스트링의 채널 포텐셜(channel potential)이 상승하여 제2 전압(Vch2)까지 높아진다.
프로그램 구간이 시작되는 S5 시점에서, 선택된 워드라인(Sel. WL)에 프로그램 전압(Vpgm)을 인가하여 선택된 스트링에 포함된 선택된 메모리 셀들의 문턱전압을 상승시키는 프로그램 동작을 수행한다. 이때, 비선택된 스트링에 포함된 메모리 셀들은, 높아진 채널 포텐셜(channel potential)로 인해 워드라인과 채널 간의 전위차가 감소하므로 프로그램이 방지된다(program disturb).
디스차지 구간이 시작되는 S6 시점에서, 선택된 워드라인(Sel. WL) 및 비선택된 워드라인(Unsel. WL)에 인가되던 전압 레벨을 양전압(Vs)까지 낮춘다. 소스 셀렉트 라인(SSL)에 'Vcc'를 인가하여, 공통 소스 라인(CSL)에 'Vcc'가 인가되는 상태에서 소스 셀렉트 트랜지스터(SST)를 턴 온(turn on) 한다.
워드라인들(Sel. WL 및 Unsel. WL)에 인가되던 전압 레벨을 낮추면 비선택된 스트링의 채널 포텐셜(channel potential)도 이에 영향을 받아 낮아진다. 즉, 선택된 워드라인(Sel. WL) 및 비선택된 워드라인(Unsel. WL)에 인가되던 전압 레벨을 양전압(Vs)까지 낮춤으로써, 워드라인과 채널 간의 커플링으로 인해 채널 포텐셜(chanel potential)도 동시에 낮출 수 있다.
또한, 워드라인들(Sel. WL 및 Unsel. WL)에 인가되던 전압 레벨이 양전압(Vs)에 도달하는 시점을 S7 시점과 동일하게 맞출 수도 있으나, 동작의 안정성을 위하여 워드라인들(Sel. WL 및 Unsel. WL)에 인가되던 전압 레벨을 양전압(Vs)까지 낮추고 일정 지연시간(delay) 후에 S7 시점에 해당되는 동작을 수행하는 것이 바람직하다.
S7 시점에는, 워드라인들(Sel. WL 및 Unsel. WL)에 인가되는 전압 레벨이 양전압(Vs)까지 낮아졌으면, 이븐 비트라인 선택신호(BSLe)를 로우로 바꾸고, 이븐 디스차지 신호(DISCHe)를 하이로 바꾼다. 이에 따라, 비트라인 선택 회로(371)에서 제3 스위치(N3)는 턴 오프(turn off)되고, 제1 스위치(N1)는 턴 온(turn on)된다. 제1 스위치(N1)가 턴 온 되면, 로우 상태인 버추어전압(VIRPWR)이 비선택된 비트라인(Unsel. BL)에 인가되므로, 비선택된 비트라인(Unsel. BL)이 디스차지된다. 또한, 워드라인들(Sel. WL 및 Unsel. WL)에 인가되는 전압이 양전압(Vs) 레벨까지 낮아지면, 공통 소스 라인(CSL) 및 비선택된 비트라인(Unsel. BL)을 디스차지할 수도 있다. 즉, 드레인 셀렉트 트랜지스터(DST) 및 소스 셀렉트 트랜지스터(SST)가 모두 턴 온 되어 있는 상태에서 공통 소스 라인(CSL) 및 비선택된 비트라인(Unsel. BL)을 모두 디스차지하여 디스차지 속도를 더 빠르게 수행할 수 있으며, 스트링 전체를 균일하게 디스차지할 수 있다. 이에 따라, 스트링들의 채널 포텐셜을 '0V'로 낮출수 있다. 워드라인들(Sel. WL 및 Unsel. WL)에 인가되는 양전압(Vs)으로 인해 스트링 전체에 채널이 형성되어 있기 때문에 스트링 전체를 균일하게 디스차지할 수 있다.
또한, S6 내지 S7 시점 사이에서, 워드라인들(Sel. WL 및 Unsel. WL)의 전압을 낮출 때, 프로그램 전압(Vpgm) 또는 패스전압(Vpass)을 양전압(Vs)으로 한번에 낮출 수도 있지만, 2회 이상의 횟수로 전압 레벨을 단계적으로 낮출 수도 있다. 이러한 경우, 커플링으로 인해 스트링들의 전위를 더욱 안정적으로 낮출 수 있다.
S8 시점에서, 공통 소스 라인(CSL) 및 비선택된 비트라인들(Unsel. BL)이 모두 디스차지되면, 워드라인들(Sel. WL 및 Unsel. WL), 드레인 셀렉트 라인(DSL) 및 소스 셀렉트 라인(SSL)을 동시에 디스차지한다.
또한, 도 7에서 상술한 실시 예에서는 S7 시점에서 비선택된 비트라인(Unsel. BL)과 공통 소스 라인(CSL)을 동시에 디스차지하였으나, S7 시점에서 공통 소스 라인(CSL)만을 이용하여 비선택된 스트링들을 디스차지한 후, S8 시점에서 비선택된 비트라인들(Unsel. BL)을 이용하여 비선택된 스트링들을 완전히 디스차지할 수도 있다. 이어서,후속 프로그램 검증동작을 수행한다.
상기에서 설명한 본 발명의 기술적 사상은 바람직한 실시 예에서 구체적으로 기술되었으나, 상기한 실시 예는 그 설명을 위한 것이며 그 제한을 위한 것이 아님을 주의하여야 한다. 또한, 본 발명은 본 발명의 기술 분야의 통상의 전문가라면 본 발명의 기술적 사상의 범위 내에서 다양한 실시 예가 가능함을 이해할 수 있을 것이다.
310 : 메모리 셀 어레이 320 : 제어 회로
330 : 전압 발생 회로 340 : 로우 디코더
350 : 입출력 회로 360 :컬럼 선택 회로
370 : 페이지 버퍼 회로부
Sel. WL : 선택된 워드라인 Unsel. WL : 비선택된 워드라인
Unsel. BL : 비선택된 비트라인

Claims (21)

  1. 비선택된 비트라인들에 연결된 스트링들을 상기 비선택된 비트라인들을 통해 프리차지한 후, 워드라인들을 통해 상기 비선택된 비트라인들에 연결된 스트링들의 전위를 제1 전위로 상승시키는 단계;
    선택된 비트라인들에 연결된 스트링의 메모리 셀들을 프로그램하는 단계; 및
    상기 비선택된 비트라인들의 전위를 접지레벨로 낮추기 전에, 상기 워드라인들의 전위를 접지레벨보다 높은 제2 전위로 강하시킨 후, 상기 비선택된 비트라인들 및 상기 워드라인들의 전위를 접지레벨로 강하시켜 상기 비선택된 비트라인들에 연결된 스트링들의 전위를 디스차지하는 단계를 포함하는 반도체 메모리 장치의 프로그램 방법.
  2. 비선택된 비트라인들에 연결된 스트링들을 상기 비선택된 비트라인들을 통해 프리차지한 후, 워드라인들을 통해 상기 비선택된 비트라인들에 연결된 스트링들의 전위를 제1 전위로 상승시키는 단계;
    선택된 비트라인들에 연결된 스트링의 메모리 셀들을 프로그램하는 단계; 및
    상기 비선택된 비트라인들의 전위를 접지레벨로 낮추기 전에, 상기 워드라인들의 전위를 접지레벨보다 높은 제2 전위로 강하시킨 후, 공통 소스 라인 및 상기 워드라인들의 전위를 접지레벨로 강하시켜 상기 비선택된 비트라인들에 연결된 스트링들의 전위를 디스차지하는 단계를 포함하는 반도체 메모리 장치의 프로그램 방법.
  3. 제1항 또는 제2항에 있어서,
    상기 비선택된 비트라인들에 연결된 스트링들을 프리차지하는 동작은, 상기 선택된 비트라인들에는 접지전압을 인가하고 상기 비선택된 비트라인들에는 프로그램 금지 전압을 각각 인가하여 수행하는 반도체 메모리 장치의 프로그램 방법.
  4. 제1항 또는 제2항에 있어서,
    상기 비선택된 비트라인들에 연결된 스트링들의 전위를 제1 전위로 상승시키는 동작은, 상기 워드라인들에 패스전압을 인가하여 수행하는 반도체 메모리 장치의 프로그램 방법.
  5. 제1항 또는 제2항에 있어서,
    상기 프로그램 동작은, 상기 워드라인들 중 선택된 워드라인에 프로그램 전압을 인가하여 수행하는 반도체 메모리 장치의 프로그램 방법.
  6. 제1항 또는 제2항에 있어서,
    상기 제2 전위는 상기 비선택된 비트라인들에 연결된 스트링에 채널(channel)이 유지되는 레벨을 갖는 반도체 메모리 장치의 프로그램 방법.
  7. 제1항 또는 제2항에 있어서,
    상기 제2 전위는 상기 프로그램 동작시 상기 워드라인들에 인가하는 패스전압과 동일하거나, 상기 패스전압보다 낮고 접지레벨보다 높은 전위를 갖는 반도체 메모리 장치의 프로그램 방법.
  8. 제1항 또는 제2항에 있어서,
    상기 워드라인들의 전위를 제2 전위로 강하시키는 동작은, 상기 워드라인들의 전위를 상기 제2 전위로 한번에 강하시키거나, 단계별로 점진적으로 강하시키는 반도체 메모리 장치의 프로그램 방법.
  9. 제1항에 있어서,
    상기 비선택된 비트라인들 및 상기 워드라인들의 전위를 접지레벨로 강하시키는 동작은, 드레인 셀렉트 트랜지스터들을 턴 온(turn on)시킨 상태에서 수행하는 반도체 메모리 장치의 프로그램 방법.
  10. 제1항에 있어서,
    상기 비선택된 비트라인들에 연결된 스트링들에 인가된 전위를 디스차지하는 단계는, 상기 비선택된 비트라인들과 연결된 페이지 버퍼의 비트라인 선택회로를 이용하여 수행하는 반도체 메모리 장치의 프로그램 방법.
  11. 제9항에 있어서,
    상기 워드라인들의 전위가 상기 제2 전위로 강하되면, 상기 비트라인 선택회로를 이용하여 접지레벨을 갖는 버추어파워를 상기 비선택된 비트라인들에 제공하는 반도체 메모리 장치의 프로그램 방법.
  12. 제2항에 있어서,
    상기 공통 소스 라인 및 상기 워드라인들의 전위를 접지레벨로 강하시키는 동작은, 소스 셀렉트 트랜지스터들을 턴 온(turn on)시킨 상태에서 수행하는 반도체 메모리 장치의 프로그램 방법.
  13. 제2항에 있어서,
    상기 공통 소스 라인 및 상기 워드라인들의 전위를 접지레벨로 강하시킬 때, 상기 비선택된 비트라인들의 전위도 동시에 접지레벨로 강하시키는 단계를 더 포함하는 반도체 메모리 장치의 프로그램 방법.
  14. 비선택된 비트라인들에 연결된 스트링들을 상기 비선택된 비트라인들을 통해 프리차지한 후, 워드라인들을 통해 상기 비선택된 비트라인들에 연결된 스트링들의 전위를 제1 전위로 상승시키는 단계;
    선택된 비트라인들에 연결된 스트링들의 메모리 셀들을 프로그램하는 단계;
    상기 비선택된 비트라인들의 전위를 접지레벨로 낮추기 전에, 상기 워드라인들의 전위를 접지레벨보다 높은 제2 전위로 강하시키는 단계; 및
    공통 소스 라인, 상기 비선택된 비트라인 및 상기 워드라인들의 전위를 접지레벨로 강하시켜 상기 비선택된 비트라인들에 연결된 스트링들의 전위를 디스차지하는 단계를 포함하는 반도체 메모리 장치의 프로그램 방법.
  15. 제14항에 있어서,
    상기 비선택된 비트라인들에 연결된 스트링들을 프리차지하는 동작은, 선택된 비트라인들에는 접지전압을, 상기 비선택된 비트라인들에는 프로그램 금지 전압을, 상기 공통 소스 라인에는 전원전압을 각각 인가하여 수행하는 반도체 메모리 장치의 프로그램 방법.
  16. 제14항에 있어서,
    상기 비선택된 비트라인들에 연결된 스트링들의 전위를 제1 전위로 상승시키는 단계 및 상기 메모리 셀들을 프로그램하는 단계를 수행하는 동안, 상기 비선택된 비트라인들에 연결된 스트링들과 상기 공통 소스 라인은 서로 단락시키는 반도체 메모리 장치의 프로그램 방법.
  17. 제14항에 있어서,
    상기 제2 전위는 상기 비선택된 비트라인들에 연결된 스트링들에 채널(channel)이 유지되는 레벨을 갖는 반도체 메모리 장치의 프로그램 방법.
  18. 제14항에 있어서,
    상기 제2 전위는, 상기 프로그램 동작시 상기 워드라인들에 인가하는 패스전압과 동일하거나, 상기 패스전압보다 낮고 접지레벨보다 높은 전위를 갖는 반도체 메모리 장치의 프로그램 방법.
  19. 제14항에 있어서,
    상기 워드라인들의 전위를 제2 전위로 강하시키는 동작은, 상기 워드라인들의 전위를 상기 제2 전위로 한번에 강하시키거나, 단계별로 점진적으로 강하시키는 반도체 메모리 장치의 프로그램 방법.
  20. 제14항에 있어서,
    상기 공통 소스 라인, 상기 비선택된 비트라인 및 상기 워드라인들의 전위를 접지레벨로 강하시키는 동작은, 소스 셀렉트 트랜지스터 및 드레인 셀렉트 트랜지스터를 턴 온(turn on)시킨 상태에서 수행하는 반도체 메모리 장치의 프로그램 방법.
  21. 제1항, 제2항 또는 제14항 중 어느 하나의 항에 있어서,
    상기 제1 전위는 패스전압의 레벨을 갖는 반도체 메모리 장치의 프로그램 방법.
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