JP4284300B2 - 半導体記憶装置 - Google Patents

Description

この発明は、電気的書き換え可能な不揮発性メモリセルを用いて構成される半導体記憶装置に係り、特にＳＯＩ基板に形成されたＮＡＮＤセルユニットを有するＥＥＰＲＯＭに関する。

ＥＥＰＲＯＭの一つとして、ＮＡＮＤ型フラッシュメモリが知られている。ＮＡＮＤ型フラッシュメモリは、複数の電気的書き換え可能な不揮発性メモリセルが直列接続されたＮＡＮＤセルユニットを用いて構成されるため、ＮＯＲ型と比べて単位セル面積が小さく、大容量化が容易である。また、ページ単位でデータ読み出し及び書き込みを行うことにより、高速性能も発揮できる。

ＮＡＮＤ型フラッシュメモリの更なるセルの微細化を図るには、素子分離領域の微細化が必要である。しかしこの素子分離領域の微細化はセル間の耐圧低下をもたらす。耐圧低下をもたらすことなく、セルの微細化を実現するためには、ＮＡＮＤセルユニットからなるメモリセルアレイを、ＳＯＩ（Ｓｉｌｉｃｏｎ Ｏｎ Ｉｎｓｕｌａｔｏｒ）基板に形成する技術が有効である。そのような技術は既に提案されている（例えば、特許文献１参照）。

ＳＯＩ基板を用いたＮＡＮＤ型フラッシュメモリでは、データ書き込みや読み出し動作後のＮＡＮＤセルチャネルの残留キャリアがデータの信頼性を劣化させるおそれがある。具体的に説明する。ＳＯＩ基板上のＮＡＮＤセルのチャネルボディは、全メモリセルアレイが共通のｐ型ウェルが設けられるバルク型の場合と異なり、個々に分離されているだけでなく、その容量は極めて小さい。一方ＮＡＮＤセルチャネルの両端部には選択ゲートトランジスタがある。

書き込みや読み出し動作後、ワード線駆動電圧が除去される前に、選択ゲートトランジスタがオフになると、ＮＡＮＤセルユニット内のチャネル（ＮＡＮＤセルチャネル）が０Ｖにリセットされず、キャリアが残留する事態が生じる。これは、メモリセルが消去状態（浮遊ゲートが電子を放出した状態）の場合に浮遊ゲートに電子が注入し易い状態であり、誤書き込み等の原因となる。
特開２０００−１７４２４１号公報

この発明は、データの信頼性向上を図った半導体記憶装置を提供することを目的とする。

この発明の一態様による半導体記憶装置は、絶縁性基板又は絶縁層上に形成された半導体層と、前記半導体層に埋め込まれた素子分離絶縁膜により区画された活性領域と、前記活性領域に形成された複数の電気的書き換え可能な不揮発性メモリセルが直列接続され、その両端部がそれぞれビット線及びソース線に接続されたＮＡＮＤセルユニットとを有し、前記ＮＡＮＤセルユニット内のチャネルのキャリアをビット線、ソース線の少なくとも一方に排出するキャリア排出モードを有し、前記キャリア排出モードは、前記ＮＡＮＤセルユニット内の選択メモリセルに対する書き込み電圧印加動作に引き続いて設定されることを特徴とする。
この発明の別の一態様による半導体記憶装置は、絶縁性基板又は絶縁層上に形成された半導体層と、前記半導体層に埋め込まれた素子分離絶縁膜により区画された活性領域と、前記活性領域に形成された複数の電気的書き換え可能な不揮発性メモリセルが直列接続され、その両端部がそれぞれビット線及びソース線に接続されたＮＡＮＤセルユニットとを有し、前記ＮＡＮＤセルユニット内のチャネルのキャリアをビット線、ソース線の少なくとも一方に排出するキャリア排出モードを有し、前記キャリア排出モードは、前記ＮＡＮＤセルユニットの選択メモリセルの読み出し動作に引き続いて設定されることを特徴とする。
この発明の更に別の一態様による半導体記憶装置は、絶縁性基板又は絶縁層上に形成された半導体層と、前記半導体層に埋め込まれた素子分離絶縁膜により区画された活性領域と、前記活性領域に形成された複数の電気的書き換え可能な不揮発性メモリセルが直列接続され、その両端部がそれぞれビット線及びソース線に接続されたＮＡＮＤセルユニットとを有し、前記ＮＡＮＤセルユニット内のチャネルのキャリアを前記ソース線に排出するキャリア排出モードを有し、前記キャリア排出モードは、前記ＮＡＮＤセルユニット内の全メモリセルをオンにした状態から、ビット線コンタクトに近い側の前記メモリセルから順次オフにして、前記ソース線にキャリアを排出するものであることを特徴とする。
この発明の別の一態様による半導体記憶装置は、絶縁性基板又は絶縁層上に形成された半導体層と、前記半導体層に埋め込まれた素子分離絶縁膜により区画された活性領域と、前記活性領域に形成された複数の電気的書き換え可能な不揮発性メモリセルが直列接続され、その両端部がそれぞれビット線及びソース線に接続されたＮＡＮＤセルユニットとを有し、前記ＮＡＮＤセルユニット内のチャネルのキャリアを前記ビット線に排出するキャリア排出モードを有し、前記キャリア排出モードは、前記ＮＡＮＤセルユニット内の全メモリセルをオンにした状態から、ソース線コンタクトに近い側の前記メモリセルから順次オフにして、前記ビット線にキャリアを排出するものであることを特徴とする。
この発明の別の一態様による半導体記憶装置は、絶縁性基板又は絶縁層上に形成された半導体層と、前記半導体層に埋め込まれた素子分離絶縁膜により区画された活性領域と、前記活性領域に形成された複数の電気的書き換え可能な不揮発性メモリセルが直列接続され、その両端部がそれぞれビット線及びソース線に接続されたＮＡＮＤセルユニットとを有し、前記ＮＡＮＤセルユニット内のチャネルのキャリアをビット線、ソース線の少なくとも一方に排出するキャリア排出モードを有し、前記キャリア排出モードは、前記ＮＡＮＤセルユニット内の全メモリセルをオンにした状態から、前記ＮＡＮＤセルユニット内の略中間位置の前記メモリセルから順次オフにして、前記ビット線及び前記ソース線にキャリアを排出するものであることを特徴とする。

この発明によると、データの信頼性向上を図った半導体記憶装置を提供することができる。

以下、図面を参照して、この発明の実施の形態を説明する。

図１は、この発明の一実施の形態によるＮＡＮＤ型フラッシュメモリのメモリセルアレイ１０の平面図であり、図２及び図３はそのＩ−Ｉ’及びII−II’断面図である。

メモリセルアレイ１０は、シリコン基板１上にシリコン酸化膜等の絶縁膜２を介して形成されたｐ型シリコン層３を有する、ＳＯＩ基板に形成されている。シリコン層３は、素子分離絶縁膜４によって互いに横方向に分離された複数のストライプ状の活性領域（素子形成領域）に区画されている。

シリコン層３上にゲート絶縁膜を介して浮遊ゲート５が形成され、その上にゲート間絶縁膜を介して制御ゲート６が形成されている。制御ゲート６は、一方向に連続するようにパターニングされて、ワード線ＷＬとなる。制御ゲート６に自己整合されてｎ型ソース／ドレイン拡散層７が形成されている。これにより、隣接する遊ゲート型メモリセルがソース／ドレインを共有するように複数個直列接続されたＮＡＮＤセルユニットが構成される。

ＮＡＮＤセルユニットの両端部には、メモリセルの浮遊ゲート５と制御ゲート６に対応するゲート電極材料膜５ｓと６ｓを一体としたゲート電極を持つ選択ゲートトランジスタが形成されている。

メモリセルが形成された基板は層間絶縁膜９で覆われ、この上にビット線（ＢＬ）１１が形成される。ビット線１１は、ＮＡＮＤセルユニットの一端側選択ゲートトランジスタのドレイン拡散層７にコンタクトＢＬＣを介して接続される。層間絶縁膜９内には、共通ソース線８（ＣＥＬＳＲＣ）が埋め込まれる。共通ソース線８は、ＮＡＮＤセルユニットの他端側選択ゲートトランジスタのソース拡散層７にコンタクトＳＬＣを介して接続される
図４は、この様に構成されるメモリセルアレイ１０の等価回路を示している。図示のように、複数個（ここでは３２個）のメモリセルＭ０−Ｍ３１が直列接続されて、ＮＡＮＤセルユニットＮＵが構成される。ＮＡＮＤセルユニットＮＵの両端はそれぞれ選択ゲートトランジスタＳ１及びＳ２を介してビット線ＢＬ及び共通ソース線ＣＥＬＳＲＣに接続される。

メモリセルＭ０−Ｍ３１の制御ゲートはそれぞれ異なるワード線ＷＬ０−ＷＬ３１に接続される。選択ゲートトランジスタＳ１及びＳ２のゲートはそれぞれ、ワード線と並行する選択ゲート線ＳＧＤ及びＳＧＳに接続される。

２値記憶方式の場合、１ワード線に沿って配列されるメモリセルの集合は、１ページ又は２ページを構成し、ページ単位でデータ読み出し及び書き込みが行われる。４値記憶方式では、２値記憶の場合の１ページ相当分に、下位ページデータと上位ページデータとが書かれる。

１ワード線を共有するＮＡＮＤセルユニットの集合は、データ消去の単位となるブロックを構成する。図４では、一つのブロックＢＬＫｉを示しているが、通常ビット線ＢＬの方向に複数のブロックが配置される。

図５は、メモリセルアレイ１０のワード線及び選択ゲート線を選択駆動するロウデコーダ２０の構成を示している。ロウデコーダ２０は、メモリセルアレイ１０の各ブロック毎に配置された、ワード線及び選択ゲート線駆動信号を転送するための転送トランジスタアレイ２１を有する。転送トランジスタアレイ２１を駆動するために、ブロックデコーダ２２が設けられている。即ちブロックデコーダ２２により選択されたブロックについてのみ、転送トランジスタアレイ２１がオンになる。

駆動信号線ドライバ群２３は、ワード線ＷＬ０−ＷＬ３１の駆動信号を発生する３２個のワード線ドライバＷＬ−ＤＲＶ及び、選択ゲート線ＳＧＤ，ＳＧＳの駆動信号を発生する選択ゲート線ドライバＳＧＤ−ＤＲＶ，ＳＧＳ−ＤＲＶを含む。このドライバ群２３は、複数ブロックに共通に用意され、ブロックデコーダ２２により選択されたブロックについてのみ必要な駆動信号が供給されることになる。

なお、ブロックデコーダ２２及びドライバ群２３は、動作モードに応じて、電源電圧より昇圧された高電圧を必要とするので、高電圧発生回路２４の出力電圧が供給される。

図６は、メモリセルアレイ１０のビット線ＢＬに接続されるセンスアンプユニット３０の構成を示している。ここでは、センスアンプユニット３０は、偶数番ビット線ＢＬｅと奇数番ビット線ＢＬｏにより共有される例を示している。即ちセンスアンプユニット３０は、ビット線選択トランジスタＱＳｅ，ＱＳｏを介して偶数番ビット線ＢＬｅ，奇数番ビット線ＢＬｏのいずれかに接続される。

センスノードＮｓｅｎとビット線との間には、クランプ用トランジスタＱ１が配置される。クランプ用トランジスタＱ１は、ビット線電圧のクランプを行うと共に、ビット線電圧をプリセンスする働きをする。センスノードＮｓｅｎには、ビット線及びセンスノードＮｓｅｎをプリチャージするためのプリチャージ用トランジスタＱ２が接続されている。

センスノードＮｓｅｎは、転送トランジスタＱ３を介して第１のデータラッチ３１に接続されている。このデータラッチ３１は、読み出しデータ及び書き込みデータを保持する。センスノードＮｓｅｎはまた、転送トランジスタＱ７を介して、データキャッシュを構成する第２のデータラッチ３２に接続されている。このデータラッチ３２は、カラム選択ゲートトランジスタＱ９，Ｑ１０を介してデータ線ＤＬｎ，ＤＬに接続され、図示しないデータバッファを介して外部入出力端子に接続される。

データ書き込み時、第１のデータラッチ３１が保持する書き込みデータを一時保持するために、データ記憶回路３３が設けられている。データ書き込みは、書き込み電圧印加とその書き込み状態を確認するための書き込みベリファイ読み出しとの繰り返しにより行われる。この書き込みサイクルにおいて、データラッチ３１では、書き込みベリファイ結果に応じて、ビット毎に次の書き込みデータが決定される必要がある。そのために、データ記憶回路３３が用いられる。

トランジスタＱ４のゲートがデータ記憶ノードＮＲである。データラッチ３１のデータは、転送トランジスタＱ５を介してこの記憶ノードＮＲに転送され、一時保持される。トランジスタＱ４とセンスノードＮｓｅｎの間にはデータ書き戻し用のトランジスタＱ６が配置されている。このトランジスタＱ４によって、記憶ノードＮＲのデータに応じて、センスノードＮｓｅｎに次の書き込みサイクルの書き込みデータが書き戻されるようになっている。

この様に構成されたＮＡＮＤ型フラッシュメモリの動作を次に説明する。

データ書き込みは、メモリセルのしきい値電圧を正方向に変化させる“０”書き込みと、メモリセルのしきい値電圧を変化させずに維持する“１”書き込み（書き込み禁止）とにより行われる。この基本動作は、２値記憶、４値記憶いずれの場合も変わらない。

この書き込み動作のために、データラッチ３１は書き込みデータ“０”（＝“Ｌ”），“１”（＝“Ｈ”）がロードされる。この書き込みデータに応じて、選択ビット線を介して選択されたＮＡＮＤセルチャネルの電位が制御される。そして選択ワード線に書き込み電圧Ｖｐｇｍを印加すると、“０”書き込みセルではチャネルから浮遊ゲートに電子を注入される。“１”書き込みでは、その様な電子注入が起こらない。

この様な書き込み動作により、２値記憶の場合であれば、図７に示すように、しきい値電圧が負のデータ“１”（消去状態）と、しきい値電圧が正のデータ“０”のしきい値電圧分布が得られる。

書き込み電圧印加の後、書き込みベリファイが行われる。この書き込みベリファイでは、データラッチ３１は、“０”書き込みが確認されたら、以後“１”書き込み（書き込み禁止）となり、“０”書き込みが不十分の場合に再度“０”書き込みを行うように、書き戻し制御が行われる。

これにより、１ページ内の全ての“０”書き込みビットが全て書き込まれた時に、１ページ分のデータラッチ３１がオール“１”データ状態になるように、書き込みデータが制御される。図６では省略したが、このデータラッチ３１のオール“１”データ状態を検出して、書き込み完了（ベリファイパス）の判定を行うベリファイ判定回路が設けられる。

データ読み出しは、図７に示すように、選択ワード線に読み出し電圧Ｖｒ（例えば０Ｖ）を与え、非選択ワード線にはセルデータによらずセルをオンさせ得る読み出しパス電圧Ｖｒｅａｄを与えて、セル電流が流れるか否かを検出する。具体的には、選択ビット線を所定電圧にプリチャージした後、これが選択セルにより放電されるか否かを検出することにより、データ判定する。

データ消去は、メモリセルアレイが共通のｐ型ウェルに形成されるバルク型の場合と異なり、実施の形態のメモリセルアレイ構成ではブロック単位の一括消去はできない。したがって例えば、ビット線コンタクトＢＬＣに近い側のワード線から順にデータ消去する。

具体的に図１５を用いてデータ消去動作例を説明する。時刻ｔ１０でビット線ＢＬに消去用正電圧Ｖｅｒａを与え、同時にビット線側の選択ゲート線ＳＧＤにＶｅｒａ＋Ｖｔ（Ｖｔは選択ゲートトランジスタのしきい値電圧）を与える。このときブロック内の全ワード線ＷＬ０−ＷＬ３１はＶｓｓを保つ。

これにより、ビット線の消去電圧Ｖｅｒａは、ワード線ＷＬ０に沿ったメモリセルのドレインまで転送され、このワード線ＷＬ０に沿ったメモリセルで浮遊ゲートの電子がドレイン拡散層に放出され、データ消去される。

次に、時刻ｔ１１でワード線ＷＬ０にＶｅｒａを与えると、ビット線の消去電圧Ｖｅｒａは、ワード線ＷＬ１に沿ったメモリセルのドレインまで転送される。従ってワード線ＷＬ１に沿ったメモリセルで浮遊ゲートの電子がドレイン拡散層に放出され、消去される。なお、消去メモリセルのしきい値電圧が負の状態であれば、ワード線ＷＬ０に与える電圧はＶｅｒａより低くすることもできる。

以下同様にして、順次ワード線を立ち上げることによって、ワード線単位でメモリセルデータを消去することができる。

なお、特許文献１では、ＳＯＩ構造のＮＡＮＤ型フラッシュメモリでブロック単位のデータ消去を行うために、メモリセルアレイの裏面側にＭＯＳゲートを形成して、ＮＡＮＤセルチャネルに一括して消去電圧を印加することを可能とすることが提案されている。

上述したデータ書き込み及び読み出しにおいて、この実施の形態では、ＮＡＮＤセルチャネル内にキャリアを残留させないように、そのキャリアを排出させるキャリア排出モードを付加することが特長である。

図８は、書き込み電圧印加動作に引き続き、ＮＡＮＤセルチャネルのキャリアを共通ソース線ＣＥＬＳＲＣに排出させるキャリア排出モードを設定した例である。時刻ｔ０で選択ビット線ＢＬに書き込みデータ“０”，“１”に応じて、Ｖｄｄ，Ｖｓｓを与え、同時に選択ゲート線ＳＧＤにＶｄｄを与えて、ビット線側選択ゲートトランジスタＳ１をオンにする。

時刻ｔ２で、選択ワード線ＷＬ２に昇圧された書き込み電圧Ｖｐｇｍを、非選択ワード線には書き込みパス電圧Ｖｐａｓｓを与える。書き込みパス電圧Ｖｐａｓｓは、非選択セルをデータによらずオンさせると共に、そのチャネルを書き込みが生じない電圧レベルに昇圧させるに必要な中間電圧である。このとき、共通ソース線側の選択ゲート線ＳＧＳはＶｓｓであり、選択ゲートトランジスタＳ２をオフに保つ。そしてこの選択ゲートトランジスタＳ２がパンチスルーを生じないようにするため、共通ソース線ＣＥＬＳＲＣにはＶｄｄを与える。これにより、選択ワード線ＷＬ２に沿ったメモリセルで書き込みが行われる。

以上の書き込み電圧印加動作が終了した後、キャリア排出動作を行う。即ち時刻ｔ２で、選択ビット線ＢＬをＶｓｓにすると共に、選択ゲート線ＳＧＤをＶｓｓにして選択ゲートトランジスタＳ１をオフにし、選択ワード線ＷＬ２を書き込み電圧Ｖｐｇｍから書き込みパス電圧Ｖｐａｓｓに低下させ、同時にソース線側の選択ゲート線ＳＧＳにＶｄｄを与えて、選択ゲートトランジスタＳ２をオンさせる。

そして、矢印で示したように、ビット線コンタクトＢＬＣに最も近いワード線ＷＬ０をＶｓｓに低下させ、続いて２番目のワード線ＷＬ１をＶｓｓに低下させ、以下同様に順次ワード線を電位低下させる。これにより、ＮＡＮＤセルユニット内のメモリセルは、ビット線コンタクトに近い側から順にオフになる。従って、ＮＡＮＤセルチャネル内のキャリアは、ビット線コンタクトＢＬＣ側から共通ソース線コンタクトＳＬＣ側に転送されて、ソース線ＣＥＬＳＲＣに排出される。全ワード線ＷＬ０−ＷＬ３１を順次低下させた後、選択ゲート線ＳＧＳをＶｓｓにして、キャリア排出動作を終了する（時刻ｔ３）。

ここで、ワード線を順次レベル低下させる条件を具体的に、図１１を参照して説明する。ここでは、隣接するワード線ＷＬｉ，ＷＬｉ＋１をこの順にＶｐａｓｓからＶｓｓに低下させる場合を示している。ワード線ＷＬｉがＶｓｓになる時刻をｔａとして、ワード線ＷＬｉ＋１がセルの最大しきい値電圧Ｖｔｍａｘまで低下する時刻ｔｂは、時刻ｔａより遅れるようにする。

即ちワード線ＷＬｉにより駆動されるメモリセルＭｉがオフになるタイミングｔａでは、ワード線ＷＬｉ＋１により駆動されるメモリセルＭｉ＋１は、データによらずオン状態を保つようにする。この様なワード線駆動によって、メモリセルにキャリアを取り残すことなく、ビット線コンタクト側のセルから順次、そのキャリアを一方向に絞り出すように転送することができる。

この実施の形態によると、ＳＯＩ基板を用いているものの、書き込み動作終了後にＮＡＮＤセルチャネル内のキャリアを残留させることがない。従って、残留キャリアによりデータが破壊されるといった事態が防止され、データの安定性、信頼性が向上する。

なお、図１１を用いて説明した隣接ワード線駆動タイミングの条件は、以下に説明する他のキャリア排出モードでも同様に有効である。

図９は、書き込み電圧印加動作に引き続き、ＮＡＮＤセルチャネルのキャリアをビット線ＢＬに排出させるキャリア排出モードを設定した例である。

時刻ｔ０からｔ２までの書き込み動作は、図８の場合と同じである。書き込み電圧印加動作終了後、ビット線ＢＬ及び共通ソース線ＣＥＬＳＲＣをＶｓｓに引き下げ、選択ワード線ＷＬ２を書き込み電圧Ｖｐｇｍから書き込みパス電圧Ｖｐａｓｓに下げることも同じである（時刻ｔ２）。

そして、ビット線側の選択ゲート線ＳＧＤには、Ｖｄｄを与え、ソース線側の選択ゲート線ＳＧＳはＶｓｓに保持したまま、矢印で示すように、ソース線コンタクトＳＬＣに最も近いワード線ＷＬ３１をＶｐａｓｓからＶｓｓに低下させ、次いで隣のワード線ＷＬ３０をＶｓｓに低下させ、以下順次ワード線を電位低下させる。

これにより、ＮＡＮＤセルユニット内のメモリセルは、共通ソース線コンタクトＳＬＣに近い側から順にオフになる。従ってＮＡＮＤセルチャネル内のキャリアは、共通ソース線コンタクトＳＬＣ側からビット線コンタクトＢＬＣ側に転送されて、ビット線ＢＬに排出される。全ワード線を順次低下させた後、選択ゲート線ＳＧＤをＶｓｓにして、キャリア排出動作を終了する（時刻ｔ３）。これにより、図８の場合と同様に、書き込み後のデータの信頼性が向上する。

図１０は、書き込み電圧印加動作に引き続き、ＮＡＮＤセルチャネルのキャリアをビット線ＢＬ及び共通ソース線に同時に排出させるキャリア排出モードを設定した例である。

時刻ｔ０からｔ２までの書き込み動作は、図８及び図９の場合と同じである。書き込み電圧印加動作終了後、ビット線ＢＬ及び共通ソース線ＣＥＬＳＲＣをＶｓｓに下げ、選択ワード線ＷＬ１を書き込み電圧Ｖｐｇｍから書き込みパス電圧Ｖｐａｓｓに下げることも同じである（時刻ｔ２）。キャリア排出モードでは、選択ゲート線ＳＧＳにＶｄｄを与えて、ビット線側、共通ソース線側共に選択ゲートトランジスタがオンの状態にする。

そして、矢印で示すように、ＮＡＮＤセルにユニット内の丁度中間位置（又はその近傍）のワード線ＷＬ１５及びＷＬ１６をＶｐａｓｓからＶｓｓに低下させ、次にこれらに隣接するワード線ＷＬ１４及びＷＬ１７をＶｓｓに低下させる。以下順次、二つずつのワード線をＶｓｓに低下させる。

これにより、ＮＡＮＤセルユニット内のメモリセルは中心部から順次オフになる。従って、ＮＡＮＤセルチャネル内のキャリアは、その中心部から共通ソース線ＣＥＬＳＲＣ及びビット線ＢＬに転送されて、排出される。全ワード線を順次低下させた後、選択ゲート線ＳＧＤ及びＳＧＳをＶｓｓにして、キャリア排出動作を終了する（時刻ｔ３）。このキャリア排出動作により、図８及び図９の場合と同様に、データの信頼性が向上する。

図１２は、読み出し動作に引き続き、ＮＡＮＤセルチャネルのキャリアを共通ソース線ＣＥＬＳＲＣに排出させるキャリア排出モードを設定した例である。

データ読み出し時、まずクランプ用トランジスタＱ１及びプリチャージ用トランジスタＱ２をオンにして、選択ビット線ＢＬを所定電圧ＶＢＬまでプリチャージする（時刻ｔ０−ｔ１）。ビット線プリチャージ開始前（又はその後）、選択ワード線ＷＬ２に読み出し電圧Ｖｒを、非選択ワード線にはセルデータによらずセルをオンさせ得る読み出しパス電圧Ｖｒｅａｄを与え、選択ゲート線ＳＧＳにＶｄｄ（又はパス電圧Ｖｒｅａｄ）を与える。ビット線側選択ゲート線ＳＧＤはビット線プリチャージの間、Ｖｓｓを保つ。

ビット線プリチャージ終了後、時刻ｔ１で選択ゲート線ＳＧＤにＶｄｄ（又はＶｒｅａｄ）を与えて、ビット線側の選択ゲートトランジスタＳ１をオンにする。これにより、ビット線ＢＬは、選択セルのデータに応じて放電される。２値記憶の場合であれば、選択セルがデータ“１”のときビット線は放電され、データ“０”のとき放電されない。従って、一定のビット線放電動作の後、その放電状態を検出することにより、データを読み出すことができる。

なお読み出し電圧Ｖｒ，読み出しパス電圧Ｖｒｅａｄは、２値記憶の場合であれば、図７に示すとおりである。４値記憶の場合には、４つのしきい値電圧分布間の判別を行うため、異なる読み出し電圧が用いた複数回の読み出しが行われる。

読み出し後、時刻ｔ２からｔ３までがキャリア排出の期間である。即ち時刻ｔ２で、ビット線ＢＬ及びビット線側選択ゲート線ＳＧＤをＶｓｓにすると共に、選択ワード線ＷＬ２をパス電圧Ｖｒｅａｄまであげる。そして、矢印で示すように、ビット線ＢＬに最も近いワード線ＷＬ０をＶｒｅａｄからＶｓｓに引き下げ、次いで２番目のワード線ＷＬ１をＶｓｓに引き下げる。

以下順次、ワード線電圧を引き下げることによって、ＮＡＮＤセルユニット内のメモリセルを順次オフにすることができ、これによりＮＡＮＤセルチャネル内のキャリアは、共通ソース線ＣＥＬＳＲＣに排出される。全ワード線を低下させた後、選択ゲート線ＳＧＳをＶｓｓにして、キャリア排出動作を終了する（時刻ｔ３）。

この様なキャリア排出動作により、読み出し後、ＮＡＮＤセルユニット内にキャリアを取り残すことがなくなり、データ破壊を防止することができる。

図１３は、読み出し動作に引き続き、ＮＡＮＤセルチャネルのキャリアをビット線ＢＬに排出させるキャリア排出モードを設定した例である。

読み出し動作は、図１２の例と同じであるので、説明を省く。読み出し動作後、時刻ｔ２で、ビット線ＢＬ及びソース線側選択ゲート線ＳＧＳをＶｓｓにすると共に、選択ワード線ＷＬ２をパス電圧Ｖｒｅａｄまであげる。そして、矢印で示すように、ソース線コンタクトＳＬＣに最も近いワード線ＷＬ３１をＶｒｅａｄからＶｓｓに引き下げ、次いで２番目のワード線ＷＬ３０をＶｓｓに引き下げる。

以下順次、ワード線電圧を引き下げることによって、ＮＡＮＤセルユニット内のメモリセルを順次オフにすることができ、これによりＮＡＮＤセルチャネル内のキャリアは、ビット線ＢＬに排出される。全ワード線を低下させた後、選択ゲート線ＳＧＤをＶｓｓにして、キャリア排出動作を終了する（時刻ｔ３）。このキャリア排出動作により、図１２の場合同様に、データの信頼性が向上する。

図１４は、読み出し動作に引き続き、ＮＡＮＤセルチャネルのキャリアを共通ソース線ＣＥＬＳＲＣ及びビット線ＢＬに同時に排出させるキャリア排出モードを設定した例である。

読み出し動作は、図１２の例と同じであるので、説明を省く。読み出し動作後、時刻ｔ２で、ビット線ＢＬをＶｓｓにすると共に、選択ワード線ＷＬ１をパス電圧Ｖｒｅａｄまであげる。選択ゲート線ＳＧＤ，ＳＧＳは、Ｖｄｄ（又はＶｒｅａｄ）を保持し、選択ゲートトランジスタＳ１，Ｓ２をオンに保つ。

矢印で示すように、ＮＡＮＤセルにユニット内の丁度中間位置（又はその近傍）のワード線ＷＬ１５及びＷＬ１６をＶｒｅａｄからＶｓｓに低下させる。次にこれらに隣接するワード線ＷＬ１４及びＷＬ１７をＶｓｓに低下させる。以下順次、二つずつのワード線をＶｓｓに低下させる。

これにより、ＮＡＮＤセルユニット内のメモリセルは中心部から順次オフになる。従って、ＮＡＮＤセルチャネル内のキャリアは、その中心部から共通ソース線ＣＥＬＳＲＣ及びビット線ＢＬに転送されて、排出される。全ワード線を順次低下させた後、選択ゲート線ＳＧＤ及びＳＧＳをＶｓｓにして、キャリア排出動作を終了する（時刻ｔ３）。このキャリア排出動作により、図１２及び図１３の場合同様に、データの信頼性が向上する。

なお、図１２〜図１４で説明した読み出し動作は、通常の読み出しの他、書き込みサイクル内で書き込み状態を確認するために行われるベリファイ読み出しをも含む。ベリファイ読み出しの場合、読み出し電圧Ｖｒとして、確認しようとする所望のデータしきい値電圧の下限値に相当するベリファイ電圧が用いられるが、その他は通常の読み出しと変わらない。例えば、図７の２値記憶の例でいえば、“０”データのしきい値下限値であるベリファイ電圧Ｖｖが用いられる。

この発明は上記実施の形態に限られない。例えば実施の形態では、主要には２値データ記憶の場合を想定して説明したが、４値データ記憶その他の多値データ記憶にもこの発明を適用することができる。多値データ記憶では、高精度のしきい値電圧分布制御が要求されるので、特にこの発明は有効である。

また実施の形態では、キャリア排出動作を、書き込み或いは読み出しに直結する動作として説明したが、書き込みや読み出しとは独立したメモリセルアレイのリフレッシュ動作として行うことも可能である。

更に実施の形態では、電荷蓄積層として浮遊ゲートを持つメモリセルを示したが、シリコン窒化膜等を電荷蓄積層とするメモリセルを用いることもできる。更に、図３の断面において、浮遊ゲート５をシリコン活性層３の上面ではなく、側面に対向させる構造、或いは上面から側面にまたがって対向させる構造等を用いることができる。

この発明の実施の形態によるフラッシュメモリのメモリセルアレイの平面図である。 図１のメモリセルアレイのＩ−Ｉ’断面図である。 図１のメモリセルアレイのII−II’断面図である。 同メモリセルアレイの等価回路である。 同フラッシュメモリのロウデコーダの構成を示す図である。 同フラッシュメモリのセンスアンプユニットの構成を示す図である。 同フラッシュメモリのデータしきい値電圧分布の例を示す図である。 同フラッシュメモリの書き込み動作とその後のキャリア排出動作を説明するためのタイミング図である。 同フラッシュメモリの書き込み動作とその後のキャリア排出動作の他の例を説明するためのタイミング図である。 同フラッシュメモリの書き込み動作とその後のキャリア排出動作の他の例を説明するためのタイミング図である。 キャリア排出動作のための隣接ワード線の駆動法を説明するための図である。 同フラッシュメモリの読み出しとその後のキャリア排出動作を説明するためのタイミング図である。 同フラッシュメモリの読み出し動作とその後のキャリア排出動作の他の例を説明するためのタイミング図である。 同フラッシュメモリの書き込み動作とその後のキャリア排出動作の他の例を説明するためのタイミング図である。 同フラッシュメモリの消去動作を説明するためのタイミング図である。

符号の説明

１…シリコン基板、２…絶縁膜、３…ｐ型シリコン層（活性領域）、４…素子分離絶縁膜、５…浮遊ゲート、６…制御ゲート、７…ソース／ドレイン拡散層、８…ソース線（ＣＥＬＳＲＣ）、９…層間絶縁膜、１０…メモリセルアレイ、１１…ビット線（ＢＬ）、Ｍ０−Ｍ３１…メモリセル、Ｓ１，Ｓ２…選択ゲートトランジスタ、ＢＬＣ…ビット線コンタクト、ＳＬＣ…ソース線コンタクト、ＮＵ…ＮＡＮＤセルユニット、ＷＬ０−ＷＬ３１…ワード線、ＳＧＤ，ＳＧＳ…選択ゲート線、ＢＬＫｉ…ブロック、２０…ロウデコーダ、２１…転送トランジスタアレイ、２２…ブロックデコーダ、２３…ワード線ドライバセット、２４…高電圧発生回路、３０…センスアンプユニット、３１，３２…データラッチ、３３…データ記憶回路。

Claims (5)

1. 絶縁性基板又は絶縁層上に形成された半導体層と、
   前記半導体層に埋め込まれた素子分離絶縁膜により区画された活性領域と、
   前記活性領域に形成された複数の電気的書き換え可能な不揮発性メモリセルが直列接続され、その両端部がそれぞれビット線及びソース線に接続されたＮＡＮＤセルユニットとを有し、
   前記ＮＡＮＤセルユニット内のチャネルのキャリアをビット線、ソース線の少なくとも一方に排出するキャリア排出モードを有し、
   前記キャリア排出モードは、前記ＮＡＮＤセルユニット内の選択メモリセルに対する書き込み電圧印加動作に引き続いて設定される
   ことを特徴とする半導体記憶装置。
2. 絶縁性基板又は絶縁層上に形成された半導体層と、
   前記半導体層に埋め込まれた素子分離絶縁膜により区画された活性領域と、
   前記活性領域に形成された複数の電気的書き換え可能な不揮発性メモリセルが直列接続され、その両端部がそれぞれビット線及びソース線に接続されたＮＡＮＤセルユニットとを有し、
   前記ＮＡＮＤセルユニット内のチャネルのキャリアをビット線、ソース線の少なくとも一方に排出するキャリア排出モードを有し、
   前記キャリア排出モードは、前記ＮＡＮＤセルユニットの選択メモリセルの読み出し動作に引き続いて設定される
   ことを特徴とする半導体記憶装置。
3. 前記キャリア排出モードは、前記ＮＡＮＤセルユニット内の全メモリセルをオンにした状態から、ビット線コンタクトに近い側の前記メモリセルから順次オフにして、前記ソース線にキャリアを排出するものである
   ことを特徴とする請求項１又は２のいずれかに記載の半導体記憶装置。
4. 前記キャリア排出モードは、前記ＮＡＮＤセルユニット内の全メモリセルをオンにした状態から、ソース線コンタクトに近い側の前記メモリセルから順次オフにして、前記ビット線にキャリアを排出するものである
   ことを特徴とする請求項１又は２のいずれかに記載の半導体記憶装置。
5. 絶縁性基板又は絶縁層上に形成された半導体層と、
   前記半導体層に埋め込まれた素子分離絶縁膜により区画された活性領域と、
   前記活性領域に形成された複数の電気的書き換え可能な不揮発性メモリセルが直列接続され、その両端部がそれぞれビット線及びソース線に接続されたＮＡＮＤセルユニットとを有し、
   前記ＮＡＮＤセルユニット内のチャネルのキャリアをビット線、ソース線の少なくとも一方に排出するキャリア排出モードを有し、
   前記キャリア排出モードは、前記ＮＡＮＤセルユニット内の全メモリセルをオンにした状態から、前記ＮＡＮＤセルユニット内の略中間位置の前記メモリセルから順次オフにして、前記ビット線及び前記ソース線にキャリアを排出するものである
   ことを特徴とする半導体記憶装置。

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