JP2718716B2

JP2718716B2 - 不揮発性半導体メモリ装置およびそのデータ書替え方法

Info

Publication number: JP2718716B2
Application number: JP24610588A
Authority: JP
Inventors: 亮平桐澤; 理一郎白田; 良三中山; 誠一有留; 富士雄舛岡; 正樹百冨; 寧夫伊藤
Original assignee: Toshiba Corp
Current assignee: Toshiba Corp
Priority date: 1988-09-30
Filing date: 1988-09-30
Publication date: 1998-02-25
Anticipated expiration: 2013-02-25
Also published as: JPH0294197A; KR930002469B1; EP0361972A2; EP0361972A3; US5978265A; KR900005468A

Description

【発明の詳細な説明】［発明の目的］（産業上の利用分野）本発明は、電荷蓄積層と制御ゲートを有するMOSトラ
ンジスタ構造のメモリセルを用いて構成された電気的書
替え可能な不揮発性半導体メモリ装置（E²PROM）に関す
る。

（従来の技術） E²PROMの分野で、電荷蓄積層（例えば浮遊ゲート）と
制御ゲートを持つMOSトランジスタ構造のメモリセルが
広く知られている。このE²PROMのメモリアレイは、互い
に交差する行線と列線の各交点位置にメモリセルを配置
して構成される。実際のパターン上では、二つのメモリ
セルのドレインを共通にしてここに列線が接続されるよ
うにしてセル占有面積をできる限り小さいものとしてい
る。しかしこれでも、二つのメモリセルの共通ドレイン
毎に列線とのコンタクト部を必要とし、このコンタクト
部がセル占有面積の大きい部分を占めている。

これを解決する有望なものとして本出願人は、先にNA
NDセル構成のE²PROMを提案している（特願昭62−233944
号）。このNANDセルは、浮遊ゲートと制御ゲートを有す
るメモリセルを、ソース，ドレインを共用する形で複数
個直接接続して構成される。NANDセルはマトリクス配列
されて、その一端側のドレインはビット線に接続され、
各メモリセルの制御ゲートはワード線に接続される。こ
のNANDセルのデータ消去および書込み動作は、浮遊ゲー
トとドレイン層または基板間の電子のトンネリングを利
用する。具体的に消去／書込みの動作を説明する。デー
タ消去は、全メモリセルのワード線に20V程度の“H"レ
ベル電位を与え、ビット線に“L"レベル電位例えば0Vを
与える。これにより全てのメモリセルは導通し、その基
板から浮遊ゲートに電子がトンネリングにより注入され
てしきい値が正方向に移動した消去状態（例えばしきい
値2V）となる。これが一括消去である。データ書込み
は、NANDセルのうちビット線から遠い方のメモリセルか
ら順に行なう。このとき、ビット線には例えば23Vの
“H"レベル電位を与えられ、選択されたメモリセルにつ
ながるワード線に0Vが与えられ、非選択ワード線には23
Vの“H"レベル電位が与えられる。既に書込みが行われ
たメモリセルにつながるワード線は、0Vとする。これに
より、ビット線の“H"レベル電位は選択されたメモリセ
ルのドレインまで伝達され、このメモリセルでは浮遊ゲ
ートの電子がドレインに放出されてしきい値が負方向に
移動した状態“1"（例えばしきい値−2V）のデータ書込
みが行われる。このとき、選択メモリセルよりビット線
側のメモリセルでは制御ゲートと基板間に電界がかから
ず、消去状態を保つ。“0"書込みの場合は、ビット線に
中間電位例えば、11.5Vを与える。このとき選択メモリ
セルよりビット線側のメモリセルでは弱い消去モードに
なるが、これらは未だデータ書込みがなされていなし、
また電界が弱いため過剰消去になることはない。データ
読出しは、選択ワード線に0V、その他のワード線に例え
ば5Vを与え、電流の有無を検出することにより行なう。
“1"ならば電流が流れ、“0"ならば電流が流れない。

この様な先提案したNANDセル構成のE²PROMには、次の
ような問題があった。一つは、電子を浮遊ゲートに注入
してしきい値を正方向に高くした状態を消去状態として
いるため、データ書込み時、ビット線の電位が選択メモ
リセルに伝達するまでに、メモリセルのしきい値電圧に
よる電位降下を生じることである。特に、NANDセルを構
成するメモリセル数が多い場合であって、ビット線から
離れたメモリセルに書込みを行なう際に、このビット線
に与えられた電位の降下が大きく、書込み効率が悪いも
のとなる。また、“1"書込み／消去を繰返し行なった場
合、その選択メモリセルよりビット線側にある非選択メ
モリセルでは消去後のしきい値が高くなっていくことで
ある。これは、非選択メモリセルでは消去モードのみが
繰返されることに起因する。これにより、非選択メモリ
セルのしきい値が読出し電位よりも高くなると、誤読出
しが発生する。また、書込みの際のビット線電位の伝達
が一層悪くなり、やがて書込みができなくなる。

（発明が解決しようとする課題）以上のように先に提案したNANDセル構成のE²PROMで
は、浮遊ゲートに電子を注入してしきい値を高くした状
態を消去状態としているため、書込み時ビット線に与え
た“H"レベル電位の選択メモリセルへの伝達効率が悪
く、また書込み／消去の繰返しによりこれよりビット線
側にある消去状態の非選択メモリセルのしきい値はます
ます高くなって誤動作を生じる、といった問題があっ
た。

本発明は、この様な問題を解決したE²PROMおよびその
データ書替え方法を提供することを目的とする。

［発明の構成］（課題を解決するための手段）本発明は、電荷蓄積層と制御ゲートの積層構造を有す
る複数のメモリセルを直列接続してなるセルユニットが
複数個マトリクス配列され、セルユニットの一端側のド
レインがビット線に接続され、各メモリセルの制御ゲー
トがワード線に接続されて構成されるE²PROMであって、
電荷蓄積層の電子を基板またはドレインに放出させるデ
ータ消去モードと、ドレイン層または基板から電荷蓄積
層に電子を注入するデータ書込みモードとを有すること
を特徴とする。

本発明のデータ書替え方法は、この様なE²PROMにおい
て、データ消去動作をビット線側のメモリセルから順に
行い、データ書込み動作はビット線から遠い方のメモリ
セルから順に行なう。

本発明の別のデータ書替え方法は、上記の様なE²PROM
において、データ消去動作をビット線から遠い方のメモ
リセルから順に行い、データ書込み動作はビット線から
遠い方のメモリセルから順に行なう。

（作用）本発明においては、“データ消去”と“データ書込
み”の概念が先に本出願人が提案した内容と逆になって
いる。即ち浮遊ゲートの電子を放出したしきい値の小さ
い状態を消去状態とし、またそのようにする動作をデー
タ消去動作とし、浮遊ゲートに電子を注入してしきい値
を高くした状態を書込み状態とし、そのようにする動作
をデータ書込み動作とする。この結果データ書込みに際
して、非選択メモリセルのしきい値電圧による電位降下
のためにビット線から離れた選択メモリセルの書込みが
困難になる、といった事態がなくなる。また消去時も、
ビット線側から順に消去する方法を採用すると、選択メ
モリセルへのビット線からの“H"レベル電位の伝達がし
きい値による電位降下なしに行われる。以上により、用
いる“H"レベル電位を低くすることが可能になり、E²PR
OMの信頼性向上が図られる。

（実施例）以下、本発明の実施例を説明する。

第１図は、一実施例のメモリアレイを示す等価回路図
であり、第２図はその一つのNANDセルを示す平面図、第
３図（ａ）（ｂ）はそのＡ−Ａ′,B−Ｂ′断面図であ
る。

先ず、一つのNANDセルに着目してその構成を説明す
る。p^-型シリコン基板１の素子分離絶縁膜２で区画され
た領域に、この実施例では８個のメモリセルM₁〜M₈と２
個の選択トランジスタS₁,S₃が形成されている。各メモ
リセルは、基板１上に熱酸化膜からなる第１ゲート絶縁
膜３を介して第１層多結晶シリコン膜による浮遊ゲート
４（4₁〜4₈）が形成され、この上に第２ゲート絶縁膜５
を介して第２層多結晶シリコン膜による制御ゲート（6₁
〜6₈）を形成して構成されている。各メモリセルの制御
ゲート６はそれぞれワード線WL（WL₁〜WL₈）を構成して
いる。メモリセルのソース，ドレインとなるn⁺型層９は
隣接するもの同士で共用する形で８個のメモリセルが直
列接続されている。そしてこの実施例では、ドレイン
側，ソース側に選択トランジスタS₁,S₃が接続されて一
つのNANDセルを構成している。選択トランジスタS₁,S₃
のゲート手4₉,6₉および4₁₀,6₁₀はメモリセルの浮遊ゲー
トおよび制御ゲートを構成する第１層，第２層多結晶シ
リコン膜を同時にパターニングして得られ，電極4₉と6₉
の間および電極4₁₀と6₁₀の間はワード線方向の所定間隔
でコンタクトしている。全体はCVD絶縁膜７で覆われ、
メモリセルに対して選択トランジスタS₁のドレインであ
るn⁺型層にコンタクトするビット線BLとしてのAl配線８
が配設されている。このコンタクト部には、第３図
（ａ）に破線で示したように重ねてｎ型不純物がドープ
されている。

各メモリセルでの浮遊ゲート４と基板１間の結合容量
C₁は、浮遊ゲート４と制御ゲート６間の結合容量C₂に比
べて小さく設定されている。具体的な形状寸法を説明す
れば、浮遊ゲート４および制御ゲート６は共にパターン
幅１μｍ、従ってメモリセルのチャネル長が１μｍであ
り、浮遊ゲート４は第３図（ｂ）に示すようにフィール
ド領域上両側にそれぞれ１μｍずつ延在させている。第
１ゲート絶縁膜３は110Åの熱酸化膜であり、第２ゲー
ト絶縁膜５は350Åの熱酸化膜である。

なお、選択トランジスタS₁,S₃については、ドレイン
側（即ちビット線側）の選択トランジスタS₁のチャネル
長をソース側の選択トランジスタS₃のそれより長く設定
した。これは、選択トランジスタS₁パンチスルー防止の
ためである。また、接地電位が印加されるソース拡散層
はワード線方向に共通に形成されている。

この様なNANDセルは、第１図に示すようにビット線コ
ンタクト，ソース拡散層を共用しながらビット線方向に
折返しつつ繰返し配列されている。第１図では、８本の
ビット線BL₁〜BL₈に設けられた16個のNANDセルを示して
いる。各ワード線WL₁〜WL₈およびドレイン側選択トラン
ジスタS₁,S₂の制御線SD₁,SD₂は、制御信号▲▼で
制御されるＤタイプのｎチャネル選択MOSトランジスタ
を介してアレイ領域から導出されており、ソース側選択
トランジスタS₃,S₄の制御線SS₁,SS₂は直接導出されてい
る。

この様に構成されたE²PROMの動作を次に説明する。

第４図は、メモリセルM₁〜M₈からなるNANDセルに着目
した時の消去および書込みのタイミング図である。消去
或いは書込みに用いる“H"レベル電位は、必要に応じて
チップ内部で電源電圧を昇圧して得る。その昇圧回路は
例えば第５図（ａ）のようなものである。この回路はよ
く知られているように、電源電圧Vccから負荷MOSトラン
ジスタQ_Rを介してキャパシタC₁に蓄積した電荷を同図
（ｂ）に示すようなクロック信号φ₁,φ_２を用いてMOS
トランジスタQ₁を通して次のキャパシタC₂に転送し、以
下同様に電荷を順次転送することにより、出力端子に高
電圧V_Hを得るものである。

先ず、メモリセルM₁〜M₈のデータ消去を行なう。この
データ消去は、メモリセルの浮遊ゲートの電子を基板ま
たはドレインに放出して、しきい値を負方向に移動させ
るもの、換言すれば全てのメモリセルのデータを“1"と
するものである。この消去動作はこの実施例では、ビッ
ト線BLに近い方のメモリセルM₁から順に行なう。第６図
は、メモリセルNM₁からM₃までの消去動作でのNANDセル
の各部電位関係を示している。先ずメモリセルM₁の消去
は、ビット線側の選択トランジスタS₁の制御線SD₁およ
びビット線BLに“H"レベル電位（＝20V）を印加し、ソ
ース側の選択トランジスタの制御線SS₁およびワード線W
L₁〜WL₈に“L"レベル電位（＝0V）を印加する。このと
き、ビット線BLに与えられた“H"レベル電位は選択トラ
ンジスタS₁を通ってメモリセルM₁のドレインまで伝達さ
れ、メモリセルM₁では制御ゲートと基板間に高電界がか
かる。この結果浮遊ゲートの電子は基板およびドレイン
に放出され、しきい値が負方向に移動して、例えばしき
い値電圧−2Vの消去状態となる。次にメモリセルM₁のゲ
ートにつながるワード線WL₁に“H"レベル電位が与えら
れると、ビット線BLに与えられた“H"レベル電位はメモ
リセルM₂のドレインまで伝達され、このメモリセルM₂で
同様に浮遊ゲートから電子が放出されてそのしきい値が
負方向に移動する。以下同様にして順次ビット線BLの
“H"レベル電位をメモリセルのドレインに伝達して行く
ことにより,M₃〜M₈までの消去を行なう。

なおこの実施例では、ビット線に近い方のメモリセル
から順に消去を行なっているが、第９図に示すようにビ
ット線から遠い方のメモリセルから順に消去を行なうこ
とも可能である。

データ書込みは、しきい値が小さくなったメモリセル
に対して、ビット線BLから遠い方から順に浮遊ゲートに
電子注入を行なってしきい値を正方向に移動させること
により行なう。第７図は、メモリセルM₈からM₆までの書
込み動作の各部電位関係を示している。先ずメモリセル
M₈への書込みは、ワード線WL₁〜WL₇に中間電位（＝9V）
を与え、ビット線側の選択トランジスタS₁の制御線と選
択メモリセルM₈の制御ゲートにつながるワード線WL₈に
内部昇圧回路による“H"レベル電位（＝18V）を与え，
ソース側の選択トランジスタS₃の制御線SS₁は“L"レベ
ル電位（＝0V）とする。このときビット線BLに“L"レベ
ル電位（＝0V）が与えられると、メモリセルM₈の基板お
よびドレインと浮遊ゲート間に高電界がかかり，トンネ
ル電流により浮遊ゲートに電子が注入される。この結果
メモリセルM₈は、しきい値が正方向に移動して例えばし
きい値2Vの“0"書込み状態となる。このときの他のメモ
リセルM₁〜M₇では、制御ゲートと基板間は中間電位によ
る弱い電界しかかからず、消去状態を保つ。“1"データ
書込みは、ビット線BLに中間電位を与えて浮遊ゲートへ
の電子注入を防止すること、即ち消去状態を保つことに
より行われる。次にメモリセルM₇への書込みは、第７図
に示すように，“H"レベル電位を選択メモリセルM₇の制
御ゲートにつながるワード線WL₇に与え、これよりビッ
ト線側のメモリセルにつながるワード線WL₁〜WL₆は中間
電位とし、既書込みメモリセルM₈の制御ゲートにつなが
るワード線WL₈は“L"レベル電位（＝0V）または中間電
位とする。これにより、ビット線BLに“L"レベル電位を
与えた時にはメモリセルM₇で同様に浮遊ゲートに電子注
入が行われ、“0"書込みが行われる。以下同様にして順
次メモリセルM₆,M₅、…に書込みを行なう。

なお、ビット線BL₁につながるメモリセルM₁〜M₈への
データ書込みの間、同じワード線WL₁〜WL₈で制御される
他のビット線のメモリセルに対しても、同様にデータに
応じたビット線電位を与えることにより書込みを行なう
ことができる。

第８図は、読出し動作時の電位関係を示している。こ
の例はメモリセルM₃のデータ読出しを行なう場合であ
る。選択メモリセルM₃につながるワード線WL₃に“L"レ
ベル電位（＝0V）を与え、選択トランジスタS₁,S₃の制
御線および残りの全てのワード線に読出し電圧（＝5V）
を与え、ビット線BLに1Vを与える。これにより、メモリ
セルM₃がしきい値の高い“0"状態では電流が流れず、し
きい値の低い“1"状態では電流が流れる。

以上のようにこの実施例においては、データ消去時に
全メモリセルのしきい値が負、即ちＤタイプ状態になっ
ている。そして消去時、ビット線側のメモリセルから順
次消去動作を行なうため、選択メモリセルよりビット線
側のメモリセルは全てＤタイプ状態であって、ビット線
に与えられた“H"レベル電位はしきい値電圧による電位
降下なしに選択メモリセルのドレインまで伝達される。
従って消去動作に用いる“H"レベル電位を昇圧回路によ
り形成する場合にもその電位をそれ程高いものとする必
要がない。データ書込み時にも、“1"書込みの場合のビ
ット線の中間電位は、選択メモリセルよりビット線側に
ある非選択メモリセルでしきい値電圧分の電位降下を受
けることなく選択メモリセルまで伝達される。そこで例
えば、書込み時の“H"レベル電位を下げて15V程度とす
れば、中間電位として電流電位Vcc＝5Vを用いることも
でき、昇圧電位の種類を減らすことも可能になる。これ
は周辺回路の簡単化につながる。また、中間電位として
電源電位Vccを用いれば、NANDセルのドレイン側の選択
トランジスタS₁を省略することができる。これは本発明
の方法では、ビット線に“H"レベル電位がかかるのは一
括消去時のみであり、一括消去時には全メモリセルの消
去を行なうために選択トランジスタが必要ないからであ
る。この選択トランジスタがないと、書込み時には選択
されたビット線に共通接続された他のNANDセルの最もビ
ット線に近いメモリセルのドレインに5Vが印加され、ワ
ード線は“L"レベルとなって弱い消去状態となるが、そ
の電界は弱いものであって誤消去は起こらない。

第10図および第11図（ａ）（ｂ）は、上述した中間電
位として電源電位を用いることで選択トランジスタを省
略した実施例のNANDセル構成を、第２図および第３図
（ａ）（ｂ）に対応させて示す。第12図および第13図
は、その場合の消去動作と書込み動作時の電位関係を、
それぞれ第６図および第７図に対応させて示したもので
ある。これらの電位関係図から明らかなようにこの実施
例の場合は、必要な電位は昇圧電位15Vと電源電位5Vの
２種類のみであり、先の実施例に比べて周辺回路が簡単
になる。またNANDセルの選択トランジスタが一つ省略で
きるため、メモリアレイの高密度化が図られる、［発明の効果］以上述べたように本発明によれば、浮遊ゲートからの
電子放出をデータ消去モードとし、浮遊ゲートへの電子
注入をデータ書込みモードとして利用することにより、
ビット線電位の選択メモリセルへの伝達を確実にするこ
とができる。この結果、用いる“H"レベル電位を下げる
ことができ、これによりセルユニットのビット線側の選
択トランジスタを省略してメモリアレイを高密度化し、
また昇圧電位の種類を減らして周辺回路を簡単化するす
こともでき、書替えを繰返しても不良が発生しない信頼
性の高いE²PROMを実現することができる。

【図面の簡単な説明】

第１図は、本発明の一実施例のE²PROMのメモリアレイを
示す等価回路図、第２図はその一つのNANDセル部分の構
成を示す平面図、第３図（ａ）（ｂ）は第２図のＡ−
Ａ′およびＢ−Ｂ′断面図、第４図はこの実施例のE²PR
OMの動作を説明するためのタイミング図、第５図（ａ）
（ｂ）はこの実施例に用いる昇圧回路とその駆動クロッ
ク波形を示す図、第６図はデータ消去動作時の各部電位
関係を示す図、第７図は同じく書込み時の電位関係を示
す図、第８図は同じく読出し時の電位関係を示す図、第
９図は別の実施例の消去動作時の電位関係を第６図に対
応させて示す図、第10図は更に他の実施例のE²PROMのNA
NDセル構成を示す平面図、第11図（ａ）（ｂ）は、第10
図のＡ−Ａ′およびＢ−Ｂ′断面図、第12図はそのE²PR
OMの消去動作時の電位関係を示す図、第13図は同じく書
込み動作時の電位関係を示す図である。１……ｐ型シリコン基板、２……素子分離絶縁膜、3,5
……ゲート絶縁膜、４（4₁〜4₈）……浮遊ゲート、６
（6₁〜6₈）……制御ゲート、７……CVD絶縁膜、８……A
l配線（ビット線）、BL……ビット線、WL……ワード
線、S₁〜S₄……選択トランジスタ。

───────────────────────────────────────────────────── フロントページの続き (72)発明者有留誠一神奈川県川崎市幸区小向東芝町１番地株式会社東芝総合研究所内 (72)発明者舛岡富士雄神奈川県川崎市幸区小向東芝町１番地株式会社東芝総合研究所内 (72)発明者百冨正樹神奈川県川崎市幸区小向東芝町１番地株式会社東芝総合研究所内 (72)発明者伊藤寧夫神奈川県川崎市幸区小向東芝町１番地株式会社東芝総合研究所内 (56)参考文献特開昭62−155568（ＪＰ，Ａ) 特開昭57−71587（ＪＰ，Ａ) 特開昭60−182162（ＪＰ，Ａ)

Claims

(57)【特許請求の範囲】

【請求項１】半導体基板上に、トンネル絶縁膜を介して
電荷蓄積層と制御ゲートが積層され、前記電荷蓄積層と
基板またはドレイン層との間の電荷の授受により電気的
書替えを可能としたメモリセルが複数個直列接続された
メモリセルと、これら複数個直列接続されたメモリセル
の少なくともソース側に設けられ、上記複数個直列接続
されたメモリセルを選択してデータの読出し、データの
書込み、及び消去を行うための選択トランジスタとを備
えるNANDセルが複数個マトリクス状に配列され、前記NA
NDセルの一端側のドレインがビット線に接続され、各メ
モリセルの制御ゲートがワード線に接続されて構成され
た不揮発性半導体メモリ装置であって、電荷蓄積層の電
子をドレイン層または基板に放出させるデータ消去モー
ドと、ドレイン層または基板から電荷蓄積層に電子を注
入するデータ書き込みモードとを有することを特徴とす
る不揮発性半導体メモリ装置。
【請求項２】半導体基板上に、トンネル絶縁膜を介して
電荷蓄積層と制御ゲートが積層され、前記電荷蓄積層と
基板またはドレイン層との間の電荷の授受により電気的
書替えを可能としたメモリセルが複数個接続されて構成
されたセルユニットが複数個マトリクス状に配列され、
前記セルユニットの一端側のドレインがビット線に接続
され、各メモリセルの制御ゲートがワード線に接続され
て構成された不揮発性半導体メモリ装置において、ビッ
ト線側のメモリセルから順に電荷蓄積層の電子をドレイ
ン層または基板に放出させるデータ消去モードと、ビッ
ト線から遠い方のメモリセルから順にドレイン層または
基板から電荷蓄積層に電子を注入するデータ書込みモー
ドとを有することを特徴とする不揮発性半導体メモリ装
置。
【請求項３】半導体基板上に、トンネル絶縁膜を介して
電荷蓄積層と制御ゲートが積層され、前記電荷蓄積層と
基板またはドレイン層との間の電荷の授受により電気的
書替えを可能としたメモリセルが複数個接続されて構成
されたセルユニットが複数個マトリクス状に配列され、
前記セルユニットの一端側のドレインがビット線に接続
され、各メモリセルの制御ゲートがワード線に接続され
て構成された不揮発性半導体メモリ装置において、ビッ
ト線から遠い方のメモリセルから順に電荷蓄積層の電子
をドレイン層または基板に放出させるデータ消去モード
と、ビット線から遠い方のメモリセルから順にドレイン
層または基板から電荷蓄積層に電子を注入するデータ書
込みモードとを有することを特徴とする不揮発性半導体
メモリ装置。
【請求項４】半導体基板上に、トンネル絶縁膜を介して
電荷蓄積層と制御ゲートが積層され、前記電荷蓄積層と
基板またはドレイン層との間の電荷の授受により電気的
書替えを可能としたメモリセルが複数個接続されて構成
されたセルユニットが複数個マトリクス状に配列され、
前記セルユニットの一端側のドレインがビット線に接続
され、各メモリセルの制御ゲートがワード線に接続され
て構成された不揮発性半導体メモリ装置において、ビット線に“H"レベル電位を与え、ビット線側のワード
線から順に“L"レベル電位を与え、“L"レベル電位の与
えられたワード線よりビット線側の残りのワード線には
“H"レベル電位、ソース側の残りのワード線には“L"レ
ベル電位を与えることにより、ビット線側のメモリセル
から順に電荷蓄積層の電子をドレイン層または基板に放
出させてデータ消去を行ない、ビット線に“L"レベル電位を与え、選択されたワード線
に“H"レベル電位を与え、これによりビット線側のワー
ド線には中間電位を与え、ビット線より遠い方のワード
線には中間電位または“L"レベル電位を与えて、ビット
線から遠い方のメモリセルから順にドレイン層または基
板から電荷蓄積層に電子を注入してデータ書込みを行な
うことを特徴とする不揮発性半導体メモリ装置のデータ
書替え方法。
【請求項５】半導体基板上に、トンネル絶縁膜を介して
電荷蓄積層と制御ゲートが積層され、前記電荷蓄積層と
基板またはドレイン層との間の電荷の授受により電気的
書替えを可能としたメモリセルが複数個接続されて構成
されたセルユニットが複数個マトリクス状に配列され、
前記セルユニットの一端側のドレインがビット線に接続
され、各メモリセルの制御ゲートがワード線に接続され
て構成された不揮発性半導体メモリ装置において、ビット線に“H"レベル電位を与え、ビット線から遠い方
のワード線から順に“L"レベル電位を与え、“L"レベル
電位の与えられたワード線よりビット線側の残りのワー
ド線には“H"レベル電位、ソース側の残りのワード線に
は“L"レベル電位を与えることにより、ビット線から遠
い方のメモリセルから順に電荷蓄積層の電子をドレイン
層または基板に放出させてデータ消去を行ない、ビット線に“L"レベル電位を与え、選択されたワード線
に“H"レベル電位を与え、これよりビット線側のワード
線には中間電位を与え、ビット線から遠い方のワード線
には中間電位または“L"レベル電位を与えて、ビット線
から遠い方のメモリセルから順にドレイン層または基板
から電荷蓄積層に電子を注入してデータ書込みを行なう
ことを特徴とする不揮発性半導体メモリ装置のデータ書
替え方法。