KR970004070B1

KR970004070B1 - 불휘발성 반도체메모리장치

Info

Publication number: KR970004070B1
Application number: KR1019890008872A
Authority: KR
Inventors: 마사키 모모도미; 야스오 이토; 요시히사 이와타; 후지오 마스오카; 마사히코 치바
Original assignee: 가부시키가이샤 도시바; 아오이 죠이치
Priority date: 1988-06-27
Filing date: 1989-06-27
Publication date: 1997-03-24
Also published as: KR910001783A; JPH027295A; US5400279A; JP2728679B2; FR2633433A1; FR2633433B1

Abstract

없음

Description

불휘발성 반도체메모리장치

제1도는 본 발명의 1실시예에 따른 EEPROM 메모리셀메트릭스부의 회로도를 개략적으로 나타낸 도면,

제2도는 선택트랜지스터와 메모리셀들이 직렬로 접속되어 구성된 NAND셀블럭의 평면도,

제3도는 제2도에 나타낸 NAND셀블럭을 선(Ⅲ-Ⅲ)을 따라 절단한 경우의 단면도,

제4도는 제2도에 나타낸 NAND셀블럭을 선(Ⅳ-Ⅳ)을 따라 절단한 경우의 단면도,

제5도는 데이터소거모드와 데이터기입모드에 있어서 EEPROM의 주요부에서 발생되는 전압신호의 몇가지 표준 파형을 나타낸 도면,

제6도는 데이터독출모드에 있어서 EEPROM의 주요부에서 발생되는 전압신호의 표준파형을 나타낸 도면,

제7도는 EEPROM 메모리셀메트릭스부의 주변구동회로를 상세히 도시해 놓은 도면이다.

*도면의 주요부분에 대한 부호의 설명*

11 : 메모리셀메트릭스부20 : 접속구멍

22 : 반도체기판24 : 접속배선

26 : 소자분리절연층28 : 부유게이트

30 : 제1게이트절연막32 : 제어게이트

36,38 : 다결정실리콘층100 : 행디코더 및 부트스트랩회로

102 : 어드레스입력단자104 : 어드레스천이검출회로

106 : 시간설정회로152 : 제1지연회로

154 : 제2지연회로 BL1~BLn : 비트선

WL1~WLn : 워드선QS1 : 제1선택트랜지스터

QS2 : 제2선택트랜지스터

[산업상의 이용분야]

본 발명은 불휘발성, 반도체메모리장치에 관한 것으로, 특히 큰 데이터격납용량과 우수한 동작신뢰도를 갖춘 EEPROM(Electrically Erasable Programmable Read Only Memory)에 관한 것이다.

[종래의 기술 및 그 문제점]

최근, 고성능과 고신뢰도를 갖춘 컴퓨터시스템에 대한 필요성이 증대됨에 따라 현재의 플로피디스크구동유니트과 하드디스크유니트등과 같은 외부데이터기억장치를 대치할 수 있을 정도로 큰 데이터격납용량을 갖는 불휘발성 반도체메모리의 개발이 강력히 요청되고 있다.

그런데, 현재 사용되고 있는 EEPROM은 데이터기입/독출 속도가 빠르고 그 동작신뢰성도 높은 등 기술적인 장점이 있지만, 데이터격납용량은 상기의 요구를 만족시킬 수 있을 정도로 충분하지를 못하다. 그 이유는 종래 EEPROM에 있어서 1바이트의 데이터를 격납시키기 위한 각 메모리셀이 기본적으로 2개의 트랜지스터로 구성되어 있었으며, 이러한 배열로는 특별한 고집적화 소자제조기술을 사용하지 않는 한 칩기판상의 메모리셀점유면적을 단순히 감소시킬 수는 없었다. 그러나, 현재의 반도체 제조기술에 의하면, 상기와 같은 특별한 소자 제조기술이 충분히 확립되어 있더라도 그 생산성이 낮아 실용화의 저해요인이 되고 있는 실정이다.

이러한 문제점을 해결하기 위해서 최근, NAND셀구조를 갖는 특별한 형태의 EEPROM이 제안되고 있는 바, 여기에서는 각 메모리셀이 1개의 MOS트랜지스터로 구성되는 한편 각 메모리셀어레이에 있어서 대개의 메모리셀들이 직렬로 접속되기 때문에 메모리셀어레이와 그에 대응하는 비트선간의 접속부를 비약적으로 감소시킬 수 있게 되어 집적도가 대폭적으로 개선된다.

그런데, 현재 제안되고 있는 NAND셀구조의 EEPROM은 데이터독출동작의 신뢰성이 낮다는 문제점이 있는 바, 즉 이러한 구조의 메모리셀에 있어서 논리 "1"의 데이터는 선택된 메모리셀트랜지스터의 부유게이트에 축적되어 있는 전하를 방출시켜 그 임계치전압을 음의 방향으로 천이시킴으로써 상기 선택된 메모리셀에 격납되게 된다. 또, 논리 "0"의 데이터는 선택된 메모리셀트랜지스터의 부유게이트에 전자를 주입해서 그 임계치전압을 양의 방향으로 천이시킴으로써 상기 선택된 메모리셀에 격납되게 된다. 그런데, 일반적으로 논리 "1"의 데이터가 기입된 상태에서 메모리셀의 최저 임계치전압은 -2V이고, 논리 "0"의 데이터가 기입된 상태에서 메모리셀의 최고 임계치전압은 +3V로서 그 차이는 5V에 불과한데, 이러한 작은 임계치전압의 차이 때문에 이하에 설명하는 바와 같이 데이터독출시의 동작 신뢰성이 저하되게 된다.

즉, 이러한 구조의 EEPROM에 있어서, 소망하는 메모리셀로부터 거기에 격납되어 있는 데이터를 독출하려면, 그 선택된 메모리셀이 접속된 워드선에 "L"레벨(예컨대; 0V)의 전위를 인가해주고, 이 상태에서 상기 선택된 메모리셀이 포함되는 NAND셀어레이에 전류가 흐르는지의 여부를 검출해냄으로써 격납된 데이터가 논리 "1"의 데이터인지, 논리 "0"의 데이터인지를 판정하게 된다. 그런데, 이와같은 데이터독출사이클에 있어서 비선택 워드선들에는 상기와는 달리 "H"레벨의 전위를 계속 인가해주게 되는데, 이때문에 논리 "1"의 데이터가 격납되어 있는 메모리셀의 임계치전압이 서서히 양의 방향으로 천이하게 된다. 이와같이, 논리 "1"의 데이터 및 논리 "0"의 데이터간의 격납 임계치전압의 차이가 작으면, 근소한 임계치전압의 어긋남이 심각한 데이터의 오독을 일으키는 원인이 되며, 더우기 EEPROM의 독출사이클시간이 길어지면 길어질수록 오독출의 발생확률도 따라서 높아진다.

여기에 더하여 데이터의 기입 및 소거동작이 여러번 반복되면, 메모리셀간의 임계치전압의 차이가 커지게 된다. 즉, 소거된 메모리셀의 임계치전압이 양의 방향으로 많이 천이되어 버리면, 그후의 데이터독출모드에 있어서 비선택워드선에 인가되는 "H"레벨의 전위로서 전원전압(Vcc)이 이용되는 경우에 소거상태의 메모리셀이 도통되지 못하게 되는 오동작이 발생되는데, 이러한 메모리셀의 부도통도 또한 EEPROM에 대한 오독출의 발생을 촉진시켜 결국, 동작상의 신뢰성을 악화시키게 되는 문제점이 있었다.

[발명의 목적]

본 발명은 상기한 문제점을 해결하기 위해 발명된 것으로, 고집적화되어 큰 데이터격납용량을 갖는 한편, 동작상의 신뢰성도 우수한 EEPROM을 제공하고자 함에 그 목적이 있다.

[발명의 구성]

상기 목적을 달성하기 위한 본 발명의 불휘발성 반도체메모리장치는 반도체기판과, 이 반도체기판상에 설치된 비트선; 이 비트선에 접속되어 데이터를 교환하는 메모리셀, 대응되는 상기 비트선에 접속되어 있는 선택트랜지스터, 제1노드가 상기 선택트랜지스터에 접속되고, 그 제2노드가 상기 반도체기판에 접속된 일련의 제어게이트와 부유게이트를 갖춘 메모리셀로 구성된 NAND셀블럭; 상기 반도체기판상에 설치되어 있으면서 상기 메모리셀의 제어게이트에 접속된 워드선; 데이터독출모드에 있어서 NAND셀블럭중의 선택된 메모리셀의 선택트랜지스터를 도통시켜 상기 임의의 NAND셀블럭을 그에 대응되는 특정 비트선에 접속시키고, 상기 선택된 메모리셀과 접속된 워드선에는 "L"레벨전위를 인가해주는 반면, 나머지 워드선에는 "H"레벨전위를 인가해 줌으로써 상기 선택된 메모리셀에서 데이터가 독출되도록 해주는 전압인가수단을 구비하여 구성된다.

(작용)

상기의 구성으로 된 본 발명의 불휘발성 반도체메모리장치에 의하면, 메모리셀이 1개의 MOS트랜지스터로 구성되는 한편 이들이 직렬로 메모리셀어레이(즉, NAND셀블럭)를 구성하기 때문에 메모리셀어레이와 그에 대응되는 비트선간의 접속부를 비약적으로 감소시켜 고집적을 실현할 수 있게 되고, 동작상의 신뢰성도 향상된다.

(실시예)

이하 도면을 참조해서 본 발명의 실시예를 상세히 설명한다.

제1도는 본 발명의 1실시예에 따른 EEPROM을 도시해 놓은 것으로, 여기에서 참조부호 10은 일반적으로 알려져 있는 메모리셀메트릭스부를 나타낸다. 그리고, 이 메모리셀메트릭스부(10)는 선택된 수의 비트선(BL1~BLn)과 워드선(WL1~WL4), 그리고 이들 비트선(BL1~BLn)과 워드선(WL1~WL4)의 교차점에 설치된 메모리셀(M)로 구성된다.

제1도에 나타낸 바와 같이 메모리셀메트릭스부(10)의 비트선(BL1~BLn)에 접속되어 있는 메모리셀(M)들은 서브어레이(B1~Bn; 이하 "NAND셀블럭"이라 칭한다)로 분할되어 있는데, 각 NAND셀블럭(B1~Bn)은 제1선택트랜지스터(QS1)와 제2선택트랜지스터(QS2) 및 선택된 수의 메모리셀(M)을 구비하고 있다. 또, 상기 제1 및 제2선택트랜지스터(QS1,QS2)는 단일게이트형 MOS트랜지스터로 구성되어 있다. 그리고, 메모리셀(M)은 부유게이트와 제어게이트의 2중구조로 이루어진 이중게이트형 MOS트랜지스터로 구성되어 있다. 또, 제1도에는 도시를 간략히 하기 위해서 비트선(BL1~BLn)에 설치된 NAND셀블럭(B1~Bn)중에서 NAND셀블럭(B1,B2,Bn)만을 상세히 묘사하였다.

각 NAND셀블럭(B1~Bn)의 트랜지스터의 직렬배열은 예컨대 NAND셀블럭(B1)의 경우 그 한쪽단[즉, 메모리셀트랜지스터(M11)의 드레인]은 제1선택트랜지스터(QS1)를 매개해서 대응되는 비트선에 접속되고, 그 다른단[즉, 메모리셀트랜지스터(M41)]은 제2선택트랜지스터(QS2)를 매개해서 기판전위(Vs)에 접속되어 있다. 그리고, 각 NAND셀블럭(B1~Bn)중의 메모리셀(M)들도 이른바 "NAND셀구조"를 구성하기 위해 직렬접속되어 있다. 이하의 설명에 있어서 각 NAND셀블럭에 포함된 메모리셀의 수는 도시를 간략히 하기 위해서 4개로 줄여서 설정되어 있지만, 실제의 응용에 있어서는 8개나 16개가 설정되어 있다.

제1 및 제2선택트랜지스터(QS1,QS2)와 메모리셀(M)은 비트선(BL1~BLn)과 워드선(WL1~WL4)의 접속점에 각각 도시된 바와 같이 접속되어 메모리셀메트릭스부(10)를 구성하고 있다. 그리고, 각 NAND셀블럭(BL1~BLn)의 제1선택트랜지스터(QS1)와 제2선택트랜지스터(QS2)에 각각 접속되어 있는 선(SG1,SG2)을 여기에서는 "게이트제어선"이라고 칭한다.

제2도는 1개의 NAND셀블럭(예컨대 "B1")을 도시해 놓은 것으로, 낮은 농도로 도핑된 P형의 반도체기판(22)상에 접속구멍(20)이 형성되어 있고, 제1 및 제2선택트랜지스터(QS1,QS2)와 메모리셀(M1~M4)이 직렬접속된 윗쪽에 절연적으로 접속배선(24)이 형성되어 있다. 이때, 접속배선(24)은 상기 제1 및 제2선택트랜지스터(QS1,QS2)와 메모리셀(M1~M4)의 배열에 평행하게 형성시킨 알루미늄층이다.

제3도와 제4도는 상기 도시한 NAND셀블럭을 선(Ⅲ-Ⅲ) 및 선(Ⅳ-Ⅳ)을 따라 절단한 경우의 단면도를 각각 나타낸다. NAND셀블럭(B1)의 트랜지스터어레이는 반도체기판(22)상에 형성된 것으로, 소자분리를 위한 소자분리절연층(26)으로 둘러쌓인 기판표면영역에 형성되어 있다. 그 자체가 하나의 메모리셀(M)을 구성하는 MOS트랜지스터(M1; 그외의 메모리셀도 마찬가지로 구성되어 있다)는 제3도에 명료하게 도시해 놓은 바와 같이, 반도체기판(22)의 윗쪽에 열산화막(30)을 이용해서 절연시켜 성장시킨 제1다결정실리콘층(28; 부유게이트)이 형성되어 있는 바, 이 제1다결정실리콘층(28)은 메모리셀(M1)의 부유게이트로 기능하고, 제1다결정실리콘층(28)상에 성장된 열산화막(34)을 매개로 형성시킨 제2다결정실리콘층(32; 제어게이트)은 메모리셀(M1)의 제어게이트로서 기능한다. 제어게이트(32)는 한쪽 방향으로 계속해서 연장시켜 워드선[예컨대, 메모리셀(M1)의 경우에는 워드선(WL1)]을 구성한다. 제4도에 있어서, 제1 및 제2선택트랜지스터(QS1,QS2)에는 반도체기판(22)의 윗쪽에 절연적으로 형성시킨 다결정실리콘층(36,38)이 형성되어 있는데, 이들 다결정실리콘층(36,38)은 각각 상기 제1 및 제2선택트랜지스터(QS1,QS2)의 제어게이트로서 기능한다.

또, 제3도에 있어서 부유게이트(28)는 소자분리절연층(26)의 윗쪽까지 연장되어 있는데, 이에따라 각 메모리셀(M1)에 있어서 부유게이트(28)와 반도체기판(22)간의 결합용량(Cfs)은 부유게이트(28)와 제어게이트(32)간의 결합용량(Cfs) 보다도 작게 설정되기 때문에 부유게이트(28)와 기판(22)간의 터널링효과에 의한 전자의 이동만으로 데이터의 기입/독출이 가능해진다.

제4도에 나타낸 바와 같이 반도체기판(22)의 표면에 고농도로 도핑된 N형의 확산층(40,42,44,46,48,50,52)이 제1 및 제2선택트랜지스터(QS1,QS2)와 메모리셀(M)에 약간 오버랩되도록 형성되어 있는데, 이들 N형 확산층은 대응되는 트랜지스터의 소오스 및 드레인으로 작용한다. 예컨대, N형 확산층(40,42)은 선택트랜지스터(QS1)의 소오스 및 드레인으로 각각 기능하며, 마찬가지로 N형 확산층(42,44)은 메모리셀(M1)의 드레인 및 소오스로 각각 기능한다. 그리고, 상기의 구조체는 CVD절연막(54)으로 전체가 피복되며, 상기 접속구멍(20)은 이 CVD절연막(54)중에 형성된다. 또, 접속배선(24)은 이 CVD절연막(54)상에 형성되는데 제1 및 제2선택트랜지스터(QS1,QS2)와 메모리셀(M)의 연결방향을 따라 형성되며, NAND셀블럭(B1)에 포함된 제1 및 제2선택트랜지스터(QS1,QS2)와 메모리셀(M)의 게이트에 오버랩되어 있다. 또, 접속구멍(20)은 제1선택트랜지스터(QS1)의 드레인확산층(40)상에 위치한다. 그리고, 상기 접속배선(24)은 상기 접속구멍(20)을 매개해서 제1선택트랜지스터(QS1)의 드레인과 접촉되며, 이에따라 이 NAND셀어레이(B1)의 비트선으로 기능한다.

본 실시예에 있어서, 각 메모리셀(M)의 제어게이트(32) 및 부유게이트(28)는 1㎛의 폭을 가지며, 그 채널폭도 1㎛로 설정되어 있다. 그리고, 부유게이트(28)는 제2도에 나타낸 바와 같이 1㎛ 폭의 접속배선(24)의 양쪽으로부터 1㎛ 만큼 돌출되어 있다. 또, 제3도에 나타난 제1게이트 절연막(30)은 예컨대 30nm 두께의 열산화막의 유전률을 "

"라 하면, 이 경우의 부유게이트(28)와 반도체기판(22)간의 총용량(Cfs) 및 부유게이트(28)와 제어게이트(32)간의 총용량(Cfs)은

Cfs=

/0.2

Cfs=3.

/0.035

로 되며, 본 실시예의 NAND셀구조는 상기의 조건을 만족시키고 있음이 확인되었다.

상기 제1도에 나타낸 워드선(WL1~WL4) 및 게이트제어선(SG1,SG2)은 행디코더 및 부트스트랩회로(100)에 접속되어 있다. 이 행디코더 및 부트스트랩회로(100)는 어드레스 입력단자(102)로부터 어드레스신호를 공급받으며, 이 어드레스신호는 어드레스천이검출회로(104)에도 공급된다. 이 어드레스천이검출회로(104)는 지연회로를 포함해서 이루어진 시간설정회로(106)에 접속되어 있다. 그리고, 이 시간설정회로(106)는 상기 행디코더 및 부트스트랩회로(100)에 접속되어 있다.

이와같이 구성된 NAND셀구조의 EEPROM의 동작에 대해서 제5도의 신호파형도를 참조해서 설명한다.

이 EEPROM은 데이터의 선택적인 기입에 앞서 우선, 일괄소거를 행하게 되는데, 이때에는 메모리셀메트릭스부(10)의 모든 메모리셀(M)의 격납데이터가 동시에 소거된다. 제1도에 나타낸 메모리셀메트릭스부(10)중의 한 NAND셀블럭(예컨대, B1)의 일괄소거동작에 대해서 생각해 보면(다른 NAND셀블럭에 대해서도 마찬가지이다), 이러한 일괄소거를 실행하기 위해서 시각(t1)에서 게이트제어선(SG1,SG2)에 "L"레벨전위(예컨대, 0V)가 제5도에 나타낸 바와 같이 인가되어 제1 및 제2선택트랜지스터(QS1,QS2)가 차단상태로 되며, 이 NAND셀블럭(B1)은 그 대응되는 비트선(BL1)으로부터 전기적으로 분리된다. 그리고, 워드선(WL1~WL4)에 "L"레벨전위가 인가되고, 기판전위(Vs)는 "H"레벨전위(예컨대, 18V)로 설정되며, 비트선(BL1)을 포함하는 모든 비트선(BL1~BLn)의 전위(Vbit)는 "H"레벨전위(예컨대, 18V)로 설정된다. 이와 같이 인가된 전압에 의해 메모리셀(M1~M4)을 포함해서 그밖의 모든 메모리셀(M)의 각 제어게이트(32)와 반도체기판(22)사이에 전계가 발생되어 전자는 터널링효과에 의해 부유게이트(28)로부터 반도체기판(22)으로 방출되며, 그 결과 각 메모리셀의 임계치전압이 음의 방향을 천이되어 논리 "0"의 격납상태로 된다.

다음으로, 시각(t2)에서 EEPROM은 기입모드로 설정되는 바, 예컨대 NAND셀블럭(B1)이 선택되었다면, EEPROM이 선택된 NAND셀블럭(B1)의 메모리셀(M1~M4)에 대해서 차례대로 데이터를 기입한다. 이 경우, 이 NAND셀블럭(B1)과 그에 대응되는 비트선(BL1)간의 접속점[즉, 제1선택트랜지스터(QS1)의 드레인으로 생각해도 무방하다]으로부터 가장 멀리 위치하고 있는 메모리셀(M4)에 가장 먼저 데이터가 기입되고, 이 NAND셀블럭(B1)과 비트선(BL1)간의 상기 접속점에서 가장 가까이 위치하고 있는 메모리셀(M1)이 가장 늦게 데이터가 기입된다. 따라서, 선태된 NAND셀블럭(B1)에 있어서는 메모리셀(M4),……,메모리셀(M1)의 순서로 데이터가 기입되게 된다.

다음으로, 상기의 데이터기입동작에 대해서 제5도를 참조해서 설명한다.

제5도에 나타낸 바와 같이, 데이터기입모드에서 제어게이트선(SG1)에 턴온전압[이는 승압전압(Vpp)의 절반인 중간 전위로서 본 실시예에서는 10V이다]이 인가되어 제1선택트랜지스터(QS1)가 도통되며, NAND셀블럭(B1)은 그에 대응되는 비트선(BL1)에 전기적으로 접속된다. 그리고, 제어게이트(SG2)은 "L"레벨전위(예컨대 0V)로 유지되므로 제2선택트랜지스터(QS2)가 차단상태로 되어 NAND셀블럭(B1)이 메모리셀(M4)의 소오스에 기판(22)으로부터 전기적으로 분리되며, 이때 기판전위(Vs)는 "L"레벨전위에 설정된다.

메모리셀(M4)에 대해서 우선 데이터기입을 선택적으로 행하기 위해서 시각(t2)에서 상기 선택된 메모리셀(M4)의 제어게이트에 접속되어 있는 워드선(WL4)에 "H"레벨전위(12~20V의 범위에서 결정되며, 예컨대 20V)가 인가되고, 반면에 비선택 워드선(WL1~WL3)에는 "L"레벨전위가 인가된다. 또, 선택된 비트선(BL1)의 전위(Vbit1)는 "H"레벨전위로 설정되며, 비선택 비트선(BL2 ~BLn)의 전위(Vbit2~Vbitn)는 중간전위(10V)로 설정된다. 그리고, 선택된 메모리셀(M4)의 제어게이트전압(Vcg4)이 "H"레벨전위로 되고, 나머지 메모리셀(M1~M3)의 제어게이트전압(Vcg1,Vcg2,Vcg3)은 중간전위로 된다. 그 결과, 상기의 선택된 메모리셀(M4)의 제어게이트(32)와 반도체기판(22)간에 고전계가 발생되어 전자가 그 드레인으로부터 부유게이트(28)로 터널링에 의해 주입된다. 따라서, 상기 메모리셀(M4)의 임계치전압이 양의 방향으로 천이되고, 논리 "1"의 데이터가 격납된다. 이때, 비선택 메모리셀(M1~M3)의 임계치전압은 실질적으로 변하지 않기 때문에 논리 "0"의 격납상태가 유지된다. 그 이유는 이들 비선택 메모리셀(M1~M3)의 제어게이트전압(Vcg1,Vcg2,Vcg3)이 상술한 바와 같이 중간전위로 되어 있으므로 각 메모리셀에서 발생되는 전계는 전자를 그 부유게이트(28)로 터널주입시킬 수 있을 정도로는 강하지 않기 때문이다. 그리고, 상기의 선택된 NAND셀블럭(B1)에 인접한 비선택 NAND셀블럭(B2)의 메모리셀의 임계치전압도 실질적으로 변하지 않으므로 논리 "0"의 격납상태가 계속 유지되는데, 그 이유는 비선택 NAND셀블럭(B2)의 비트선전위(Vbit2)가 중간전위로 설정되어 있어 전자를 그 부유게이트(28)에 터널주입시킬 수 있을 정도의 강한 전계가 이들 비선택 메모리셀에서는 발생되지 않기 때문이다

그리고, 선택된 NAND셀블럭(B1)중의 메모리셀(M4)에 이어서 메모리셀(M3)에 선택적으로 데이터가 기입된다. 즉, 시각(t3)에서 워드선(WL3)에 "H"레벨전위(20V)를 인가해 주면, 메모리셀(M3)의 제어게이트전압(Vcg3)은 "H"레벨전위로 된다. 그리고, 나머지 메모리셀(M1,M2,M4)의 제어게이트전압(Vcg1,Vcg2,Vcg4)은 중간전위로 된다. 그 결과, 상기와 마찬가지로 선택된 메모리셀(M3)에 고전계가 발생됨으로써 전자가 그 부유게이트(28)로 터널주입된다. 그러면, 메모리셀(M3)의 입계치전압이 양의 방향으로 천이되고, 논리 "1"의 데이터가 메모리셀(M3)에 격납되며, 이후 나머지 메모리셀(M2,M1)에 대해서도 데이터기입이 행해진다.

또, 이 EEPROM이 시각(t6)에 데이터독출모드로 설정되면, 제어게이트선(SG1,SG2)에 턴온전압(예컨대, 5V)가 인가되어 제1 및 제2선택트랜지스터(QS1,QS2)가 도통됨으로써 NAND셀블럭(B1)이 그 대응되는 비트선(BL1) 및 기판전위(Vs)와 접속되는데, 이때 기판전위(Vs)는 "L"레벨전위에 설정되어 있다.

NAND셀블럭(B1)중의 임의의 메모리셀, 예컨대 메모리셀(M3)의 격납데이터를 독출하는 경우에 대해서 제6도를 참조해서 설명한다.

제6도에 나타낸 바와 같이 어드레스신호의 변화에 대응해서 시각(t7)에서 제1 및 제2선택트랜지스터(QS1,QS2)의 전위(Vcg1,Vcg2)가 "H"레벨에 설정됨으로써 이들 선택트랜지스터(QS1,QS2)는 도통된다. 그 결과, NAND셀블럭(B1)은 그 한쪽단이 비트선(BL1)에, 다른단이 기판전위(Vs)에 각각 전기적으로 접속된다. 이러한 상태에서, 선택된 메모리셀(M3)의 워드선(WL3)의 전위(Vw3)는 "L"레벨(예컨대, 0V)로 되는 반면 비선택 메모리셀(M1,M2,M4)의 워드선전위(Vw1,Vw2,Vw4)는 "H"레벨로 설정된다. 그리고, 본 실시예에 있어서는 워드선전위(Vw1,Vw2,Vw4)의 "H"레벨은 소거상태인 메모리셀(M1,M2,M4)의 임계치전압이 전원전압(Vcc; 5V)를 넘어서게 되더라도 이들 메모리셀(M1,M2,M4)이 도통되는 것을 촉진시킬 수 있을 만큼 높으며 동시에 기입 또는 소거모드에서 사용되는 "H"레벨전위보다는 낮은 특정값으로 설정되어 있다. 즉, 본 실시예에서는 워드선전위(Vw1,Vw2,Vw4)의 "H"레벨이 8V로 정해져 있는 바, 이와 같은 인가전압에 있어서 선택된 메모리셀(M3)에 전류가 흐르는지의 여부를 검출하여 거기에 격납된 데이터가 논리 "1"인 데이터인지 혹은, 논리 "0"인 데이터인지를 판별한다.

즉, 이러한 구성에 있어서, 임의의 NAND셀블럭중의 임의의 메모리셀(M)에 격납된 데이터를 독출하려는 경우, 이 NAND셀블럭의 나머지 선택되지 않은 메모리셀에 접속된 워드선에 전원전압(Vcc) 보다 높은 전위를 갖는 "H"레벨전압이 인가되므로 예컨대 이들 메모리셀간의 임계치전압이 차이가 있더라도 오독출의 발생을 효과적으로 억제할 수 있으며, 이는 EEPROM의 동작신뢰성을 개선하는데 큰 기여를 한다. 그런데, 메모리셀(M3)의 데이터독출시, 비선택 메모리셀(M1,M2,M4)에 상기 "H"레벨전압이 장시간 계속해서 인가되는데, 이때 논리 "1"의 상태인 메모리셀의 임계치전압이 음에서 양의 전압쪽으로 서서히 천이되게 되며, 이러한 레벨천이는 오독출의 원인이 된다. 본 실시예에서는 이를 방지하기 위해서 제6도에 나타낸 바와 같이 비선택 메모리셀(M1,M2,M4)의 워드선(WL1,WL2,WL4)에 인가되는 "H"레벨전압(Vw1,Vw2,Vw4)을 펄스형태의 전압신호로 하고, 이 펄스전압의 펄스폭(τ)이 독출사이클기간(T)에 관계없이 이 보다 짧은 일정폭을 갖도록 설정되어 있다. 본 실시예에 의하면, 감지증폭기에 전류를 공급해서 감지동작이 실행될 수 있도록 하기 위해서는 상기 "H"레벨전압의 펄스폭을 100ns~1000ns 예컨대, 200ns로 설정해주면 된다.

상술한 비선택 메모리셀(M1,M2,M4)의 워드선(WL1,WL2,WL4)에 인가되는 통상의 EEPROM의 전원전압(Vcc; 전형적으로는 5V) 보다 높은 특정의 "H"레벨전위를 갖는 펄스전압신호(Vw1,Vw2,Vw4)는 제1도에 개략적으로 도시된 행디코더 및 부트스트랩회로(100)에서 생성되며, 그 주변구동회로의 상세한 구성을 제1도에 나타내었다.

어드레스신호가 입력되는 어드레스천이검출회로(104)는 제1지연회로(152)를 매개해서 행디코더(150)에 접속되어 있으며, 상기 제1지연회로(152)의 출력은 제2지연회로(154)에 접속되어 있다. 그리고, 상기 행디코더(150)는 제7도에 나타낸 바와 같이 게이트제어선(SG1,SG2)과 직접 접속되어 있고, 워드선(WL1~WL4)과는 부스터(Bouster circuit; 156-1,156-2,156-3,156-4)를 매개해서 각각 접속되어 있다. 각 부스터회로(156-1~156-4)는 예컨대 부스터회로(156-1)에 대해서 도시한 바와 같이 4개의 트랜지스터(Qb1~Qb4)와 캐패시터(Cb), 인버터(158)로써 구성되어 있다.

이 부스터회로(156-1~156-4)의 내부구성 자체는 공지된 것으로, 특수한 회로설계는 필요없다. 데이터독출모드에서 독출메모리셀에 대한 어드레스가 변화하면, 어드레스천이검출회로(104)는 그 어드레스변화를 검출해서 "H"레벨의 펄스신호를 어드레스천이검출신호로서 발생시킨다. 그리고, 이 어드레스천이검출신호는 제1지연회로(152)에 공급되는데, 제1지연회로(152)는 여기서 응답해서 예컨대, 200ns의 펄스폭을 갖는 펄스신호를 발생시킨다. 그리고, 제1지연회로(152)는 출력신호가 "H"레벨인 기간중에는 행디코더(150)가 "이네이블(enable)"상태로 됨으로써 행디코더(150)의 디코딩출력신호가 부스터회로(156-1~156-4)에 입력되게 한다.

상술한 바에 의하면, NAND셀블럭(B1)의 메모리셀(M3)이 선택되어 그 데이터를 독출할 때, 행디코더(150)와 부스터회로(150-3)간의 접속노드(N3)에만 "L"레벨전위가 인가되며, 이때 행디코더(150)와 나머지 부스터회로(150-1,150-2,150-4)간의 다른 접속노드(N1,N2,N4)에는 "H"레벨전위가 인가된다.

그리고, 제1지연회로(152)의 출력신호는 제2지연회로(154)를 매개해서 단자(ø1)에서의 전위가 "H"레벨로 될 때, 제1지연회로(152)의 출력신호의 전위가 상승되며, 그 결과, 비선택 메모리셀(M1,M2,M4)의 워드선(WL1,WL2,WL4)이 상기 상승된 전위로 설정되게 된다. 이어서, 시간(τ)이 경과된 후에 제1지연회로(152)의 출력신호가 "L"레벨로 변화되면, 행디코더(150)가 "disable"상태에 설정됨으로써 상기 모든 접속노드 (N1~N4)는 "L"레벨전위로 되고, 이에 따라 게이트제어선(SG1,SG2) 및 모든 워드선(WL1~WL4)의 전위도 "L"레벨(즉, 0V)전위로 된다.

본 발명은 상기 실시예에 한정되지는 않으며, 본 발명의 기술적 요지를 벗어나지 않는 범위에서 여러가지로 변형해서 실시할 수 있는 바, 예컨대 상기 실시예에서는 게이트절연막의 막두께 방향의 전계만을 이용하는 채널주입방식의 NAND셀블럭에 대해서 설명하고 있지만, 열전자주입방식의 NAND셀블럭에도 마찬가지로 적용할 수 있다. 물론, 열전자주입방식의 경우에도 메모리셀의 구조는 상기 터널주입방식과 다름이 없으며, 단지 기입 및 소거동작이 다를 뿐이다.

구체적으로 설명하면, 전면소거는 선택트랜지스터(QS1,QS2)를 도통시켜 모든 비트선과 소오스선 및 반도체기판(22)의 전위를 20V로 하고, 모든 워드선의 전위를 0V로 해줌에 따라 전자가 부유게이트(28)로부터 기판으로 방출되어 임계치전압이 부(-)인 소거상태가 되는 것이다. 그리고, 데이터의 기입은, 예컨대 제1도에서 메모리셀(M3)에 데이터를 기입하는 경우, 선택된 비트선(BL1)에는 5V, 선택트랜지스터(QS1,QS2)의 게어게이트선(SG1,SG2)에는 15V, 선택된 워드선(WL3)에는 8V, 나머지 선택되지 않은 워드선(WL1,WL2,WL4)에는 15V를 각각 공급해주면, 선택된 메모리셀(M3)이 5극진공관동작을 하게 되어 열전자가 생성되며, 이것이 부유게이트로 주입된다. 그리고, 이외의 메모리셀(M1,M2,M4)은 충분한 게이트전압이 공급되기 때문에 3극진공관동작을 하게 되어 전자주입이 행해지지 않는다. 그리고, 독출동작은 상기 실시예와 마찬가지로 행해진다.

또, 본 실시예에서는 예컨대 4개의 메모리셀(M1~M4)이 직렬로 접속되어 구성된 NAND셀블럭에 대해서 설명하고 있지만, NAND셀블럭을 구성하는 메모리셀의 수는 임의로 할 수 있다. 또, 본 실시예에서는 독출펄스를 전원전압(Vcc) 보다 높은 전압으로 설정하고 있지만, 메모리셀의 임계치전압의 오차가 적은 경우에는 전원전압(Vcc)을 사용할 수 있다.

[발명의 효과]

본발명에 따른 불휘발성 반도체메모리장치에 의하면, 고집적화가 실현되어 데이터격납용량을 크게 증대시킬 수 있을 뿐만 아니라, 그 동작상의 신뢰성도 크게 향상시킬 수 있게 된다.

Claims

반도체기판(22)과; 이 반도체기판(22)상에 설치되어 있는 비트선(BL1~BLn); 이 비트선(BL1~BLn)과 접속되어 있으면서 데이터를 교환하는 복수의 메모리셀, 대응되는 상기 비트선에 접속되어 있는 제1 및 제2선택트랜지스터(QS1,QS2), 제1노드가 상기 제1 및 제2트랜지스터(QS1,QS2)에 접속되고, 제2노드가 상기 반도체기판(22)에 접속된 일련의 제어게이트(32)와 부유게이트(28)를 갖춘 메모리셀로 구성되는 NAND셀블럭(B1~Bn); 상기 반도체기판상(22)에 설치되어 있으면서 상기 메모리셀의 제어게이트(32)에 접속된 워드선(WL1~WL4); 데이터독출모드에 있어서 임의의 NAND셀블럭중의 선택된 메모리셀과 접속된 제1 및 제2선택트랜지스터(QS1,QS2)를 도통시켜 상기 임의의 NAND셀블럭을 그에 대응되는 특정 비트선에 접속시키고, 상기 선택된 메모리셀과 접속된 워드선에는 "L"레벨전위를 인가해 주는 반면 나머지 워드선에는 "H"레벨전위를 인가해 줌으로써 상기 선택된 메모리셀에서 데이터가 독출되도록 해주는 전압인가수단을 구비하여 구성된 것을 특징으로 하는 불휘발성 반도체메모리장치.
제1항에 있어서, 상기 전압인가수단이 전원전압(Vcc) 보다 높은 전위를 유지하는 펄스형태의 전압신호를 상기 "H"레벨전위로서 발생시키는 회로수단(100,104,106; 152,154,156)을 구비하여 구성된 것을 특징으로 하는 불휘발성 반도체메모리장치.
제1항에 있어서, 상기 전압인가수단이 독출사이클기간(T) 보다 짧은 특정 펄스폭(τ)를 갖는 펄스형태의 전압신호를 상기 "H"레벨전위로서 발생시키는 회로수단(100,104,106; 152,154,156)을 구비하여 구성된 것을 특징으로 하는 불휘발성 반도체메모리장치.
제2항에 있어서, 상기 전압신호가 상기 전원전압(Vcc)보다는 높은 전위를 유지하나 기입모드 및 소거모드에서 사용되는 "H"레벨전위보다는 낮은 미리 선택된 전압레벨을 유지하도록 되어 있는 것을 특징으로 하는 불휘발성 반도체메모리장치.
제3항에 있어서, 상기 회로수단(100,104,106; 152,154,156)이 상기 전압신호를 상기 전원전압(Vcc) 보다는 높지만 상기 기입모드 및 소거모드에서 사용되는 "H"레벨전압보다는 낮은 미리 선택된 전압레벨로 발생시키는 것을 특징으로 하는 불휘발성 반도체메모리장치.
제5항에 있어서, 상기 회로수단(100,102,104; 152,154,156)이 상기 워드선에 접속되어 있는 부스터회로(156-1~156-4)와 상기 미리 선택된 전압레벨의 상기 전압신호가 상기 펄스폭(τ)에 대응되는 전압인가시간을 갖도록 설정해주는 시간설정회로(106)를 구비하여 구성된 것을 특징으로 하는 불휘발성 반도체메모리장치.
반도체기판(22)과, 이 반도체기판(22)상에 설치되어 있는 비트선; 상기 반도체기판(22)상에 상기 비트선(BL1~BLn)과 교차되도록 설치되어 있는 워드선(WL1~WL4); 상기 비트선(BL1~BLn)과 워드선(WL1~WL4)의 교점에 설치되어 있으면서 메모리셀로 기능하는 한편, 대응되는 워드선에 접속되어 있는 부유게이트(28)와 제어게이트(32)의 2중게이트구조를 갖는 MOS트랜지스터가 배열되어 구성된 NAND셀블럭(B1~Bn); 상기 NAND셀블럭(B1~Bn)에 설치되어 있고, 이 NAND셀블럭(B1~Bn)의 한쪽 단에서 대응되는 비트선에 선택적으로 접속되는 한편 게이트층을 갖추고 있으며, 제1선택트랜지스터(QS1)로서 기능하는 MOS트랜지스터; 상기 NAND셀블럭(B1~Bn)에 설치되어 있고, 이 NAND셀블럭(B1~Bn)의 다른쪽 단에서 기판전위(Vs)에 선택적으로 접속되는 한편 게이트층을 갖추고 있으며, 제2선택트랜지스터(QS2)로서 기능하는 MOS트랜지스터; 상기 제1 및 제2선택트랜지스터(QS1,QS2)의 상기 게이트층에 접속되는 제1 및 제2게이트제어선(SG1,SG2); 상기 워드선(WL1~WL4)과 제1 및 제2게이트제어선(SG1,SG2)에 접속되어 있고, 데이터독출모드에 있어서 상기 NAND셀블럭(B1~Bn)중 선택된 메모리셀로부터 데이터를 독출하려고 할 때, 상기 제1 및 제2선택트랜지스터(QS1,QS2)를 도통시켜 상기 메모리셀에 충분히 높은 제1"H"레벨전압을 인가해 줌으로써 상기 메모리셀을 대응되는 비트선 및 상기 기판전위(Vs)에 접속시키고, 상기 선택된 메모리셀에 접속된 워드선에는 "L"레벨전압을 인가해주는 반면 상기 NAND셀블럭(B1~Bn)중 선택되지 않은 메모리셀에 접속된 비선택 워드선에는 상기 제1"H"레벨전압보다 높은 전위의 제2"H"레벨전압을 인가해 줌으로써 상기 선택된 메모리셀로부터 격납데이터가 독출되도록 하는 데이터독출수단을 구비해서 구성된 것을 특징으로 하는 불휘발성 반도체메모리장치.
제7항에 있어서, 상기 데이터독출수단이 상기 비선택 워드선에 상기 제2"H"레벨전압을 독출사이클(T) 보다 짧은 미리 선택된 시간(τ)동안만 인가해 주도록 된 것을 특징으로 하는 불휘발성 반도체메모리장치.
제8항에 있어서, 상기 데이터독출수단이 상기 독출사이클(T)이 시작될 때에는 상기 비선택 워드선에 상기 제2"H"레벨전압을 미리 선택된 시간(τ)동안만 인가해 주는 한편 상기 독출사이클(T)의 나머지 기간에는 상기 제1 및 제2게이트제어선(SG1,SG2) 및 상기 선택된 워드선과 상기 비선택 워드선에 구별없이 상기 "L"레벨전압을 인가해 주도록 된 것을 특징으로 하는 불휘발성 반도체메모리장치.
제9항에 있어서, 제1"H"레벨전압은 상기 전원전압(Vcc)과 실질적으로 같은 전위를, 상기 제2"H"레벨전압은 상기 전원전압보다 높은 전위를 갖도록 되어 있는 것을 특징으로 하는 불휘발성 반도체메모리장치.
제10항에 있어서, 상기 "L"레벨전압이 상기 기판전위(Vs)와 실질적으로 동일한 전위를 갖도록 되어 있는 것을 특징으로 하는 불휘발성 반도체메모리장치.