JP2728679B2 - 不揮発性半導体メモリ装置 - Google Patents
不揮発性半導体メモリ装置Info
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Description
【発明の詳細な説明】 ［発明の目的］ （産業上の利用分野） 本発明は，浮遊ゲートと制御ゲートを有する書替え可
能なメモリセルを用いた不揮発性半導体メモリ装置に関
する。
能なメモリセルを用いた不揮発性半導体メモリ装置に関
する。
（従来の技術） E2PROMの分野で，浮遊ゲートをもつMOSFET構造のメモ
リセルを用いた不揮発性メモリ装置が広く知られてい
る。このE2PROMのメモリアレイは，互いに交差する行線
と列線の各交点にメモリセルを配置して構成される。実
際のパターン上では，二つのメモリセルのドレインを共
通にして，ここに列線がコンタクトするようにしてセル
占有面積をできるだけ小さくしている。しかしこれで
も，二つのメモリセルの共通ドレイン毎に列線とのコン
タクト部を必要とし，このコンタクト部がセル占有面積
の大きい部分を占めている。
リセルを用いた不揮発性メモリ装置が広く知られてい
る。このE2PROMのメモリアレイは，互いに交差する行線
と列線の各交点にメモリセルを配置して構成される。実
際のパターン上では，二つのメモリセルのドレインを共
通にして，ここに列線がコンタクトするようにしてセル
占有面積をできるだけ小さくしている。しかしこれで
も，二つのメモリセルの共通ドレイン毎に列線とのコン
タクト部を必要とし，このコンタクト部がセル占有面積
の大きい部分を占めている。
これに対して最近，我々はメモリセルを直列接続して
NANDセルを構成し，コンタクト部を大幅に減らすことを
可能としたE2PROMを提案している。しかしこのE2PROMを
試作してみると，“1",“0"のしきい値の差がそれ程大
きくならない。ここで，“1"は例えば浮遊ゲートの電子
を放出してしきい値電圧を負方向に変化させた状態（例
えばしきい値−2V）をいい，“0"は浮遊ゲートに電子を
注入してしきい値を正方向に変化させた状態（例えばし
きい値電圧＋3V）をいう。“1",“0"のしきい値の差が
実際に余り大きくならないということは，例えば読出し
動作において次のような問題を生じる。読出しサイクル
時は，選択ワード線を“L"レベル（例えば0V）とし，残
りの非選択ワード線には“H"レベル電圧（例えば電源電
圧Vcc）を与えて導通状態とし,NANDセルに電流が流れる
か否かにより“1",“0"の判定を行う。ところが読出し
サイクル時間の間，非選択ワード線に“H"レベル電圧を
かけておくと，書込み状態（即ち“1"）のメモリセルの
しきい値が負の状態から徐々に正方向に変化する。これ
は，もともとしきい値の差がそれ程と大きくない場合
に，E2PROMの誤読出しの原因となる。読み出しサイクル
が長くなればなる程，この誤読出しの可能性が大きくな
る。
NANDセルを構成し，コンタクト部を大幅に減らすことを
可能としたE2PROMを提案している。しかしこのE2PROMを
試作してみると，“1",“0"のしきい値の差がそれ程大
きくならない。ここで，“1"は例えば浮遊ゲートの電子
を放出してしきい値電圧を負方向に変化させた状態（例
えばしきい値−2V）をいい，“0"は浮遊ゲートに電子を
注入してしきい値を正方向に変化させた状態（例えばし
きい値電圧＋3V）をいう。“1",“0"のしきい値の差が
実際に余り大きくならないということは，例えば読出し
動作において次のような問題を生じる。読出しサイクル
時は，選択ワード線を“L"レベル（例えば0V）とし，残
りの非選択ワード線には“H"レベル電圧（例えば電源電
圧Vcc）を与えて導通状態とし,NANDセルに電流が流れる
か否かにより“1",“0"の判定を行う。ところが読出し
サイクル時間の間，非選択ワード線に“H"レベル電圧を
かけておくと，書込み状態（即ち“1"）のメモリセルの
しきい値が負の状態から徐々に正方向に変化する。これ
は，もともとしきい値の差がそれ程と大きくない場合
に，E2PROMの誤読出しの原因となる。読み出しサイクル
が長くなればなる程，この誤読出しの可能性が大きくな
る。
一方，この種のE2PROMで多数回の書込み，消去を繰返
すと，しきい値電圧のバラツキは大きいものとなる。そ
して例えば，消去状態（即ち“0"）のしきい値が正の大
きい値になると，読み出し時，非選択ワード線に与える
“H"レベル電圧として電源電圧Vccを用いた場合には，
消去状態のセルが導通せず，これも誤読出しの原因とな
る。
すと，しきい値電圧のバラツキは大きいものとなる。そ
して例えば，消去状態（即ち“0"）のしきい値が正の大
きい値になると，読み出し時，非選択ワード線に与える
“H"レベル電圧として電源電圧Vccを用いた場合には，
消去状態のセルが導通せず，これも誤読出しの原因とな
る。
（発明が解決しようとする問題点） 以上のように従来提案されているNANDセルを用いたE2
PROMは，読出し動作の点で未だ信頼性が十分でない，と
いう問題があった。
PROMは，読出し動作の点で未だ信頼性が十分でない，と
いう問題があった。
本発明はこの様な問題を解決した不揮発性半導体メモ
リ装置を提供することを目的とする。
リ装置を提供することを目的とする。
［発明の構成］ （問題点を解決するための手段） 本発明にかかるE2PROMでは，浮遊ゲートと制御ゲート
を有するメモリセルが複数個直列接続されてNANDセルを
構成して，これがマトリクス配列されてメモリアレイを
構成する。メモリセルは，浮遊ゲートと基板との間で電
子のトンネリングにより書込みおよび消去を行うものと
する。このような動作原理のNANDセルを用いたE2PROMに
おいて本発明は，第１に，読出し時，選択ワード線は
“L"レベルとし，残りの非選択ワード線には読出しサイ
クル時間に依存しない時間、更には、読出しサイクル時
間に依存しない時間であってそれよりより短いパルス幅
の“H"レベル電圧を印加するようにしたことを特徴とす
る。第２に，読出し時に非選択ワード線に印加する“H"
レベル電圧として，電源電圧より高く，且つ書込みおよ
び消去に用いる高電圧よりは低い電圧を用いることを特
徴とする。
を有するメモリセルが複数個直列接続されてNANDセルを
構成して，これがマトリクス配列されてメモリアレイを
構成する。メモリセルは，浮遊ゲートと基板との間で電
子のトンネリングにより書込みおよび消去を行うものと
する。このような動作原理のNANDセルを用いたE2PROMに
おいて本発明は，第１に，読出し時，選択ワード線は
“L"レベルとし，残りの非選択ワード線には読出しサイ
クル時間に依存しない時間、更には、読出しサイクル時
間に依存しない時間であってそれよりより短いパルス幅
の“H"レベル電圧を印加するようにしたことを特徴とす
る。第２に，読出し時に非選択ワード線に印加する“H"
レベル電圧として，電源電圧より高く，且つ書込みおよ
び消去に用いる高電圧よりは低い電圧を用いることを特
徴とする。
（作用） 本発明では，読出し時，非選択ワード線に与える“H"
レベル電圧を読出しサイクルに依存させず，それより短
い時間幅のパルス電圧とすることにより，長時間“H"レ
ベル電圧を制御ゲートに印加することによるしきい値変
動を防止し，信頼性の高いE2PROMとすることができる。
また特に，非選択ワード線に印加する“H"レベル電圧を
電源電圧より大きい値に設定することによって，メモリ
セルのしきい値のバラツキが少々大きく，消去状態でし
きい値が電源電圧の近い正の場合でも，誤読出しを防止
することができる。
レベル電圧を読出しサイクルに依存させず，それより短
い時間幅のパルス電圧とすることにより，長時間“H"レ
ベル電圧を制御ゲートに印加することによるしきい値変
動を防止し，信頼性の高いE2PROMとすることができる。
また特に，非選択ワード線に印加する“H"レベル電圧を
電源電圧より大きい値に設定することによって，メモリ
セルのしきい値のバラツキが少々大きく，消去状態でし
きい値が電源電圧の近い正の場合でも，誤読出しを防止
することができる。
（実施例） 以下，本発明の実施例を図面を参照して説明する。
第１図は一実施例のE2PROMのメモリアレイである。こ
の実施例では４つのメモリセルM1〜M4が直列接続されて
NANDセルを構成して，この様なNANDセルがマトリクス配
列される。NANDセルのドレインは第１の選択MOSトラン
ジスタS1を介してビット線BLに接続され，ソースは第２
の選択MOSトランジスタS2を介して接地される。各メモ
リセルの制御ゲートはビット線BLと交差するワード線WL
に接続される。
の実施例では４つのメモリセルM1〜M4が直列接続されて
NANDセルを構成して，この様なNANDセルがマトリクス配
列される。NANDセルのドレインは第１の選択MOSトラン
ジスタS1を介してビット線BLに接続され，ソースは第２
の選択MOSトランジスタS2を介して接地される。各メモ
リセルの制御ゲートはビット線BLと交差するワード線WL
に接続される。
第２図はこのE2PROMにおける一つのNANDセルを示す平
面図であり，第３図（ａ）（ｂ）はそのＡ−Ａ′,B−
Ｂ′断面図である。シリコン基板１の素子分離絶縁膜２
で囲まれた一つの領域に，この実施例では４個のメモリ
セルが形成されている。各メモリセルは，基板１上に熱
酸化膜からなる第１ゲート絶縁膜３を介して第１層多結
晶シリコン膜により浮遊ゲート４が形成され，この上に
熱酸化膜からなる第２ゲート絶縁膜５を介して第２層多
結晶シリコン膜からなる制御ゲート６が形成されてい
る。各メモリセルの制御ゲート６は一方向に連続的に配
設されてワード線WLとなる。各メモリセルのソース，ド
レインとなるn+型層９は隣接するもの同士で共用する形
で,4個のメモリセルが直列接続されている。NANDセルの
一端のドレインは，ゲート電極65により構成される第１
の選択MOSトランジスタS1を介してビット線８に接続さ
れ，他端のソースはゲート電極66により構成される第２
の選択MOSトランジスタを介して接地線（図示せず）に
接続されている。
面図であり，第３図（ａ）（ｂ）はそのＡ−Ａ′,B−
Ｂ′断面図である。シリコン基板１の素子分離絶縁膜２
で囲まれた一つの領域に，この実施例では４個のメモリ
セルが形成されている。各メモリセルは，基板１上に熱
酸化膜からなる第１ゲート絶縁膜３を介して第１層多結
晶シリコン膜により浮遊ゲート４が形成され，この上に
熱酸化膜からなる第２ゲート絶縁膜５を介して第２層多
結晶シリコン膜からなる制御ゲート６が形成されてい
る。各メモリセルの制御ゲート６は一方向に連続的に配
設されてワード線WLとなる。各メモリセルのソース，ド
レインとなるn+型層９は隣接するもの同士で共用する形
で,4個のメモリセルが直列接続されている。NANDセルの
一端のドレインは，ゲート電極65により構成される第１
の選択MOSトランジスタS1を介してビット線８に接続さ
れ，他端のソースはゲート電極66により構成される第２
の選択MOSトランジスタを介して接地線（図示せず）に
接続されている。
この様な構成において、各メモリセルでの浮遊ゲート
４と基板１間の結合容量C1は，浮遊ゲート４と制御ゲー
ト６間の結合容量C2に比べて小さく設定されている。こ
れを具体的なセル・パラメータを挙げて説明すれば，パ
ターン寸法は例えば１μｍルールに従って浮遊ゲート４
および制御ゲート６共に幅１μm,チャネル幅１μｍであ
り，浮遊ゲート４はフィールド領域上に両側１μｍずつ
延在させている。第１ゲート絶縁膜は例えば200Åの熱
酸化膜，第２ゲート絶縁膜５は350Åの熱酸化膜であ
る。熱酸化膜の誘電率をεとすると， C1＝ε/0.02 であり， C2＝３ε/0.035 である。即ち，C1＜C2となっている。
４と基板１間の結合容量C1は，浮遊ゲート４と制御ゲー
ト６間の結合容量C2に比べて小さく設定されている。こ
れを具体的なセル・パラメータを挙げて説明すれば，パ
ターン寸法は例えば１μｍルールに従って浮遊ゲート４
および制御ゲート６共に幅１μm,チャネル幅１μｍであ
り，浮遊ゲート４はフィールド領域上に両側１μｍずつ
延在させている。第１ゲート絶縁膜は例えば200Åの熱
酸化膜，第２ゲート絶縁膜５は350Åの熱酸化膜であ
る。熱酸化膜の誘電率をεとすると， C1＝ε/0.02 であり， C2＝３ε/0.035 である。即ち，C1＜C2となっている。
第４図は，この実施例のNANDセルでの書込みおよび消
去の動作を説明するための波形図である。第１図のメモ
リセルM1〜M4からなるNANDセルに着目して説明すると，
まず,NANDセルを構成するメモリセルM1〜M4を一括して
消去する。そのためにこの実施例では，選択MOSトラン
ジスタS1,S2のゲート電極SG1,SG2ともに“L"レベルとし
て，これらをオフとし,NANDセル内の全てのメモリセル
のドレイン，ソースをフローティング状態に保ち，ワー
ド線WL1〜WL4に“H"レベル（例えば昇圧電圧Vpp＝20V）
を与える。即ち全メモリセルM1〜M4の制御ゲートに“H"
レベルを与える。これによりメモリセルM1〜M4の制御ゲ
ートと基板間に電界がかかり，基板表面に形成される反
転層から，トンネル効果によって電子が浮遊ゲートに注
入される。メモリセルM1〜M4はこれによりしきい値が正
方向に移動し，“0"状態となる。こうして，ワード線WL
1〜WL4に沿う全てのNANDセルの一括消去が行われる。
去の動作を説明するための波形図である。第１図のメモ
リセルM1〜M4からなるNANDセルに着目して説明すると，
まず,NANDセルを構成するメモリセルM1〜M4を一括して
消去する。そのためにこの実施例では，選択MOSトラン
ジスタS1,S2のゲート電極SG1,SG2ともに“L"レベルとし
て，これらをオフとし,NANDセル内の全てのメモリセル
のドレイン，ソースをフローティング状態に保ち，ワー
ド線WL1〜WL4に“H"レベル（例えば昇圧電圧Vpp＝20V）
を与える。即ち全メモリセルM1〜M4の制御ゲートに“H"
レベルを与える。これによりメモリセルM1〜M4の制御ゲ
ートと基板間に電界がかかり，基板表面に形成される反
転層から，トンネル効果によって電子が浮遊ゲートに注
入される。メモリセルM1〜M4はこれによりしきい値が正
方向に移動し，“0"状態となる。こうして，ワード線WL
1〜WL4に沿う全てのNANDセルの一括消去が行われる。
次にNANDセルへのデータ書込みを行う。データ書込み
は，ビット線BLから遠い方のメモリセルM4から順に行
う。次の説明から明らかなように，書込み動作時に選択
メモリセルよりビット線BL側のメモリセルは消去モード
になるためである。まず，メモリセルM4への書込みは，
第４図に示すように，選択トランジスタS1,S2のゲートS
G1,SG2およびワード線WL1〜WL3に昇圧電位Vpp＋Vth（メ
モリセルの消去状態のしきい値）以上の“H"レベル（例
えば23V）を印加する。選択メモリセルM4の制御ゲート
につながるワード線WL4は“L"レベル（例えば0V）とす
る。このとき，ビット線BLに“H"レベルを与えるとこれ
は選択トランジスタS1およびメモリセルM1〜M3のチャネ
ルを通ってメモリセルM4のドレインまで伝達され，メモ
リセルM4では制御ゲートと基板間に高電界がかかる。こ
の結果浮遊ゲートの電子はトンネル効果により基板に放
出され，しきい値が負方向に移動して，例えばしきい値
−2Vの状態“1"になる。このときメモリセルM1〜M3では
制御ゲートと基板間に電界がかからず，消去状態を保
つ。“0"書込みの場合は，ビット線BLに“L"レベルを与
える。このとき選択メモリセルM4よりビット線BL側にあ
るメモリセルM1〜M3では消去モードになるが，これらは
未だデータ書込みがなされていないので問題はない。次
に第４図に示すように，メモリセルM3の書込みに移る。
即ち選択ゲートSG1,SG2は“H"レベルに保ったまま，ワ
ード線WL3を“L"レベルに落とす。このときビット線BL
に“H"レベルが与えられると，メモリセルM3で“1"書込
みがなされる。以下同様に，メモリセルM2,M1に順次書
込みを行う。
は，ビット線BLから遠い方のメモリセルM4から順に行
う。次の説明から明らかなように，書込み動作時に選択
メモリセルよりビット線BL側のメモリセルは消去モード
になるためである。まず，メモリセルM4への書込みは，
第４図に示すように，選択トランジスタS1,S2のゲートS
G1,SG2およびワード線WL1〜WL3に昇圧電位Vpp＋Vth（メ
モリセルの消去状態のしきい値）以上の“H"レベル（例
えば23V）を印加する。選択メモリセルM4の制御ゲート
につながるワード線WL4は“L"レベル（例えば0V）とす
る。このとき，ビット線BLに“H"レベルを与えるとこれ
は選択トランジスタS1およびメモリセルM1〜M3のチャネ
ルを通ってメモリセルM4のドレインまで伝達され，メモ
リセルM4では制御ゲートと基板間に高電界がかかる。こ
の結果浮遊ゲートの電子はトンネル効果により基板に放
出され，しきい値が負方向に移動して，例えばしきい値
−2Vの状態“1"になる。このときメモリセルM1〜M3では
制御ゲートと基板間に電界がかからず，消去状態を保
つ。“0"書込みの場合は，ビット線BLに“L"レベルを与
える。このとき選択メモリセルM4よりビット線BL側にあ
るメモリセルM1〜M3では消去モードになるが，これらは
未だデータ書込みがなされていないので問題はない。次
に第４図に示すように，メモリセルM3の書込みに移る。
即ち選択ゲートSG1,SG2は“H"レベルに保ったまま，ワ
ード線WL3を“L"レベルに落とす。このときビット線BL
に“H"レベルが与えられると，メモリセルM3で“1"書込
みがなされる。以下同様に，メモリセルM2,M1に順次書
込みを行う。
第５図は，読出し動作を説明するための信号波形図で
ある。読み出し動作は，例えばメモリセルM3のデータを
読み出す場合を説明すると，選択MOSトランジスタS1,S2
をオンとし，選択ワード線WL3を“L"レベル（例えば0
V）とし，非選択のメモリセルにつながるワード線W1,WL
2およびWL4には“H"レベルのパルス電圧を与える。ここ
で，“H"レベルのパルス電圧は消去状態にあるメモリセ
ルのしきい値が例えば電源電圧Vcc（＝5V）を越えてい
てもオンするように，但し書込みや消去に用いる高電圧
よりは低い値になるように設定する。第５図ではこの
“H"レベルのパルス電圧を8Vとしている。これにより、
電流が流れるか否かにより、メモリセルM3の“0",“1"
の判定ができる。電源電圧を越える“H"レベル電圧は，
通常DRAMにおいて用いられているワード線ブートストラ
ップ回路により容易に作ることができる。
ある。読み出し動作は，例えばメモリセルM3のデータを
読み出す場合を説明すると，選択MOSトランジスタS1,S2
をオンとし，選択ワード線WL3を“L"レベル（例えば0
V）とし，非選択のメモリセルにつながるワード線W1,WL
2およびWL4には“H"レベルのパルス電圧を与える。ここ
で，“H"レベルのパルス電圧は消去状態にあるメモリセ
ルのしきい値が例えば電源電圧Vcc（＝5V）を越えてい
てもオンするように，但し書込みや消去に用いる高電圧
よりは低い値になるように設定する。第５図ではこの
“H"レベルのパルス電圧を8Vとしている。これにより、
電流が流れるか否かにより、メモリセルM3の“0",“1"
の判定ができる。電源電圧を越える“H"レベル電圧は，
通常DRAMにおいて用いられているワード線ブートストラ
ップ回路により容易に作ることができる。
この読出し時，非選択ワード線に“H"レベル電圧を長
時間印加しておくと，“1"状態にあるメモリセルのしき
い値が負から徐々に正方向に変化し，誤動作の原因とな
る。従ってこの実施例では，非選択ワード線に与える
“H"レベル電圧は読出しサイクル時間に依存しない幅の
パルス電圧としている。ここで、読み出しサイクル時間
は、アドレス入力がなされる第１の時間ポイントと、次
のアドレスがなされる第２の時間ポイントによって定義
される時間である。具体的には、このパルス電圧はセル
電流を流してセンスアンプによりセンスするに十分なパ
ルス幅とし，センス終了後直ちにワード線を下げるよう
にする。
時間印加しておくと，“1"状態にあるメモリセルのしき
い値が負から徐々に正方向に変化し，誤動作の原因とな
る。従ってこの実施例では，非選択ワード線に与える
“H"レベル電圧は読出しサイクル時間に依存しない幅の
パルス電圧としている。ここで、読み出しサイクル時間
は、アドレス入力がなされる第１の時間ポイントと、次
のアドレスがなされる第２の時間ポイントによって定義
される時間である。具体的には、このパルス電圧はセル
電流を流してセンスアンプによりセンスするに十分なパ
ルス幅とし，センス終了後直ちにワード線を下げるよう
にする。
以上述べたようにこの実施例によれば、基板と浮遊ゲ
ート間でのトンネル電流により書込みおよび消去を行う
メモリセルをNAND構成として、信頼性の高いE2PROMを得
ることができる。そして特に読出しモードでは，非選択
ワード線に電源電圧より高い“H"レベルのパルス電圧を
印加することにより，しきい値のバラツキによる誤読出
しを防止することができる。また，非選択ワード線に与
える“H"レベル電圧を読出しサイクルより短いパルス幅
のパルス電圧とすることにより，長時間“H"レベル電圧
を印加することによる特性劣化を抑制して信頼性の高い
E2PROMを得ることができる。
ート間でのトンネル電流により書込みおよび消去を行う
メモリセルをNAND構成として、信頼性の高いE2PROMを得
ることができる。そして特に読出しモードでは，非選択
ワード線に電源電圧より高い“H"レベルのパルス電圧を
印加することにより，しきい値のバラツキによる誤読出
しを防止することができる。また，非選択ワード線に与
える“H"レベル電圧を読出しサイクルより短いパルス幅
のパルス電圧とすることにより，長時間“H"レベル電圧
を印加することによる特性劣化を抑制して信頼性の高い
E2PROMを得ることができる。
実施例では，ゲート絶縁膜の膜厚方向の電界のみを利
用したトンネル注入方式のNANDセルを説明したが，本発
明はホット・エレクトロン注入方式のNANDセルにも同様
に適用することができる。ホット・エレクトロン注入方
式の場合もメモリセル構造はトンネル注入方式と変わら
ない。書込みおよび消去の動作が異なるのみである。具
体的に説明すると，全面消去は，選択トランジスタをオ
ンにし，全ビット線，ソース線および基板を20Vして全
ワード線を0Vとする。これにより，全メモリセルで浮遊
ゲートから電子が基板に放出され，しきい値が負の消去
状態となる。データ書込みは，第１図で例えばメモリセ
ルM3に書込む場合を説明すると，選択ビット線BL1に5V,
選択MOSトランジスタのゲート線SG1,SG2に15V,選択ワー
ド線WL3に8V,残りの非選択ワード線WL1,WL2,WL4に15Vを
与える。このとき選択メモリセルM3が５極管動作とな
り，ホット・エレクトロンが生成されてこれが浮遊ゲー
トに注入される。他のメモリセルは十分なゲート電圧が
与えられているため３極管動作となり，電子注入は行わ
れない。読出し動作は，上記実施例と同様にして行うこ
とができる。
用したトンネル注入方式のNANDセルを説明したが，本発
明はホット・エレクトロン注入方式のNANDセルにも同様
に適用することができる。ホット・エレクトロン注入方
式の場合もメモリセル構造はトンネル注入方式と変わら
ない。書込みおよび消去の動作が異なるのみである。具
体的に説明すると，全面消去は，選択トランジスタをオ
ンにし，全ビット線，ソース線および基板を20Vして全
ワード線を0Vとする。これにより，全メモリセルで浮遊
ゲートから電子が基板に放出され，しきい値が負の消去
状態となる。データ書込みは，第１図で例えばメモリセ
ルM3に書込む場合を説明すると，選択ビット線BL1に5V,
選択MOSトランジスタのゲート線SG1,SG2に15V,選択ワー
ド線WL3に8V,残りの非選択ワード線WL1,WL2,WL4に15Vを
与える。このとき選択メモリセルM3が５極管動作とな
り，ホット・エレクトロンが生成されてこれが浮遊ゲー
トに注入される。他のメモリセルは十分なゲート電圧が
与えられているため３極管動作となり，電子注入は行わ
れない。読出し動作は，上記実施例と同様にして行うこ
とができる。
本発明は上記実施例に限られない。例えば以上の実施
例では、４つのメモリセルが直列接続されてNANDセルを
構成する場合を説明したが、NANDセルを構成するメモリ
セル数は任意である。また実施例では，読出しパルスを
電源電圧より高い電圧としたが，メモリセルのしきい値
のバラツキが小さい場合は電源電圧Vccを用いることも
可能である。その他本発明は、その趣旨を逸脱しない範
囲で種々変形して実施することができる。
例では、４つのメモリセルが直列接続されてNANDセルを
構成する場合を説明したが、NANDセルを構成するメモリ
セル数は任意である。また実施例では，読出しパルスを
電源電圧より高い電圧としたが，メモリセルのしきい値
のバラツキが小さい場合は電源電圧Vccを用いることも
可能である。その他本発明は、その趣旨を逸脱しない範
囲で種々変形して実施することができる。
［発明の効果］ 以上述べたように本発明によれば、読出し時の非選択
ワード線に読出しサイクル時間の半分より短いパルス幅
のパルス電圧を印加することにより，長時間“H"レベル
電圧をかけることによる特性変化を抑制し，誤動作のな
い信頼性の高いNANDセル方式のE2PROMを得ることができ
る。また特に，読出し時非選択ワード線に与えるパルス
電圧を電源電圧より高い電圧とすることにより，しきい
値電圧のバラツキの影響を低減して，読出し動作の信頼
性向上を図ることができる。
ワード線に読出しサイクル時間の半分より短いパルス幅
のパルス電圧を印加することにより，長時間“H"レベル
電圧をかけることによる特性変化を抑制し，誤動作のな
い信頼性の高いNANDセル方式のE2PROMを得ることができ
る。また特に，読出し時非選択ワード線に与えるパルス
電圧を電源電圧より高い電圧とすることにより，しきい
値電圧のバラツキの影響を低減して，読出し動作の信頼
性向上を図ることができる。
第１図は、本発明の一実施例のE2PROMのメモリアレイを
示す図、第２図はそのNANDセルの平面図、第３図（ａ）
（ｂ）は第２図Ａ−Ａ′,B−Ｂ′断面図、第４図はこの
実施例のE2PROMの消去および書込み動作を説明するため
の図、第５図はこの実施例のE2PROMの読出し動作を説明
するための図である。 １……シリコン基板、４……浮遊ゲート、６……制御ゲ
ート、８……ビット線、９……ソース，ドレイン拡散
層、Ｍ（M1,M2，…）……メモリセル、S1,S2……選択MO
Sトランジスタ、BL（BL1,BL2，…）……ビット線、WL
（WL1,WL2，…）……ワード線。
示す図、第２図はそのNANDセルの平面図、第３図（ａ）
（ｂ）は第２図Ａ−Ａ′,B−Ｂ′断面図、第４図はこの
実施例のE2PROMの消去および書込み動作を説明するため
の図、第５図はこの実施例のE2PROMの読出し動作を説明
するための図である。 １……シリコン基板、４……浮遊ゲート、６……制御ゲ
ート、８……ビット線、９……ソース，ドレイン拡散
層、Ｍ（M1,M2，…）……メモリセル、S1,S2……選択MO
Sトランジスタ、BL（BL1,BL2，…）……ビット線、WL
（WL1,WL2，…）……ワード線。
フロントページの続き (72)発明者 舛岡 富士雄 神奈川県川崎市幸区小向東芝町１番地 株式会社東芝総合研究所内 (72)発明者 千葉 昌彦 神奈川県川崎市幸区小向東芝町１番地 株式会社東芝総合研究所内 (56)参考文献 特開 昭57−71587（ＪＰ，Ａ)
Claims (8)
- 【請求項１】基板と、 前記基板上に電荷蓄積層と制御ゲートが積層され、前記
電荷蓄積層と前記基板との間でトンネル電流により電荷
のやりとりをして書き込み及び消去を行う書き換え可能
な複数のメモリセルが直列接続されることによって構成
されたNAND型のセルユニットがマトリックス状に配列さ
れたメモリセルアレイと、 メモリセルアレイに接続されたビット線と、 前記ビット線と交差し、前記各メモリセルの制御ゲート
に接続されたワード線と、 前記ワード線に接続され、外部から供給されるアドレス
入力に応答して、メモリセルを選択するロウデコーダ手
段と、 前記ワード線と前記ロウデコーダ手段とに接続され、非
選択メモリに接続された非選択ワード線が第１の電圧で
ある間に、前記選択メモリセルに接続された選択ワード
線が第２の電圧になるように、前記第２の電圧よりも高
い電圧である前記第１の電圧を前記非選択ワード線に選
択的に供給する電圧印加手段と、 前記ロウデコーダ手段と前記電圧印加手段とに接続さ
れ、前記選択メモリセルの読み出し動作時に、読み出し
サイクル時間をアドレス入力がなされる第１の時間ポイ
ントと、次のアドレス入力がなされる第２の時間ポイン
トによって定義される時間とした場合に、前記第１の電
圧の印加を前記読み出しサイクル時間に依存しない所定
の時間印加するパルス幅制御手段と、 を具備することを特徴とする不揮発性半導体メモリ装
置。 - 【請求項２】前記所定の時間は、固定されていることを
特徴とする請求項１に記載の不揮発性半導体メモリ装
置。 - 【請求項３】前記所定の時間は前記読み出しサイクルの
半分よりも短いことを特徴とする請求項１に記載の不揮
発性半導体メモリ装置。 - 【請求項４】半導体基板と、 前記半導体基板の上部に平行に配置された複数のビット
線と、 前記ビット線に接続された選択トランジスタを含み、前
記半導体基板上に電荷蓄積層と制御ゲートが積層され、
前記電荷蓄積層と前記半導体基板との間でトンネル電流
により電荷のやりとりをして書き込み及び消去を行う書
き換え可能な複数のメモリセルが直列接続されることに
よって構成され、第１ノードが前記選択トランジスタに
接続され、第２ノードが前記半導体基板に接続されたNA
ND型のセルユニットがマトリックス状に配列されたメモ
リセルアレイと、 前記半導体基板の上部に平行に配置され、前記各メモリ
セルの制御ゲートに接続された複数のワード線と、 所望のセルユニットに対応する選択トランジスタを導通
して、前記所望のセルユニットのメモリセルと対応する
ビット線とを接続することによって、前記メモリセルの
データ読み出し動作時において、所望のセルユニット内
の選択メモリセルに記憶されたデータを読み出し、前記
選択メモリセルに接続された選択ワード線にロウ又は
「Ｌ」レベルの電圧を印加し、前記所望のセルユニット
内の残りの非選択メモリセルに接続された非選択ワード
線にハイ又は「Ｈ」レベルの電圧を印加する電圧印加手
段と、 を具備し、前記電圧印加手段が、前記「Ｈ」レベルを有
するパルス電圧信号として、前記メモリセルの読み出し
サイクルの周期の半分よりも短い所定のパルス幅を有す
る電圧信号を発生する第１の回路手段と、前記パルス幅
の長さを決定する第２の回路手段と、を有することを特
徴とする不揮発性半導体メモリ装置。 - 【請求項５】前記所望のセルユニットの前記第２のノー
ドとソース電位との間に接続され、前記所望のセルユニ
ットを選択的に前記ソース電位に接続する他の選択トラ
ンジスタを更に具備することを特徴とする請求項４に記
載の不揮発性半導体メモリ装置。 - 【請求項６】半導体基板と、 前記半導体基板の上部に平行に配置された複数のビット
線と、 前記ビット線に接続された選択トランジスタを含み、前
記半導体基板上に電荷蓄積層と制御ゲートが積層され、
前記電荷蓄積層と前記半導体基板との間でトンネル電流
により電荷のやりとりをして書き込み及び消去を行う書
き換え可能なMISFETから構成される複数のメモリセルが
直列接続されることによって構成され、第１ノードが前
記選択トランジスタに接続され、第２ノードが前記半導
体基板に接続されたNAND型のセルユニットがマトリック
ス状に配列されたメモリセルアレイと、 前記半導体基板の上部に平行に配置され、前記各メモリ
セルの制御ゲートに接続された複数のワード線と、 前記所望のセルユニットの選択メモリセルに接続された
選択ワード線にロウ又は「Ｌ」レベル電圧を印加し、所
望のセルユニットの残りの非選択メモリセルに接続され
た非選択ワード線に「Ｈ」レベル電圧が読み出しサイク
ルの周期の半分よりも短い時間幅で前記非選択ワード線
に印加されるように、電源電圧よりも高く、かつ書き込
み電圧より低いハイ又は「Ｈ」レベル電圧を前記非選択
ワード線に印加することによって、読み出し動作時にお
いて、所望のセルユニットから現在選択されている所望
のメモリセルに記憶されたデータを読み出すデータ読み
出し手段と、 を具備し、この読み出し手段が、 電源電圧を用いて、電源電圧よりも高いポテンシャル的
に増加された又はブートストラップされた前記ハイ又は
「Ｈ」レベル電圧を発生するブースター手段と、 前記基板上に配置され、所定の周期を決定し、読み出し
動作において、前記非選択ワード線の電圧の最初の変化
からの経過時間が前記所定周期に等しくなり、前記
「Ｈ」レベル電圧の印加時間が読み出しサイクルの周期
より短いときに、前記「Ｈ」レベル電圧の印加を終了さ
せる終了手段と、 を含むことを特徴とする不揮発性半導体メモリ装置。 - 【請求項７】前記第１のノードと前記ビット線とを選択
的に接続する第１のスイッチ手段と、前記第２のノード
とソース電位とを選択的に接続する第２のスイッチ手段
と、を更に具備し、 前記データ読み出し手段が、前記第１及び第２のスイッ
チ手段に接続され、前記第１及び第２のスイッチ手段を
オンにするターンオン電圧を前記第１及び第２のスイッ
チ手段に印加することを特徴とする請求項４又は請求項
６のいずれかに記載の不揮発性半導体メモリ装置。 - 【請求項８】前記「Ｌ」レベル電圧はほぼ接地電位に等
しいことを特徴とする請求項４又は請求項６のいずれか
に記載の不揮発性半導体メモリ装置。
Priority Applications (4)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP15687588A JP2728679B2 (ja) | 1988-06-27 | 1988-06-27 | 不揮発性半導体メモリ装置 |
| FR8908558A FR2633433A1 (fr) | 1988-06-27 | 1989-06-27 | Dispositif de memoire non volatile a semiconducteur, notamment de memoire morte effacable et programmable electriquement, avec structure de cellule nand |
| KR1019890008872A KR970004070B1 (ko) | 1988-06-27 | 1989-06-27 | 불휘발성 반도체메모리장치 |
| US08/067,005 US5400279A (en) | 1988-06-27 | 1993-05-26 | Nonvolatile semiconductor memory device with NAND cell structure |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP15687588A JP2728679B2 (ja) | 1988-06-27 | 1988-06-27 | 不揮発性半導体メモリ装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH027295A JPH027295A (ja) | 1990-01-11 |
| JP2728679B2 true JP2728679B2 (ja) | 1998-03-18 |
Family
ID=15637301
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP15687588A Expired - Lifetime JP2728679B2 (ja) | 1988-06-27 | 1988-06-27 | 不揮発性半導体メモリ装置 |
Country Status (4)
| Country | Link |
|---|---|
| US (1) | US5400279A (ja) |
| JP (1) | JP2728679B2 (ja) |
| KR (1) | KR970004070B1 (ja) |
| FR (1) | FR2633433A1 (ja) |
Families Citing this family (16)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR950015768A (ko) * | 1993-11-17 | 1995-06-17 | 김광호 | 불휘발성 반도체 메모리 장치의 배선단락 검출회로 및 그 방법 |
| FR2724483B1 (fr) * | 1994-09-12 | 1996-12-27 | Sgs Thomson Microelectronics | Procede de decodage d'adresse dans une memoire en circuit integre et circuit memoire mettant en oeuvre le procede |
| US5537362A (en) * | 1994-12-06 | 1996-07-16 | National Semiconductor Corporation | Low-voltage EEPROM using charge-pumped word lines |
| JP2910644B2 (ja) * | 1995-10-31 | 1999-06-23 | 日本電気株式会社 | 半導体記憶装置 |
| KR100210846B1 (ko) * | 1996-06-07 | 1999-07-15 | 구본준 | 낸드셀 어레이 |
| US5844840A (en) * | 1997-08-19 | 1998-12-01 | Advanced Micro Devices, Inc. | High voltage NMOS pass gate having supply range, area, and speed advantages |
| US5999459A (en) * | 1998-05-27 | 1999-12-07 | Winbond Electronics Corporation | High-performance pass-gate isolation circuitry |
| JP3983940B2 (ja) | 1999-06-28 | 2007-09-26 | 東芝マイクロエレクトロニクス株式会社 | 不揮発性半導体メモリ |
| US6258668B1 (en) | 1999-11-24 | 2001-07-10 | Aplus Flash Technology, Inc. | Array architecture and process flow of nonvolatile memory devices for mass storage applications |
| US6891768B2 (en) * | 2002-11-13 | 2005-05-10 | Hewlett-Packard Development Company, L.P. | Power-saving reading of magnetic memory devices |
| KR100593447B1 (ko) | 2004-09-09 | 2006-06-28 | 삼성전자주식회사 | 채널부 홀들 사이에 적어도 세 개의 불순물 영역들을 갖는디램들 및 그 형성방법들 |
| US7521348B2 (en) | 2006-10-23 | 2009-04-21 | Samsung Electronics Co., Ltd. | Method of fabricating semiconductor device having fine contact holes |
| US7978515B2 (en) * | 2007-03-23 | 2011-07-12 | Sharp Kabushiki Kaisha | Semiconductor storage device and electronic equipment therefor |
| US8509026B2 (en) * | 2012-01-10 | 2013-08-13 | Ememory Technology Inc. | Word line boost circuit |
| JP5657063B2 (ja) * | 2013-07-01 | 2015-01-21 | ウィンボンド エレクトロニクス コーポレーション | 半導体記憶装置 |
| US9608615B2 (en) * | 2015-06-12 | 2017-03-28 | Cypress Semiconductor Corporation | Negative high voltage hot switching circuit |
Family Cites Families (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5771587A (en) * | 1980-10-22 | 1982-05-04 | Toshiba Corp | Semiconductor storing device |
| JPS62219296A (ja) * | 1986-03-20 | 1987-09-26 | Hitachi Ltd | 半導体集積回路装置 |
| US5008856A (en) * | 1987-06-29 | 1991-04-16 | Kabushiki Kaisha Toshiba | Electrically programmable nonvolatile semiconductor memory device with NAND cell structure |
-
1988
- 1988-06-27 JP JP15687588A patent/JP2728679B2/ja not_active Expired - Lifetime
-
1989
- 1989-06-27 FR FR8908558A patent/FR2633433A1/fr active Granted
- 1989-06-27 KR KR1019890008872A patent/KR970004070B1/ko not_active IP Right Cessation
-
1993
- 1993-05-26 US US08/067,005 patent/US5400279A/en not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| KR970004070B1 (ko) | 1997-03-24 |
| FR2633433A1 (fr) | 1989-12-29 |
| FR2633433B1 (ja) | 1995-02-03 |
| KR910001783A (ko) | 1991-01-31 |
| US5400279A (en) | 1995-03-21 |
| JPH027295A (ja) | 1990-01-11 |
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Legal Events
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