JP2827607B2 - 半導体記憶装置 - Google Patents

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】この発明は、半導体記憶装置に関
し、たとえば、電気的に書き込み消去可能な不揮発性半
導体記憶装置であるフラッシュメモリの消去手法に関す
るものである。

【０００２】

【従来の技術】図９は、フラッシュメモリのメモリセル
の断面図であり、図１０は従来のフラッシュメモリのブ
ロックダイアグラムである。メモリセルはコントロール
ゲート１、フローティングゲート２の２層のゲートから
なるメモリトランジスタから構成されている。

【０００３】メモリアレイ５は図１０に示したメモリセ
ルが行方向、列方向に配列されたものであり、メモリセ
ルのドレイン３がビット線６に、コントロールゲート１
がワード線７に、ソース４がソース線１７に接続されて
いる。フローティングゲート２と基板の間には図示して
いない酸化膜があり、フローティングゲート２と基板間
の酸化膜膜厚は１００Å程度である。ワード線はロウデ
コーダ９の出力である。ビット線はＹゲート８に接続さ
れる。ソース線１７はソース線スイッチ１１に接続され
る。Ｙゲート８はコラムデコーダ１０により制御されビ
ット線６とセンスアンプ１３及び書き込み回路１２の接
続を制御する。ロウデコーダ９、コラムデコーダ１０は
アドレスバッファ１５の出力を受け１本のワード線、１
組のＹゲートを選択する。メモリアレイ５への書き込み
データや、メモリアレイ５からの読み出しデータは入出
力バッファ１６を介して入出力される。制御回路１４は
外部から印加された制御信号に応じて、各回路ブロック
の動作の制御を行なう。

【０００４】次に、動作について説明する。まず、読み
出す場合の動作について説明する。読み出しは、選択さ
れたメモリセルを介して電流が流れるか否かをセンスす
ることにより行なわれる。この時、ビット線に高い電位
を与えるとフローティングゲートとドレイン間の酸化膜
に高い電界がかかりフローティングゲートに蓄積されて
いた電子が抜けてしまうという問題が生ずる。そのた
め、ドレインの電位は１〜２Ｖに押さえなければならな
い。ドレイン電位を抑えつつメモリセルに流れる電流を
センスするのに、電流センスアンプが用いられている。

【０００５】次に、書き込みは、ＥＰＲＯＭと同様に行
なわれ、メモリトランジスタのドレイン３、コントロー
ルゲート１に高圧パルスが印加されソース４が接地され
る。ドレイン近傍でアバランシェ崩壊により発生した電
子がフローティングゲート２に注入されコントロールゲ
ート１からみたメモリトランジスタのしきい値は高くな
る。

【０００６】次に、消去する場合を、ワード線単位で消
去する場合と一括して消去する場合について説明する。
メモリアレイ５に記憶されたデータの消去がワード線単
位でおこなわれる場合、全てのメモリーセルのソース４
にソース線スイッチ１１により電源電圧Ｖｃｃが印加さ
れ、消去すべきワード線に負の高電圧が印加される。フ
ローティングゲート２とソース４間の酸化膜に高電界が
印加されるのでトンネル電流が流れ、フローティングゲ
ート２に蓄積された電子が除去される。これにより、コ
ントロールゲート１からみたメモリトランジスタのしき
い値は低くなる。すなわち、ＥＰＲＯＭにおいて、紫外
線消去した状態と同じになる。このとき、非選択のワー
ド線にはＶｃｃが印加される。このため、非選択のメモ
リセルの状態は変化しない。次に、メモリアレイ５に記
憶されたデータの消去が一括しておこなわれる場合は、
全てのメモリーセルのソース４にソース線スイッチ１１
により電源電圧Ｖｃｃが印加され、すべてのコントロー
ルゲート１に負の高電圧が印加される。フローティング
ゲート２とソース４間の酸化膜に高電界が印加されるの
でトンネル電流が流れ、フローティングゲート２に蓄積
された電子が除去される。これにより、コントロールゲ
ート１からみたメモリトランジスタのしきい値は低くな
る。すなわち、ＥＰＲＯＭにおいて、紫外線消去した状
態と同じになる。メモリアレイの等価回路、平面図、断
面図を図１１から図１３に示す。図１１は、４個のメモ
リトランジスタのソースをまとめてソース線に接続する
例を示しており、図１２はその４個のメモリトランジス
タとソース線が基板上に配置された平面図を示してお
り、図１３（Ａ）は、図１２のＡ−Ａ’断面図でありビ
ット線とドレインのコンタクトを示しており、図１３
（Ｂ）は、図１２のＢ−Ｂ’断面図であり、ソース線と
ソースのコンタクトを示している。

【０００７】

【発明が解決しようとする課題】以上のように、従来の
フラッシュメモリはワード線単位の消去時に、全てのソ
ース線、非選択のワード線に電源電圧Ｖｃｃを印加しな
ければならなかった。このため、消費電力が大きくな
り、かつ、ソース線や、充電されたビット線が消去終了
後放電されるときに非選択のメモリセルに誤書き込みし
てしまうおそれがあった。

【０００８】この発明は上記の課題を解決するためにな
されたもので、消去時に非選択のワード線を接地電位に
保っておくことを可能とするメモリアレイ構成を得るこ
とを目的とする。

【０００９】また、従来のフラッシュメモリは図１３に
示すようにビット線とのコンタクトとソース線とのコン
タクトではアルミ配線と拡散層とのコンタクトの形状が
大きく異なっていた。そのため、微細化が進みコンタク
トのサイズが小さくなると、ビット線とのコンタクトを
取るための最適のプロセス条件と、ソース線とのコンタ
クトを取る最適のプロセス条件とが異なってしまい、歩
留まりの低下が起こってしまうという不具合があった。

【００１０】この発明は上記の課題を解決するためにな
されたもので、ソース線とのコンタクトの形状を、ビッ
ト線とのコンタクトと同一の形状とすることを目的とす
る。

【００１１】

【課題を解決するための手段】第１の発明に係る半導体
記憶装置は、メモリトランジスタが行方向と列方向にア
レイ配置され、 上記各メモリトランジスタは、ドレイン
とソースとフローティングゲートとコントロールゲート
を備え、 上記各メモリトランジスタのドレインがビット
線に接続されるとともに、上記コントロールゲートがワ
ード線に接続され、上記ソースがソース線に接続された
半導体記憶装置において、 上記各メモリトランジスタの
ソースの選択を制御するソースとドレインとコントロー
ルゲートを有するソース線トランジスタを備え、 上記ソ
ース線トランジスタのコントロールゲートをソース線ゲ
ートに接続し、上記ソース線トランジスタのソースとド
レインをソース線と上記各メモリトランジスタのソース
に接続したことを特徴とする。

【００１２】第２の発明に係る半導体記憶装置は、メモ
リトランジスタが行方向と列方向にアレイ配置され、 上
記各メモリトランジスタは、ドレインとソースとフロー
ティングゲートとコントロールゲートを備え、 上記各メ
モリトランジスタのドレインがビット線に接続されると
ともに、上記コントロールゲートがワード線に接続さ
れ、上記ソースがソース線に接続され、上記ワード線に
接続され、ワード線の選択を制御するロウデコーダを備
えた半導体記憶装置において、 上記各メモリトランジス
タのソースの選択を制御するソース線デコーダと、 ソー
スとドレインとコントロールゲートを有するソース線ト
ランジスタを備え、 上記ソース線トランジスタのコント
ロールゲートをソース線ゲートに接続し、 上記ソース線
トランジスタのソースとドレインをソース線と上記各メ
モリトランジスタのソースに接続し、 上記所定のソース
線トランジスタに接続されたメモリトランジスタのコン
トロールゲートに接続されたワード線と、別のソース線
トランジスタに接続されたメモリトランジスタのコント
ロールゲートに接続されたワード線とを上記ロウデコー
ダより出力される同一の制御信号に接続することを特徴
とする。

【００１３】第３の発明に係る半導体記憶装置は、メモ
リトランジスタが行方向と列方向にアレイ配置され、 上
記メモリトランジスタは、ドレインとソースとフローテ
ィングゲートとコントロールゲートを備え、 上記各メモ
リトランジスタのドレインがビット線に接続されるとと
もに、上記コントロールゲートがワード線に接続され、
上記ソースがソース線に接続された半導体記憶装置にお
いて、 上記ワード線に接続され、ワード線の選択を制御
するロウデコーダと、 ソースとドレインとコントロール
ゲートを有するソース線トランジスタを備え、 上記ソー
ス線トランジスタのソースとドレインをソース線と上記
各メモリトランジスタのソースに接続し、 上記所定のソ
ース線トランジスタに接続されたメモリトランジスタの
コントロールゲートに接続されたワード線と、別のソー
ス線トランジスタに接続されたメモリトランジスタのコ
ントロールゲートに接続されたワード線とを上記ロウデ
コーダより出力される同一の制御信号に接続し、 上記ロ
ウデコーダより出力される同一の制御信号に接続された
ワード線の選択を制御するとともに、上記ビット線に平
行であり、上記所定のソース線トランジ スタのコントロ
ールゲートに接続される信号線を備えることを特徴とす
る。

【００１４】第４の発明に係る半導体記憶装置は、メモ
リトランジスタが行方向と列方向にアレイ配置され、 上
記メモリトランジスタは、フローティングゲートとコン
トロールゲートを備え、 上記各メモリトランジスタのド
レインがビット線に接続されるとともに、上記コントロ
ールゲートがワード線に接続され、 上記各メモリトラン
ジスタに使用されるソース線とを備えた半導体記憶装置
において、 上記各メモリトランジスタと同様の断面形状
を有するトランジスタであって、上記メモリトランジス
タのソースを接続するソース線トランジスタを備えるこ
とを特徴とする。

【００１５】第５の発明に係る半導体記憶装置は、上記
ソース線トランジスタのソース及びドレインは、上記メ
モリトランジスタのソース及びドレインとそれぞれ同じ
位置関係にあり、上記ソース線トランジスタのソース及
びドレインの注入を、上記メモリトランジスタのソース
側注入と同じにすることを特徴とする。

【００１６】

【作用】第１の発明に係る半導体記憶装置は、ソース線
トランジスタのソース線ゲートにソース線デコーダの出
力を入力し、各メモリトランジスタのソースを、上記ソ
ース線トランジスタを介してソース線に接続するように
した。このため、消去対象とする内容を記憶しているメ
モリトランジスタのコントロールゲートに負の高電圧を
引加し、ソース線デコーダの出力が“Ｈ”とされ、ソー
ス線に正の電圧を印加することにより、消去対象に選択
したメモリトランジスタのセルを消去するとともに、上
記メモリトランジスタとソースを共有するメモリトラン
ジスタのセルを同時に消去できる。

【００１７】第２の発明に係る半導体記憶装置は、ソー
ス線を共有しない複数のワード線を、ロウデコーダより
出力される同一の制御信号に接続した。これにより、書
き込み読み出し時に、“Ｈ”レベルが印加されたワード
線の内、ソース線デコーダ出力が“Ｈ”になることでソ
ースが接地されたメモリセルを選択できる。このため、
ロウデコーダに直接接続するワード線の数を減らすこと
ができ、ロウデコーダを微細化することができる。

【００１８】第３の発明に係る半導体記憶装置は、ロウ
デコーダより出力される同一の制御信号に接続されたワ
ード線の選択を制御する信号線をビット線に平行に設
け、信号線をソース線トランジスタのコントロールゲー
トに接続した。このため、信号線の制御によって、同一
の制御信号に接続されたワード線の選択が可能になる。

【００１９】第４の発明に係る半導体記憶装置は、ソー
ス線トランジスタがメモリトランジスタと同様の断面形
状を有するようにした。このため、ソース線に高圧を印
加し、ワード線を接地することによりソース線とメモリ
トランジスタのソースとの間に形成されたフローティン
グゲートを有するトランジスタのソース線トランジスタ
のしきい値を下げることができる。

【００２０】第５の発明に係る半導体記憶装置は、ソー
ス線トランジスタのソース及びドレインの注入を、メモ
リトランジスタのソース側注入と同じにした。メモリト
ランジスタのソース側は、耐圧を確保するよう深い注入
が行われる。このため、ソース線トランジスタのソース
及びドレインの注入が深くなる。

【００２１】

【実施例】実施例１． 以下、この発明の実施例を図について説明する。図１に
第１の発明の実施例のメモリアレイの等価回路図を示
す。メモリセルのソースはワード線がゲートに入力され
るソース線トランジスタ２０１を介してソース線に接続
されている。

【００２２】次に動作について説明する。消去は、消去
すべきメモリセル３０１が接続されているワード線Ｗ１
に負の高電圧、例えば−１０Ｖが印加され、ソース線に
５Ｖが印加される。選択されたメモリセル３０１とソー
スを共有するメモリセル３０２のワード線Ｗ２には５Ｖ
が印加される。これにより、消去すべきメモリセル３０
１のコントロールゲートに−１０Ｖ、ソースに５Ｖが印
加され、消去が行なわれる。ソースを共有するメモリセ
ル３０２のコントロールゲート並びにソースにはともに
５Ｖが印加されるので状態は変化しない。また、メモリ
セル３０３、３０４はそのワード線が接地されたままな
ので、状態変化はない。書き込み、読み出し時はソース
線が接地され、選択ワード線に高圧Ｖｐｐが印加され
る。書き込みデータが“０”ならばビット線に６Ｖ程度
が印加され書き込みがなされる。書き込みデータが
“１”ならビット線はフローティングに保たれメモリセ
ルの状態は変化しない。

【００２３】以上のように、この実施例ではメモリトラ
ンジスタが行方向、列方向にアレイ配置され、各メモリ
トランジスタはフローティングゲートとコントロールゲ
ートを有し、各々のメモリトランジスタのドレインがビ
ット線に、コントロールゲートがワード線に接続されて
おり、各メモリトランジスタのソースが、メモリトラン
ジスタとワード線を共通にして形成されたソース線トラ
ンジスタ２０１を介してアルミ配線で形成されたソース
線１７に接続された構造であって、消去時に、消去すべ
きメモリセル３０１が接続されたワード線Ｗ１に負の高
電圧を印加し、該メモリセルとソースを共有するメモリ
セル３０２のワード線Ｗ２に正の電圧を印加し、ソース
線に正の電圧を印加し、それ以外のワード線を接地する
ことを特徴とする不揮発性半導体記憶装置を説明した。

【００２４】なお、この例では、メモリトランジスタが
行方向と列方向にアレイ配置されている場合を示した
が、行方向のみ、あるいは列方向のみ、あるいはメモリ
トランジスタが１個でソース線トランジスタが１個の場
合でもかまわない。

【００２５】実施例２． 実施例１では、消去時に選択ワード線Ｗ１とソースを共
有するワード線Ｗ２に電圧を印加する必要があり、２本
のワード線を同時に消去することができず、かつ、５Ｖ
が印加されるワード線上に消去状態のメモリセルがあれ
ば、該メモリトランジスタがオンしビット線が充電され
消費電力が大きくなるという欠点があった。実施例２は
上記の課題を解決するためになされたもので、消去時に
２本のワード線上のメモリセルを同時に消去し、非選択
のワード線を接地電位に保っておくことを可能とするメ
モリアレイ構成を得ることを目的とするものであり、以
下にその実施例を説明する。

【００２６】図２に等価回路図を示す。メモリセルのソ
ースは、ゲートがソース線デコーダ３００の出力に接続
されたソース線トランジスタ２０１を介してソース線に
接続される。次に動作について説明する。消去はソース
領域が共有される２本のワード線Ｗ１、Ｗ２上のメモリ
セル３０１、３０２が同時に消去される。選択ワード線
Ｗ１、Ｗ２に−１０Ｖが印加され、ソース線デコーダ３
００の出力３０９が５Ｖ、ソース線が５Ｖとされる。他
のワード線、ソース線デコーダ出力は接地される。書き
込みは選択ワード線にＶｐｐが印加され、選択されたソ
ース線デコーダ出力３０９が５Ｖとなり、ソース線が接
地される。書き込みデータが“０”ならばビット線に６
Ｖが印加され、“０”ならばビット線はフローティング
に保たれる。

【００２７】以上、この実施例では、メモリトランジス
タが行方向、列方向にアレイ配置され、各メモリトラン
ジスタはフローティングゲートとコントロールゲートを
有し、各々のメモリトランジスタのドレインがビット線
に、コントロールゲートがワード線に接続されており、
各メモリトランジスタのソースが、ソース線デコーダの
出力がゲートに入力されるソース線トランジスタ２０１
を介してアルミ配線で形成されたソース線１７に接続さ
れた構造であって、消去時に、消去すべきメモリセルが
接続されたワード線Ｗ１に負の高電圧を印加し、ソース
線デコーダ出力３０９が“Ｈ”とされ、ソース線に正の
電圧を印加することを特徴とする不揮発性半導体記憶装
置を説明した。

【００２８】実施例３． 従来例では、ワード線毎に選択、非選択を制御するロウ
デコーダが必要であった。そのため、微細化と共にロウ
デコーダのレイアウトが困難になるといった課題があっ
た。この実施例は、上記の課題を解決するためになされ
たものであり、ロウデコーダのレイアウトを容易にする
ことのできるメモリアレイレイアウトを提供することを
特徴とする。

【００２９】図３にこの実施例の等価回路図を示す。メ
モリトランジスタ３０１、３０２のソースが接続されソ
ース線トランジスタ２０１を介してソース線に接続され
る。メモリトランジスタ３０３、３０４のソースが接続
され、ソース線トランジスタ２０２を介してソース線に
接続される。メモリトランジスタ３０１、３０３のコン
トロールゲートがロウデコーダ出力３０７に接続され
る。メモリトランジスタ３０２、３０４のコントロール
ゲートがロウデコーダ出力３０８に接続される。次に動
作について説明する。メモリトランジスタ３０１を消去
する場合について説明する。ロウデコーダ出力を−１０
Ｖとし、ソース線デコーダ３００の出力３０９を５Ｖと
する。ソース線１７にも５Ｖを印加する。これにより、
メモリトランジスタ３０１さらに、ワード線とソースを
共有するメモリトランジスタ３１２のコントロールゲー
トに−１０Ｖ、ソースに５Ｖ程度が印加されるので、メ
モリトランジスタ３０１、３１２のフローティングゲー
トソース間の酸化膜に大きな電界が誘起されトンネル電
流が流れフローティングゲートに蓄積された電子が除去
され消去がなされる。メモリトランジスタ３０２につい
ては、ソースに５Ｖが印加されるがコントロールゲート
の電位が０Ｖのためフローティングゲートに蓄積された
電荷量に変化はない。メモリトランジスタ３０３ではコ
ントロールゲートに−１０Ｖが印加されるがソースがフ
ローティングのため同様にフローティングゲートの電荷
量に変化は生じない。メモリトランジスタ３０１に書き
込む場合はロウデコーダ出力３０７にＶｐｐを印加し、
ソース線デコーダ出力３０９を５Ｖとし、ソース線１７
を接地する。書き込みデータが“０”ならばビット線に
６Ｖを印加し、“１”ならばビット線をフローティング
に保つ。メモリトランジスタ３０３のコントロールゲー
トにＶｐｐ、ドレインに６Ｖが印加されるがソース線ト
ランジスタ２０２がオフのためメモリトランジスタ３０
３を介しては電流が流れず書き込みはなされない。

【００３０】以上、この実施例では、メモリトランジス
タが行方向、列方向にアレイ配置され、各メモリトラン
ジスタはフローティングゲートとコントロールゲートを
有し、各々のメモリトランジスタのドレインがビット線
に、コントロールゲートがワード線に接続されており、
各メモリトランジスタのソースが、ソース線デコーダの
出力がゲートに入力されるソース線トランジスタを介し
てアルミ配線で形成されたソース線１７に接続された構
造であって、ソース線を共有しない複数のワード線が同
一のロウデコーダ出力３０７に接続され、読み出し書き
込み時に、“Ｈ”レベルが印加されたワード線のうちソ
ース線デコーダ出力３０９が“Ｈ”になることにより、
ソースが接地されたメモリセルが選択されることを特徴
とする不揮発性半導体記憶装置を説明した。

【００３１】実施例４． 上記の実施例ではソース線デコーダ３００が必要であっ
た。この実施例はソース線デコーダが不要なフラッシュ
メモリを得ることを目的とする。

【００３２】図４にこの実施例を示す。ソース線トラン
ジスタ２０１のゲートには信号４０３が接続され、ソー
ス線トランジスタ２０２のゲートには信号４０４が接続
される。ワード線が共通に接続されるメモリセルのうち
いずれが選択されるかを信号４０３、４０４で制御す
る。メモリトランジスタ３０１の消去・書き込み・読み
出しを行なうときは信号４０３に５Ｖを印加する。メモ
リトランジスタ３０３を選択するときは信号４０４に５
Ｖを印加する。

【００３３】以上、この実施例では、メモリトランジス
タが行方向、列方向にアレイ配置され、各メモリトラン
ジスタはフローティングゲートとコントロールゲートを
有し、各々のメモリトランジスタのドレインがビット線
に、コントロールゲートがワード線に接続されており、
各メモリトランジスタのソースが、ソース線トランジス
タ２０１、２０２を介してアルミ配線で形成されたソー
ス線１７に接続された構造であって該ソース線トランジ
スタ２０１、２０２のゲートに入力される信号線４０
３、４０４がビット線と平行なことを特徴とする不揮発
性半導体記憶装置を説明した。

【００３４】次に第２の発明の実施例を図について説明
する。図５に第２の発明の実施例のメモリアレイの平面
図を示す。ソース線とのコンタクトはメモリトランジス
タと同一のソース線トランジスタを介してアルミで形成
されたソース線に接続されている。このため、このソー
ス線トランジスタのコントロールゲートとソースとドレ
インの基板上に形成された位置関係をメモリトランジス
タのものと同じようにすれば、ソース線とのコンタクト
の断面形状は、すべて、図１３（Ａ）に示されたものと
なる。メモリアレイの等価回路図を図６に示す。

【００３５】次に、動作について説明する。図７に電圧
印加条件を示す。まず、ソース線に高圧Ｖｐｐを印加
し、すべてのワード線を接地する。ソース線に接続され
るトランジスタの拡散層に高圧が印加されコントロール
ゲートが接地されるので、フローティングゲートから拡
散層に電子がトンネルし、トランジスタのしきい値が低
くなる。デプレッションになる場合もある。これによ
り、通常動作時に所定の電圧がメモリトランジスタのソ
ースに印加されるようにする。消去時にはソース線に５
Ｖを印加する。消去を行なうメモリトランジスタが接続
されているワード線に負の高電圧を印加する。非選択の
ワード線には５Ｖが印加されているので、メモリトラン
ジスタのソースに５Ｖが印加され、選択されたメモリト
ランジスタが消去される。書き込み時はソース線を接地
し、選択ワード線に高電圧Ｖｐｐを印加する。ビット線
には書き込みデータが“０”ならば高電圧が印加され、
“１”ならばフローティングに保たれる。書き込み時
は、選択メモリトランジスタのソースのみ接地され、選
択メモリトランジスタとソースを共有するメモリトラン
ジスタを除いて非選択メモリトランジスタのソースはフ
ローティングに保たれるので非選択メモリトランジスタ
を介してのリーク（ドレインリーク）が起こらず、効率
のよい書き込みが可能となる。ここで、ドレインリーク
とは、書き込み時にビット線に高圧が印加されると、非
選択のビット線に於いてフローティングゲートの電位が
容量結合により上昇し、トランジスタが導通する事によ
り生じるリークのことである。このように、メモリトラ
ンジスタのソース拡散領域とソース線との間にトランジ
スタを挿入することで、ドレインリークを低減し、消費
電力を少なくすることができる。

【００３６】以上、この実施例では、メモリトランジス
タが行方向、列方向にアレイ配置され、各メモリトラン
ジスタはフローティングゲートとコントロールゲートを
有し、各々のメモリトランジスタのドレインがビット線
に、コントロールゲートがワード線に接続されており、
各メモリトランジスタのソースが、メモリトランジスタ
と同様の断面形状を有するトランジスタを介してアルミ
配線で形成されたソース線に接続されることを特徴とす
る不揮発性半導体記憶装置を説明した。また、この実施
例では、ソース線に高圧を印加し、ワード線を接地する
ことによってソース線とメモリトランジスタのソースと
の間に形成されたフローティングゲートを有するトラン
ジスタのしきい値を下げることを特徴とする不揮発性半
導体記憶装置を説明した。

【００３７】実施例５． なお、図７（Ａ）に示したソース線トランジスタのしき
い値を低くする操作を行なわずに、デプレッションにな
るチャネルドープを行なってもよい。

【００３８】実施例６． また、上記実施例では、ソース線トランジスタとメモリ
トランジスタが同様に形成される場合を示したが、その
断面形状が全く同一である必要はなく、多少の変更があ
ってもかまわない。たとえば、図８に示すように、通常
のメモリトランジスタのソースとドレインのプロファイ
ルは異なるが、ソース線トランジスタのソースとドレイ
ンのプロファイルはソースと同じになるようにする方が
望ましい。通常のメモリトランジスタのドレイン側では
ホットホール注入が起こり易くなるよう、すなわち耐圧
を低くするため、浅い注入がなされる。また、ソース側
ではトンネル引き抜きを行なうため耐圧を確保するよう
深い注入が行なわれる。これに対して、ソース線トラン
ジスタではドレイン側（コンタクトのある側）に高圧が
印加されるため、ドレイン側にもソースと同じ深い注入
を行なうことが望ましい。以上この実施例では、ソース
線トランジスタのソース、ドレイン等の位置関係は通常
のメモリトランジスタと同一であるが、ソースとドレイ
ンの注入を通常のメモリトランジスタのソース側注入と
同じとしたことを特徴とする不揮発性半導体記憶装置を
説明した。

【００３９】実施例７． なお、上記実施例１〜６においては、不揮発性の場合を
示したが、揮発性の半導体記憶装置であってもかまわな
い。

【００４０】

【発明の効果】以上のように、消去するように選択した
メモリトランジスタのセルと、上記メモリトランジスタ
とソースを共有するメモリトランジスタのセルを同時に
消去し、選択しないメモリトランジスタを接続している
ワード線及びソース線デコーダの出力は接地される。こ
のため、メモリトランジスタのソースを共有しているセ
ルを消去する時の消費電力を小さくできる効果がある。

【００４１】また、ソース線を共有しない複数のワード
線をロウデコーダより出力される同一の制御信号に接続
した。このため、ロウデコーダに直接接続するワード線
の数を減らすことができ、ロウデコーダを微細化できる
とともに、ロウデコーダのレイアウトが容易になる。

【００４２】また、ロウデコーダより出力される同一の
制御信号に接続されたワード線の選択を制御する信号線
をビット線に平行に設け、信号線をソース線トランジス
タのコントロールゲートに接続した。このため、信号線
の制御によって、同一の制御信号に接続されたワード線
の選択が可能になり、ソース線デコーダを不要にするこ
とができる効果がある。

【００４３】また、メモリトランジスタの拡散領域と、
ソース線とのコンタクトをメモリレジスタと同様の断面
構造のソース線トランジスタを介して取るようにしたの
で、歩留まりが高く、消費電力の少ないフラッシュメモ
リを得られる効果がある。

【００４４】さらに、メモリトランジスタのソース側
は、耐圧を確保するよう深い注入が行われるので、同じ
ように、ソース線トランジスタのソース及びドレインの
注入が深くなる。通常のメモリトランジスタのドレイン
側は、浅い注入が行われるが、上記第５の発明では、深
い注入が行われる。このため、ソース線トランジスタの
ドレイン側に高圧が印加できる効果がある。

【図面の簡単な説明】

【図１】第１の発明に係る半導体記憶装置の一実施例の
等価回路図。

【図２】第１の発明に係る半導体記憶装置の他の実施例
の等価回路図。

【図３】第１の発明に係る半導体記憶装置の他の実施例
の等価回路図。

【図４】第１の発明に係る半導体記憶装置の他の実施例
の等価回路図。

【図５】第２の発明に係る半導体記憶装置の一実施例の
平面図。

【図６】第２の発明に係る半導体記憶装置の一実施例の
等価回路図。

【図７】第２の発明に係る半導体記憶装置の一実施例の
動作説明図。

【図８】第２の発明に係る半導体記憶装置の一実施例の
断面図。

【図９】フラッシュメモリの断面図。

【図１０】フラッシュメモリのブロック図。

【図１１】従来例の等価回路図。

【図１２】従来例の平面図。

【図１３】従来例の断面図。

【符号の説明】

７ ワード線 ９ ロウデコーダ １７ ソース線 ２０１、２０２ ソース線トランジスタ ３００ ソース線デコーダ ３０１、３０２、・・・メモリセル／メモリトランジス
タ

───────────────────────────────────────────────────── フロントページの続き (72)発明者 宮脇 好和 伊丹市瑞原４丁目１番地 三菱電機株式 会社 エル・エス・アイ研究所内 (72)発明者 二ツ谷 知士 伊丹市瑞原４丁目１番地 三菱電機株式 会社 エル・エス・アイ研究所内 (56)参考文献 特開 平２−5470（ＪＰ，Ａ) 特開 平４−350968（ＪＰ，Ａ) (58)調査した分野(Int.Cl.⁶，ＤＢ名) H01L 27/115 H01L 21/8247 H01L 29/788 H01L 29/792

Claims (5)

(57)【特許請求の範囲】
1. 【請求項１】 メモリトランジスタが行方向と列方向に
   アレイ配置され、 上記各メモリトランジスタは、ドレインとソースとフロ
   ーティングゲートとコントロールゲートを備え、 上記各メモリトランジスタのドレインがビット線に接続
   されるとともに、上記コントロールゲートがワード線に
   接続され、上記ソースがソース線に接続された半導体記
   憶装置において、 上記各メモリトランジスタのソースの選択を制御するソ
   ースとドレインとコントロールゲートを有するソース線
   トランジスタを備え、 上記ソース線トランジスタのコントロールゲートをソー
   ス線ゲートに接続し、上記ソース線トランジスタのソー
   スとドレインをソース線と上記各メモリトランジスタの
   ソースに接続したことを特徴とする半導体記憶装置。
2. 【請求項２】 メモリトランジスタが行方向と列方向に
   アレイ配置され、 上記各メモリトランジスタは、ドレインとソースとフロ
   ーティングゲートとコントロールゲートを備え、 上記各メモリトランジスタのドレインがビット線に接続
   されるとともに、上記コントロールゲートがワード線に
   接続され、上記ソースがソース線に接続され、上記ワー
   ド線に接続され、ワード線の選択を制御するロウデコー
   ダを備えた半導体記憶装置において、 上記各メモリトランジスタのソースの選択を制御するソ
   ース線デコーダと、 ソースとドレインとコントロールゲートを有するソース
   線トランジスタを備え、 上記ソース線トランジスタのコントロールゲートをソー
   ス線ゲートに接続し、 上記ソース線トランジスタのソースとドレインをソース
   線と上記各メモリトランジスタのソースに接続し、 上記所定のソース線トランジスタに接続されたメモリト
   ランジスタのコントロールゲートに接続されたワード線
   と、別のソース線トランジスタに接続されたメ モリトラ
   ンジスタのコントロールゲートに接続されたワード線と
   を上記ロウデコーダより出力される同一の制御信号に接
   続することを特徴とする半導体記憶装置。
3. 【請求項３】 メモリトランジスタが行方向と列方向に
   アレイ配置され、 上記メモリトランジスタは、ドレインとソースとフロー
   ティングゲートとコントロールゲートを備え、 上記各メモリトランジスタのドレインがビット線に接続
   されるとともに、上記コントロールゲートがワード線に
   接続され、上記ソースがソース線に接続された半導体記
   憶装置において、 上記ワード線に接続され、ワード線の選択を制御するロ
   ウデコーダと、 ソースとドレインとコントロールゲートを有するソース
   線トランジスタを備え、 上記ソース線トランジスタのソースとドレインをソース
   線と上記各メモリトランジスタのソースに接続し、 上記所定のソース線トランジスタに接続されたメモリト
   ランジスタのコントロールゲートに接続されたワード線
   と、別のソース線トランジスタに接続されたメモリトラ
   ンジスタのコントロールゲートに接続されたワード線と
   を上記ロウデコーダより出力される同一の制御信号に接
   続し、 上記ロウデコーダより出力される同一の制御信号に接続
   されたワード線の選択を制御するとともに、上記ビット
   線に平行であり、上記所定のソース線トランジスタのコ
   ントロールゲートに接続される信号線を備えることを特
   徴とする半導体記憶装置。
4. 【請求項４】 メモリトランジスタが行方向と列方向に
   アレイ配置され、 上記メモリトランジスタは、フローティングゲートとコ
   ントロールゲートを備え、 上記各メモリトランジスタのドレインがビット線に接続
   されるとともに、上記コントロールゲートがワード線に
   接続され、 上記各メモリトランジスタに使用されるソース線とを備
   えた半導体記憶装置において、 上記各メモリトランジスタと同様の断面形状を有するト
   ランジスタであって、上記メモリトランジスタのソース
   を接続するソース線トランジスタを備えることを特徴と
   する半導体記憶装置。
5. 【請求項５】 上記ソース線トランジスタのソース及び
   ドレインは、上記メモリトランジスタのソース及びドレ
   インとそれぞれ同じ位置関係にあり、上記ソース線トラ
   ンジスタのソース及びドレインの注入を、上記メモリト
   ランジスタのソース側注入と同じにすることを特徴とす
   る請求項４記載の半導体記憶装置。