KR100699370B1

KR100699370B1 - 부유 게이트 및 제어 게이트를 각각 구비하는 복수의ｍｏｓ 트랜지스터를 갖는 반도체 기억 장치, 및 그 반도체기억 장치를 포함하는 메모리 카드

Info

Publication number: KR100699370B1
Application number: KR1020050033081A
Authority: KR
Inventors: 아끼라 우메자와
Original assignee: 가부시끼가이샤 도시바
Priority date: 2004-04-23
Filing date: 2005-04-21
Publication date: 2007-03-27
Also published as: KR20060047328A; US7180789B2; US20050237817A1; JP2005310314A

Abstract

반도체 기억 장치는 복수의 메모리 셀(MC)과 비트선(BL)을 포함한다. 메모리 셀 각각은 제1 MOS 트랜지스터(MT) 및 제2 MOS 트랜지스터(ST)를 구비한다. 제1 MOS 트랜지스터는 부유 게이트(204) 및 제어 게이트(206)를 포함한다. 제2 MOS 트랜지스터(ST)는 제1 MOS 트랜지스터(MT)의 소스(208)에 접속되는 드레인(208)을 구비한다. 비트선(BL)은 제1 MOS 트랜지스터(MT)의 드레인(208)에 전기적으로 접속된다. 기입 동작에 있어서, 기입 동작시 선택된 메모리 셀(MC)에 접속되지 않은 비트선(BL)에는, 부(negative) 전압으로 설정가능한 기입 금지 전압이 인가된다.

반도체 기억 장치, 메모리 셀, 비트선, MOS 트랜지스터, 부유 게이트, 제어 게이트, 소스, 드레인

Description

부유 게이트 및 제어 게이트를 각각 구비하는 복수의 ＭＯＳ 트랜지스터를 갖는 반도체 기억 장치, 및 그 반도체 기억 장치를 포함하는 메모리 카드{SEMICONDUCTOR MEMORY DEVICE WITH MOS TRANSISTORS, EACH HAVING A FLOATING GATE AND A CONTROL GATE, AND MEMORY CARD INCLUDING THE SAME}

도 1은 본 발명의 제1 실시예에 따른 시스템 LSI의 블록도.

도 2는 본 발명의 제1 실시예에 따른 3Tr-NAND형 플래시 메모리의 메모리 셀 어레이의 회로도.

도 3은 본 발명의 제1 실시예에 따른 3Tr-NAND형 플래시 메모리의 기입용 셀렉터, 기입 회로, 및 스위치군의 회로도.

도 4는 본 발명의 제1 실시예에 따른 3Tr-NAND형 플래시 메모리의 전압 발생 회로의 블록도.

도 5는 본 발명의 제1 실시예에 따른 3Tr-NAND형 플래시 메모리의 메모리 셀 어레이의 평면도.

도 6은 도 5에 있어서의 6-6선을 따른 단면도.

도 7은 본 발명의 제1 실시예에 따른 3Tr-NAND형 플래시 메모리의 컬럼 방향을 따른 단면도.

도 8은 본 발명의 제1 실시예에 따른 3Tr-NAND형 플래시 메모리의 동작시에 있어서의 각종 신호의 타이밍차트.

도 9는 본 발명의 제1 실시예에 따른 3Tr-NAND형 플래시 메모리의 초기 상태에 있어서의 메모리 셀 어레이, 기입용 셀렉터, 기입 회로, 및 스위치군을 도시하는 회로도.

도 10은 본 발명의 제1 실시예에 따른 3Tr-NAND형 플래시 메모리의 데이터 래치 시에 있어서의 메모리 셀 어레이, 기입용 셀렉터, 기입 회로, 및 스위치군을 도시하는 회로도.

도 11은 본 발명의 제1 실시예에 따른 3Tr-NAND형 플래시 메모리의 기입 시에 있어서의 메모리 셀 어레이, 기입용 셀렉터, 기입 회로, 및 스위치군을 도시하는 회로도.

도 12는 본 발명의 제1 실시예에 따른 3Tr-NAND형 플래시 메모리의 소거시에 있어서의 메모리 셀 어레이, 기입용 셀렉터, 기입 회로, 및 스위치군을 도시하는 회로도.

도 13은 본 발명의 제1 실시예에 따른 3Tr-NAND형 플래시 메모리의 판독 시에 있어서의 메모리 셀 어레이를 도시하는 회로도.

도 14는 본 발명의 제1 실시예에 따른 3Tr-NAND형 플래시 메모리의 메모리 셀 어레이, 선택 회로, 래치 회로, 차지 펌프 회로의 회로도이고, 기입 금지 전압을 비트선에 인가하는 것을 도시하는 도면.

도 15는 본 발명의 제1 실시예에 따른 3Tr-NAND형 플래시 메모리의 기입용 셀렉터 및 기입 회로를 도시하는 회로도.

도 16은 본 발명의 제1 실시예에 따른 3Tr-NAND형 플래시 메모리의 메모리 셀과 선택 회로와의 관계를 나타내는 모식도.

도 17은 본 발명의 제2 실시예에 따른 NAND형 플래시 메모리가 구비하는 메모리 셀 어레이의 회로도.

도 18은 본 발명의 제2 실시예에 따른 NAND형 플래시 메모리가 구비하는 전압 발생 회로의 회로도.

도 19는 본 발명의 제2 실시예에 따른 NAND형 플래시 메모리가 구비하는 메모리 셀 어레이의 평면도.

도 20은 도 19에 있어서의 20-20선을 따른 단면도.

도 21은 본 발명의 제2 실시예에 따른 NAND형 플래시 메모리의 기입 시에 있어서의 메모리 셀 어레이, 기입용 셀렉터, 기입 회로, 및 스위치군을 도시하는 회로도.

도 22는 본 발명의 제2 실시예에 따른 NAND형 플래시 메모리의 소거시에 있어서의 메모리 셀 어레이, 기입용 셀렉터, 기입 회로, 및 스위치군을 도시하는 회로도.

도 23은 본 발명의 제2 실시예에 따른 NAND형 플래시 메모리의 판독 시에 있어서의 메모리 셀 어레이를 도시하는 회로도.

도 24는 본 발명의 제3 실시예에 따른 시스템 LSI의 블록도.

도 25는 본 발명의 제3 실시예에 따른 2Tr 플래시 메모리가 구비하는 메모리 셀 어레이의 회로도.

도 26은 본 발명의 제3 실시예에 따른 2Tr 플래시 메모리가 구비하는 전압 발생 회로의 회로도.

도 27은 본 발명의 제3 실시예에 따른 2Tr 플래시 메모리가 구비하는 메모리 셀 어레이, 기입용 디코더, 및 선택 게이트 디코더의 회로도.

도 28은 본 발명의 제3 실시예에 따른 2Tr 플래시 메모리가 구비하는 메모리 셀 어레이의 평면도.

도 29는 도 28에 있어서의 29-29선을 따른 단면도.

도 30은 본 발명의 제3 실시예에 따른 2Tr형 플래시 메모리의 기입 시에 있어서의 메모리 셀 어레이, 기입용 셀렉터, 기입 회로, 및 스위치군을 도시하는 회로도.

도 31은 본 발명의 제3 실시예에 따른 2Tr 플래시 메모리의 소거 시에 있어서의 메모리 셀 어레이, 기입용 셀렉터, 기입 회로, 및 스위치군을 도시하는 회로도.

도 32는 본 발명의 제3 실시예에 따른 NAND형 플래시 메모리의 판독 시에 있어서의 메모리 셀 어레이를 도시하는 회로도.

도 33은 본 발명의 제4 실시예에 따른 플래시 메모리가 구비하는 기입용 셀렉터, 기입 회로, 스위치군, 및 전압 발생 회로의 회로도.

도 34는 본 발명의 제5 실시예에 따른 시스템 LSI의 블록도.

도 35는 본 발명의 제1 내지 제5 실시예의 제1 변형예에 따른 플래시 메모리가 구비하는 차지 펌프 회로를 도시하는 블록도.

도 36은 본 발명의 제1 내지 제5 실시예의 제1 변형예에 따른 플래시 메모리에 있어서의 각종 신호의 타이밍차트.

도 37은 본 발명의 제1 내지 제5 실시예의 제2 변형예에 따른 플래시 메모리가 구비하는 전압 발생 회로를 도시하는 블록도.

도 38은 본 발명의 제1 내지 제5 실시예의 제3 변형예에 따른 플래시 메모리가 구비하는 기입용 셀렉터, 기입 회로, 및 스위치군의 회로도.

도 39는 본 발명의 제1 내지 제5 실시예에 따른 플래시 메모리를 구비한 메모리 카드의 블록도.

도 40은 본 발명의 제1 내지 제5 실시예에 따른 플래시 메모리를 구비한 메모리 카드의 블록도.

도 41은 본 발명의 제1 내지 제5 실시예에 따른 플래시 메모리를 구비한 메모리 카드 및 카드 홀더의 외관도.

도 42는 본 발명의 제1 내지 제5 실시예에 따른 플래시 메모리를 구비한 메모리 카드를 접속하는 접속 장치의 외관도.

도 43은 본 발명의 제1 내지 제5 실시예에 따른 플래시 메모리를 구비한 메모리 카드를 접속하는 접속 장치의 외관도.

도 44는 본 발명의 제1 내지 제5 실시예에 따른 플래시 메모리를 구비한 IC 카드의 외관도.

도 45는 본 발명의 제1 내지 제5 실시예에 따른 플래시 메모리를 구비한 IC 카드의 블록도.

<도면의 주요 부분에 대한 부호의 설명>

1 : 시스템 LSI

2, 700 : CPU

3, 400∼600 : 플래시 메모리

10 : 메모리 셀 어레이

20 : 로우 디코더

30 : 컬럼 디코더

40 : 기입용 셀렉터

41 : 선택 회로

42, 43, 54, 55, 91, 92 : MOS 트랜지스터

50 : 기입 회로

51 : 래치 회로

52, 53 : 인버터

60 : 판독용 셀렉터

70 : 센스 앰프

80 : 소스선 드라이버

90 : 스위치군

100 : 어드레스 버퍼

110 : 기입 상태 머신

120 : 전압 발생 회로

121 : 제어 회로

122, 123 : 차지 펌프 회로

124 : 카운터 회로

130 : 기입용 디코더

140 : 선택 게이트 디코더

200 : 반도체 기판

201, 221, 222 : n형 웰 영역

202, 223, 224 : p형 웰 영역

203 : 게이트 절연막

204, 206 : 다결정 실리콘층

205 : 게이트간 절연막

207 : 실리사이드층

208 : 불순물 확산층

210 : 측벽 절연막

[비특허 문헌 1] Imamiya K. et al. 저, "A 125-mm/sup 2/1-Gb NAND Flash Memory With 1O-Mbyte/s Program Speed", IEEE Journal of Solid-State Circuits, Vol. 37, No. 11, p. 1493-1501, 2002년 11월

[비특허 문헌 2] Ditewig T. et al. 저, "An Embedded 1.2V-Read Flash Memory Module in A0.18㎛ Logic Process", Solid-State Circuits Conference, 2001 Digest of Technical Papers ISSCC. 2001 IEEE International 5-7 p. 34-35, 425, 2001년 2월

[비특허 문헌 3] Wei-Hua Liu 저, "A 2-Transistor Source-select(2TS) Flash EEPROM for 1.8V-Only Application, Non-Volatile Semiconductor Memory Workshop 4.1, 1997년

본 발명은, 반도체 기억 장치 및 반도체 기억 장치를 포함하는 메모리 카드에 관한 것이다. 보다 구체적으로, 본 발명은, 부유 게이트와 제어 게이트를 갖는 MOS 트랜지스터를 포함하는 불휘발성 반도체 기억 장치에 관한 것이다.

종래, 다양한 용도에 적용하기 위해, 여러 가지 타입의 플래시 메모리가 제안되고 있다.

예를 들면, 디지털 카메라 등에 이용되는 데이터 저장용 메모리로서는, NAND형 플래시 메모리가 알려져 있다. NAND형 플래시 메모리는 예를 들면, 2002년 11월의 Imamiya K. et al. 저, "A 125-mm/sup 2/1-Gb NAND Flash Memory With 1O-Mbyte/s Program Speed", IEEE Journal of Solid-State Circuits, Vol. 37, No. 11, p. 1493-1501에 개시되어 있다.

또한, FN 터널링을 이용하여 데이터의 기입 및 소거를 행하는 NOR형 플래시 메모리가 알려져 있다. NOR형 플래시 메모리는 예를 들면, 2001년 2월의 Ditewig T. et al. 저, "An Embedded 1.2V-Read Flash Memory Module in A0.18㎛ Logic Process", Solid-State Circuits Conference, 2001 Digest of Technical Papers ISSCC. 2001 IEEE International 5-7 p. 34-35, 425에 개시되어 있다. 이 NOR형 플래시 메모리의 메모리 셀은, 1개의 메모리 셀 트랜지스터와 2개의 선택 트랜지스터를 가지고 있다(이하, 3Tr-NAND형 플래시 메모리라고 부른다).

더욱 최근에는, NOR형 플래시 메모리와 NAND형 플래시 메모리의 양자의 장점을 겸비한 플래시 메모리가 제안되어 있는데, 예를 들면, 1997년의 Wei-Hua Liu 저, "A 2-Transistor Source-select(2TS) Flash EEPROM for 1.8V-Only Application, Non-Volatile Semiconductor Memory Workshop 4.1에 개시되어 있다. 이 플래시 메모리는, 1개의 메모리 셀 트랜지스터와 1개의 선택 트랜지스터를 포함하여 메모리 셀이 구성되어 있다(이하, 2Tr 플래시 메모리라고 부른다).

상기 플래시 메모리에서는, 데이터의 기입 시에, 비선택 비트선에 대하여 기입 금지 전압을 인가하여, 이로써, 전자가 부유 게이트에 주입되는 것(또는 잘못된 기입)을 방지하고 있다.

본 발명은 상기와 같은 점을 감안하여 이루어진 것이다. 따라서, 본 발명의 목적은, 기입 동작의 신뢰성을 향상시킬 수 있는 반도체 기억 장치, 및 그 반도체 기억 장치를 포함하는 메모리 카드를 제공하는 것이다.

본 발명의 일 양태에 따른 반도체 기억 장치는: 부유 게이트 및 제어 게이트를 포함하는 제1 MOS 트랜지스터와, 상기 제1 MOS 트랜지스터의 소스에 드레인이 접속된 제2 MOS 트랜지스터를 갖는 메모리 셀; 및 상기 제1 MOS 트랜지스터들의 드레인들에 전기적으로 접속된 복수의 비트선을 포함하고, 기입 동작시에, 선택 메모리 셀에 접속되지 않는 상기 비트선에는, 부전압으로 설정 가능한 기입 금지 전압이 인가된다.

본 발명의 일 양태에 따른 메모리 카드는: 부유 게이트 및 제어 게이트를 포함하는 제1 MOS 트랜지스터와, 상기 제1 MOS 트랜지스터의 소스에 드레인이 접속된 제2 MOS 트랜지스터를 갖는 메모리 셀; 및 상기 제1 MOS 트랜지스터들의 드레인들에 전기적으로 접속된 복수의 비트선을 포함하고, 기입 동작시에, 선택 메모리 셀에 접속되지 않는 상기 비트선에는, 부전압으로 설정 가능한 기입 금지 전압이 인가되는, 반도체 기억 장치를 포함한다.

본 발명의 제1 실시예에 따른 반도체 기억 장치에 대하여 도 1을 참조하여 설명한다.

도 1은, 제1 실시예에 따른 시스템 LSI의 블록도이다.

도 1에 도시한 바와 같이, 시스템 LSI(1)는, CPU(2) 및 3Tr-NAND형 플래시 메모리(3)를 포함한다. CPU(2)는 플래시 메모리(3)와의 사이에서 데이터를 송/수신한다. 플래시 메모리(3)는, 메모리 셀 어레이(10), 로우 디코더(20), 컬럼 디코더(30), 기입용 셀렉터(40), 기입 회로(50), 판독용 셀렉터(60), 센스 앰프(70), 소스선 드라이버(80), 스위치군(90), 어드레스 버퍼(100), 기입 상태 머신(110), 및 전압 발생 회로(120)를 포함한다. LSI(1)에는, 외부로부터 전압 Vcc1(예컨대, 3V)이 공급된다. 전압 Vcc1는, 전압 발생 회로(120), 기입 회로(50), 및 기입용 셀렉터(40)에 공급된다.

메모리 셀 어레이(10)는, 매트릭스 형상으로 배치된 복수의 메모리 셀을 갖고 있다. 메모리 셀 어레이(10)의 구성에 대하여, 도 2를 참조하여 설명한다. 도 2는 메모리 셀 어레이(10)의 일부 영역의 회로도이다.

도 2에 도시한 바와 같이, 메모리 셀 어레이(10)는, 매트릭스 형상으로 배치된 복수개((m+1)×(n+1)개, m 및 n은 자연수)의 메모리 셀 MC을 가지고 있다. 메모리 셀 MC 각각은, 상호 전류 경로가 직렬로 접속된 메모리 셀 트랜지스터 MT와 선택 트랜지스터 ST1, ST2를 포함한다. 그리고 메모리 셀 트랜지스터 MT의 전류 경로는, 선택 트랜지스터 ST1, ST2의 전류 경로 사이에 접속되어 있다. 메모리 셀 트랜지스터 MT는, 반도체 기판상에 게이트 절연막을 개재하여 형성된 부유 게이트와, 부유 게이트 상에 게이트간 절연막을 개재하여 형성된 제어 게이트를 포함하는 적층 게이트 구조를 가지고 있다. 선택 트랜지스터 ST1의 소스 영역이 메모리 셀 트랜지스터 MT의 드레인 영역에 접속된다. 메모리 셀 트랜지스터 MT의 소스 영역이, 선택 트랜지스터 ST2의 드레인 영역에 접속되어 있다. 또한, 열 방향에서 서로 인접하는 메모리 셀 MC들은, 선택 트랜지스터 ST1의 드레인 영역, 또는 선택 트랜지스터 ST2의 소스 영역을 공유하고 있다.

동일 행에 있는 메모리 셀 MC의 메모리 셀 트랜지스터 MT의 제어 게이트는, 워드선 WL0∼WLm 중 어느 하나에 공통 접속된다. 동일 행에 있는 메모리 셀의 선택 트랜지스터 ST1의 게이트는, 선택 게이트선 SGD0∼SGDm 중 어느 하나에 공통 접 속된다. 동일 행에 있는 메모리 셀의 선택 트랜지스터 ST2의 게이트는, 선택 게이트선 SGS0∼SGSm 중 어느 하나에 공통 접속되어 있다. 또한, 동일 열에 있는 메모리 셀 MC의 선택 트랜지스터 ST1의 드레인 영역은, 비트선 BL0∼BLn 중 어느 하나에 공통 접속되어 있다. 그리고 메모리 셀 MC의 선택 트랜지스터 ST2의 소스 영역은 소스선 SL에 공통 접속되고, 소스선 드라이버(80)에 접속되어 있다.

도 1을 참조하여, LSI(1)의 설명을 계속한다.

로우 디코더(20)는, 로우 어드레스 신호를 디코드하여, 로우 어드레스 디코드 신호를 얻는다. 그리고 로우 디코더(20)는, 워드선 WL0∼WLm, 및 선택 게이트선 SGS0∼SGDm 중 어느 하나를 선택한다.

컬럼 디코더(30)는, 컬럼 어드레스 신호를 디코드하여, 컬럼 어드레스 디코드 신호를 얻는다.

판독용 셀렉터(60)는, 판독 시에, 컬럼 어드레스 디코드 신호에 기초하여, 비트선 BL0∼BLn 중 어느 하나를 선택한다.

센스 앰프(70)는, 로우 디코더(20) 및 컬럼 디코더(30)에 의해 선택된 메모리 셀 MC에서 판독한 데이터를 증폭한다.

기입 회로(50)는, 기입 데이터를 래치한다.

기입용 셀렉터(40)는, 선택 비트선에 대하여 기입 전압을 인가하고, 비선택 비트선에 대하여 기입 금지 전압을 인가한다.

스위치군(90)은, CPU(2)으로부터 공급되는 기입 데이터를, 기입 회로(50)에 전송한다.

기입 회로(50), 기입용 셀렉터(40), 및 스위치군(90)의 구성에 대하여 도 3을 참조하여 설명한다. 도 3은, 기입 회로(50), 기입용 셀렉터(40), 및 스위치군(90)의 회로도이다.

우선, 기입용 셀렉터(40)에 대하여 설명한다. 기입용 셀렉터(40)는, 비트선 BL0∼BLn 마다 설치된 선택 회로(41)를 구비하고 있다. 선택 회로(41) 각각은, 2개의 n 채널 MOS 트랜지스터(42, 43)를 포함한다. n 채널 MOS 트랜지스터(42)는, 소스에 기입 금지 전압 VPI가 인가된다. n 채널 MOS 트랜지스터(42)의 드레인은 대응 비트선에 접속되어 있다. 또한, n 채널 MOS 트랜지스터(43)는, 소스에 기입 전압 VNEGPRG이 인가된다. n 채널 MOS 트랜지스터(43)의 드레인은 대응 비트선 및 n 채널 MOS 트랜지스터(42)의 드레인에 접속되어 있다. 또한, n 채널 MOS 트랜지스터(42, 43)의 백 게이트에는, 기입 전압 VNEGPRG이 인가된다.

다음으로, 기입 회로(50)에 대하여 설명한다. 기입 회로(50)는, 비트선 BL0∼BLn 마다 설치된 래치 회로(51)를 구비하고 있다. 래치 회로(51) 각각은, 2개의 인버터(52, 53)를 포함한다. 인버터(52)의 입력단은, 인버터(53)의 출력단에 접속된다. 인버터(52)의 출력단은, 인버터(53)의 입력단에 접속되어 있다. 그리고 인버터(52)의 입력단과 인버터(53)의 출력단의 접속 노드가 래치 회로(51)의 출력 노드가 되어, 대응 비트선에 접속되어 있다. 인버터(52, 53)는 각각, 전류 경로가 직렬로 접속된 n 채널 MOS 트랜지스터(54) 및 p 채널 MOS 트랜지스터(55)를 포함하고 있다. n 채널 MOS 트랜지스터(54)의 소스에는 기입 전압 VNEGPRG이 인가된다. p 채널 MOS 트랜지스터(55)의 소스에는 Vcc1(= 3V 일정)이 인가된다. 즉, 인버터 (52, 53)는, Vcc1 및 VNEGPRG을, 각각 저전압측 및 고전압측의 전원 전압으로서 사용하여 동작한다. n 채널 MOS 트랜지스터(54)의 게이트와 p 채널 MOS 트랜지스터(55)의 게이트는 서로 접속되어 있다. 그리고 인버터(53)의 p 채널 MOS 트랜지스터(55)의 드레인과 n 채널 MOS 트랜지스터(54)의 드레인의 접속 노드가, 인버터(52)의 p 채널 MOS 트랜지스터(55)의 게이트와 n 채널 MOS 트랜지스터(54)의 게이트의 접속 노드에 접속되고, 또한 대응 비트선에 접속되어 있다. 또한, 인버터(52)의 p 채널 MOS 트랜지스터(55)의 드레인과 n 채널 MOS 트랜지스터(54)의 드레인의 접속 노드가, 인버터(53)의 p 채널 MOS 트랜지스터(55)의 게이트와 n 채널 MOS 트랜지스터(54)의 게이트의 접속 노드에 접속된다. 이 접속 노드는 래치 회로(51)의 입력 노드가 된다.

스위치군(90)은, 래치 회로(51)마다 설치된 p 채널 MOS 트랜지스터(91), 및 n 채널 MOS 트랜지스터(92)(이하, MOS 트랜지스터(92)를 리셋 트랜지스터라고 부른다)를 포함하고 있다. p 채널 MOS 트랜지스터(91) 각각의 전류 경로의 일단에는 기입 데이터가 입력된다. 전류 경로의 타단은 대응 래치 회로(51)의 입력 노드에 접속되어 있다. 그리고 MOS 트랜지스터(91)의 게이트는 항상 접지되어 있다. 또한, MOS 트랜지스터(91)의 백 게이트에는 Vcc1이 인가된다. 리셋 트랜지스터의 전류 경로의 일단 및 백 게이트에는 기입 전압 VNEGPRG이 인가된다. 리셋 트랜지스터의 전류 경로의 타단은 대응 래치 회로의 입력 노드 및 p 채널 MOS 트랜지스터(91)의 전류 경로의 타단에 접속되어 있다. 또한, 모든 리셋 트랜지스터(92)의 게이트는 공통 접속되어, 리셋 신호 RESET가 입력된다. 또한, 리셋 트랜지스터(92) 의 전류 경로의 일단도 공통 접속되어 있고, VNEGPRG가 인가된다.

도 1을 참조하여, LSI(1)의 설명을 계속한다.

소스선 드라이버(80)는 소스선 SL에 전압을 공급한다.

어드레스 버퍼(100)는, CPU(2)으로부터 공급되는 어드레스 신호를 유지한다. 그 다음, 어드레스 버퍼(100)는 컬럼 어드레스 신호 CA를 컬럼 디코더(30)에 공급하고, 로우 어드레스 신호 RA를 로우 디코더(20) 및 기입 회로(50)에 공급한다.

기입 상태 머신(110)은, CPU(2)으로부터 공급되는 커맨드 신호에 기초하여, 플래시 메모리(3)에 포함되는 각 회로의 동작을 제어하여, 데이터의 기입, 소거, 혹은 판독시의 타이밍 제어를 행하고, 각 동작에 대하여 결정된 소정의 알고리즘을 실행한다.

전압 발생 회로(120)는, 외부로부터 입력되는 전압 Vcc1에 기초하여, 복수의 내부 전압을 생성한다. 도 4는 전압 발생 회로(120)의 회로도이다. 도 4에 도시한 바와 같이, 전압 발생 회로(120)는, 제어 회로(121), 마이너스의 차지 펌프 회로(122), 및 플러스의 차지 펌프 회로(123)를 포함한다. 제어 회로(121)는, 차지 펌프 회로(122, 123)를 제어한다. 그리고 차지 펌프 회로(122)는, 부전압 VBB1(= -6V), VBB2(= -3.5V), VBB3(= -8V), 및 VBB4을 생성한다. 또한, 차지 펌프 회로(123)는, 정전압 VPP1(= 12V), VPP2(= 9V), 및 VPP3(= 4V)을 생성한다. 부전압 VBB1∼VBB3, 및 정전압 VPP1∼VPP3은, 로우 디코더(20)에 공급된다. 부전압 VBB1, VBB2, 및 VBB4은, 기입용 셀렉터(40)에 공급된다. 마이너스 전위 VBB1는 또한, 기입 회로(50)에도 공급된다.

다음으로, 3Tr-NAND형 플래시 메모리(3)가 구비하는 메모리 셀 어레이(10)의 평면 구성 및 단면 구성에 대하여 설명한다. 도 5는 메모리 셀 어레이(10)의 일부 영역의 평면도이다.

도 5에서 도시한 바와 같이, 반도체 기판(200)에, 제1 방향으로 연장된 복수의 스트라이프 형상 소자 영역 AA가 제2 방향으로 형성되어 있다. 그리고 제2 방향으로 연장된 스트라이프 형상의 워드선 WL0∼WLm 및 선택 게이트선 SGD0∼SGDm, SGS0∼SGSm이 복수의 소자 영역 AA를 가로지르도록 형성되어 있다. 즉, 워드선 WL0∼WLm 중 하나가, 선택 게이트선 SGD0∼SGDm 중 어느 하나와, 선택 게이트선 SGS0∼SGSm 중 어느 하나 사이에 개재되어 있다. 워드선 WL0∼WLm과 소자 영역 AA이 교차하는 영역에는, 메모리 셀 트랜지스터 MT가 형성되어 있다. 선택 게이트선 SGD0∼SGDm과 소자 영역 AA이 교차하는 영역에는, 선택 트랜지스터 ST1가 형성되어 있다. 선택 게이트선 SGS0∼SGSm과 소자 영역 AA이 교차하는 영역에는, 선택 트랜지스터 ST2가 형성되어 있다. 또한, 워드선 WL0∼WLm과 소자 영역 AA이 교차하는 영역에는, 메모리 셀 트랜지스터 MT 마다 분리된 부유 게이트(도시되지 않음)가 형성되어 있다. 선택 트랜지스터 ST1, ST2도, 메모리 셀 트랜지스터 MT와 마찬가지로, 제어 게이트 및 부유 게이트를 가지고 있다. 그러나 메모리 셀 트랜지스터 MT와 달리, 부유 게이트는, 제2 방향에서 서로 인접한 선택 트랜지스터 ST 양자에 접속되어 있다. 그리고 분로 영역(shunt region; 도시되지 않음)에서, 선택 트랜지스터 ST의 부유 게이트와 제어 게이트가 접속되어 있다.

선택 트랜지스터 ST2의 소스 영역 상에는, 각각 제2 방향으로 연장된 스트라 이프 형상의 소스선 SL이 형성되어 있다. 소스선 SL은, 콘택트 플러그 CP1를 통해, 선택 트랜지스터 ST2의 소스 영역과 접속되어 있다. 또한, 각 소스선 SL은, 한 영역(도시되지 않음)에서 서로 접속된다. 또한, 소스선 드라이버(80)에 공통으로 접속되어 있다.

소자 영역 AA 상에는, 제1 방향으로 연장된 스트라이프 형상의 비트선 BL0∼BLn이 형성되어 있다. 비트선 BL0∼BLn은, 콘택트 플러그 CP2를 통해, 선택 트랜지스터 ST1의 드레인 영역에 접속되어 있다.

도 6은 도 5에 있어서의 6-6선 방향을 따른 단면도이다.

도 6에 도시한 바와 같이, p형 반도체(실리콘) 기판(200)의 소자 영역 AA의 표면 영역 내에, n형 웰 영역(201)이 형성되어 있다. 또한, n형 웰 영역(201)의 표면 영역 내에는, p형 웰 영역(202)이 형성되어 있다. 그리고 p형 웰 영역(202) 상에는, 게이트 절연막(203)이 형성되어 있다. 게이트 절연막(203) 상에, 메모리 셀 트랜지스터 MT 및 선택 트랜지스터 ST1, ST2의 게이트 전극이 형성되어 있다. 메모리 셀 트랜지스터 MT 및 선택 트랜지스터 ST1, ST2의 게이트 전극은, 게이트 절연막(203) 상에 형성된 다결정 실리콘층(204), 다결정 실리콘층(204) 상에 형성된 게이트간 절연막(205), 게이트간 절연막(205) 상에 형성된 다결정 실리콘층(206), 및 다결정 실리콘층(206) 상에 형성된 실리사이드층(207)을 포함하고 있다. 게이트간 절연막(205)은, 예를 들면 ON막, NO막, 또는 ONO 막으로 형성된다. 메모리 셀 트랜지스터 MT에서는, 다결정 실리콘층(204)은 워드선 방향에서 인접한 소자 영역 AA들 사이에서 서로 분리되어 있고, 부유 게이트(FG)로서 기능한다. 또한, 다결정 실리콘층(206) 및 실리사이드층(207)은 제어 게이트(워드선 WL)로서 기능한다. 그리고 다결정 실리콘층(206)은, 워드선 방향에서 인접한 소자 영역 AA들 사이에서 서로 접속되어 있다. 선택 트랜지스터 ST1, ST2에서는, 분로 영역(도시되지 않음)에서 게이트간 절연막(205)의 일부가 제거되어 있고, 다결정 실리콘층(204, 206)은 분로 영역에서 전기적으로 접속되어 있다. 그리고 다결정 실리콘층(204, 206) 및 실리사이드층(207)이, 선택 게이트선 SGS, SGD으로서 기능한다. 선택 트랜지스터 ST1, ST2에서는, 다결정 실리콘층(204) 및 다결정 실리콘층(206)은, 워드선 방향에서 인접한 소자 영역 AA들 사이에서 분리되어 있지 않고, 서로 접속되어 있다. 즉, 메모리 셀 트랜지스터 MT와는 달리 부유 게이트가 셀마다 분리되어 있지는 않지만, 모두 서로 접속되어 있다.

그리고 인접하는 게이트 전극 간에 위치하는 반도체 기판(200)의 표면에는, 소스 혹은 드레인 영역으로서 기능하는 불순물 확산층(208)이 형성되어 있다. 불순물 확산층(208)은, 인접하는 트랜지스터에 의해 공유된다. 구체적으로, 인접하는 2개의 선택 트랜지스터 ST1 간의 불순물 확산층(208)은, 2개의 선택 트랜지스터 ST1의 드레인 영역으로서 기능한다. 또한, 인접하는 2개의 선택 트랜지스터 ST2 간의 불순물 확산층(208)은, 2개의 선택 트랜지스터 ST2의 소스 영역으로서 기능한다. 또한, 서로 인접하는 메모리 셀 트랜지스터 MT와 선택 트랜지스터 ST1 사이의 불순물 확산층(208)은, 메모리 셀 트랜지스터 MT의 드레인 영역 및 선택 트랜지스터 ST1의 소스 영역으로서 기능한다. 또한, 서로 인접하는 메모리 셀 트랜지스터 MT와 선택 트랜지스터 ST2 사이의 불순물 확산층(208)은, 메모리 셀 트랜지스터 MT 의 소스 영역 및 선택 트랜지스터 ST2의 드레인 영역으로서 기능한다. 그리고 선택 트랜지스터 ST1의 드레인 영역 및 선택 트랜지스터 ST2의 소스 영역(35)의 표면에는, 실리사이드층(209)이 형성되어 있다. 또한, 메모리 셀 트랜지스터 MT의 소스 및 드레인 영역(208), 선택 트랜지스터 ST1의 소스 영역(208), 및 선택 트랜지스터 ST2의 드레인 영역(208)에는, 실리사이드층이 형성되지 않는다. 또한, 메모리 셀 트랜지스터 MT 및 선택 트랜지스터 각각의 게이트 전극(적층 게이트)의 측면에는, 측벽 절연막(210)이 형성되어 있다. 측벽 절연막(210)은, 적층 게이트의 소스 영역(208)에 면하는 측 및 드레인 영역(208)에 면하는 측의 양방에 형성되어 있다. 그리고 메모리 셀 트랜지스터 MT와 선택 트랜지스터 ST의 적층 게이트 사이의 영역은, 측벽 절연막(210)에 의해서 매립되어 있다. 따라서, 메모리 셀 트랜지스터 MT의 소스 및 드레인 영역의 상면, 선택 트랜지스터 ST1의 소스 영역의 상면, 및 선택 트랜지스터 ST2의 드레인 영역의 상면은, 측벽 절연막(210)에 의해 피복되어 있다.

그리고 반도체 기판(200)상에는, 상기 메모리 셀 트랜지스터 MT, 및 선택 트랜지스터 ST1, ST2를 피복하도록 층간 절연막(211)이 형성되어 있다. 층간 절연막(211)에는, 선택 트랜지스터 ST2의 소스 영역(208) 내에 형성된 실리사이드층(209)에 달하는 콘택트 플러그 CP5가 형성되어 있다. 그리고 층간 절연막(211) 상에는, 콘택트 플러그 CP5에 접속되는 금속 배선층(212)이 형성되어 있다. 금속 배선층(212)은, 소스선 SL로서 기능한다. 또한, 층간 절연막(211)에는, 선택 트랜지스터 ST1의 드레인 영역(208) 내에 형성된 실리사이드층(209)에 달하는 콘택트 플러그 CP3가 형성되어 있다. 그리고 층간 절연막(211) 상에는, 콘택트 플러그 CP3에 접속되는 금속 배선층(213)이 형성되어 있다.

층간 절연막(211) 상에는, 금속 배선층(212, 213)을 피복하도록 층간 절연막(214)이 형성되어 있다. 그리고 층간 절연막(214)에는, 금속 배선층(213)에 달하는 콘택트 플러그 CP4가 형성되어 있다. 그리고 층간 절연막(214) 상에는, 복수의 콘택트 플러그 CP4에 공통으로 접속된 금속 배선층(215)이 형성되어 있다. 금속 배선층(215)은, 비트선 BL로서 기능한다. 상기 콘택트 플러그 CP3, CP4, 및 금속 배선층(213)이, 도 5에 있어서의 콘택트 플러그 CP2에 상당한다.

층간 절연막(214) 상에는, 금속 배선층(215)을 피복하도록 층간 절연막(216)이 형성되어 있다. 그리고 층간 절연막(216) 상에는 금속 배선층(217)이 형성되어 있다. 금속 배선층(217)은, 한 영역(도시되지 않음)에서, 선택 트랜지스터 ST1, ST2의 실리사이드층(207)에 접속되어 있고, 선택 게이트선 SGD, SGS의 분로 배선으로서 기능한다. 그리고 층간 절연막(216) 상에는, 금속 배선층(217)을 피복하도록 하고, 층간 절연막(218)이 형성되어 있다.

다음으로, 컬럼 방향을 따라, 메모리 셀 어레이(10), 기입용 셀렉터(40), 래치 회로(50), 및 스위치군(90)의 단면 구조를 간단히 설명한다. 도 7은, 메모리 셀 어레이(10), 기입용 셀렉터(40), 래치 회로(50) 및 스위치군(90)의 단면도이다. 도 7은 특히, 하나의 메모리 셀 MC, 하나의 선택 회로(41), 하나의 인버터(53), 및 MOS 트랜지스터(91, 92)만 도시한다.

도 7에 도시한 바와 같이, 반도체 기판(200)의 표면에는, 상호 이격된 n형 웰 영역(201, 220, 221)이 형성되어 있다. n형 웰 영역(201)은, 메모리 셀 어레이(10)를 형성하기 위한 것이다. n형 웰 영역(221)은, 기입용 셀렉터(40) 및 리셋 트랜지스터(92)를 형성하기 위한 것이다. 그리고 n형 웰 영역(222)은, 래치 회로(51) 및 MOS 트랜지스터(91)를 형성하기 위한 것이다.

n형 웰 영역(201)의 표면에는, p형 웰 영역(202)이 형성되어 있다. 그 다음, p형 웰 영역(202) 상에는 메모리 셀 MC이 형성되어 있다. 또한, 메모리 셀의 선택 트랜지스터 ST1, ST2 각각은, 단층 게이트로서 도시되어 있지만, 메모리 셀 트랜지스터 MT와 같이 적층 게이트 구조이더라도 좋다. 그리고 p형 웰 영역(202)에는 전위 VPW가 인가되고, n형 웰 영역(201)에는 전위 VNW가 인가된다.

n형 웰 영역(221)의 표면에는, p형 웰 영역(223)이 형성되어 있다. p형 웰 영역(223) 상에는, 선택 회로(41) 내의 MOS 트랜지스터(42, 43)가 형성되고, 리셋 트랜지스터(92)도 형성되어 있다. p형 웰 영역(223)에는 전위 VNEGPRG가 인가되고, n형 웰 영역(221)에는 0V가 인가된다.

n형 웰 영역(222)의 표면에는, p형 웰 영역(224)이 형성되어 있다. p형 웰 영역(224) 상에는 MOS 트랜지스터(54)가 형성되어 있다. n형 웰 영역(222) 상에는 MOS 트랜지스터(55, 91)가 형성되어 있다. 그리고 MOS 트랜지스터(54, 55)가, 인버터(52, 53)를 형성한다. 또한, p형 웰 영역(224)에는 전위 VNEGPRG가 인가되고, n형 웰 영역(222)에는 전위 Vcc1가 인가된다.

다음으로, 3Tr-NAND형 플래시 메모리(3)의 동작에 대하여, 도 8을 참조하여 설명한다. 도 8은, 리셋 신호 RESET, 데이터 신호, VPI, 및 VNEGPRG의 타이밍차트 이다. 이하에서는, 부유 게이트에 전자가 주입되어 있지 않고 임계값 전압이 마이너스인 상태를 "1" 데이터가 기입되어 있는 상태로 정의하고, 부유 게이트에 전자가 주입되어 있고, 임계값 전압이 플러스인 상태를 "0" 데이터가 기입되어 있는 상태로 정의한다.

<초기 동작>

우선, 초기 동작에 대하여 도 9를 참조하여 설명한다. 초기 동작이란, 데이터의 기입 동작, 판독 동작, 또는 소거 동작에 있어서 최초로 행해지는 동작이다. 초기 동작은, 도 8에서, 시각 t1 사이에 행해진다. 또한, 도 9는, 초기 동작 시에서 메모리 셀 어레이(10), 기입용 셀렉터(40), 기입 회로(50), 및 스위치군(90)의 회로도이다. 이하에서는, 비트선 BL0∼BLn에 대응하는 선택 회로(41) 내의 MOS 트랜지스터(43, 42)의 게이트를, 각각 노드 B0∼Bn, 노드 A0∼An라고 부른다.

초기 동작 전에, VPI 및 VNEGPRG은 0V로 설정된다. 또한, 리셋 신호 RESET는 Vcc1(= 3V)로 설정된다. 그 다음, 스위치군(90) 내에 있어서의 리셋 트랜지스터(92)가 온 상태로 된다. 따라서, 모든 래치 회로(51)의 입력 노드에는 VNEGPRG= 0V가 공급된다. 인버터(52, 53)의 저전압측의 전원 전압은 VNEGPRG= 0V이기 때문에, 모든 래치 회로(51)의 입력 노드는 0V, 출력 노드는 Vcc1가 된다. 즉, 노드 B0∼Bn은 0V, 노드 A0∼An은 Vcc1이 된다. 따라서, 모든 선택 회로(41) 내에서, MOS 트랜지스터(42)가 오프 상태, MOS 트랜지스터(43)가 온 상태로 된다. 그 결과, MOS 트랜지스터(43)의 소스로부터, 대응 비트선 BL0∼BLn에는 0V가 공급된다.

이상과 같이, 초기 동작에서, 래치 회로의 입력 노드에 0V가 공급된다.

<데이터 래치 동작>

다음으로, 데이터 래치 동작에 대하여 도 10을 참조하여 설명한다. 데이터 래치 동작이란, 각 래치 회로(51)에 기입 데이터를 입력하는 동작이다. 데이터 래치 동작은, 시각 t1∼t2의 사이에 행해진다. 또한, 도 1O은, 데이터 래치 동작 시에 메모리 셀 어레이(10), 기입용 셀렉터(40), 기입 회로(50), 및 스위치군(90)의 회로도이다.

우선, 데이터 래치 동작 전에, 리셋 신호 RESET가 0V으로 설정되고, 각 비트선에 대응하는 기입 데이터가 MOS 트랜지스터(91)의 전류 경로의 일단에 입력된다. "0"이 기입되는 경우(혹은 부유 게이트에 전자가 주입되는 경우)에는, MOS 트랜지스터(91)의 전류 경로의 일단에는 0V가 인가된다. "1"이 기입되는 경우(부유 게이트에 전자를 주입하지 않는 경우)에는, MOS 트랜지스터(91)의 전류 경로의 일단에는 3V가 인가된다. 또한, VPI 및 VNEGPRG은 여전히 0V 이다. 리셋 신호 RESET가 0V로 설정되면, 모든 MOS 트랜지스터(92)는 오프 상태로 된다.

도 10의 예에서는, 비트선 BL0에 접속된 메모리 셀에 "0" 데이터를 기입하고, 비트선 BL1에 접속된 메모리 셀에 "1" 데이터를 기입하는 경우를 예로 들고 있다.

우선, 비트선 BL0에 주목하여, "0" 데이터를 기입하는 경우에 대해 설명한다. 도 10에 도시한 바와 같이 MOS 트랜지스터(91)의 전류 경로의 일단에는 0V가 공급된다. 그러나 MOS 트랜지스터(91)의 게이트 전위도 0V이기 때문에, MOS 트랜지스터(91)는 컷오프의 상태에 있다. 따라서, 래치 회로(51) 내의 데이터는 초기 상태로 남아 있는다. 따라서, 노드 A0는 Vcc1, 노드 B0는 0V이다. 그 때문에, 비트선 BL0에 대응한 선택 회로(41) 내에서는, MOS 트랜지스터(43)가 온 상태, MOS 트랜지스터(42)가 오프 상태로 되고, 비트선 BL0에는, MOS 트랜지스터(43)의 소스로부터 VNEGPRG= 0V가 공급된다.

다음으로, 비트선 BL1에 주목하여, "1" 데이터를 기입하는 경우에 대해 설명한다.

도 10에 도시한 바와 같이, MOS 트랜지스터(91)의 전류 경로의 일단에는 3V가 공급된다. MOS 트랜지스터(91)는 온 상태이기 때문에, 3V는 래치 회로의 입력 노드에 달한다. VNEGPRG= 0V이기 때문에, 노드 A1의 전위는 Vcc1으로부터 0V로 변하고, 노드 B1의 전위는 0V에서 Vcc1으로 변한다. 따라서, 비트선 BL1에 대응하는 선택 회로(41) 내에서는, MOS 트랜지스터(43)가 오프 상태로 되고, MOS 트랜지스터(42)가 온 상태로 된다. 그 결과, 비트선 BL1에는, MOS 트랜지스터(42)의 소스로부터 VPI= 0V가 공급된다.

상술한 바와 같이, 데이터 래치 동작에서는, "1" 데이터가 기입되는 메모리 셀에 대응한 래치 회로 내의 데이터가, 초기 상태로부터 반전된다. 즉, "0"이 기입되는 경우(혹은 전자를 주입하는 경우)에는, 데이터가 외부로부터 입력되지 않는다. "1"이 기입되는 경우(혹은 전자를 주입하지 않는 경우 = 메모리가 비선택됨)에는, 데이터가 외부로부터 입력된다.

<기입 동작>

기입 동작에 대하여 도 11을 참조하여 설명한다. 데이터의 기입은, 어느 하 나의 워드선에 접속된 모든 메모리 셀 트랜지스터에 대하여 일괄적으로 행해진다. 그리고 메모리 셀 트랜지스터 MT의 부유 게이트에 전자를 주입하는지의 여부에 따라, "0" 데이터와 "1" 데이터 중 하나가 쓰인다. 전자의 부유 게이트로의 주입은, FN(Fowler-Nordheim) 터널링에 의해서 행해진다. 기입 동작은, 도 8에서, 시각 t4 이후에 행해진다. 또한, 도 11은, 기입 동작 시에 메모리 셀 어레이(10), 기입용 셀렉터(40), 기입 회로(50), 및 스위치군(90)의 회로도이다. 도 11에서, 워드선 WL0에 접속된 메모리 셀 트랜지스터 MT에 데이터를 기입하는 것으로 가정하고, 그 중, 비트선 BL0에 접속된 메모리 셀 트랜지스터 MT에 "0" 데이터를 기입하고, 비트선 BL1에 접속된 메모리 셀 트랜지스터 MT에 "1" 데이터를 기입하는 것으로 가정한다. 바꾸어 말하면, 비트선 BL0에 접속된 메모리 셀이 선택되고, 비트선 BL1에 접속된 메모리 셀이 비선택된다.

우선, 기입 동작 전에, 리셋 신호 RESET는 여전히 0V이다. 그리고 시각 t3에 VNEGPRG가 VBB1(= -6V)로 설정되고, 시각 t4에 VPI가 VBB2(= -3.5V)로 설정된다. 차지 펌프 회로(122)는 기입 상태 머신(110)의 제어 하에 마이너스 전위 VBB1 및 VBB2를 출력한다. 또한, VPI는, VBB2이 아닌, 그 밖의 마이너스 전위 VBB4이더라도 좋다. 이러한 경우에, 차지 펌프 회로(122)는 기입 상태 머신(110)의 제어 하에, 마이너스 전위 VBB4를 출력한다.

그 다음, 래치 회로(51) 내의 인버터(52, 53)의 저전압측의 전원 전압이 0V에서 VBB1로 변함에 따라, 노드 B0, 및 노드 A1의 전위는, 0V에서 VBB1로 변한다. 그리고 비트선 BL0에 대응하는 선택 회로(41)에서는 MOS 트랜지스터(43)가 온 상태 이다. 비트선 BL1에 대응하는 선택 회로(41) 내에서는 MOS 트랜지스터(42)가 온 상태이다. 그리고 MOS 트랜지스터(42, 43)의 소스 전위는, 각각 VPI=VBB2, VNEGPRG=VBB1이므로, 비트선 BL0, BL1에는 각각 VBB1, VBB2이 공급된다.

그리고 로우 디코더(20)가, 선택 게이트선 SGD0을 선택하고, 선택된 선택 게이트선 SGD0에 VBB2를 인가하고, 비선택된 선택 게이트선 SGD1∼SGDm 및 모든 선택 게이트선 SGS0∼SGSm에 VBB1를 인가한다. 그 다음, 선택된 선택 게이트선 SGD0에 접속되는 선택 트랜지스터 ST1 중, VBB2가 인가되는 비트선 BL1에 접속되어 있는 선택 트랜지스터 ST1는 컷오프 상태로 된다. 한편, VBB1가 인가되는 비트선 BL0에 접속되어 있는 선택 트랜지스터 ST1는 온 상태로 된다.

또한, 로우 디코더(20)는 워드선 WL0을 선택하고, 선택 워드선 WL0에 플러스 전위 VPP1를 인가한다. 또한, 비선택 워드선 WL1∼WLm의 모두를 부유 상태로 한다. 차지 펌프 회로(123)는 기입 상태 머신(110)의 제어 하에 플러스 전위 VPP1를 출력한다. 이에 의해, 선택 워드선 WL0에 접속되는 메모리 셀 트랜지스터 MT에 채널 영역이 형성된다. 선택된 선택 게이트선 SGD0 및 비트선 BL1에 접속되어 있는 선택 트랜지스터 ST1는 컷오프 상태이므로, 해당 선택 트랜지스터 ST1에 접속된 메모리 셀 트랜지스터 MT의 채널 전위는 부유 상태가 된다. 그리고 워드선 WL과의 커플링에 의해, 채널 전위는 약 VPP1까지 상승한다. 한편, 선택된 선택 게이트선 SGD0 및 비트선 BL0에 접속되어 있는 선택 트랜지스터 ST1는 온 상태이므로, 해당 선택 트랜지스터 ST1에 접속되는 메모리 셀 트랜지스터 MT의 채널 전위는 VBB1이 된다.

또한, 로우 디코더(20)는, 메모리 셀이 형성되어 있는 기판(p형 웰 영역(202))에 VBB1를 인가한다.

상기의 결과, 컷오프 상태인 선택 트랜지스터 ST1를 포함하는 메모리 셀 내의 메모리 셀 트랜지스터 MT에서는, 게이트 및 채널 간의 전위차가 충분하지 않기 때문에, 부유 게이트에는 전자가 주입되지 않는다. 즉 "1" 데이터가 기입된다. 도 11의 예에서, 비트선 BL1 및 선택 워드선 WL0에 접속되어 있는 메모리 셀(또는 "1" 데이터가 기입될 메모리 셀)의 임계값은 마이너스의 값을 유지한다.

한편, 선택된 선택 게이트선 SGD0에 접속되고, 또한 비트선 BL0에 접속되어 있는 선택 트랜지스터 ST1를 포함하는 메모리 셀 내의 메모리 셀 트랜지스터 MT에서는, 게이트 및 채널 간의 전위차(= VPP1-VBB1)가 18V이기 때문에, FN 터널링에 의해서 부유 게이트에 전자가 주입된다. 그 결과, 메모리 셀 트랜지스터 MT의 임계값은 플러스로 변한다. 즉, "0" 데이터가 기입된다.

상술한 바와 같이, 1 페이지의 메모리 셀 트랜지스터에 일괄적으로 데이터가 기입된다.

<소거 동작>

다음으로, 소거 동작에 대하여, 도 12를 참조하여 설명한다. 도 12는, 소거 동작 시에 메모리 셀 어레이(10), 기입용 셀렉터(40), 기입 회로(50), 및 스위치군(90)의 회로도이다. 데이터는 기입 동작시와 마찬가지로 페이지 단위로 소거된다. 소거 동작은, FN 터널링에 의해서 부유 게이트 외부로 전자를 방출하는 것에 의해 행해진다. 도 12는, 워드선 WL0에 접속된 메모리 셀 트랜지스터로부터 데이터의 소거를 행하는 경우를 나타내고 있다.

소거 동작 전에, 리셋 신호 RESET가 0V로 설정되고, 전 비트선에 대응하는 MOS 트랜지스터(91)의 전류 경로의 일단에는 3V가 인가된다. 또한, VPI는 Vcc1이고, VNEGPRG는 여전히 0V 이다. 그 다음, 리셋 신호 RESET가 0V로 설정됨으로써, 모든 MOS 트랜지스터(92)는 오프 상태로 된다. 또한, 모든 MOS 트랜지스터(91)는 온 상태로 되어 있다. 따라서, 래치 회로(51)의 입력 노드에는 3V가 공급된다. VNEGPRG=0V이므로, 노드 A0∼An의 전위는 0V, 노드 B0∼Bn의 전위는 Vcc1가 된다. 따라서, 전 선택 회로(41) 내에서는, MOS 트랜지스터(42, 43)가 컷오프 상태로 된다. 따라서, 비트선 BL0∼BLn은, 래치 회로(51) 및 VNEGPRG 및 VPI와는 전기적으로 분리되어, 부유 상태로 된다.

그 다음, 로우 디코더(20)는, 모든 선택 게이트선 SGD0∼SGDm, SGS0∼SGSm을 부유 상태로 만든다. 더욱, 로우 디코더(20)는, 워드선 WL0을 선택하고, 선택 워드선 WL0에 VBB3(= -8V)를 부여하고, 비선택 워드선 WL1∼WLm에 VPP3(= 4V)를 부여한다. 더욱, 로우 디코더(20)는, 메모리 셀이 형성되어 있는 반도체 기판(p형 웰 영역(202))에 VPP2(= 9V)를 인가한다. 차지 펌프 회로(122, 123)는 기입 상태 머신(110)의 제어 하에, 마이너스 전위 VBB3 및 플러스 전위 VPP3를 출력한다.

그 때, 선택 워드선 WL0에 접속되어 있는 메모리 셀 트랜지스터 MT와 반도체 기판 사이의 전위차(=VPP2-VBB3)가 17V이므로, 부유 게이트 내의 전자가 FN 터널링에 의해서 반도체 기판에 방출된다. 그 결과, 선택 워드선 WL0에 접속되어 있는 메모리 셀 트랜지스터 MT에서 데이터가 소거되어, 메모리 셀 트랜지스터 MT의 임계 값은 마이너스가 된다.

비선택 워드선 WL1∼WLm에 접속되어 있는 메모리 셀 트랜지스터 MT에서는, 워드선 WL1∼WLm에 VPP3가 인가되어 있다. 따라서, 메모리 셀 트랜지스터 MT와 웰 영역 간의 전위차가 충분하지 않기 때문에, 부유 게이트로부터 전자는 방출되지 않고, 데이터는 소거되지 않는다.

상술한 바와 같이, 선택된 페이지로부터 일괄적으로 데이터가 소거된다. 또한, 도 12의 예에서는, 1개의 워드선에 접속된 메모리 셀 트랜지스터(1 페이지)로부터 데이터가 소거되는 예에 대하여 나타내고 있지만, 복수의 워드선에 접속된 메모리 셀 트랜지스터로부터 일괄적으로 데이터가 소거될 수도 있다. 이 경우에는, 로우 디코더(20)가 복수의 워드선에 VBB3를 인가한다.

<판독 동작>

다음으로, 판독 동작에 대하여 도 13을 참조하여 설명한다. 도 13은, 3Tr-NAND형 플래시 메모리(3)의 메모리 셀 어레이(10)의 회로도이다. 도 13은, 비트선 BL0과 워드선 WL0에 접속된 메모리 셀 트랜지스터 MT에서 데이터를 판독하는 경우에 대해 나타내고 있다.

우선, 로우 디코더(20)는, 데이터가 판독될 메모리 셀에 접속되는 선택 게이트선 SGD0, SGS0을 선택하고, 선택된 선택 게이트선 SGD0, SGS0에 VPP3를 인가한다. 또한, 로우 디코더(20)는 그 외의 선택 게이트선 SGD1∼SGDm 및 SGS1∼SGSm을 비선택된 것으로 하고, 비선택된 선택 게이트선에는 0V가 인가된다. 이에 의해, 선택된 선택 게이트선 SGD0, SGS0에 접속되는 선택 트랜지스터 ST1, ST2는 온 상태 로 된다. 계속해서, 로우 디코더(20)는, 모든 워드선 WL0∼WLm에 0V를 인가한다.

기입된 데이터가 "1"이면 임계값이 마이너스이기 때문에, 메모리 셀 트랜지스터 MT는 온 상태이다. 기입된 데이터가 "0"이면, 임계값이 플러스이기 때문에, 메모리 셀 트랜지스터 MT는 오프 상태로 된다.

이 상태에서, 비트선은, 판독용 셀렉터(60)를 통하여 센스 앰프(70)에 접속되고, 선택 비트선 BL0에 예를 들면 2.0V가 인가된다. 그 때, 선택된 선택 게이트선 SGD0, SGS0에 접속된 선택 트랜지스터 ST1, ST2에 접속되어 있는 메모리 셀 트랜지스터 MT에 기입된 데이터가 "1"이면, 비트선으로부터 소스선으로 전류가 흐른다. 한편, 기입된 데이터가 "0"이면, 전류는 흐르지 않는다.

이상과 같이, 비트선으로부터 소스선을 향하여 흐르는 전류에 의해 변화하는 비트선 전위를, 센스 앰프(70)가 증폭함으로써, 데이터의 판독이 행해진다. 도 13의 예에서는, 1개의 비트선으로부터 데이터를 판독하는 경우에 대해 나타내고 있지만, 복수의 비트선에 전위를 인가하여, 복수의 메모리 셀 트랜지스터로부터 데이터를 동시에 판독하더라도 좋다. 판독 동작시에, 모든 선택 회로(41) 내의 MOS 트랜지스터(42, 43)는 오프 상태가 되고, 비트선 BL0∼BLn은, 래치 회로(51) 및 VPI 및 VNEGPRG과 전기적으로 분리되어 있다.

상기한 바와 같이, 제1 실시예에 따른 플래시 메모리에 따르면 다음과 같은 효과를 얻을 수 있다:

(1) 기입 속도를 저하시키지 않고, 오기의 발생을 억제할 수 있다.

제1 실시예에 따른 구성에서, 플래시 메모리(3)는, 비트선마다 설치된 선택 회로를 구비하고 있다. 래치 회로(51)에 유지되어 있는 데이터에 따라, "0"이 기입된 경우에는(선택 비트선에 대해서), MOS 트랜지스터(43)의 전류 경로를 통해, 비트선에 마이너스의 기입 전압 VNEGPRG(VBB1)이 인가된다. 한편, "1"이 기입된 경우에는(비선택 비트선에 대해서), MOS 트랜지스터(42)의 전류 경로를 통해, 비선택 비트선에 기입 금지 전압 VPI이 인가된다. 그리고 기입 금지 전압 VPI의 전압값은, 차지 펌프 회로(122)에 의해서 변경될 수 있다.

도 14는, 기입 시에서 메모리 셀 어레이(10), 선택 회로(40), 래치 회로(51), 및 차지 펌프 회로(122)가 동작하는 방식을 도시하는 도면이다. 도 14에 도시한 바와 같이, 차지 펌프는, 마이너스 전위로서 예를 들면 VBB2 및 VBB4을 발생한다. VBB4는 VBB2보다 큰 값이거나 작은 값일 수 있다. 오기의 발생 방지를 위해 VBB2 및 VBB4 중 하나가 기입 금지 전압 VPI로서 사용된다.

그리고 기입 금지 전압 VPI로서 부전압을 이용하기 위해서, 선택 회로(41)가 설치된다. 예를 들면, 래치 회로의 저전압측 및 고전압측 전원 전압을 부전압으로 하려고 하면, 인버터를 형성하는 p 채널 MOS 트랜지스터의 n형 웰 영역과 반도체 기판 사이에 포워드 바이어스가 인가되어, 회로 동작이 불안정해 진다. 그러나 제1 실시예에서, 동일한 p형 웰영역 상에 형성된 2개의 n 채널 MOS 트랜지스터(42, 43)를 포함하는 선택 회로(41)가 사용된다. 따라서, 선택 회로(41)는 비트선에 VNEGPRG 및 VPI를 인가할 수 있다. VNEGPRG 및 VPI 모두 부전압이 될 수 있다.

따라서, 종래 기술과는 달리, 오기의 발생 방지를 위해, 워드선의 전위 등의 다른 전압을 변화시킬 필요가 없다. VBB2 또는 VBB4의 어느 하나를 기입 금지 전 압으로서 선택하여, 그 전압을 최적값으로 설정함으로써, 오기 발생을 억제할 수 있다.

따라서, 기입 속도를 저하시키지 않고, 오기의 발생을 억제할 수 있다. 또한, 기입 금지 전압 VPI의 값이 복수의 값으로 변경될 수 있으므로, 회로 구성의 자유도를 증가시킬 수 있다.

(2) 기입 동작을 간략화할 수 있다.

제1 실시예에 따른 구성에 있어서, 기입 또는 소거 동작 전에, 초기 동작으로서, 래치 회로(51)의 데이터가 초기화된다. 그 결과, 래치 회로(51) 각각의 입력은 "로우" 레벨이고, 출력은 "하이" 레벨이 된다.

그리고 데이터 래치 동작에서, "0"이 기입되는 경우(선택 비트선에 대해서)에는 MOS 트랜지스터(91)에 0V가 공급되고, "1"이 기입되는 경우(비선택 비트선에 대해서)에는 MOS 트랜지스터에 3V가 공급된다. "0"가 기입되는 경우에는, MOS 트랜지스터(91)가 컷오프가 되기 때문에, 외부로부터 공급되는 "0" 데이터는, 실제로는 래치 회로(51)에 전송되지 않는다. 즉, 래치 회로(51) 내의 데이터는 불변이다. 한편, "1"이 기입되는 경우에는, MOS 트랜지스터(91)의 전류 경로를 통해, "1" 데이터가 래치 회로(51)에 전송된다.

즉, 도 15에 도시한 바와 같이, 제1 실시예에서는 초기 동작이 수행되어 래치 회로(51)의 데이터를 초기화한다. 그리고 "0"이 기입되는 경우에는(선택 비트선에 대해서), 초기화된 데이터에 기초하여, 선택 회로(41)가 선택 비트선에 기입 전압 VNEGPRG을 인가한다. 한편, "1"이 기입된 경우에는(비선택 비트선에 대해), 초기화된 데이터가 아닌, 외부로부터 입력된 데이터에 기초하여, 선택 회로(41)가 비선택 비트선에 기입 금지 전압 VPI를 인가한다.

따라서, "초기 동작에 있어서 래치 회로(51)가 초기화된다."라는 것은, "전 래치 회로에 "0" 데이터를 입력한다."라는 것으로 바꾸어 말할 수 있다. 따라서, 기입 동작 시에, "1" 데이터를 기입하는 경우, 혹은 부유 게이트에 전자를 주입하지 않는 경우, 다시 말해, 비선택 비트선에 대해서만 기입이 행해지는 경우에는, 외부로부터 데이터를 입력하면 된다. 한편, "0" 데이터를 기입하는 경우, 혹은 부유 게이트에 전자를 주입하는 경우, 다시 말해, 선택 비트선에 대해서만 기입이 행해지는 경우에는, 외부로부터 데이터를 입력할 필요가 없다. 따라서, 기입 동작을 간략화할 수 있다.

(3) 소거 동작의 신뢰성을 향상시킬 수 있다.

제1 실시예에 따른 구성에 있어서, 소거 동작시에, 메모리 셀 어레이가 형성되는 p형 웰 영역(202)에는 정전압 VPP2(= 9V)이 인가된다. 따라서, 도 16에 도시한 바와 같이 선택 트랜지스터 ST1의 드레인 영역(208)과, 웰 영역(202) 사이에 포워드 바이어스가 인가된다. 따라서, 비트선의 전위는, 포워드 바이어스와 p형 웰 영역(202) 사이의 커플링에 의해서, 약 8.3V만큼 상승한다. 또한, 소거 동작 전의 상태는, 도 9에 도시하는 바와 같은 상태이고, MOS 트랜지스터(43)는 온 상태이다. 따라서, 소거 시의 비트선 전위는, MOS 트랜지스터(43)의 임계값 전압에, 상기 8.3V를 더해 얻어지는 약 10.3V이다.

전위가 10.3V인 비트선 BL0∼BLn은, 선택 회로(41)의 MOS 트랜지스터(43, 42)의 드레인에 접속되어 있다. 그리고 MOS 트랜지스터(43, 42)의 소스에는, 각각 VNEGPRG(= 0V) 및 VPI(= 3V)이 인가되어 있다. 따라서, MOS 트랜지스터(43, 42) 중 적어도 어느 한쪽이 온 상태이면, 비트선 BL0∼BLn의 전위가 저하하여, 그 결과, p형 웰 영역(202)의 전위가 저하할 우려가 있다.

그러나 제1 실시예에 따른 구성에 따르면, 도 12에 도시한 바와 같이, 소거 동작시에는 래치 회로(51)에 하이 레벨(3V)이 인가된다. 따라서, 노드 B0∼Bn는 Vcc1, 노드 A0∼An은 0V가 된다. 그 때문에, MOS 트랜지스터는 둘 다 컷오프 상태로 된다. 따라서, 비트선으로부터 VNEGPRG 노드 및 VPI 노드에 달하는 전류 경로는 존재하지 않고, 비트선의 전위가 하강하는 것을 방지할 수 있다. 그 결과, 소거 동작 신뢰성을 향상할 수 있다.

(4) 플래시 메모리의 제어를 간략화할 수 있다.

제1 실시예에 따른 구성에 있어서, 외부로부터 입력되는 기입 데이터를 래치 회로(51)에 전송하는 전송 게이트는 p 채널 MOS 트랜지스터(91)만으로 형성된다. 따라서, 전송 게이트를 n 채널 MOS 트랜지스터와 p 채널 MOS 트랜지스터의 조합으로 형성하는 경우에 비해, 회로 면적을 삭감할 수 있다. 또한, p 채널 MOS 트랜지스터의 게이트는, 항상 접지 전위로 설정되고, 이는 게이트 전위를 제어할 필요가 없게 한다. 따라서, 플래시 메모리의 제어가 간략화할 수 있다.

다음으로, 본 발명의 제2 실시예에 따른 반도체 기억 장치에 대하여 설명한다. 제2 실시예는, 상기 제1 실시예를, NAND형 플래시 메모리에 적용한 것이다. 즉, 도 1에 있어서의 메모리 셀 어레이(10)를 NAND형 플래시 메모리로 치환하고, 전압 발생 회로(120)의 생성 전압을 바꾼 것이다. 따라서, 메모리 셀 어레이(10) 및 전압 발생 회로(120) 이외의 구성의 설명은 생략한다. 도 17은, 제2 실시예에 따른 플래시 메모리(3)가 구비하는 메모리 셀 어레이(10)의 회로도이다.

도 17에 도시한 바와 같이, 메모리 셀 어레이(10)는, 매트릭스 형상으로 배치된 복수의 NAND 셀을 갖고 있다. NAND 셀 각각은, 8개의 메모리 셀 트랜지스터 MT∼MT와, 선택 트랜지스터 ST1, ST2를 포함하고 있다. 메모리 셀 트랜지스터 MT는, 반도체 기판상에 게이트 절연막을 개재하여 형성된 부유 게이트와, 부유 게이트 상에 게이트간 절연막을 개재하여 형성된 제어 게이트를 포함하는 적층 게이트 구조를 구비하고 있다. 또한, 메모리 셀 트랜지스터 MT의 개수는 8개에 한정되지 않고, 16개나 32개일 수도 있다. 수는 예시적인 것으로 제한적인 것이 아니다. 메모리 셀 트랜지스터 MT의 인접하는 것들은 소스 및 드레인을 공유한다. 그리고 선택 트랜지스터 ST1, ST2간에, 그 전류 경로가 직렬 접속되도록 배치되어 있다. 그리고 직렬 접속된 메모리 셀 트랜지스터 MT의 일단 측의 드레인 영역이 선택 트랜지스터 ST1의 소스 영역에 접속된다. 그 타단 측의 소스 영역은 선택 트랜지스터 ST2의 드레인 영역에 접속되어 있다.

동일 행에 있는 메모리 셀 트랜지스터 MT의 제어 게이트는, 워드선 WL0∼WLm 중 어느 하나에 공통 접속된다. 동일 행에 있는 선택 트랜지스터 ST1, ST2의 게이트는, 각각 선택 게이트선 SGD, SGS에 공통 접속되어 있다. 동일 열에 있는 선택 트랜지스터 ST1의 드레인은, 비트선 BL0∼BLn 중 어느 하나에 공통 접속되어 있다. 그리고 선택 트랜지스터 ST2의 소스는 소스선 SL에 공통 접속되고, 소스선 드라이 버(15)에 접속되어 있다. 또한, 선택 트랜지스터 ST1, ST2는 반드시 둘 다 필요한 것은 아니다. NAND 셀을 선택할 수 있다면, 어느 한쪽만이 설치되어 있더라도 좋다.

전압 발생 회로(120)는, 외부로부터 입력되는 전압 Vcc1에 기초하여, 복수의 내부 전압을 생성한다. 도 18은 전압 발생 회로(120)의 회로도이다. 도 18에 도시한 바와 같이, 전압 발생 회로(120)의 구성은, 제1 실시예에서 설명한 바와 같다. 차지 펌프 회로(122)는, 부전압 VBB1(= -8V), VBB2(= -5V), 및 VBB4을 생성한다. 또한, 차지 펌프 회로(123)는, 정전압 VPP(= 12V), 및 Vpass(= 2V)을 생성한다. 부전압 VBB1, VBB2, 및 정전압 VPP, Vpass는 로우 디코더(20)에 공급된다. 부전압 VBB1, VBB2, 및 VBB4은, 기입용 셀렉터(40)에 공급된다. 마이너스 전위 VBB1는 또한, 기입 회로(50)에도 공급된다.

다음으로, NAND형 플래시 메모리(3)가 구비하는 메모리 셀 어레이(10)의 평면 구성 및 단면 구성에 대하여 설명한다. 도 19는 메모리 셀 어레이(10)의 일부 영역의 평면도이다.

도 19에서 도시한 바와 같이, 반도체 기판(200) 중에, 제1 방향으로 연장된 복수의 스트라이프 형상의 소자 영역 AA가, 제2 방향으로 형성되어 있다. 그리고 제2 방향으로 연장된 스트라이프 형상의 워드선 WL0∼WLm이 복수의 소자 영역 AA을 가로지르도록 형성되어 있다. 또한, 제2 방향으로 연장된 스트라이프 형상의 선택 게이트선 SGD, SGS은 8개의 워드선을 개재하도록 형성되어 있다. 그리고 워드선 WL0∼WLm과 소자 영역 AA이 교차하는 영역에는, 메모리 셀 트랜지스터 MT가 형성되 어 있다. 선택 게이트선 SGD, SGS와 소자 영역 AA이 교차하는 영역에는, 각각 선택 트랜지스터 ST1, ST2가 형성되어 있다. 또한, 워드선 WL0∼WLm과 소자 영역 AA이 교차하는 영역에는, 메모리 셀 트랜지스터 MT 마다 분리된 부유 게이트(도시되지 않음)가 형성되어 있다. 선택 트랜지스터 ST1, ST2도, 메모리 셀 트랜지스터 MT와 마찬가지로, 제어 게이트 및 부유 게이트를 가지고 있다. 그러나 메모리 셀 트랜지스터 MT와는 달리, 부유 게이트는, 제2 방향을 따라 인접하는 선택 트랜지스터 ST들에 의해 공유된다. 그리고 분로 영역(도시되지 않음)에서, 선택 트랜지스터 ST1, ST2의 부유 게이트와 제어 게이트가 접속된다.

선택 트랜지스터 ST2의 소스영역 상에는, 각각 제2 방향으로 연장된 스트라이프 형상의 소스선 SL이 형성되어 있다. 소스선 SL은, 콘택트 플러그 CP5를 통해, 선택 트랜지스터 ST2의 소스 영역에 접속되어 있다. 그리고 소스선 SL은 소스선 드라이버(80)에 접속되어 있다.

소자 영역 AA 상에는, 제1 방향으로 연장된 스트라이프 형상의 비트선 BL0∼BLn이 형성되어 있다. 비트선 BL0∼BLn은, 콘택트 플러그 CP6를 통해 선택 트랜지스터 ST1의 드레인 영역에 접속되어 있다.

도 20은 도 3의 20-20선의 방향을 따른 단면도이다.

도 20에 도시한 바와 같이, p형 반도체(실리콘) 기판(200)의 소자 영역 AA의 표면 영역에, n형 웰 영역(201)이 형성되어 있다. 또한, n형 웰 영역(201)의 표면 영역에는, p형 웰 영역(202)이 형성되어 있다. 그리고 p형 웰 영역(202) 상에는, 게이트 절연막(203)이 형성되어 있다. 게이트 절연막(203) 상에, 메모리 셀 트랜 지스터 MT 및 선택 트랜지스터 ST1, ST2의 게이트 전극이 형성되어 있다. 메모리 셀 트랜지스터 MT 및 선택 트랜지스터 ST1, ST2의 게이트 전극은, 게이트 절연막(203) 상에 형성된 다결정 실리콘층(204), 다결정 실리콘층(204) 상에 형성된 게이트간 절연막(205), 게이트간 절연막(205) 상에 형성된 다결정 실리콘층(206), 및 다결정 실리콘층(206) 상에 형성된 실리사이드층(207)을 포함한다. 게이트간 절연막(205)은, 예를 들면 실리콘 산화막, 또는 실리콘 산화막과 실리콘 질화막의 적층 구조인 ON막, NO막, 또는 ONO 막으로 형성된다. 메모리 셀 트랜지스터 MT에서, 다결정 실리콘층(204)은 워드선 방향에서 인접한 소자 영역 AA들 사이에서 상호 분리되어 있고, 부유 게이트(FG)로서 기능한다. 또한, 다결정 실리콘층(206) 및 실리사이드층(207)은 제어 게이트(워드선 WL)로서 기능한다. 그리고 다결정 실리콘층(206)은, 워드선 방향에서 인접하는 소자 영역 AA들 사이에서 서로 접속되어 있다. 선택 트랜지스터 ST1, ST2에서, 분로 영역(도시되지 않음)에서 게이트간 절연막(205)의 일부가 제거되어 있고, 다결정 실리콘층(204, 206)은 전기적으로 접속되어 있다. 그리고 다결정 실리콘층(204, 206) 및 실리사이드층(207)이, 선택 게이트선 SGD, SGS로서 기능한다. 선택 트랜지스터 ST1, ST2에서, 다결정 실리콘층(204) 및 다결정 실리콘층(206)은, 워드선 방향에서 인접하는 소자 영역 AA들 사이에서 분리되어 있지 않고, 서로 접속되어 있다.

그리고 인접하는 게이트 전극 간에 위치하는 반도체 기판(200) 표면에는, 소스 및 드레인 영역으로서 기능하는 불순물 확산층(208)이 형성되어 있다. 불순물 확산층(208)은, 인접하는 트랜지스터에 의해 공유된다. 즉, 인접하는 2개의 선택 트랜지스터 ST1 간의 불순물 확산층(208)은, 2개의 선택 트랜지스터 ST1의 드레인 영역으로서 기능한다. 또한, 인접하는 2개의 선택 트랜지스터 ST2 간의 불순물 확산층(208)은, 2개의 선택 트랜지스터 ST2의 소스 영역으로서 기능한다. 또한, 인접하는 2개의 메모리 셀 트랜지스터 MT 간의 불순물 확산층(208)은, 2개의 메모리 셀 트랜지스터 MT의 소스 혹은 드레인 영역으로서 기능한다. 또한, 인접하는 메모리 셀 트랜지스터 MT와 선택 트랜지스터 ST1 사이의 불순물 확산층(208)은, 메모리 셀 트랜지스터 MT의 드레인 영역 및 선택 트랜지스터 ST1의 소스 영역으로서 기능한다. 한편, 인접하는 메모리 셀 트랜지스터 MT와 선택 트랜지스터 ST2 사이의 불순물 확산층(208)은, 메모리 셀 트랜지스터 MT의 소스 영역 및 선택 트랜지스터 ST2의 드레인 영역으로서 기능한다. 그리고 선택 트랜지스터 ST1의 드레인 영역(208)의 표면, 및 선택 트랜지스터 ST2의 소스 영역(35)의 표면에는, 실리사이드층(209)이 형성되어 있다. 또한, 메모리 셀 트랜지스터 MT의 소스 및 드레인 영역(208), 선택 트랜지스터 ST1의 소스 영역(208), 및 선택 트랜지스터 ST2의 드레인 영역(208) 내에는, 실리사이드층은 형성되지 않는다. 또한, 메모리 셀 트랜지스터 MT 및 선택 트랜지스터 ST1, ST2의 게이트 전극(적층 게이트)의 측면에는, 측벽 절연막(210)이 형성되어 있다. 측벽 절연막(210)은, 적층 게이트의 소스 영역에 면하는 측과 드레인 영역에 면하는 측에 형성되어 있다. 그리고 메모리 셀 트랜지스터 MT와 선택 트랜지스터 ST1, ST2의 적층 게이트 간의 영역은, 측벽 절연막(210)에 의해서 매립되어 있다. 따라서, 메모리 셀 트랜지스터 MT의 소스 및 드레인 영역의 상면, 선택 트랜지스터 ST1의 소스 영역의 상면, 및 선택 트랜지스터 ST2의 드레인 영역의 상면은, 측벽 절연막(210)에 의해서 피복되어 있다.

그리고 반도체 기판(200)상에는, 상기 메모리 셀 트랜지스터 MT, 및 선택 트랜지스터 ST1, ST2를 피복하도록 하고, 층간 절연막(211)이 형성되어 있다. 층간 절연막(211)에는, 선택 트랜지스터 ST2의 소스 영역(208) 내에 형성된 실리사이드층(209)에 달하는 콘택트 플러그 CP1가 형성되어 있다. 그리고 층간 절연막(211) 상에는, 콘택트 플러그 CP1에 접속되는 금속 배선층(212)이 형성되어 있다. 금속 배선층(212)은, 소스선 SL로서 기능한다. 또한, 층간 절연막(211)에는, 선택 트랜지스터 ST1의 드레인 영역(208) 내에 형성된 실리사이드층(209)에 달하는 콘택트 플러그 CP3가 형성되어 있다. 그리고 층간 절연막(211) 상에는, 콘택트 플러그 CP3에 접속되는 금속 배선층(213)이 형성되어 있다.

층간 절연막(211) 상에는, 금속 배선층(212, 213)을 피복하도록 층간 절연막(214)이 형성되어 있다. 그리고 층간 절연막(214)에는, 금속 배선층(213)에 달하는 콘택트 플러그 CP4가 형성되어 있다. 그리고 층간 절연막(214) 상에는, 복수의 콘택트 플러그 CP4에 공통으로 접속된 금속 배선층(215)이 형성되어 있다. 금속 배선층(215)은, 비트선 BL로서 기능한다. 상기 콘택트 플러그 CP3, CP4, 및 금속 배선층(213)은, 도 3에 있어서의 콘택트 플러그 CP2에 상당한다.

층간 절연막(214) 상에는, 금속 배선층(215)을 피복하도록 층간 절연막(216)이 형성되어 있다. 그리고 층간 절연막(216) 상에는 금속 배선층(217)이 형성되어 있다. 금속 배선층(217)은, 한 영역(도시되지 않음)에서, 선택 트랜지스터 ST1, ST2의 실리사이드층(207)에 접속되어 있고, 선택 게이트선 SGD, SGS의 분로 배선으 로서 기능한다. 그리고 층간 절연막(216) 상에는, 금속 배선층(217)을 피복하도록 층간 절연막(218)이 형성되어 있다.

또한, 메모리 셀 어레이(10), 기입용 셀렉터(40), 래치 회로(50), 및 스위치군(90)의 컬럼 방향을 따른 단면 구조는, 제1 실시예에서 설명한 도 7과 거의 마찬가지다. 그 단면 구조는 메모리 셀 어레이(10)의 구성을 도 20으로 치환한 것 이외에는 동일하기 때문에, 그 설명은 생략한다.

다음으로, 상기 구성의 NAND형 플래시 메모리(3)의 동작에 대하여, 도 8을 참조하여 이하 설명한다. 도 8은, VBB1, VBB2을 각각 -8V 및 -5V로 설정한 것을 제외하면, 제1 실시예에서 설명한 리셋 신호 RESET, 데이터 신호, VPI, 및 VNEGPRG의 타이밍 차트와 마찬가지이다.

<초기 동작>

초기 동작은, 상기 제1 실시예에서 도 9를 참조하여 설명한 것과 동일하다. 즉, MOS 트랜지스터(91)의 전류 경로의 일단에 0V가 인가되어, 래치 회로(51) 내의 데이터가 초기화된다. 그 결과, 노드 A0∼An의 전위는 Vcc1이고, 노드 B0∼Bn의 전위는 0V가 된다.

<데이터 래치 동작>

데이터 래치 동작도, 상기 제1 실시예에서 도 10을 참조하여 설명한 것과 마찬가지이다. 즉, MOS 트랜지스터(91)의 전류 경로의 일단에 기입 데이터가 입력된다. 제2 실시예에서, 비트선 BL0에 접속된 메모리 셀에 "0" 데이터를 기입하고, 비트선 BL1에 접속된 메모리 셀에 "1" 데이터를 기입하는 경우의 예를 설명한다. 따라서, 비트선 BL0에 대응하는 래치 회로(51)의 데이터는 초기화된 상태로 남아있고, 비트선 BL1에 대응하는 래치 회로(51)의 데이터는 반전된다. 그 결과, 노드 A0 및 노드 B0의 전위는 각각 Vcc1 및 0V가 되고, 노드 A1 및 노드 B1의 전위는 각각 0V 및 Vcc1가 된다.

<기입 동작>

다음으로, 기입 동작에 대하여 도 21을 참조하여 설명한다. 데이터의 기입은, 어느 하나의 워드선에 접속된 모든 메모리 셀 트랜지스터에 대하여 행해진다. 그리고 메모리 셀 트랜지스터 MT의 부유 게이트에 전자를 주입하는지의 여부에 따라, "0" 데이터 혹은 "1" 데이터가 기입된다. 전자가 부유 게이트로 주입되는 것은, FN 터널링에 의해서 행해진다. 기입 동작은, 도 8에서, 시각 t4 이후에 행해진다. 또한, 도 21은, 기입 동작 시에 있어서의 메모리 셀 어레이(10), 기입용 셀렉터(40), 기입 회로(50), 및 스위치군(90)의 회로도이다. 도 21에서, 워드선 WL6에 접속된 메모리 셀 트랜지스터 MT에 데이터를 기입하는 것으로 가정하고, 그 중, 비트선 BL0에 접속된 메모리 셀 트랜지스터 MT에 "0" 데이터를 기입하고, 비트선 BL1에 접속된 메모리 셀 트랜지스터 MT에 "1" 데이터를 기입하는 것으로 한다. 바꾸어 말하면, 비트선 BL0에 접속된 메모리 셀이 선택되고, 비트선 BL1에 접속된 메모리 셀은 비선택된다.

우선, 기입 동작 전에, 리셋 신호 RESET는 여전히 0V 이다. 그리고 시각 t3에 있어서 VNEGPRG가 VBB1(= -8V)로 설정되고, 시각 t4에서 VPI가 VBB2(= -5V)로 설정된다. 차지 펌프 회로(122)는 기입 상태 머신(110)의 제어 하에, 마이너스 전 위 VBB1 및 VBB2를 출력한다. 또한, VPI의 전위는, VBB2이 아닌, 그 밖의 마이너스 전위 VBB4로 설정될 수도 있다. 이러한 경우에, 차지 펌프 회로(122)는 기입 상태 머신(110)의 제어 하에, 마이너스 전위 VBB4를 출력한다.

그 때, 래치 회로(51) 내의 인버터(52, 53)의 저전압측의 전원 전압이 0V에서 VBB1으로 변하므로, 노드 B0 및 노드 A1의 전위는, 0V에서 VBB1으로 변한다. 그리고 비트선 BL0에 대응하는 선택 회로(41)로서는 MOS 트랜지스터(43)가 온 상태이다. 비트선 BL1에 대응하는 선택 회로(41) 내에서는 MOS 트랜지스터(42)가 온 상태이다. 그리고 MOS 트랜지스터(42, 43)의 소스 전위는, 각각 VPI=VBB2, VNEGPRG=VBB1이므로, 비트선 BL0, BL1에는 각각 VBB1, VBB2이 공급된다.

그리고 로우 디코더(20)는, 데이터가 기입될 메모리 셀 트랜지스터를 포함하는 블록을 선택한다. "블록"은, 선택 게이트선 SGD, SGS을 공유하는 복수의 NAND 셀의 집합으로 정의된다. 즉, 로우 디코더(20)는, 선택 블록에 접속되는 선택 게이트선 SGD0, SGS0을 선택하여, 선택된 선택 게이트선 SGD0, SGS0에, 각각 VBB2, VBB1을 인가한다. 또한, 로우 디코더(20)는, 비선택 블록에 접속되는 선택 게이트선 SGD1∼SGDm, 및 선택 게이트선 SGS1∼SGSm은 모두 비선택으로 하여, 0V를 인가한다. 즉, 도 21에 도시된 바와 같이, 워드선 WL0∼WL7에 접속되는 블록이 선택되고, 그 밖의 블록은 비선택된다.

그 결과, VBB2가 인가되는 비트선 BL1에 접속되고, 또한 선택된 선택 게이트선 SGD0에 접속되는 선택 트랜지스터 ST1는 컷오프 상태로 된다. 한편, VBB1가 인가되는 비트선 BL0에 접속되고, 또한 선택된 선택 게이트선 SGD0에 접속되는 선택 트랜지스터 ST1는 온 상태로 된다.

더욱 로우 디코더(20)는, 선택 블록 내에서, 워드선 WL6을 선택하여 선택 워드선 WL6에 VPP(12V)를 인가하고, 그 밖의 비선택 워드선 WL0∼WL5, WL7에 Vpass(2V)를 인가함으로써, 선택 블록 내에 포함되는 모든 메모리 셀 트랜지스터 MT에 채널 영역이 형성된다. 또한, 로우 디코더(20)는 비선택 블록 내의 모든 워드선 WL에 0V를 인가한다. 이에 의해, 선택된 선택 게이트선 SGD 및 비트선 BL1에 접속되어 있는 선택 트랜지스터 ST1는 컷오프 상태에 있으므로, 해당 선택 트랜지스터 ST1를 포함하는 NAND 셀 내의 메모리 셀 트랜지스터 MT의 채널 전위는 부유 상태가 된다. 그리고 워드선 WL과의 커플링에 의해, 채널 전위는 대략 워드선 전위까지 상승한다. 한편, 선택된 선택 게이트선 SGD0 및 비트선 BL0에 접속되어 있는 선택 트랜지스터 ST1는 온 상태에 있으므로, 해당 선택 트랜지스터 ST1를 포함하는 NAND 셀 내의 메모리 셀 트랜지스터 MT의 채널 전위는 VBB1이 된다.

또한, 로우 디코더(20)는, 메모리 셀이 형성되어 있는 기판(p형 채널 영역(202))에 VBB1를 부여한다.

상기의 결과, 컷오프인 선택 트랜지스터 ST1를 포함하는 NAND 셀 내의 메모리 셀 트랜지스터 MT에서는, 게이트 및 채널 간의 전위차가 충분하지 않기 때문에, 부유 게이트에 전자는 주입되지 않는다. 즉, 비트선 BL1 및 선택 워드선 WL6에 접속되어 있는 메모리 셀(혹은 "1" 데이터가 기입될 메모리 셀)의 임계값은 마이너스의 값을 유지한다.

한편, 선택된 선택 게이트선 SGD0에 접속되고, 또한 비트선 BL0에 접속되는 선택 트랜지스터 ST1를 포함하는 NAND 셀 내에서, 비선택 워드선 WL에 접속되어 있는 메모리 셀 트랜지스터 MT에서는, 게이트 및 채널 간의 전위차가 충분하지 않기 때문에, 부유 게이트에 전자는 주입되지 않는다. 즉 데이터는 기입되지 않는다. 또한, 선택 워드선 WL6에 접속되어 있는 메모리 셀 트랜지스터 MT에서는, 게이트 및 채널 간의 전위차(VPP-VBB1)가 20V이기 때문에, FN 터널링에 의해서 부유 게이트에 전자가 주입된다. 그 결과, 메모리 셀 트랜지스터 MT의 임계값은 플러스로 변한다. 즉, "0" 데이터가 기입된다.

<소거 동작>

다음으로, 소거 동작에 대하여, 도 22를 참조하여 설명한다. 도 22는, 소거 동작 시에 메모리 셀 어레이(10), 기입용 셀렉터(40), 기입 회로(50), 및 스위치군(90)의 회로도이다. 데이터는 블록 단위로 소거된다. 소거 동작은, FN 터널링에 의해서 부유 게이트로부터 전자를 방출하는 것에 의해 행해진다. 도 22는, 선택 게이트선 SGD0, SGS0에 접속된 블록에 대하여, 데이터의 소거를 행하는 경우를 나타내고 있다.

소거 동작 전에, 리셋 신호 RESET가 0V로 설정되고, 전 비트선에 대응하는 MOS 트랜지스터(91)의 전류 경로의 일단에 3V가 인가된다. 또한, VPI는 Vcc1이고, VNEGPRG는 0V 이다. 리셋 신호 RESET가 0V로 설정되면, 모든 MOS 트랜지스터(92)는 오프 상태로 된다. 또한, 모든 MOS 트랜지스터(91)는 온 상태이다. 따라서, 래치 회로(51)의 입력 노드에는 3V가 공급된다. VNEGPRG=0V이기 때문에, 노드 A0∼An의 전위는 0V, 노드 B0∼Bn의 전위는 Vcc1이 된다. 따라서, 전 선택 회로(41) 내에서는, MOS 트랜지스터(42, 43)가 컷오프 상태로 된다. 따라서, 비트선 BL0∼BLn은, 래치 회로(51) 및 VNEGPRG 및 VPI와는 전기적으로 분리되어, 부유 상태로 된다.

그리고 로우 디코더(20)는, 모든 선택 게이트선 SGD0∼SGDm, SGS0∼SGSm가 부유 상태가 되도록 한다. 또한, 로우 디코더(20)는, 어느 하나의 블록을 선택하여, 선택 블록에 포함되는 모든 워드선 WL에 VBB1를 부여함은 물론, 비선택 블록에 포함되는 모든 워드선 WL을 부유 상태가 되도록 한다. 또한, 로우 디코더(20)는, NAND 셀이 형성되어 있는 반도체 기판(p형 웰 영역(202))에 VPP(12V)를 인가한다. 즉, 도 22에 도시한 바와 같이, 선택 블록에 접속되는 모든 워드선 WL0∼WL7에는 VBB1이 인가되고, 비선택 블록에 접속되는 모든 워드선 WL은 부유 상태가 된다.

그 때, 모든 메모리 셀 트랜지스터 MT와 반도체 기판 사이의 전위차(VPP-VBB1)가 20V이므로, 부유 게이트 내의 전자가 FN 터널링에 의해 반도체 기판에 방출된다. 그 결과, 선택 블록 내의 모든 메모리 셀 트랜지스터 MT에서 데이터가 소거되어, 메모리 셀 트랜지스터 MT의 임계값은 마이너스가 된다. 즉, 도 22에 도시한 바와 같이, 워드선 WL0∼WL7에 접속된 모든 메모리 셀 트랜지스터 MT의 부유 게이트로부터 전자가 반도체 기판에 방출되어, 데이터가 소거된다.

비선택 블록 내에서는, 반도체 기판과의 커플링에 의해서 워드선 WL의 전위가 VPP 정도까지 상승한다. 따라서, 부유 게이트로부터 전자는 방출되지 않고, 데 이터는 소거되지 않는다. 또한, 선택 게이트선 SGS0∼SGSm, SGD0∼SGDm의 전위는, 반도체 기판과의 커플링에 의해서 VPP 정도까지 전위가 상승하여, 선택 트랜지스터 ST의 게이트 산화막에 스트레스가 부과되는 것을 막는다.

이상과 같이, 선택 블록으로부터 일괄적으로 데이터가 소거된다.

<판독 동작>

다음으로, 판독 동작에 대하여 도 23을 참조하여 설명한다. 도 23은, NAND형 플래시 메모리(3)의 메모리 셀 어레이(20)의 회로도이다. 도 23은 비트선 BL0과 워드선 WL6에 접속된 메모리 셀 트랜지스터 MT에서 데이터를 판독하는 경우에 대해 나타내고 있다.

우선, 로우 디코더(20)는, 데이터가 판독될 메모리 셀 트랜지스터가 포함되는 블록을 선택한다. 그 다음, 로우 디코더(20)는, 선택 블록에 접속되는 선택 게이트선 SGD0, SGS0을 선택하여, 선택된 선택 게이트선 SGD0, SGS0에 예를 들면 Vcc1을 인가한다. 또한, 로우 디코더(20)는 비선택 블록에 접속되는 선택 게이트선 SGD1∼SGDm, SGS1∼SGSm을 비선택으로 하여, 그 비선택 선택 게이트선에 0V를 인가한다. 이에 의해, 선택된 선택 게이트선 SGD0, SGS0에 접속되는 선택 트랜지스터 ST1, ST2는 온 상태로 된다. 계속해서, 로우 디코더(20)는, 선택 블록 내에서 워드선 WL6을 선택한다. 그리고 로우 디코더(20)는 선택 워드선 WL6에 0V를 인가하여, 선택 블록 내에 있어서의 비선택 워드선에 Vcc1를 인가한다. 로우 디코더(20)는 비선택 블록 내에 있어서의 모든 워드선 WL에 0V를 인가한다.

이 때, 선택 블록 내의 비선택 워드선에 접속된 메모리 셀 트랜지스터 MT는, 기입된 데이터가 "0"인지 "1"인지에 무관하게, 모두 온 상태로 된다. 한편, 워드선 WL6에 접속된 메모리 셀이 "1" 데이터를 유지하는 경우에, 메모리 셀 MC은 온 상태이다. 워드선 WL6에 접속된 메모리 셀 MC이 "0" 데이터를 유지하는 경우에, 메모리 셀은 오프 상태이다.

이 상태에서, 비트선은, 판독용 셀렉터(60)를 통해 센스 앰프(70)에 접속되고, 선택 비트선 BL0에 예를 들면 2.0V가 인가된다. 그 때, 선택 워드선 WL6 및 선택 비트선 BL0에 접속되어 있는 메모리 셀 트랜지스터 MT에 기입된 데이터가 "1"이면, 비트선으로부터 소스선으로 전류가 흐른다. 한편, 기입된 데이터가 "0"이면, 전류는 흐르지 않는다.

이상과 같이, 비트선으로부터 소스선을 향해 흐르는 전류에 의해서 변하는 비트선 전위를 센스 앰프(140)가 증폭함으로써, 데이터의 판독이 행해진다. 또, 도 23의 예에서는, 1개의 비트선으로부터 데이터를 판독하는 경우에 대해 나타내고 있지만, 물론, 복수의 비트선에 전위를 인가하여, 복수의 메모리 셀 트랜지스터로부터 데이터를 동시에 판독하더라도 좋다. 또한, 판독 동작시에는, 모든 선택 회로(41) 내의 MOS 트랜지스터(42, 43)는 오프 상태가 되고, 비트선 BL0∼BLn은, 래치 회로(51) 및 VPI 및 VNEGPRG과 전기적으로 분리되어 있다.

이상과 같이, NAND형 플래시 메모리인 경우에도, 상기 제1 실시예에서 설명한 효과 (1) 내지 (4)가 얻어진다.

다음으로, 본 발명의 제3 실시예에 따른 반도체 기억 장치에 대하여 도 24를 참조하여 설명한다. 제3 실시예는, 상기 제1 실시예를 2Tr 플래시 메모리에 적용 한 것이다. 도 24는, 제3 실시예에 따른 2Tr 플래시 메모리를 구비한 시스템 LSI의 블록도이다.

도 24에서 도시한 바와 같이, 제3 실시예에 따른 플래시 메모리(3)는, 상기 제1 실시예에서 설명한 도 1에 있어서의 메모리 셀 어레이(10)를 2Tr 플래시 메모리로 치환하고, 전압 발생 회로(120)의 생성 전압을 바꾸고, 또한, 로우 디코더(330)를 없애고, 기입용 디코더(130) 및 선택 게이트 디코더(140)를 추가한 것이다. 바꾸어 말하면, 로우 디코더(20)가, 기입용 디코더(130)와 선택 게이트 디코더(140)를 포함하는 것이다. 이하에서는, 제3 실시예가 상기 제1 실시예와 다른 점에 대해서만 설명한다.

도 25는, 제3 실시예에 따른 2Tr 플래시 메모리(3)가 구비하는 메모리 셀 어레이(10)의 회로도와 그 주변 회로도이다.

도 25에서 도시한 바와 같이, 메모리 셀 어레이(10)는, ((m+1)×(n+1)) 개의 메모리 셀 블록 BLK(단, m, n은 자연수), 및 메모리 셀 블록 BLK 마다 설치된 제1 컬럼 셀렉터 WCS 및 제2 컬럼 셀렉터 RCS를 가지고 있다. 도 25에는 (2×2)개의 메모리 셀 블록 BLK만을 나타내고 있지만, 이 수는 예시적인 것으로, 한정되는 것은 아니다.

각각의 메모리 셀 블록 BLK은, 복수의 메모리 셀 MC을 포함하고 있다. 메모리 셀 MC은, 제1 실시예에서 설명한 2Tr 플래시 메모리의 메모리 셀 MC이다. 각각의 메모리 셀 블록 BLK에는, 메모리 셀 MC이 (4×4)개 포함되어 있다. 열 방향에 배치된 메모리 셀 MC의 수는, 도 25에서는 4개이지만, 이 수는 예시적인 것으로서, 예를 들면 8개나 16개 등이라도 좋고, 한정되는 것이 아니다. 열 방향에서 인접하는 메모리 셀 MC끼리는, 선택 트랜지스터 ST의 소스 영역 또는 메모리 셀 트랜지스터 MT의 드레인 영역을 공유하고 있다. 그리고 4열로 배열하는 메모리 셀의 메모리 셀 트랜지스터 MT의 드레인 영역은, 4개의 로컬 비트선 LBL0∼LBL3에 각각 접속되어 있다. 로컬 비트선 LBL0∼LBL3의 일단은 제1 컬럼 셀렉터 WCS에 접속되고, 타단은 제2 컬럼 셀렉터 RCS에 접속되어 있다.

또한, 메모리 셀 어레이(10) 내에서, 동일 행의 메모리 셀 트랜지스터 MT의 제어 게이트가, 각각 워드선 WL0∼WL(4m-1) 중 어느 하나에 공통 접속되어 있다. 또한, 동일 행의 선택 트랜지스터 ST의 게이트는, 각각 선택 게이트선 SG0∼SG(4m-1) 중 어느 하나에 공통 접속되어 있다. 전술의 로컬 비트선 LBL0∼LBL3은 각각의 메모리 셀 블록 BLK 내에서 메모리 셀 트랜지스터에 공통 접속되고, 워드선 WL 및 선택 게이트선 SG은, 메모리 셀블록 간에 있어서, 각각이 동일 행에 있는 메모리 셀 트랜지스터 및 선택 트랜지스터에 공통 접속된다. 그리고 워드선 WL0∼WL(4m-1)은 기입용 디코더(370)에 접속되고, 선택 게이트선 SG0∼SG(4m-1)은 선택 게이트 디코더(380)에 접속되어 있다. 또한, 선택 트랜지스터 ST의 소스 영역은, 복수의 메모리 셀 블록 BLK에 공통 접속되고, 소스선 드라이버(80)에 접속되어 있다.

다음으로, 제1 컬럼 셀렉터 WCS의 구성에 대하여 설명한다. 제1 컬럼 셀렉터 WCS 각각은, 4개의 MOS 트랜지스터(11∼14)를 구비하고 있다. MOS 트랜지스터(11~14)의 전류 경로의 일단은 로컬 비트선 LBL0∼LBL3의 일단에 각각 접속되어 있다. 그리고 MOS 트랜지스터(11, 12)의 전류 경로의 타단이 서로 접속된다. MOS 트랜지스터(13, 14)의 전류 경로의 타단이 서로 접속되어 있다. 이 MOS 트랜지스터(11, 12)의 공통 접속 노드를 노드 N10으로 부르고, MOS 트랜지스터(13, 14)의 공통 접속 노드를 N11이라 부르는 것으로 한다. MOS 트랜지스터(11∼14)의 게이트는, 기입용 컬럼 선택선 WCSL0∼WCSL(2m-1) 중 어느 하나에 접속되어 있다. 또한, 동일 행에 있는 제1 컬럼 셀렉터 WCS에 포함되는 MOS 트랜지스터(11, 13)는, 동일한 기입용 컬럼 선택선 WCSLi(i: 1, 3, 5, …)에 접속된다. 동일 행에 있는 제1 컬럼 셀렉터 WCS에 포함되는 MOS 트랜지스터(12, 14)는, 동일한 기입용 컬럼 선택선 WCSL(i-1)에 접속된다. 기입용 컬럼 선택선 WCSL0∼WCSL(2m-1)은, 기입 시에, 컬럼 디코더(300)에 의해 선택된다.

제1 컬럼 셀렉터 WCS 내의 노드 N10, N11은, 각각 기입용 글로벌 비트선 WGBL0∼WGBL(2n-1) 중 어느 하나에 접속되어 있다. 기입용 글로벌 비트선 WGBL0∼WGBL(2n-1)의 각각은, 동일 열에 있는 제1 컬럼 셀렉터 WCS의 노드 N10들, 또는 노드 N11들을 공통 접속한다. 그리고 기입용 글로벌 비트선 WGBL0∼WGBL(2n-1)은, 기입용 셀렉터(40)에 의해, 기입용 글로벌 비트선마다 설치된 선택 회로(41)에 접속되어 있다. 선택 회로(41)의 구성은 제1 실시예에서 설명한 바와 같다. 기입용 글로벌 비트선은, 선택 회로(41) 내의, MOS 트랜지스터(42, 43)의 소스에 접속되어 있다.

다음으로, 제2 컬럼 셀렉터 RCS의 구성에 대하여 설명한다. 제2 컬럼 셀렉터 RCS 각각은, 4개의 MOS 트랜지스터(15∼18)를 구비하고 있다. MOS 트랜지스터(15∼18)의 전류 경로의 일단은 로컬 비트선 LBL0∼LBL3의 타단에 각각 접속되어 있다. 그리고 MOS 트랜지스터(15∼18)의 전류 경로의 타단은, 서로 접속되어 있다. 이후에, MOS 트랜지스터(15∼18)의 공통 접속 노드를 노드 N20으로 부르는 것으로 한다. MOS 트랜지스터(15∼18)의 게이트는, 각각 상이한 판독용 컬럼 선택선 RCSL0∼RCSL(4m-1)에 접속되어 있다. 또한, 단일 행에 있는 제2 컬럼 셀렉터 RCS 에 포함되는 MOS 트랜지스터(15∼18)의 각각은, 동일한 판독용 컬럼 선택선 RCSL0∼RCSL(4m-1)에 접속되어 있다. 판독용 컬럼 선택선 RCSL0∼RCSL(4m-1)은, 판독 시에, 컬럼 디코더(30)에 의해서 선택된다.

제2 컬럼 셀렉터 RCS 내의 노드 N20은, 판독용 글로벌 비트선 RGBL0∼RGBL(n-1) 중 어느 하나에 접속되어 있다. 판독용 글로벌 비트선 RGBL0∼RGBL(n-1)의 각각은, 동일 열에 있는 제2 컬럼 셀렉터 RCS 내의 노드 N20들을 서로 접속한다. 그리고 판독용 글로벌 비트선 RGBL0∼RGBL(n-1)은, 판독용 셀렉터(60)를 통하고, 센스 앰프(70)에 접속되어 있다.

제3 실시예에 따른 메모리 셀 어레이(10)의 구성은, 다음과 같이도 설명할 수 있다. 즉, 메모리 셀 어레이(10) 내에는, 복수의 메모리 셀 MC이 매트릭스 형상으로 배치되어 있다. 동일 행에 있는 메모리 셀 MC의 메모리 셀 트랜지스터 MT의 제어 게이트는 워드선에 공통 접속된다. 동일 행에 있는 메모리 셀의 선택 트랜지스터의 게이트는 선택 게이트선에 공통 접속되어 있다. 그리고 동일 열에 있는 4개의 메모리 셀 MC의 메모리 셀 트랜지스터 MT의 드레인은, 로컬 비트선 LBL0∼LBL3 중 어느 하나에 공통 접속되어 있다. 즉, 메모리 셀 어레이(10) 내의 복수의 메모리 셀 MC은, 일렬로 나란한 4개의 메모리 셀 MC들이 서로 다른 로컬 비트선 에 접속되는 방식으로, 로컬 비트선 LBL0∼LBL3 중 어느 하나에 접속되어 있다. 그리고 동일 열에 있는 로컬 비트선 LBL0의 일단은, 각각 MOS 트랜지스터(11)를 통해, 기입용 글로벌 비트선 WGBL0∼WGBL(2n-1) 중 어느 하나에 공통 접속되어 있다. 동일 열에 있는 로컬 비트선 LBL1의 일단은, 각각 MOS 트랜지스터(12)를 통해, 기입용 글로벌 비트선 WGBL0∼WGBL(2n-1) 중 어느 하나에 공통 접속되어 있다. 또한, 동일 열에 있는 로컬 비트선 LBL2의 일단은, 각각 MOS 트랜지스터(13)를 통해, 기입용 글로벌 비트선 WGBL0∼WGBL(2n-1) 중 어느 하나에 공통 접속되어 있다. 동일 열에 있는 로컬 비트선 LBL3의 일단은, 각각 MOS 트랜지스터(14)를 통해, 기입용 글로벌 비트선 WGBL0∼WGBL(2n-1) 중 어느 하나에 공통 접속되어 있다. 그리고 로컬 비트선 LBL0∼LBL3의 타단은, MOS 트랜지스터(15∼18) 중 대응하는 것을 통해, 판독용 글로벌 비트선 RGBL0∼RGBL(n-1) 중 어느 하나에 공통 접속되어 있다. 그리고 메모리 셀 MC의 선택 트랜지스터 ST의 소스는 서로 접속되고, 소스선 드라이버에 접속되어 있다. 상기 구성의 메모리 셀 어레이에서, 동일한 로컬 비트선에 접속된 4개의 메모리 셀 MC이 4열 모여서, 동일한 메모리 블록 BLK을 형성한다. 동일 열의 메모리 셀 블록은, 공통의 기입용 글로벌 비트선 및 판독용 글로벌 비트선에 접속되어 있다. 한편, 상호 다른 열에 있는 메모리 셀 블록 BLK은, 각각 상이한 기입용 글로벌 비트선 및 판독용 글로벌 비트선에 접속되어 있다. 또한, 메모리 셀 블록 내의 메모리 셀 수, 판독용 글로벌 비트선 RGBL의 수 및 기입용 글로벌 비트선 WGBL의 수는, 제3 실시예에서의 값에 한정되는 것이 아니다.

다음으로, 전압 발생 회로(120)에 대하여 도 26을 참조하여 설명한다. 도 26은 전압 발생 회로(120)의 회로도이다. 전압 발생 회로(120)는, 외부로부터 입력되는 전압 Vcc1에 기초하여, 복수의 내부 전압을 생성한다. 도 26에 도시한 바와 같이, 전압 발생 회로(120)의 구성은, 제1 실시예에서 설명한 바와 같다. 차지 펌프 회로(122)는, 부전압 VBB1(= -6V), VBB2(= -3.5V), 및 VBB4을 생성한다. 또한, 차지 펌프 회로(123)는, 정전압 VPP(= 10V)을 생성한다. 부전압 VBB1 및 정전압 VPP은, 기입용 디코더(130)에 공급된다. 마이너스 전위 VBB1, VBB2, 및 VBB4은, 기입용 셀렉터(40)에 공급된다. 마이너스 전위 VBB1는 또한, 기입 회로(50)에도 공급된다.

다음으로, 기입용 디코더(130) 및 선택 게이트 디코더(140)의 구성에 대하여, 도 27을 참조하여 설명한다. 기입용 디코더(130)는, 기입 시에, 워드선 WL0∼WLm 중 어느 하나를 선택하여, 선택 워드선에 플러스 전위 VPP(10V)를 인가함과 함께, 모든 선택 게이트선 SG0∼SGm에 마이너스 전위 VBB1(-6V)를 인가한다. 또한, 소거 시에, 기입 디코더(130)는, 전 워드선에 마이너스 전위 VBB1를 인가함과 함께, 전 선택 게이트선 SG0∼SGm에 플러스 전위 VPP를 인가한다.

선택 게이트 디코더(140)는, 판독 시에, 선택 게이트선 SG0∼SGm 중 어느 하나를 선택하여, 선택된 선택 게이트선에 플러스 전위 Vcc1를 인가한다.

우선, 선택 게이트 디코더(140)의 구성에 대하여 설명한다. 선택 게이트 디코더(140)는, 로우 어드레스 디코드 회로(141) 및 스위치 소자군(142)을 포함한다. 로우 어드레스 디코드 회로(141)는, 전원 전압 Vcc1으로 동작하여, (i+1) 비트의 로우 어드레스 신호 RA0∼RAi를 디코드하여, 로우 어드레스 디코드 신호를 생성한 다. 로우 어드레스 디코드 회로(141)는, 선택 게이트선 SG0∼SGm 마다 설치된 NAND 회로(143) 및 인버터(144)를 가지고 있다. NAND 회로(143)는, 로우 어드레스 신호 RA0∼RAi의 각 비트의 NAND 연산을 행한다. 그리고 인버터(144)가 NAND 연산 결과를 반전하여, 그 반전된 결과를 로우 어드레스 디코드 신호로서 출력한다.

스위치 소자군(142)은, n 채널 MOS 트랜지스터(145)를 갖고 있다. n 채널 MOS 트랜지스터(145)는, 선택 게이트선 SG0∼SGm 마다 설치되어 있다. 그리고 인버터(144)의 출력이, 대응 n 채널 MOS 트랜지스터(145)의 전류 경로를 통해, 선택 게이트선 SG0∼SGm에 공급된다. 또한, n 채널 MOS 트랜지스터(145)의 게이트에는, 제어 신호 ZISOG가 입력된다. 그리고 제어 신호 ZISOG에 의해, 기입 동작시에는 MOS 트랜지스터(145)는 오프 상태가 되고, 판독 동작시에는 온 상태가 된다.

다음으로, 기입용 디코더(130)의 구성에 대하여 설명한다. 기입용 디코더(130)는, 로우 어드레스 디코드 회로(131) 및 스위치 소자군(132)을 구비하고 있다. 로우 어드레스 디코드 회로(131)는, (i+1) 비트의 로우 어드레스 신호 RA0∼RAi를 디코드하여 로우 어드레스 디코드 신호를 얻는다. 이 로우 어드레스 디코드 신호가, 워드선 WL0∼WLm에 공급된다. 로우 어드레스 디코드 회로(131)는, 워드선 WL0∼WLm 마다 설치된 NAND 회로(133) 및 인버터(134)를 가지고 있다. NAND 회로(133) 및 인버터(134)는, 플러스 전원 전압 노드가 전원 전압 노드 VCGNW에 접속되고, 마이너스 전원 전압 노드가 전원 전압 노드 VCGPW에 접속되어 있다. 그리고 NAND 회로(133)는 로우 어드레스 신호 RA0∼RAi의 각 비트의 NAND 연산을 행한다. 전원 전압 노드 VCGNW, VCGPW에는, 전압 발생 회로(120)에 의해 발생하는 정전압 VPP, 부전압 VBB1, 또는 0V가 공급된다. 그리고 인버터(134)는 NAND 연산 결과를 반전하여, 그 반전된 결과를 로우 어드레스 디코드 신호로서 출력한다.

스위치 소자군(132)은, n 채널 MOS 트랜지스터(135)를 갖고 있다. MOS 트랜지스터(135)는, 선택 게이트선 SG0∼SGm 마다 설치되어 있다. n 채널 MOS 트랜지스터(135)의 전류 경로의 일단은 선택 게이트선 SG0∼SGm에 접속된다. 타단에는, 마이너스 전위 VBB1 또는 플러스 전위 VPP가 인가된다. 게이트에는, 제어 신호 WSG가 입력된다. 그리고 제어 신호 WSG에 의해서, MOS 트랜지스터(135)는, 기입 동작시 또는 소거 동작시에 온 상태로 된다.

또한, 기입용 셀렉터(40) 내의 선택 회로(41), 기입 회로(50) 내의 래치 회로(51), 및 스위치군(90) 내의 MOS 트랜지스터(91, 92)는, 각각 기입용 글로벌 비트선마다 설치되어 있다.

다음으로, 2Tr 플래시 메모리(3)가 구비하는 메모리 셀 어레이(10)의 평면 구성 및 단면 구성에 대하여 설명한다. 도 28은 메모리 셀 어레이(10)의 일부 영역의 평면도이다.

도 28에서 도시한 바와 같이, 반도체 기판(200)에는, 제1 방향으로 연장된 복수 개의 스트라이프 형상의 소자 영역 AA이 제2 방향으로 형성되어 있다. 그리고 제2 방향으로 연장된 스트라이프 형상의 워드선 WL0∼WLm 및 선택 게이트선 SG0∼SGm이 복수의 소자 영역 AA를 가로지르도록 형성되어 있다. 그리고 워드선 WL0∼WLm과 소자 영역 AA이 교차하는 영역에는, 메모리 셀 트랜지스터 MT가 형성된다. 선택 게이트선 SG0∼SGm과 소자 영역 AA이 교차하는 영역에는, 선택 트랜지스터 ST 가 형성되어 있다. 또한, 워드선 WL0∼WLm과 소자 영역 AA이 교차하는 영역에는, 메모리 셀 트랜지스터 MT 마다 분리된 부유 게이트(도시되지 않음)가 형성되어 있다. 선택 트랜지스터 ST는, 메모리 셀 트랜지스터 MT와 마찬가지로, 제어 게이트 및 부유 게이트를 가지고 있다. 그러나, 메모리 셀 트랜지스터 MT와 달리, 부유 게이트는 제2 방향을 따라 서로 인접한 선택 트랜지스터 ST 양방에 접속되어 있다. 그리고 분로 영역(도시되지 않음)에서, 선택 트랜지스터 ST의 부유 게이트는 제어 게이트와 접속되어 있다.

인접하는 선택 게이트선 SG 사이(SG0∼SG1 사이, SG2∼SG3 사이, …)에는, 각각 제2 방향으로 연장된 스트라이프 형상의 소스선 SL이 형성되어 있다. 소스선 SL은, 콘택트 플러그 CP9를 통해, 선택 트랜지스터 ST의 소스 영역과 접속되어 있다. 또한, 각 소스선 SL은, 한 영역(도시되지 않음)에서 서로 접속되고, 또한 소스선 드라이버(80)에 접속되어 있다.

소자 영역 AA 상에는, 제1 방향으로 연장된 스트라이프 형상의 로컬 비트선 LBL0∼LBL3이 형성되어 있다. 로컬 비트선 LBL0∼LBL3은, 콘택트 플러그 CP10를 통해, 메모리 셀 트랜지스터 MT의 드레인 영역에 접속되어 있다.

또한, 로컬 비트선 LBL0∼LBL3보다 상위 레벨에는, 제1 방향으로 연장된 스트라이프 형상의 기입용 글로벌 비트선 WGBL(2n-1) 및 판독용 글로벌 비트선 RGBL(n-1)이 형성되어 있다.

도 29는 도 28에 있어서의 29-29선 방향을 따른 단면도이다.

도 29에 도시한 바와 같이, p형 반도체(실리콘) 기판(200)의 소자 영역 AA의 표면 영역에, n형 웰 영역(201)이 형성되어 있다. 또한, n형 웰 영역(201)의 표면 영역 내에는, p형 웰 영역(202)이 형성되어 있다. 그리고 p형 웰 영역(202) 상에는, 게이트 절연막(203)이 형성된다. 게이트 절연막(203) 상에, 메모리 셀 트랜지스터 MT 및 선택 트랜지스터 ST의 게이트 전극이 형성되어 있다. 메모리 셀 트랜지스터 MT 및 선택 트랜지스터 ST의 게이트 전극은, 게이트 절연막(203) 상에 형성된 다결정 실리콘층(204), 다결정 실리콘층(204) 상에 형성된 게이트간 절연막(205), 게이트간 절연막(205) 상에 형성된 다결정 실리콘층(206), 및 다결정 실리콘층(206) 상에 형성된 실리사이드층(207)을 포함한다. 게이트간 절연막(205)은, 예를 들면 ON막, NO막, 또는 ONO막으로 형성된다. 메모리 셀 트랜지스터 MT에서, 다결정 실리콘층(204)은 워드선 방향에서 인접하는 소자 영역 AA 사이에서 서로 분리되어 있고, 부유 게이트(FG)로서 기능한다. 또한, 다결정 실리콘층(206) 및 실리사이드층(207)은 제어 게이트(워드선 WL)로서 기능한다. 그리고 다결정 실리콘층(206)은, 워드선 방향에서 인접한 소자 영역 AA 사이에서 서로 접속되어 있다. 선택 트랜지스터 ST에서, 분로 영역(도시되지 않음)에서 게이트간 절연막(205)의 일부가 제거되어 있고, 다결정 실리콘층(204, 206)은 전기적으로 접속되어 있다. 그리고 다결정 실리콘층(204, 206), 및 실리사이드층(207)이, 선택 게이트선 SG으로서 기능한다. 선택 트랜지스터 ST에서는, 다결정 실리콘층(204) 및 다결정 실리콘층(206)은, 워드선 방향에서 인접한 소자 영역 AA 사이에서 분리되어 있지 않고, 서로 접속되어 있다. 즉, 메모리 셀 트랜지스터 MT와는 달리, 부유 게이트가 셀마다 분리되어 있는 것은 아니지만, 모두 서로 접속되어 있다.

메모리 셀 트랜지스터 MT와 선택 트랜지스터 ST를 포함하는 메모리 셀 MC은, 다음과 같은 관계를 갖도록 형성된다. 즉, 인접하는 메모리 셀 MC, MC은, 서로 인접한 선택 트랜지스터 및 서로 인접한 메모리 셀 트랜지스터 MT를 가지고 있다. 그리고 인접한 트랜지스터들은 불순물 확산층(208)을 공유하고 있다. 따라서, 선택 트랜지스터 ST 끼리 인접하는 경우에는, 인접하는 2개의 메모리 셀 MC, MC은 2개의 선택 트랜지스터 ST, ST가 공유하는 불순물 확산층(208)을 중심으로 대칭으로 배치되어 있다. 반대로, 메모리 셀 트랜지스터 MT 끼리 인접하는 경우에는, 2개의 메모리 셀 트랜지스터 MT, MT가 공유하는 불순물 확산층(208)을 중심으로 대칭으로 배치되어 있다.

그리고 인접하는 게이트 전극 간에 위치하는 반도체 기판(200) 표면에는, 소스 및 드레인 영역으로서 기능하는 불순물 확산층(208)이 형성되어 있다. 불순물 확산층(208)은, 인접하는 트랜지스터들에 의해 공유된다. 즉, 인접하는 2개의 선택 트랜지스터 ST 간의 불순물 확산층(208)은, 2개의 선택 트랜지스터 ST의 소스 영역으로서 기능한다. 또한, 인접하는 2개의 메모리 셀 트랜지스터 MT 간의 불순물 확산층(208)은, 2개의 메모리 셀 트랜지스터 MT의 드레인 영역으로서 기능한다. 또한, 인접하는 메모리 셀 트랜지스터 MT와 선택 트랜지스터 ST 사이의 불순물 확산층(208)은, 메모리 셀 트랜지스터 MT의 소스 영역 및 선택 트랜지스터의 드레인 영역으로서 기능한다. 그리고 메모리 셀 트랜지스터 MT의 드레인 영역(208) 표면, 및 선택 트랜지스터 ST의 소스 영역(208) 표면 내에는, 실리사이드층(209)이 형성되어 있다. 또한, 메모리 셀 트랜지스터 MT의 소스 영역(208), 및 선택 트랜지스 터 ST의 드레인 영역(208) 내에는, 실리사이드층이 형성되지 않는다. 또한, 메모리 셀 트랜지스터 MT 및 선택 트랜지스터 ST의 게이트 전극(적층 게이트)의 측면에는, 측벽 절연막(210)이 형성되어 있다. 측벽 절연막(210)은, 적층 게이트의 소스 영역(208)에 면하는 측 및 드레인 영역(208)에 면하는 측에 형성되어 있다. 그리고 메모리 셀 트랜지스터 MT와 선택 트랜지스터 ST의 적층 게이트 간의 영역은, 측벽 절연막(210)에 의해서 매립되어 있다. 따라서, 메모리 셀 트랜지스터 MT의 소스 영역의 상면 및 선택 트랜지스터 ST의 드레인 영역의 상면은, 측벽 절연막(210)에 의해서 피복되어 있다.

그리고 반도체 기판(200)상에는, 상기 메모리 셀 트랜지스터 MT 및 선택 트랜지스터 ST를 피복하도록 층간 절연막(211)이 형성되어 있다. 층간 절연막(211)에는, 2개의 선택 트랜지스터 ST, ST에 의해 공유되는 불순물 확산층(소스 영역)(208) 내에 형성된 실리사이드층(209)에 달하는 콘택트 플러그 CP9가 형성되어 있다. 그리고 층간 절연막(211) 상에는, 콘택트 플러그 CP9에 접속되는 금속 배선층(212)이 형성되어 있다. 금속 배선층(212)은, 소스선 SL로서 기능한다. 또한, 층간 절연막(211)에는, 2개의 메모리 셀 트랜지스터 MT, MT에 의해 공유되는 불순물 확산층(드레인 영역)(208) 내에 형성된 실리사이드층(209)에 달하는 콘택트 플러그 CP11가 형성되어 있다. 그리고 층간 절연막(211) 상에는, 콘택트 플러그 CP11에 접속되는 금속 배선층(213)이 형성되어 있다.

층간 절연막(211) 상에는, 금속 배선층(212, 213)을 피복하도록 층간 절연막(214)이 형성되어 있다. 그리고 층간 절연막(214)에는, 금속 배선층(213)에 달하 는 콘택트 플러그 CP12가 형성되어 있다. 그리고 층간 절연막(214) 상에는, 복수의 콘택트 플러그 CP12에 공통으로 접속된 금속 배선층(215)이 형성되어 있다. 금속 배선층(215)은, 비트선 BL로서 기능한다. 상기 콘택트 플러그 CP11, CP12, 및 금속 배선층(213)은 도 9에 있어서의 콘택트 플러그 CP10에 상당한다.

층간 절연막(214) 상에는, 금속 배선층(215)을 피복하도록 층간 절연막(216)이 형성되어 있다. 그리고 층간 절연막(216) 상에는 금속 배선층(217)이 형성되어 있다. 금속 배선층(217)은, 한 영역(도시되지 않음)에서, 선택 트랜지스터 ST의 실리사이드층(207)에 접속되어 있고, 선택 게이트선 SG의 분로 배선으로서 기능한다. 그리고 층간 절연막(216) 상에는, 금속 배선층(217)을 피복하도록 층간 절연막(218)이 형성되어 있다.

층간 절연막(218) 상에는, 로컬 비트선 방향으로 연장된 금속 배선층(219)이 형성되어 있다. 금속 배선층(219)은, 기입용 글로벌 비트선 및 판독용 글로벌 비트선으로서 기능한다. 그리고 층간 절연막(218) 상에는, 금속 배선층(219)을 피복하는 층간 절연막(220)이 형성되어 있다.

다음으로, 상기 구성의 2Tr 플래시 메모리(3)의 동작에 대하여, 도 8을 참조하여 설명한다.

<초기 동작>

초기 동작은, 상기 제1 실시예에서 도 9를 참조하여 설명한 것과 동일하다. 즉, MOS 트랜지스터(91)의 전류 경로의 일단에 0V가 인가되어, 래치 회로(51) 내의 데이터를 초기화한다. 그 결과, 노드 A0∼An의 전위는 Vcc1, 노드 B0∼Bn의 전위 는 0V가 된다.

<데이터 래치 동작>

데이터 래치 동작은, 상기 제1 실시예에서 도 10을 참조하여 설명한 것과 동일하다. 즉, MOS 트랜지스터(91)의 전류 경로의 일단에 기입 데이터가 입력된다. 제3 실시예에서는, 기입용 글로벌 비트선 WGBL0에 접속된 메모리 셀에 "0" 데이터를 기입하는 경우와, 기입용 글로벌 비트선 WGBL1에 접속된 메모리 셀에 "1" 데이터에 기입하는 경우를 사용하는 예를 설명한다. 따라서, 기입용 글로벌 비트선 WGBL0에 대응하는 래치 회로(51)의 데이터는 초기화된 상태로 남아있고, 기입용 글로벌 비트선 WGBL1에 대응하는 래치 회로(51)의 데이터는 반전된다. 그 결과, 노드 A0, 노드 B0의 전위는 각각 Vcc1, 0V가 되고, 노드 A1, 노드 B1의 전위는 각각 0V, Vcc1가 된다.

<기입 동작>

기입 동작에 대하여 도 30을 참조하여 설명한다. 데이터의 기입은, 동일 행에 있는 모든 메모리 셀 블록에 대하여 일괄적으로 행해진다. 단, 각 메모리 셀 블록 내에서, 동시에 기입되는 메모리 셀은 단 2개로서, 로컬 비트선 LBL0, LBL1 중 어느 하나에 접속된 메모리 셀과, 로컬 비트선 LBL2, LBL3 중 어느 하나에 접속된 메모리 셀이다.

기입 동작은, 도 8에서, 시각 t4 이후에 행해진다. 또한, 도 30은, 기입 동작 시에, 메모리 셀 어레이(10), 기입용 셀렉터(40), 기입 회로(50), 및 스위치군(90)의 회로도이다. 도 30에서, 워드선 WL0 및 로컬 비트선 LBL0, LBL2에 접속된 메모리 셀 트랜지스터 MT에 데이터가 기입된 것으로 가정하고, 그 중, 로컬 비트선 LBL0에 접속된 메모리 셀 트랜지스터 MT에 "0" 데이터를 기입하고, 로컬 비트선 LBL1에 접속된 메모리 셀 트랜지스터 MT에 "1" 데이터를 기입하는 것으로 한다. 바꾸어 말하면, 로컬 비트선 LBL0에 접속된 메모리 셀이 선택되고, 로컬 비트선 LBL1에 접속된 메모리 셀이 비선택된다.

우선, 기입 동작 전에, 리셋 신호 RESET는 여전히 0V이다. 그리고 시각 t3에서 VNEGPRG가 VBB1(= -6V)로 설정되고, 시각 t4에서 VPI가 VBB2(= -3.5V)로 설정된다. 차지 펌프 회로(122)는 기입 상태 머신(110)의 제어 하에, 마이너스 전위 VBB1 및 VBB2를 출력한다. 또한, VPI의 전위는, VBB2이 아닌, 그 밖의 마이너스 전위 VBB4이더라도 좋다. 이러한 경우에, 차지 펌프 회로(122)는 기입 상태 머신(110)의 제어 하에, 마이너스 전위 VBB4를 출력한다.

그 때, 래치 회로(51) 내의 인버터(52, 53)의 저전압측의 전원 전압이 0V에서 VBB1으로 변하므로, 노드 B0, 및 노드 A1의 전위는, 0V에서 VBB1으로 변한다. 그리고 기입용 글로벌 비트선 WGBL0에 대응하는 선택 회로(41)에서는 MOS 트랜지스터(43)가 온 상태이다. 기입용 글로벌 비트선 WGBL1에 대응하는 선택 회로(41)에서는 MOS 트랜지스터(42)가 온 상태이다. 그리고 MOS 트랜지스터(42, 43)의 소스 전위는, 각각 VPI=VBB2, VNEGPRG=VBB1이므로, 기입용 글로벌 비트선 WGBL0, WGBL1에는 각각 VBB1, VBB2이 공급된다.

그리고 기입용 디코더(130)가, 워드선 WL0을 선택하여, 선택 워드선 WL0에 정전압 VPP(10V)을 인가함과 함께, 전 선택 게이트선 SG0∼SGm에 마이너스 전위 VBB1(-6V)를 인가한다. 또한, 기입용 디코더(130)는, 메모리 셀이 형성되어 있는 기판(p형 채널 영역(202))에 VBB1를 부여한다.

또한, 컬럼 디코더(30)는, 선택 워드선 WL0을 포함하는 메모리 셀 블록 BLK에 대응하는 제1 컬럼 셀렉터 WCS에 접속된 2개의 기입용 컬럼 선택선 중, 기입용 컬럼 선택선 WCSL0을 선택한다. 이에 의해, 제1 컬럼 셀렉터 WCS 내의 MOS 트랜지스터(11, 13)가 온 상태가 된다. 그 결과, 기입용 글로벌 비트선 WGBL0과 로컬 비트선 LBL0이 전기적으로 접속되고, 기입용 글로벌 비트선 WGBL1과 로컬 비트선 LBL2이 전기적으로 접속된다.

또한, 선택 워드선 WL0을 포함하지 않는 메모리 셀 블록 BLK에 대응하는 기입용 셀렉터 WSEL에 접속된 기입용 컬럼 선택선은, 모두 비선택된다. 그 때문에, 선택 워드선을 포함하지 않는 메모리 셀 블록 BLK에 대응하는 제1 컬럼 셀렉터 WCS 내의 MOS 트랜지스터(11∼14)는 오프 상태로 된다. 또한, 컬럼 디코더(30)는, 모든 판독용 컬럼 선택선 RCSL0∼RCSL(4m-1)을 비선택한다. 이에 의해, 모든 제2 컬럼 셀렉터 RCS 내의 MOS 트랜지스터(15∼18)는 오프 상태로 된다. 따라서, 판독용 글로벌 비트선 RGBL과 로컬 비트선 LBL0∼LBL3은 전기적으로 분리되어 있다.

상기의 결과, 제1 컬럼 셀렉터 WCS 내의 MOS 트랜지스터(11)를 통해, 기입용 글로벌 비트선 WGBL0으로부터, 선택 워드선 WL0을 포함하는 메모리 셀 블록 BLK의 로컬 비트선 LBL0에, 기입 전압(VBB1)이 공급된다. 또한, MOS 트랜지스터(13)를 통해, 기입용 글로벌 비트선 WGBL1으로부터, 선택 워드선 WL0을 포함하는 메모리 셀 블록 BLK의 로컬 비트선 LBL2에, 기입 금지 전압 VPI(VBB2)이 공급된다.

그 결과, 기입용 글로벌 비트선 WGBL1 및 워드선 WL0에 접속된 메모리 셀 트랜지스터 MT에서, 게이트 및 채널 간의 전위차가 충분하지 않으므로 (VPP-VBB2= 13.5V), 부유 게이트에 전자는 주입되지 않는다. 즉, 메모리 셀의 임계값은 마이너스 값을 유지한다.

한편, 기입용 글로벌 비트선 WGBL0 및 워드선 WL0에 접속된 메모리 셀 트랜지스터 MT에서는, 게이트 및 채널간의 전위차가 충분하므로(VPP-VBB1= 16V), FN 터널링에 의해 부유 게이트에 전자가 주입된다. 그 결과, 메모리 셀 트랜지스터 MT의 임계값은 플러스로 변한다. 즉, "0" 데이터가 기입된다.

이상과 같이, 1 페이지의 메모리 셀 트랜지스터에 일괄적으로 데이터가 기입된다.

<소거 동작>

다음으로, 소거 동작에 대하여, 도 31을 참조하여 설명한다. 도 31은, 소거 동작 시에, 메모리 셀 어레이(10), 기입용 셀렉터(40), 기입 회로(50), 및 스위치군(90)의 회로도이다. 데이터의 소거는, 웰을 공유하는 모든 메모리 셀에서 일괄적으로 행해진다. 소거 동작은, FN 터널링에 의해서 부유 게이트로부터 전자를 방출하는 것에 의해서 행해진다.

소거 동작 전에, 리셋 신호 RESET가 0V로 설정되고, 전 기입용 글로벌 비트선에 대응하는 MOS 트랜지스터(91)의 전류 경로의 일단에 3V가 인가된다. 또한, VPI는 Vcc1이고, VNEGPRG는 0V이다. 그 때, 리셋 신호 RESET가 0V로 설정되면, 모든 MOS 트랜지스터(92)는 오프 상태로 된다. 또한, 모든 MOS 트랜지스터(91)는 온 상태이다. 따라서, 래치 회로(51)의 입력 노드에는 3V가 공급된다. VNEGPRG= 0V 이기 때문에, 노드 A0∼An의 전위는 0V이고, 노드 B0∼Bn의 전위는 Vcc1이 된다. 따라서, 전 선택 회로(41) 내에서는, MOS 트랜지스터(42, 43)가 컷오프 상태로 된다. 따라서, 기입용 글로벌 비트선 WGBL0∼WGBL(2n-1)은, 래치 회로(51) 및 VNEGPRG 및 VPI와는 전기적으로 분리되어, 부유 상태가 된다.

그리고 컬럼 디코더(30)는, 모든 기입용 컬럼 선택선 WCSL0∼WCSL(2m-1) 및 판독용 컬럼 선택선 RCSL0∼RCSL(4m-1)을 비선택하여, 로우 레벨을 부여한다. 따라서, 모든 MOS 트랜지스터(11∼18)가 오프 상태가 된다.

또한, 기입용 디코더(130)는, 선택 블록 내에 있어서의 모든 워드선 WL0∼WLm에 부전압 VBB1을 인가하고, 모든 선택 게이트선 SG0∼SGm에 플러스 전위 VPP를 인가하며, 메모리 셀 어레이가 형성되는 p형 웰 영역(202)에 VPP를 인가한다.

그 결과, FN 터널링에 의해, 메모리 셀 MC의 메모리 셀 트랜지스터의 부유 게이트로부터 전자가 방출된다. 이에 의해, 워드선 WL0∼WLm에 접속된 모든 메모리 셀 MC의 임계값 전압이 마이너스가 되므로, 데이터가 소거된다.

이상과 같이, 데이터가 일괄적으로 소거된다.

<판독 동작>

다음으로, 판독 동작에 대하여 도 32를 참조하여 설명한다. 도 32는, 2Tr 플래시 메모리(3)의 메모리 셀 어레이(20)의 회로도이다. 도 32는, 로컬 비트선 LBL0과 워드선 WL0에 접속된 메모리 셀 트랜지스터 MT에서 데이터를 판독하는 경우에 대해 나타내고 있다.

제3 실시예에 있어서 데이터는, 메모리 셀 블록당 1개의 메모리 셀에서 판독된다. 각각의 메모리 셀 블록에 복수의 판독용 글로벌 비트선이 존재하는 경우에는, 판독용 글로벌 비트선이 존재하는 수만큼 데이터가 판독된다.

우선, 선택 게이트 디코더(140)가, 선택 게이트선 SG0을 선택(또는 선택 게이트선이 하이 레벨이 되게 함)한다. 또한, 기입용 디코더(130)는, 모든 워드선 WL0∼WLm을 비선택(혹은 모든 워드선을 0V로 설정)한다. 또한, 소스선 드라이버(360)는, 소스선의 전위를 0V로 설정한다.

그리고 컬럼 디코더(30)는, 선택된 선택 게이트선 SG0을 포함하는 메모리 셀 블록 BLK에 대응하는 제2 컬럼 셀렉터 RCS에 접속된, 4개의 판독용 컬럼 선택선 RCSL0∼RCSL3 중, 판독용 컬럼 선택선 RCSL0을 선택한다. 이에 의해, 선택된 선택 게이트선 SG0을 포함하는 메모리 셀 블록 BLK에 대응하는 제2 컬럼 셀렉터 RCS 내의 MOS 트랜지스터(15)가 온 상태로 된다. 그 결과, 판독용 글로벌 비트선 RGBL0과, 로컬 비트선 LBL0이 전기적으로 접속된다. 단, 선택된 선택 게이트선 SGS0을 포함하지 않는 메모리 셀 블록 BLK에 대응하는 제2 컬럼 셀렉터 RCS에 접속되는 모든 판독용 컬럼 선택선은 비선택된다.

또한, 컬럼 디코더(30)는, 모든 기입용 컬럼 선택선 WCSL0∼WCSL(2m-1)을 비선택한다. 이에 의해, 모든 기입용 컬럼 선택선 WCSL0∼WCSL(2m-1) 내의 4개의 MOS 트랜지스터(11∼14) 전부가 오프 상태가 된다. 그 결과, 기입용 글로벌 비트선 WGBL과 로컬 비트선 LBL0∼LBL3은 전기적으로 분리되어 있다.

상기의 결과, 각각의 메모리 셀 블록당, 로컬 비트선 LBL0∼LBL3 중 어느 1 개는, 제2 컬럼 셀렉터 RCS, 판독용 글로벌 비트선, 및 판독용 셀렉터(60)를 통해 센스 앰프(70)에 접속된다.

그리고 판독용 글로벌 비트선 RGBL의 전위 변화를 센스 앰프(70)가 증폭함으로써, 데이터의 판독이 행해진다. 즉, 판독용 글로벌 비트선 RGBL0에 예를 들면 2.0V가 인가된다. 그 때, 선택 워드선 WL0 및 선택 로컬 비트선 LBL0에 접속되어 있는 메모리 셀 트랜지스터 MT에 기입된 데이터가 "1"이면, 판독용 글로벌 비트선 RGBL0으로부터 소스선에 전류가 흐른다. 한편, 기입된 데이터가 "0"이면, 전류는 흐르지 않는다.

이상과 같이, 판독용 글로벌 비트선 RGBL0으로부터 소스선을 향해 흐르는 전류에 의해서 변하는 비트선 전위를, 센스 앰프(70)가 증폭함으로써, 데이터의 판독이 행해진다. 도 32의 예에서는, 1개의 비트선으로부터 데이터를 판독하는 경우에 대해 나타내고 있지만, 복수의 판독용 글로벌 비트선으로부터 일괄적으로 데이터를 판독하더라도 좋다. 또한, 판독시에는, 모든 선택 회로(41) 내의 MOS 트랜지스터(42, 43)는 오프 상태가 되고, 비트선 BL0∼BLn은 래치 회로(51) 및 VPI 및 VNEGPRG과 전기적으로 분리되어 있다.

이상과 같이, 2Tr 플래시 메모리인 경우에도, 상기 제1 실시예에서 설명한 효과 (1) 내지 (4)가 얻어짐은 물론, 다음과 같은 (5) 내지 (7)의 효과도 얻을 수 있다.

(5) 플래시 메모리의 동작 속도를 향상시킬 수 있다.

제3 실시예에 따른 구성으로서, 비트선이 로컬 비트선과 글로벌 비트선(판독 용 글로벌 비트선, 기입용 글로벌 비트선)으로 계층화되어 있다. 즉, 복수의 로컬 비트선 각각에 복수의 메모리 셀이 접속되고, 복수의 글로벌 비트선 각각에 복수의 로컬 비트선이 접속되어 있다. 도 25의 예에서, 1개의 기입용 글로벌 비트선 WGBL에, 제1 컬럼 셀렉터 WCS를 통해, 2(m-1)개의 로컬 비트선(LBL0 및 LBL1, 또는 LBL2 및 LBL3)이 접속되어 있다. 그리고 로컬 비트선 LBL 각각에, 4개의 메모리 셀이 접속되어 있다. 또한, 1개의 판독용 글로벌 비트선 RGBL에는, 제2 컬럼 셀렉터 RCS를 통해, 4(m-1)개의 로컬 비트선(LBL0∼LBL3)이 접속되어 있다. 그리고 로컬 비트선 각각에, 4개의 메모리 셀이 접속되어 있다.

기입 동작시에는, 선택 메모리 셀이 접속된 로컬 비트선 LBL만이, 기입용 글로벌 비트선 WGBL에 접속된다. 선택 메모리 셀이 접속되지 않는 로컬 비트선 LBL은, 기입용 셀렉터 WSEL에 의해서 기입용 글로벌 비트선 WGBL으로부터 전기적으로 분리되어 있다. 따라서, 1개의 기입용 글로벌 비트선 WGBL에서 보이는 것은, 단지, 선택 메모리 셀을 포함하는 1개의 로컬 비트선 혹은 4개의 메모리 셀만이다. 따라서, 이들의 4개의 메모리 셀 MC만이, 기입용 글로벌 비트선 WGBL에 존재하는 기생 용량의 요인이 된다. 선택 메모리 셀과 동일 열에 있고, 또한 다른 로컬 비트선 LBL에 접속된 비선택 메모리 셀은, 기입용 글로벌 비트선의 기생 용량의 원인이 아니다. 따라서, 기입용 글로벌 비트선의 기생 용량을 대폭 삭감할 수 있다. 판독 동작에 대해서도 마찬가지이다.

상기한 바와 같이, 기입용 글로벌 비트선 및 판독용 글로벌 비트선의 기생 용량을 삭감할 수 있으므로, 플래시 메모리의 동작 속도를 향상할 수 있다.

(6) 판독 속도를 향상시킬 수 있다.

플래시 메모리에서는, 기입 동작시에, VPP, VBB1, VBB2 등, 비교적 높은 전압을 취급할 필요가 있다. 이 요구를 만족시키기 위해서는, 게이트 절연막이 두껍고, 내압의 MOS 트랜지스터를 사용해야만 한다. 한편, 판독 동작시에 취급되는 전압은, 기입 동작시에 비해 낮다. 따라서, 판독 동작만을 생각하면, 게이트 절연막이 얇은 저 내압의 MOS 트랜지스터를 사용하는 것이 바람직하다. 동작 속도의 관점에서는, 저 내압의 MOS 트랜지스터를 이용하는 것이 바람직하다.

이러한 관점에서, 제3 실시예에 따른 구성으로서, 로컬 비트선이 기입용 글로벌 비트선 및 판독용 글로벌 비트선과 접속되어 있다. 그리고 메모리 셀은, 기입용 글로벌 비트선을 통해 기입 회로(50)에 접속되고, 판독용 글로벌 비트선을 통해 센스 앰프(70)에 접속되어 있다. 즉, 기입 동작시의 신호 경로와, 판독 동작시의 신호 경로가 다르다. 따라서, 판독 동작시의 신호 경로에서는, 판독용 글로벌 비트선과 로컬 비트선을 접속하는 제2 컬럼 셀렉터 RCS 이외의 회로를, 모두 게이트 절연막이 얇은 트랜지스터로 형성할 수 있다. 그 결과, 판독 동작 속도를 향상시킬 수 있다.

(7) 기입 동작의 신뢰성을 향상시킬 수 있다.

상기 (5)에서 설명한 바와 같이, 비트선이 계층화되어 있다. 특히, 기입 경로에 대해 주목하면, 1개의 기입용 글로벌 비트선에 복수의 로컬 비트선이 접속되어 있다. 그리고 기입 동작시에는, 선택 메모리 셀을 포함하는 1개의 로컬 비트선만이 기입용 글로벌 비트선에 전기적으로 접속되고, 그 밖의 로컬 비트선은 기입용 글로벌 비트선으로부터 전기적으로 분리된다. 따라서, 선택 메모리 셀이 접속되지 않는 로컬 비트선에는, 기입 데이터에 따른 전압은 인가되지 않는다. 따라서, 이들의 로컬 비트선에 접속되어 있는 메모리 셀로의 오기를 효과적으로 방지할 수 있고, 기입 동작의 신뢰성을 향상시킬 수 있다.

다음으로, 본 발명의 제4 실시예에 따른 반도체 기억 장치에 대하여 설명한다. 제4 실시예는, 상기 제1 내지 제3 실시예에서, 래치 회로를 형성하는 인버터의 고전압측 전원의 전압을, LSI 내부에서 형성하는 것이다. 도 33은, 제4 실시예에 따른 LSI의 일부 영역의 회로도이고, 기입용 셀렉터(40), 기입 회로(50), 스위치군(90), 및 전압 발생 회로(120)에 대하여 나타내고 있다.

도 33에 도시한 바와 같이, 제4 실시예에서는, 외부로부터 입력되는 전압 Vcc1에 기초하여, 전압 발생 회로(120)가 정전압 Vcc2을 생성하고 있다. 그리고 전압 Vcc2이, 인버터(52, 53)의 고전압측의 전원으로서 이용되고 있다.

제4 실시예에 따른 구성에 의해, 상기 설명한 (1) 내지 (7)의 효과 외에, 다음과 같은 (8)의 효과가 얻어진다.

(8) 기입 동작 신뢰성을 더욱 향상시킬 수 있다.

외부로부터 입력되는 전원 Vcc1은, 통상적으로, 주위의 요인에 의해서 크게 변동하기 쉽고, 따라서 불안정한 것이 일반적이다. 그러나 제4 실시예에 있어서, 전압 발생 회로(120)에 의해 생성된 내부 전압 Vcc2을, 인버터(52, 53)의 전원 전압으로서 이용하고 있다. 따라서, 인버터의 동작 안정성이 향상되어, 기입 동작 신뢰성이 향상된다.

다음으로, 본 발명의 제5 실시예에 따른 반도체 기억 장치에 대하여, 도 34를 참조하여 설명한다. 제5 실시예는, 상기 제1 내지 제4 실시예에 따른 플래시 메모리를 구비한 시스템 LSI에 관한 것이다. 도 34는, 본 실시예에 따른 시스템 LSI의 블록도이다.

도 34에 도시한 바와 같이, 시스템 LSI(300)은 단일 반도체 기판상에 형성된 NAND형 플래시 메모리(400), 3Tr-NAND형 플래시 메모리(500), 2Tr 플래시 메모리(600), MCU(700), 및 I/O 회로(800)를 포함한다.

NAND형 플래시 메모리(400)는, 화상 데이터나 영상 데이터를 보존하는 저장용의 메모리로서 이용된다. 그 구성은, 상기 제2 실시예에서 설명한 바와 같다.

3Tr-NAND형 플래시 메모리(500)는, LSI(400)를 액세스하는데 필요한 ID 코드나 보안 코드를 유지한다. 그 구성은, 상기 제1 실시예에서 설명한 바와 같다.

2Tr 플래시 메모리(600)는, MCU(700)이 동작하는데 필요한 프로그램 데이터를 보유한다. 그 구성은, 상기 제3 실시예에서 설명한 바와 같다.

MCU(700)는, 외부로부터 입력되는 각종의 커맨드에 응답하여, 2Tr 플래시 메모리(600)로부터 판독한 프로그램에 기초한 처리를 행한다. 이 때, MCU(700)는, SRAM(Static Random Access Memory) 등을 통하지 않고, 직접 2Tr 플래시 메모리(600)에 액세스한다. MCU(700)이 행하는 처리의 예로서, NAND형 플래시 메모리(400)에 대하여 입력되는 데이터의 압축 혹은 압축해제, 또는 외부 장치의 제어 등이 있다. 또한, MCU(700)는, NAND형 플래시 메모리(400)에 유지되는 데이터가 외부로부터 액세스된 경우, 3Tr-NAND형 플래시 메모리(500)로부터 소정의 데이터를 판독한다. 그리고 MCU(700)는, 판독한 데이터와, 외부로부터 입력되는 ID 코드나 보안 코드를 대조한다. 그들이 일치한 경우에, MCU(700)는 NAND형 플래시 메모리(400)로의 액세스를 허가한다. NAND형 플래시 메모리(400)로의 액세스가 허가되면, 외부(호스트)로부터 NAND형 플래시 메모리(400) 내의 데이터로의 액세스가 행해진다. 즉, MCU(700)은, 외부로부터 수신한 커맨드에 응답하여 NAND형 플래시 메모리(400)를 트리거하고, 이로써 데이터의 판독(기입)을 행한다.

I/O 회로(800)는, LSI(1)과 외부의 신호의 교환을 제어한다.

상기 제5 실시예의 LSI에 따르면, 상기 (1) 내지 (8)의 효과 외에 다음과 같은 효과가 얻어진다.

(9) 제조 코스트를 줄이는 한편, 복수 종의 플래시 메모리를 동일 칩 상에 탑재할 수 있다.

NAND형 플래시 메모리(400), 3Tr-NAND형 플래시 메모리(500), 및 2Tr 플래시 메모리(600)가 구비하는 메모리 셀 트랜지스터 MT 및 선택 트랜지스터 ST1, ST2, ST는, 동일한 공정으로 형성할 수 있다. 즉, 동일한 산화공정, 성막 공정, 불순물주입 공정, 포토리소그래피 에칭 공정에 의해, 개개의 MOS 트랜지스터가 형성된다. 그 결과, 게이트 절연막(240), 게이트간 절연막(260), 메모리 셀 트랜지스터 MT의 부유 게이트(204)와 제어 게이트(206), 및 선택 트랜지스터의 선택 게이트(204, 206)는, 3개의 플래시 메모리(400, 500, 600)에서 동일하다. 이러한 제조 방법에 있어서, 단일 플래시 메모리를 형성하는데 필요한 공정 수에 의해서, 3개의 플래시 메모리의 메모리 셀 어레이를 형성할 수 있다. 따라서, 3 종류의 반도체 메모리를 탑재한 시스템 LSI의 제조 코스트를 저감할 수 있다.

상기한 바와 같이, 본 발명의 제1 내지 제5 실시예에 따른 반도체 기억 장치에 따르면, 선택 회로(41)를 설치함으로써, 기입 금지 전압으로서 부전압을 이용할 수 있다. 그 부전압은, 상황에 따라서 바뀔 수 있어, 오기에 대한 다른 방책이 불필요해 진다. 그 결과, 동작 속도의 저하를 초래하지 않고, 오기의 발생을 효과적으로 억제할 수 있다.

또한, 상기 제1 내지 제5 실시예에서는, 기입 금지 전압 VPI으로서, 부전압만을 이용하는 경우에 대해 설명했지만, 부전압 뿐만 아니라 정전압이나 0V를 기입 금지 전압 VPI로서 이용해도 된다. 도 35는 그와 같은 경우에 있어서의 회로 구성을 나타낸다. 도 36은 VPI 및 VNEGPRG의 타이밍 차트이다.

도 35에서 도시한 바와 같이, 차지 펌프 회로(122)가 마이너스 전위 VBB2, VBB4를 발생한다. 차지 펌프 회로(123)는 플러스 전위 VPP4를 생성한다. 그리고 이들의 전압의 출력 노드 및 접지 전위 노드와, VPI 노드 사이를 스위치에 의해 적절하게 접속하여, 상황에 가장 적당한 전압을 기입 금지 전압 VPI로서 이용하는 것이 가능하다.

또한, 기입 금지 전압 VPI에 이용되는 전압은, 과거의 기입 횟수나 소거 횟수에 기초하여 결정될 수도 있다. 도 37은, 이러한 기구를 갖는 전압 발생 회로(120)이다. 도 37에서 도시한 바와 같이, 전압 발생 회로(120)는 제어 회로(121), 차지 펌프 회로(122, 123) 외에, 카운터 회로(124)를 포함한다. 카운터 회로(124)는, 과거에 행한 기입 횟수 및 소거 횟수를 카운트한다. 그리고 제어 회로(121) 는, 카운터 회로(124)에 있어서의 카운트 수에 따라, 기입 금지 전압 VPI로서 사용되는 부전압 또는 정전압을 생성하도록, 차지 펌프 회로(122, 123)를 제어한다.

또한, 제3 실시예에서 설명한 바와 같이, 비트선이 계층화되어 있는 경우에는, 판독 동작에서, 기입용 글로벌 비트선을 0V로 설정하는 것이 바람직하다. 이 때문에, 도 38에 도시한 바와 같이, 기입용 셀렉터(40), 기입 회로(50), 및 스위치군(90)을 초기 상태로 설정하는 것이 바람직하다. 초기 상태로 설정하면, MOS 트랜지스터(43)의 전류 경로를 통해, 기입용 글로벌 비트선의 전위를 0V로 설정할 수 있다. 기입용 글로벌 비트선을 0V로 유지하면, 판독용 글로벌 비트선이 노이즈에 의해 영향을 받는 것을 막을 수 있어, 판독 동작을 더욱 안정시킬 수 있다. 따라서, 플래시 메모리의 판독 동작 신뢰성을 향상시킬 수 있다.

또한, 상기 제3 실시예에서는, 비트선이 글로벌 비트선과 로컬 비트선으로 계층화되어 있는 경우를 예로서 설명했다. 그러나 비트선들이 계층화되어 있지 않은 경우에도 본 실시예를 적용할 수 있는 것은 물론이다.

다음으로, 상기 반도체 기억 장치에 관한 응용예에 대하여 설명한다. 도 39에 메모리 카드의 예를 나타내었다. 도 39에 도시한 바와 같이, 메모리 카드(900)는, 상기 제1 내지 제5 실시예에서 설명한 플래시 메모리(3)(3Tr-NAND형 플래시 메모리, NAND형 플래시 메모리, 또는 2Tr 플래시 메모리)를 포함하고 있다. 플래시 메모리(3)는, 외부 장치(도시되지 않음)로부터 소정의 제어 신호 및 데이터를 수신한다. 또한, 외부 장치로 소정의 제어 신호 및 데이터를 출력한다.

플래시 메모리(3)를 갖는 메모리 카드(10)에, 신호선(DAT), 커맨드 라인 인 에이블 신호선(CLE), 어드레스 라인 인에이블 신호선(ALE), 및, 대기/실행 신호선(ready/busy; R/B)이 접속된다. 신호선(DAT)은 데이터, 어드레스 또는 커맨드 신호를 전송한다. 커맨드 라인 인에이블 신호선(CLE)은 커맨드 신호가 신호선(DAT)에 전송되었음을 나타내는 신호를 전송한다. 어드레스 라인 인에이블 신호선(ALE)은 어드레스 신호가 신호선(DAT)에 전송되었음을 나타내는 신호를 전송한다. 대기/실행 신호선(R/B)은 메모리 디바이스가 대기중인지 아닌지 여부를 나타내는 신호를 전송한다.

도 40에는 다른 예시적인 구현이 도시된다. 도 40에 도시한 메모리 카드는, 메모리 디바이스에 더해, 플래시 메모리(3)를 제어하고 외부 장치(도시되지 않음)로/로부터 소정의 신호를 송/수신하는 제어기(910)를 포함한다는 점에서 도 39에 도시한 메모리 카드와 다르다.

제어기(910)는, 인터페이스 유닛(I/F)(911, 912), 마이크로프로세서 유닛(MPU)(913), 버퍼 RAM(914), 및 에러 보정 코드 유닛(ECC)(915)을 포함한다. 인터페이스 유닛(I/F)(911, 912)은 외부 장치(도시되지 않음)로/로부터 소정의 신호를 송/수신한다. 마이크로프로세서 유닛(MPU)(913)은 논리 어드레스를 물리 어드레스로 변환한다. 버퍼 RAM(914)은 데이터를 일시적으로 기억한다. 에러 보정 코드 유닛(915)은 오류 정정 코드를 생성한다. 또한, 메모리 카드(900)에는 커맨드 신호선(CMD), 클럭 신호선(CLK), 신호선(DAT)이 접속되어 있다. 제어 신호선의 개수, 신호선의 비트 폭, 및 제어기의 회로 구성은 적절하게 변형될 수 있다는 것에 유의해야 한다.

도 41은, 다른 응용예를 나타낸다. 도 41에 도시한 바와 같이, 전술한 메모리 카드(900)는, 카드 홀더(920)에 삽입되어, 전자 기기(도시되지 않음)에 접속된다. 카드 홀더(920)는 제어기(910)의 기능의 일부가 가지고 있더라도 좋다.

도 42는 다른 응용예를 나타낸다. 도 42에 도시한 바와 같이, 전술의 메모리 카드(900), 혹은 메모리 카드(900)가 삽입된 카드 홀더(920)가 접속 장치(1000)에 삽입된다. 접속 장치(1000)는 접속 배선(1100), 및 인터페이스 회로(1200)를 통해 보드(1300)에 접속된다. 보드(1300)에는 CPU(1400)나 버스(1500)가 탑재된다.

도 43은 다른 응용예를 나타낸다. 메모리 카드(900) 혹은 메모리 카드(900)가 삽입된 카드 홀더(920)가 접속 장치(1000)에 삽입된다. 접속 장치(1000)는 접속 배선(1100)을 통해, 퍼스널 컴퓨터(2000)에 접속되어 있다.

도 44 및 45는 다른 응용예를 도시한다. 도 44 및 45에 도시한 바와 같이, IC 카드(2100)에 MCU(2200)가 탑재된다. MCU(2200)는, 상기 실시예들 중 어느 하나에 따른 플래시 메모리(3)와, 그 밖의 회로, 예를 들면 ROM(2300), RAM(2400), 및 CPU(2500)을 포함한다. IC 카드(2100)는, MCU(2200)에 접속되고 또한 IC 카드(2100)에 설치된 평면 단말(2600)을 통해 MCU(2200)에 접속 가능하다. CPU(2500)는, 계산부(2510)와 플래시 메모리(3), ROM(2300) 및 RAM(2400)에 접속된 제어부(2520)를 포함한다. 예를 들면, MPU(2200)은 IC 카드(2100)의 한쪽 면 상에 설치되고, 평면 접속 단말(2600)은 다른 쪽 면에 설치되어 있다.

추가적인 장점 및 변형이 당업자에 의해 쉽게 실시될 것이다. 따라서, 본원 은, 보다 광범위한 양상에서 여기 도시되고 설명된 특정 상세 및 대표적인 실시예에 한정되는 것이 아니다. 따라서, 첨부된 청구 범위 및 그들의 등가물에 의해 규정된 바와 같은 일반적인 발명 개념의 진의 및 범주를 벗어나지 않는 한 다양한 변형이 실시될 수 있다.

본 발명에 따르면, 동작 속도를 저하시키지 않고, 기입 동작의 신뢰성을 향상시킬 수 있는 반도체 기억 장치를 제공할 수 있다.

Claims

부유 게이트 및 제어 게이트를 포함하는 제1 MOS 트랜지스터와, 상기 제1 MOS 트랜지스터의 소스에 드레인이 접속된 제2 MOS 트랜지스터를 각각 갖는 복수의 메모리 셀과,

상기 제1 MOS 트랜지스터들의 드레인들에 전기적으로 접속된 복수의 비트선

을 포함하고,

기입 동작시에, 선택 메모리 셀에 접속되지 않은 비트선들에는, 부전압(negative voltage)으로 설정 가능한 기입 금지 전압이 인가되는 반도체 기억 장치.
제1항에 있어서, 상기 기입 금지 전압은 가변적인 전압값을 갖는 반도체 기억 장치.
제2항에 있어서, 상기 기입 금지 전압의 전압값은, 기입 동작의 횟수 및 소거 동작의 횟수 중 적어도 어느 하나에 따라 가변적인 반도체 기억 장치.
제1항에 있어서, 상기 메모리 셀 각각은 상기 제1 MOS 트랜지스터의 드레인에 접속된 소스 및 대응 비트선에 접속된 드레인을 갖는 제3 MOS 트랜지스터를 더 포함하고,

상기 기입 금지 전압은 비선택 메모리 셀에 포함된 상기 제3 MOS 트랜지스터가 컷오프 상태가 되도록 하는 값을 갖는 반도체 기억 장치.
제1항에 있어서, 상기 비트선은 소거 동작시에 전기적으로 부유 상태가 되는 반도체 기억 장치.
부유 게이트 및 제어 게이트를 포함하는 제1 MOS 트랜지스터와, 상기 제1 MOS 트랜지스터의 소스에 드레인이 접속된 제2 MOS 트랜지스터를 각각 갖는 복수의 메모리 셀과,

상기 메모리 셀들이 매트릭스 형상으로 배치된 메모리 셀 어레이와,

상기 메모리 셀 어레이에 있어서, 각각이 동일 행 - 행의 방향은 상기 제1 MOS 트랜지스터와 상기 제2 MOS 트랜지스터가 접속한 방향과 수직인 방향임 - 에 있는 상기 제1 MOS 트랜지스터들의 상기 제어 게이트들을 공통 접속하는 복수의 워드선과,

상기 메모리 셀 어레이에 있어서, 각각이 동일 열 - 열의 방향은 상기 제1 MOS 트랜지스터와 상기 제2 MOS 트랜지스터가 접속한 방향과 수평인 방향임 - 에 있는 상기 제1 MOS 트랜지스터들의 드레인들을 전기적으로 공통 접속하는 복수의 비트선과,

상기 비트선들에 일대일 대응하여 설치되고, 기입 데이터를 보유하는 복수의 래치 회로 - 상기 래치 회로 각각은 입력 노드 및 출력 노드를 가짐 - 와,

상기 래치 회로들에 일대일 대응하여 설치되고, 기입 동작시에, 상기 래치 회로들에 유지되어 있는 데이터에 따라, 마이너스의 기입 전압 혹은 마이너스로 설정 가능한 기입 금지 전압 중 어느 하나를 상기 비트선들에 부여하는 복수의 선택 회로

를 포함하는 반도체 기억 장치.
제6항에 있어서, 상기 기입 금지 전압은 가변적인 전압값을 갖는 반도체 기억 장치.
제7항에 있어서, 상기 기입 금지 전압의 전압값은, 기입 동작의 횟수 및 소거 동작의 횟수 중 적어도 어느 하나에 따라 가변적인 반도체 기억 장치.
제6항에 있어서, 상기 메모리 셀 각각은 상기 제1 MOS 트랜지스터의 드레인에 접속된 소스 및 대응 비트선에 접속된 드레인을 갖는 제3 MOS 트랜지스터를 더 포함하고,

상기 기입 금지 전압은 비선택 메모리 셀에 포함된 상기 제3 MOS 트랜지스터가 컷오프 상태가 되도록 하는 값을 갖는 반도체 기억 장치.
제6항에 있어서, 소거 동작시, 상기 선택 회로들은 상기 래치 회로들로부터 상기 비트선들을 전기적으로 분리하는 반도체 기억 장치.
제6항에 있어서, 상기 선택 회로 각각은, 상기 래치 회로들 중 대응하는 것의 입력 노드에 접속된 게이트 및 상기 기입 금지 전압이 인가된 소스를 갖는 제4 MOS 트랜지스터와,

상기 래치 회로들 중 대응하는 것의 출력 노드에 접속된 게이트, 상기 기입 전압이 인가된 소스, 및 상기 제4 MOS 트랜지스터의 드레인에 접속되고 상기 비트선들 중 대응하는 것에 접속된 드레인을 갖는 제5 MOS 트랜지스터를 포함하는 반도체 기억 장치.
제11항에 있어서, 상기 래치 회로들에 "1" 데이터를 전송하는 스위치 소자들과,

상기 래치 회로들이 "0" 데이터를 유지하는 경우에, 상기 래치 회로들의 입력 노드들의 값을 소정 값들로 강제 리셋하는 제6 MOS 트랜지스터들을 더 포함하고,

상기 래치 회로들이 "1" 데이터를 유지하는 경우에, 상기 비트선들에는 상기 기입 금지 전압이 인가되고, 상기 래치 회로들이 "0" 데이터를 유지하는 경우에, 상기 비트선들에 상기 기입 전압이 인가되는 반도체 기억 장치.
부유 게이트 및 제어 게이트를 포함하는 제1 MOS 트랜지스터와, 상기 제1 MOS 트랜지스터의 소스에 드레인이 접속된 제2 MOS 트랜지스터를 각각 갖는 복수의 메모리 셀과,

상기 메모리 셀들이 매트릭스 형상으로 배치된 메모리 셀 어레이와,

상기 메모리 셀 어레이에 있어서, 각각이 동일 행 - 행의 방향은 상기 제1 MOS 트랜지스터와 상기 제2 MOS 트랜지스터가 접속한 방향과 수직인 방향임 - 에 있는 상기 제1 MOS 트랜지스터들의 상기 제어 게이트들을 공통 접속하는 복수의 워드선과,

상기 메모리 셀 어레이에 있어서, 각각이 동일 열 - 열의 방향은 상기 제1 MOS 트랜지스터와 상기 제2 MOS 트랜지스터가 접속한 방향과 수평인 방향임 - 에 있는 상기 제1 MOS 트랜지스터들의 드레인들을 전기적으로 공통 접속하는 복수의 비트선과,

상기 비트선들에 일대일 대응하여 설치되고, 기입 데이터를 유지하는 복수의 래치 회로 - 상기 각각의 래치 회로는 입력 노드와 출력 노드를 가짐 - 와,

외부로부터 인가 가능한 제1 전압을 제2 전압으로 변환하여, 해당 제2 전압을 상기 래치 회로들에 전원 전압으로서 공급하는 전압 변환 회로와,

상기 래치 회로들에 일대일 대응하여 설치되고, 기입 동작시에, 상기 래치 회로들에 유지되어 있는 데이터에 따라, 기입 전압과 기입 금지 전압 중 어느 하나를 상기 비트선들에 인가하는 선택 회로

를 포함하는 반도체 기억 장치.
제13항에 있어서, 상기 기입 금지 전압은 가변적인 전압값을 갖는 반도체 기억 장치.
제14항에 있어서, 상기 기입 금지 전압의 전압값은, 기입 동작의 횟수 및 소거 동작의 횟수 중 적어도 어느 하나에 따라 가변적인 반도체 기억 장치.
제13항에 있어서, 상기 메모리 셀 각각은 상기 제1 MOS 트랜지스터의 드레인에 접속된 소스 및 대응 비트선에 접속된 드레인을 갖는 제3 MOS 트랜지스터를 더 포함하고,

상기 기입 전압은 선택 메모리 셀에 포함된 상기 제3 MOS 트랜지스터를 ON 상태가 되도록 하는 값을 갖고,

상기 기입 금지 전압은 비선택 메모리 셀에 포함된 상기 제3 MOS 트랜지스터를 컷오프 상태가 되도록 하는 값을 갖는 반도체 기억 장치.
제13항에 있어서, 소거 동작시, 상기 선택 회로들은 상기 래치 회로들로부터 상기 비트선들을 전기적으로 분리하는 반도체 기억 장치.
제13항에 있어서, 상기 선택 회로 각각은, 상기 래치 회로들 중 대응하는 것의 입력 노드에 접속된 게이트 및 상기 기입 금지 전압이 인가된 소스를 갖는 제4 MOS 트랜지스터와,

상기 래치 회로들 중 대응하는 것의 출력 노드에 접속된 게이트, 상기 기입 전압이 인가된 소스, 및 상기 제4 MOS 트랜지스터의 드레인에 접속되고 상기 비트선들 중 대응하는 것에 접속된 드레인을 갖는 제5 MOS 트랜지스터를 포함하는 반도체 기억 장치.
제18항에 있어서, 상기 래치 회로들에 "1" 데이터를 전송하는 스위치 소자들과,

상기 래치 회로들이 "0" 데이터를 유지하는 경우에, 상기 래치 회로들의 입력 노드들의 값을 소정 값들로 강제 리셋하는 제6 MOS 트랜지스터들을 더 포함하 고,

상기 래치 회로들이 "1" 데이터를 유지하는 경우에, 상기 비트선들에는 상기 기입 금지 전압이 인가되고, 상기 래치 회로들이 "0" 데이터를 유지하는 경우에, 상기 비트선들에 상기 기입 전압이 인가되는 반도체 기억 장치.
제1항에 따른 반도체 기억 장치를 포함하는 메모리 카드.
제20항에 있어서, 상기 반도체 기억 장치를 제어하는 제어 회로를 더 포함하는 메모리 카드.