JP2007133996A - 半導体記憶装置及びその制御方法 - Google Patents

Abstract

【課題】カップリングノイズの影響を低減できる半導体記憶装置及びその制御方法を提供すること。
【解決手段】フローティングゲートと、前記フローティングゲート上に形成された制御ゲートとを備えた第１ＭＯＳトランジスタＭＴを含む複数のメモリセルと、マトリクス状に配置された前記メモリセルを備えたメモリセルアレイ１０と、第１正電圧ＶＰを発生する第１電圧発生回路８０と、第１基準電圧Ｖrefを発生する基準電圧発生回路７０と、前記第１電圧発生回路７０で発生された前記第１正電圧ＶＰを、前記第１基準電圧Ｖrefに基づく電圧値に設定して第２正電圧ＶＰＣＰとして出力する第１電圧制御回路１００とを具備し、前記第１電圧制御回路１００の出力インピーダンスは、データが同時に書き込まれる前記メモリセルの数に応じて変化し、前記第２正電圧ＶＰＣＰは前記メモリセルへのデータの書き込み及び消去の際に使用される。
【選択図】 図１

Description

この発明は、半導体記憶装置及びその制御方法に関する。例えば、フローティングゲートと制御ゲートとを有するＭＯＳトランジスタを含む半導体メモリに関する。

従来から、不揮発性半導体メモリとして、ＮＯＲ型フラッシュメモリやＮＡＮＤ型フラッシュメモリが知られており、広く使用されている。また近年では、ＮＯＲ型フラッシュメモリとＮＡＮＤ型フラッシュメモリの両者の長所を兼ね備えたフラッシュメモリが提案されている（例えば非特許文献１参照、以下２Ｔｒフラッシュメモリと呼ぶ）。

上記フラッシュメモリではデータの書き込み時や消去時に、ワード線と半導体基板（またはメモリセルのドレイン）との間に、外部電源よりも高い電圧が印加される。データの書き込みや消去が完了すると、制御ゲート及び半導体基板の電位は例えば０Ｖに戻される（これをリセット動作と呼ぶ）。

しかしながら上記従来のフラッシュメモリであると、制御ゲートと半導体基板との間には寄生容量が存在する。従って、この寄生容量に起因するカップリングによって、高速なリセット動作が困難であるという問題があった。
Wei-Hua Liu 著、"A 2-Transistor Source-select(2TS) Flash EEPROM for 1.8V-Only Application"、Non-Volatile Semiconductor Memory Workshop 4.1、1997年

この発明は上記事情に鑑みてなされたもので、その目的は、カップリングノイズの影響を低減できる半導体記憶装置及びその制御方法を提供することにある。

この発明の一態様に係る半導体記憶装置は、フローティングゲートと、前記フローティングゲート上に形成された制御ゲートとを備えたＭＯＳトランジスタを含む複数のメモリセルと、マトリクス状に配置された前記メモリセルを備えたメモリセルアレイと、第１正電圧を発生する第１電圧発生回路と、第１基準電圧を発生する基準電圧発生回路と、前記第１電圧発生回路で発生された前記第１正電圧を、前記第１基準電圧に基づく電圧値に設定して第２正電圧として出力する第１電圧制御回路とを具備し、前記第１電圧制御回路の出力インピーダンスは、データが同時に書き込まれる前記メモリセルの数に応じて変化し、前記第２正電圧は前記メモリセルへのデータの書き込み及び消去の際に使用される。

この発明の一態様に係る半導体記憶装置の制御方法は、正電圧及び負電圧を用いて、複数のワード線に接続されたメモリセルに対して同時にデータを書き込むステップと、前記データを書き込んだ後、前記正電圧を発生する電圧発生回路の出力インピーダンスを低下させるステップと、前記電圧発生回路の出力インピーダンスが低下された状態で、前記負電圧が印加されたノードを、前記データの読み出し時に使用される第１読み出し電位に設定するステップと、前記第１読み出し電位に設定された後、前記正電圧が印加されたノードを、前記データの読み出し時に使用される第２読み出し電位に設定するステップとを具備する。

本発明によれば、カップリングノイズの影響を低減できる半導体記憶装置及びその制御方法を提供出来る。

以下、この発明の実施形態を図面を参照して説明する。この説明に際し、全図にわたり、共通する部分には共通する参照符号を付す。

この発明の第１の実施形態に係る半導体記憶装置及びその制御方法について図１を用いて説明する。図１は、本実施形態に係るシステムＬＳＩのブロック図である。

図示するように、システムＬＳＩ１は、ＣＰＵ２及び２Ｔｒフラッシュメモリ３を備えている。ＣＰＵ２は、フラッシュメモリ３との間でデータの授受を行う。フラッシュメモリ３は、メモリセルアレイ１０、ロウデコーダ２０、カラムデコーダ３０、カラムセレクタ４０、ラッチ回路５０、制御回路６０、基準電圧発生回路７０、正のチャージポンプ回路８０、負のチャージポンプ回路９０、正電圧レギュレータ回路１００、負電圧レギュレータ回路１１０、入出力バッファ１２０、及びライトステートマシーン１３０を備えている。システムＬＳＩ１には、外部から電圧Ｖcc１（例えば１．５Ｖ）が与えられる。

メモリセルアレイ１０は、マトリクス状に配置された複数個のメモリセルを有している。メモリセルアレイ１０の構成について図２を用いて説明する。図２はメモリセルアレイ１０の一部領域の回路図である。

図示するようにメモリセルアレイ１０は、（（ｍ＋１）×（ｎ＋１）、但しｍ、ｎは自然数）個のメモリセルＭＣを備えている。メモリセルＭＣの各々は、電流経路が直列接続されたメモリセルトランジスタＭＴ及び選択トランジスタＳＴを有している。メモリセルトランジスタＭＴは、半導体基板上にゲート絶縁膜を介在して形成されたフローティングゲートと、フローティングゲート上にゲート間絶縁膜を介在して形成された制御ゲートとを有する積層ゲート構造を備えている。フローティングゲートは、個々のメモリセルトランジスタＭＴごとに分離されている。そして、メモリセルトランジスタＭＴのソース領域が選択トランジスタＳＴのドレイン領域に接続されている。

同一行にあるメモリセルトランジスタＭＴの制御ゲートは、同一のワード線ＷＬ０〜ＷＬｍのいずれかに共通接続されている。同一行にある選択トランジスタＳＴのゲートは、同一のセレクトゲート線ＳＧ０〜ＳＧｍのいずれかに共通接続されている。また、同一列にあるメモリセルトランジスタＭＴのドレインは、同一のビット線ＢＬ０〜ＢＬｎのいずれかに共通接続されている。そして選択トランジスタＳＴのソースはソース線ＳＬに共通接続されている。

図３は、メモリセルアレイ１０のビット線に沿った方向の断面図である。図示するように、ｐ型半導体基板２００の表面領域内にｎ型ウェル領域２０１が形成され、ｎ型ウェル領域２０１の表面領域内にｐ型ウェル領域２０２が形成されている。ｐ型ウェル領域２０２上にはゲート絶縁膜２０３が形成され、ゲート絶縁膜２０３上に、メモリセルトランジスタＭＴ及び選択トランジスタＳＴのゲート電極が形成されている。メモリセルトランジスタＭＴ及び選択トランジスタＳＴのゲート電極は、ゲート絶縁膜２０３上に形成された多結晶シリコン層２０４、多結晶シリコン層２０４上に形成されたゲート間絶縁膜２０５、及びゲート間絶縁膜２０５上に形成された多結晶シリコン層２０６を有している。ゲート間絶縁膜２０５は、例えばシリコン酸化膜、またはシリコン酸化膜とシリコン窒化膜との積層構造であるＯＮ膜、ＮＯ膜、またはＯＮＯ膜で形成される。

メモリセルトランジスタＭＴにおいては、多結晶シリコン層２０４はフローティングゲート（ＦＧ）として機能する。他方、多結晶シリコン層２０６は、ビット線に直交する方向で隣接するもの同士で共通接続されており、制御ゲート（ワード線ＷＬ）として機能する。

選択トランジスタＳＴにおいては、多結晶シリコン層２０４、２０６はワード線方向で隣接するもの同士で共通接続されている。そして、多結晶シリコン層２０４、２０６が、セレクトゲート線ＳＧとして機能する。なお、多結晶シリコン層２０４のみがセレクトゲート線として機能しても良い。この場合、選択トランジスタＳＴの多結晶シリコン層２０６の電位は、一定の電位、またはフローティングの状態とされる。

ゲート電極間に位置するｐ型ウェル領域２０２表面内には、ｎ^＋型不純物拡散層２０７が形成されている。不純物拡散層２０７は隣接するトランジスタ同士で共用されており、ソース（Ｓ）またはドレイン（Ｄ）として機能する。

ｐ型ウェル領域２０２上には、上記メモリセルトランジスタＭＴ及び選択トランジスタＳＴを被覆するようにして、層間絶縁膜２０８が形成されている。層間絶縁膜２０８中には、２つの選択トランジスタＳＴ、ＳＴが共有する不純物拡散層（ソース）２０７に達するコンタクトプラグＣＰ１が形成されている。そして層間絶縁膜２０８上には、コンタクトプラグＣＰ１に接続される金属配線層２０９が形成されている。金属配線層２０９はソース線ＳＬとして機能する。また層間絶縁膜２０８中には、２つのメモリセルトランジスタＭＴ、ＭＴが共有する不純物拡散層（ドレイン）２０７に達するコンタクトプラグＣＰ２が形成されている。そして層間絶縁膜２０８上に、コンタクトプラグＣＰ２に接続される金属配線層２１０が形成されている。

層間絶縁膜２０８上には、金属配線層２０９、２１０を被覆するようにして、層間絶縁膜２１１が形成されている。そして層間絶縁膜２１１中に、金属配線層２１０に達するコンタクトプラグＣＰ３が形成されている。そして、層間絶縁膜２１１上には、複数のコンタクトプラグＣＰ３に共通に接続された金属配線層２１２が形成されている。金属配線層２１２はビット線ＢＬとして機能する。そして層間絶縁膜２１１上には、金属配線層２１２を被覆するようにして層間絶縁膜２１３が形成されている。

図１に戻って説明を続ける。ロウデコーダ２０は、書き込み時において、ロウアドレス信号ＲＡに基づいてワード線ＷＬ０〜ＷＬｍのいずれかを選択し、選択したワード線に電圧を供給する。またロウデコーダ２０は、読み出し時においてロウアドレス信号ＲＡに基づいてセレクトゲート線ＳＧ０〜ＳＧｍのいずれかを選択し、選択したセレクトゲート線に電圧を供給する。更にロウデコーダ２０は、メモリセルが形成されている半導体基板に電圧を供給する。

カラムデコーダ３０及びカラムセレクタ４０は、読み出し時において、カラムアドレス信号ＣＡに基づいてビット線ＢＬ０〜ＢＬｎのいずれかを選択する。

ラッチ回路５０は、書き込みデータをラッチする。

制御回路６０は、レギュレータ回路１００、１１０の動作を制御する。

基準電圧発生回路７０は、基準電圧Ｖrefを発生してレギュレータ回路１００、１１０に供給する。基準電圧発生回路７０の一構成例について図４を用いて説明する。図４は、バンドギャップリファレンス（Band gap reference）型の基準電圧発生回路７０の回路図である。図示するように基準電圧発生回路７０は、ｐチャネルＭＯＳトランジスタ７１、比較器７２、抵抗素子７３〜７５、及びダイオード７６、７７を備えている。トランジスタ７１の電流経路のソースには例えば電圧Ｖcc１が印加され、電流経路の他端は抵抗素子７３、７４の一端に接続されている。抵抗素子７３の他端はダイオード７６のカソードに接続され、ダイオード７６のアノードは接地されている。抵抗素子７４の他端は抵抗素子７５の一端に接続され、抵抗素子７５の他端はダイオード７７のカソードに接続され、更にダイオード７７のアノードは接地されている。比較器７２は、抵抗素子７３の一端における電位と、抵抗素子７５の一端における電位とを比較し、比較結果をトランジスタ７１のゲートに入力する。そして、抵抗素子７３の一端、抵抗素子７４の一端、及びトランジスタ７１のソースの接続ノードの電位が基準電圧Ｖrefとして出力される。

チャージポンプ回路８０は、外部電圧Ｖcc１よりも大きい正電圧ＶＰを発生する。チャージポンプ回路９０は、外部電圧Ｖcc１よりも小さい負電圧ＶＮを発生する。チャージポンプ回路８０の一構成例について図５を用いて説明する。図５はチャージポンプ回路８０の回路図である。図示するようにチャージポンプ回路８０は、複数のｎチャネルＭＯＳトランジスタ８１及び複数のキャパシタ素子８２を備えている。ＭＯＳトランジスタ８１の各々はゲートがドレインに接続されており、ドレインがカソードとして機能しソースがアノードとして機能するダイオードと等価である。ＭＯＳトランジスタ８１は、前段のアノードが後段のカソードに接続されるようにして直列接続され、１段目のＭＯＳトランジスタ８１のドレインには電圧Ｖcc１が印加されている。奇数段のＭＯＳトランジスタ８１のソースには、キャパシタ素子８２を介してクロック信号φが入力され、偶数段のＭＯＳトランジスタ８１のソースには、キャパシタ素子８２を介して反転クロック信号／φが入力される。上記構成において、各キャパシタ素子８２の両端電圧をクロック信号（φ、／φ）により交互にブートすることで、最終段のＭＯＳトランジスタ８１のソースから、外部電圧Ｖcc１よりも高電圧の正電圧ＶＰが出力される。

次にチャージポンプ回路９０の一構成例について図６を用いて説明する。図６はチャージポンプ回路９０の回路図である。図示するようにチャージポンプ回路９０の構成は、図５で説明したチャージポンプ回路８０において、ｎチャネルＭＯＳトランジスタ８１をｐチャネルＭＯＳトランジスタ９１に置換した構成を有している。そして、ＭＯＳトランジスタ９１は、ドレインがアノードとして機能しソースがカソードとして機能するダイオードと等価である。本構成により、最終段のＭＯＳトランジスタ９１のソースから、外部電圧Ｖcc１より低電圧の負電圧ＶＮが出力される。

正電圧レギュレータ回路１００は、正のチャージポンプ回路８０が出力する正電圧ＶＰを所望の電圧値に制御して、正電圧ＶＰＣＰとして出力する。正電圧ＶＰＣＰは、メモリセルアレイ１０、ロウデコーダ２０、及びラッチ回路５０等へ供給される。負電圧レギュレータ回路１１０は、負のチャージポンプ回路９０が出力する負電圧ＶＮを所望の電圧値に制御して、負電圧ＶＮＣＰとして出力する。負電圧ＶＮＣＰも、メモリセルアレイ１０、ロウデコーダ２０、及びラッチ回路５０等へ供給される。レギュレータ回路１００、１１０の構成例について、図７及び図８を用いて説明する。

まず図７を用いてレギュレータ回路１００の構成について説明する。図７はレギュレータ回路１００の回路図である。図示するようにレギュレータ回路１００は、ｐチャネルＭＯＳトランジスタ２２０、２２１、ｎチャネルＭＯＳトランジスタ２２２〜２２５、比較回路２２６、及び抵抗素子２２７〜２３０を備えている。ＭＯＳトランジスタ２２０、２２１はゲートが互いに共通接続され、ソースが正のチャージポンプ回路８０の出力ノード（正電圧ＶＰが出力されるノード）に接続されて、カレントミラー回路を構成している。ＭＯＳトランジスタ２２０のドレインは、ＭＯＳトランジスタ２２０、２２１のゲート及びＭＯＳトランジスタ２２２のドレインに接続され、ソースは接地されている。ＭＯＳトランジスタ２２１のドレインは抵抗素子２２７、２２９の一端に接続され、抵抗素子２２７、２２９の他端はそれぞれ抵抗素子２２８、２３０の一端に接続されている。抵抗素子２２８の他端はＭＯＳトランジスタ２２３のドレインに接続され、ＭＯＳトランジスタ２２３のソースは接地され、ゲートにはイネーブル信号ＲＥＧＥＮが入力される。抵抗素子２３０の他端はＭＯＳトランジスタ２２４のドレインに接続され、ＭＯＳトランジスタ２２４のソースは接地され、ゲートにはテスト信号ＴＥＳＴが入力される。更に、ゲートに反転テスト信号／ＴＥＳＴが入力されたＭＯＳトランジスタが、抵抗素子２２７と抵抗素子２２８との接続ノードと、抵抗素子２２９と抵抗素子２３０との接続ノードとの間にその電流経路（ソース・ドレイン間）が接続されるように設けられている。比較器２２６は、基準電圧発生回路７０によって発生される基準電圧Ｖrefと、抵抗素子２２７と抵抗素子２２８との接続ノードにおける電圧Ｖref’とを比較する。そして比較結果をＭＯＳトランジスタ２２２のゲートに入力する。すなわち、Ｖref＞Ｖref’の条件下で比較器２２６は“Ｈ”レベルを出力してＭＯＳトランジスタ２２２をオン状態とする。Ｖref＜Ｖref’では逆である。なおイネーブル信号ＲＥＧＥＮは、チャージポンプ回路８０、９０で発生された電圧を各回路に供給する際には常時“Ｈ”レベルとされる信号である。またテスト信号ＴＥＳＴは、フラッシュメモリ３のテスト時におけるリセット動作時に“Ｈ”レベルとされる信号である。上記構成において、抵抗素子２２７及び抵抗素子２２９の一端と、ＭＯＳトランジスタ２２１のドレインとの接続ノードがレギュレータ回路１００の出力ノードとなり、この点における電圧が出力電圧ＶＰＣＰとして出力される。なお、レギュレータ回路１００の出力ノードと接地電位ノード（負側の電源電位ノード）に流れる電流を電流ＩＰＣＰと呼ぶ。

次に図８を用いてレギュレータ回路１１０の構成について説明する。図８はレギュレータ回路１１０の回路図である。図示するようにレギュレータ回路１１０は、ｐチャネルＭＯＳトランジスタ２４０〜２４３、抵抗素子２４４〜２４７、ｎチャネルＭＯＳトランジスタ２４８、２４９、及び比較回路２５０を備えている。ＭＯＳトランジスタ２４０のソースには例えば電圧Ｖcc１が印加され、ゲートには反転イネーブル信号／ＲＥＧＥＮが入力される。ＭＯＳトランジスタ２４１のソースには例えば電圧Ｖcc１が印加され、ゲートには反転テスト信号／ＴＥＳＴが入力される。ＭＯＳトランジスタ２４２、２４３は、ソースがそれぞれＭＯＳトランジスタ２４０、２４１のドレインに接続され、ゲートが共通接続され、ドレインがそれぞれ抵抗素子２４４、２４６の一端に接続されている。抵抗素子２４４、２４６の他端はそれぞれ抵抗素子２４５、２４７の一端に接続され、抵抗素子２４５、２４７の他端はそれぞれＭＯＳトランジスタ２４８、２４９のドレインに接続されている。ＭＯＳトランジスタ２４８、２４９のゲートにはそれぞれイネーブル信号ＲＥＧＥＮ及びテスト信号ＴＥＳＴが入力され、ソースは負のチャージポンプ回路９０の出力ノード（負電圧ＶＮが出力されるノード）に接続されている。比較器２５０は、基準電圧発生回路７０によって発生される基準電圧Ｖrefと、抵抗素子２４４、２４６の一端における電圧Ｖref’とを比較する。そして比較結果をＭＯＳトランジスタ２４２、２４３のゲートに入力する。すなわち、Ｖref’＞Ｖrefの条件下において比較器２５０は“Ｌ”レベルを出力してＭＯＳトランジスタ２４２、２４３をオン状態とする。Ｖref’＜Ｖrefでは逆である。上記構成において、負電圧ＶＮが出力電圧ＶＮＣＰとして出力される。

図１に戻って説明を続ける。入出力バッファ１２０は、ＣＰＵ２より受け取った書き込みデータ及びアドレス信号を保持する。そしてカラムアドレス信号ＣＡをカラムデコーダ３０に供給し、ロウアドレス信号ＲＡをロウデコーダ２０に供給し、書き込みデータをラッチ回路５０へ供給する。また入出力バッファ１２０は、メモリセルＭＣから読み出したデータを保持して、ＣＰＵ２へ出力する。

ライトステートマシーン１３０は、ＣＰＵ２から与えられる命令信号に基づいて、フラッシュメモリ３に含まれる各回路の動作を制御し、データの書き込み、消去、読み出しのタイミング制御を行い、また各動作について決められた所定のアルゴリズムを実行する。

次に、上記構成の２Ｔｒフラッシュメモリの動作について説明する。以下では説明の簡単化のために、ワード線が４本、ビット線が４本、メモリセルが（４×４）個のメモリセルアレイを例に用いる。なお、メモリセルＭＣのフローティングゲートに電子が注入されてメモリセルＭＣの閾値電圧が正である状態を“０”データ、フローティングゲートに電子が注入されておらずメモリセルＭＣの閾値電圧が負である状態を“１”データと定義する。
＜書き込み動作＞
まずデータの書き込み動作について図９を用いて説明する。図９は書き込み動作時におけるメモリセルアレイ１０の回路図である。データは、いずれか１本のワード線に共通接続された複数のメモリセル（これを１ページと呼ぶ）に対して一括して書き込まれる。以下ではワード線ＷＬ０に接続されたメモリセルＭＣに対してデータを書き込む場合を例に挙げて説明する。

まずデータの書き込みにあたって、チャージポンプ回路８０、９０が動作を開始し、それぞれ正電圧ＶＰ及び負電圧ＶＮを発生する。更に、ライトステートマシーン１３０及び制御回路６０の命令に応答して、レギュレータ回路１００、１１０はそれぞれ正電圧ＶＰ及び負電圧ＶＮを基に正電圧ＶＰＣＰ＝ＶＰＰ（例えば１２Ｖ）及び負電圧ＶＮＣＰ＝ＶＢＢ（例えば−７Ｖ）を発生する。書き込み動作時、イネーブル信号ＲＥＧＥＮは“Ｈ”レベルとされ、テスト信号ＴＥＳＴは“Ｌ”レベルとされる。従って、図７に示したレギュレータ回路１００においては、ＭＯＳトランジスタ２２３、２２４がオン状態、ＭＯＳトランジスタ２３０がオフ状態となる。従って、抵抗素子２２７〜２３０の抵抗値をそれぞれＲ２、Ｒ１、ｒ２、ｒ１とすると、正電圧ＶＰＣＰ＝Ｖref・（Ｒ１Ｒ２＋Ｒ１ｒ２＋Ｒ２ｒ２）／（Ｒ１Ｒ２＋Ｒ１ｒ２）である。また図８に示したレギュレータ回路１１０においては、ＭＯＳトランジスタ２４０、２４８がオン状態、ＭＯＳトランジスタ２４１、２４９がオフ状態となる。従って、抵抗素子２４４〜２４７の抵抗値をそれぞれＲ２、Ｒ１、ｒ２、ｒ１とすると、負電圧ＶＮＣＰ＝−Ｖref・（Ｒ１／Ｒ２）である。

またラッチ回路５０は、ＣＰＵ２から与えられた書き込みデータをビット線毎に保持する。ラッチ回路５０は、“０”データを保持する場合には対応するビット線に負電圧ＶＢＢを出力し、“１”データを保持する場合には０Ｖを出力する。以下では、ビット線ＢＬ０、ＢＬ１に接続されたメモリセルＭＣに“０”データを書き込み、ビット線ＢＬ２、ＢＬ３に接続されたメモリセルＭＣに“１”データを書き込む場合を仮定する。

そしてロウデコーダ２０がワード線ＷＬ０を選択し、正電圧ＶＰＰをワード線ＷＬ０に印加する。その他の非選択ワード線ＷＬ１〜ＷＬ３には０Ｖが与えられる。更にロウデコーダ２０は、全セレクトゲート線ＳＧ０〜ＳＧ３に負電圧ＶＢＢを与えると共に、メモリセルが形成されているｐ型ウェル領域２０２の電位ＶＰＷをＶＢＢとする。ソース線ＳＬの電位はフローティングの状態とされる。

その結果、ビット線ＢＬ０、ＢＬ１及びワード線ＷＬ０に接続されたメモリセルトランジスタＭＴにおいては、ゲート・チャネル間の電位差が十分である（ＶＰＰ−ＶＢＢ＝１９Ｖ）ため、ＦＮ tunnelingによってフローティングゲートに電子が注入される。よって、メモリセルＭＣの閾値は負から正に変化する。すなわち“０”データが書き込まれる。他方、ビット線ＢＬ２、ＢＬ３及びワード線ＷＬ０に接続されたメモリセルトランジスタＭＴにおいては、ゲート・チャネル間の電位差が十分でない（ＶＰＰ＝１２Ｖ）ため、フローティングゲートに電子は注入されない。よってメモリセルＭＣは負の閾値を維持する。すなわち“１”データが書き込まれる。
以上のようにして、１ページのメモリセルトランジスタに一括してデータが書き込まれる。

＜消去動作＞
次にデータの消去動作について図１０を用いて説明する。図１０は消去動作時におけるメモリセルアレイ１０の回路図である。データは、ｐ型ウェル領域２０２を共用する全てのメモリセルから一括して消去される。消去動作は、ＦＮ tunnelingによってフローティングゲートから電子を引き抜くことによって行われる。消去時におけるチャージポンプ回路８０、９０及びレギュレータ回路１００、１１０の動作は、上記書き込み動作時について説明したとおりである。
ロウデコーダ２０は、全ワード線ＷＬ０〜ＷＬ３にＶＢＢを印加し、全セレクトゲート線ＳＧ０〜ＳＧ３を電気的にフローティングの状態とし、更にＶＰＷとして正電圧ＶＰＰを与える。なお、ソース線と全ビット線ＢＬ０〜ＢＬ３も電気的にフローティングとされる。

その結果、メモリセルトランジスタＭＴのフローティングゲートから電子がＦＮ tunnelingによってウェル領域２０２に引き抜かれる。これにより、ワード線ＷＬ０〜ＷＬ３に接続された全てのメモリセルＭＣのデータが消去され、閾値電圧が負となる。このようにして、一括してデータが消去される。なお、セレクトゲート線ＳＧ０〜ＳＧ３に対して正電圧ＶＰＰが印加されても良い。この場合には、選択トランジスタＳＴのゲート絶縁膜２０３にかかる電圧ストレスを抑制出来る。

＜読み出し動作＞
次に読み出し動作について図１１を用いて説明する。図１１は、読み出し時におけるメモリセルアレイ１０の回路図である。データの読み出しは、いずれかのワード線に接続された複数のメモリセルから一括して読み出す事ができる。図１１では、ワード線ＷＬ０に接続されたメモリセルからデータを読み出す場合について説明する。

まずビット線ＢＬ０〜ＢＬ３は、所定のプリチャージ電位に達するまでプリチャージされる。そして、ロウデコーダ２０がセレクトゲート線ＳＧ０を選択して、セレクトゲート線ＳＧ０に正電圧Ｖcc２（例えば３Ｖ）を印加する。正電圧Ｖcc２は、外部から与えられる電圧であっても良いし、チャージポンプ回路８０が発生する電圧であっても良い。全ワード線ＷＬ０〜ＷＬ３、ソース線ＳＬ、ウェル電位ＶＰＷは０Ｖとされる。

すると、セレクトゲート線ＳＧ０に接続された選択トランジスタＳＴがオン状態となる。従って、選択ワード線ＷＬ０に接続されているメモリセルトランジスタＭＴに書き込まれているデータが“１”であれば、ビット線からソース線に電流が流れる。他方、書き込まれているデータが“０”であれば、電流は流れない。そして、メモリセルＭＣに電流が流れることによるビット線の電位変化を、図示せぬ増幅回路が増幅する。
以上のようにして、データの読み出し動作が行われる。

＜ダイソートテスト＞
次にダイソートテストについて説明する。ダイソートテストとは、上記した通常の書き込み、読み出し、消去動作と異なり、製造された半導体チップが必要な製品スペックを十分に満足しているかどうかを、製品の出荷前に検査するためのテストである。ダイソートテストは複数のテスト工程を含んでいる。そのテスト工程の中には、全メモリセルに“０”データを書き込んでテストを行う工程が含まれる。これは、全メモリセルに対して“０”データの書き込みテストを行い、“０”データが書き込まれなかったメモリセルを不良ビットと認定し、そのアドレスを同定するテストである。逆に全メモリセルに対して“１”データを書き込んでテストを行う工程も含まれる。

以下、全メモリセルに“０”データを書き込む場合について説明する。図１２はダイソートテストのフローチャートであり、“０”データの書き込みから、正電圧ＶＰＣＰ及び負電圧ＶＮＣＰのリセット動作までのフローを示している。図１３は図１２のフロー実行時における各ノードの電圧のタイミングチャートであり、特にワード線（正電圧ＶＰＣＰが印加されるノード）の電圧、ウェル領域２０２（負電圧ＶＮＣＰが印加されるノード）の電圧、テスト信号ＴＥＳＴ、及びレギュレータ回路１００の出力ノードに流れる電流ＩＰＣＰ（図７参照）のタイミングチャートを示している。

まずライトステートマシーン１３０の命令によって、レギュレータ回路１００、１１０がそれぞれ正電圧ＶＰＣＰ（＝ＶＰＰ）及び負電圧ＶＮＣＰ（＝ＶＢＢ）を発生する（ステップＳ１０）。これは上記書き込み動作で説明したとおりである。

次に全メモリセルＭＣに“０”データを書き込む（ステップＳ１１、時刻ｔ１）。この際のメモリセルアレイ１０の様子を図１４に示す。図１４はメモリセルアレイ１０の回路図である。図示するように、ロウデコーダ２０は全ワード線ＷＬ０〜ＷＬ３に、レギュレータ回路１００が出力する正電圧ＶＰＰを印加し、全セレクトゲート線ＳＧ０〜ＳＧ３及びウェル領域２０２に、レギュレータ回路１１０が出力する負電圧ＶＢＢを印加する。またラッチ回路５０は全ビット線ＢＬ０〜ＢＬ３に、レギュレータ回路１１０が出力する負電圧ＶＢＢを印加する。その結果、全メモリセルＭＣに一括して“０”データが書き込まれる。

データの書き込みが終了すると、まず負電圧ＶＮＣＰのリセット動作を開始する（ステップＳ１２）。負電圧ＶＮＣＰのリセットにあたって、まずテスト信号ＴＥＳＴが“Ｈ”レベルとされる（ステップＳ１３、時刻ｔ２）。すると、図７に示すレギュレータ回路１００において、ＭＯＳトランジスタ２２４がオン状態、ＭＯＳトランジスタ２２５がオフ状態となる。従って、Ｖref’＞Ｖrefとなる（ステップＳ１４）。この状態で、負電圧ＶＮＣＰはＶＢＢから０Ｖにリセットされる（ステップＳ１５）。すなわち、ウェル領域２０２の電圧ＶＰＷは負電圧ＶＢＢから０Ｖにリセットされる。

次に正電圧ＶＰＣＰのリセット動作を開始する（ステップＳ１６、時刻ｔ３）。正電圧ＶＰＣＰをリセットする際には、まずＶＰＰ（１２Ｖ）からＶcc２（３Ｖ）に電圧を下げ（ステップＳ１７）、その後Ｖcc２から０Ｖにリセットする（ステップＳ１８、時刻ｔ４）。その結果、全ワード線ＷＬ０〜ＷＬ３の電圧が、正電圧ＶＰＰから０Ｖにリセットされる。以上でリセット動作が完了する。

なお上記では先に負電圧ＶＮＣＰをリセットする場合について説明したが、正電圧ＶＰＣＰを先にリセットしてもかまわない。この場合には、図１２においてステップＳ１２とステップＳ１６を置換し、更にステップＳ１５とステップＳ１７とを置換すれば良い。ステップＳ１３でテスト信号ＴＥＳＴが“Ｈ”レベルとされると、図８に示すレギュレータ回路１１０において、ＭＯＳトランジスタ２４１、２４９がオン状態となる。

上記のように、この発明の第１の実施形態に係る２Ｔｒフラッシュメモリ３は、正電圧ＶＰＣＰ及び負電圧ＶＮＣＰを出力するレギュレータ回路１００、１１０を備えている。そしてテスト動作時における電圧リセット時に、レギュレータ回路１００、１１０はその出力インピーダンスを低下される。その結果、電圧リセットに伴うカップリングの影響を低減でき、メモリセルの信頼性を向上しつつテストコストを削減できる。本効果につき以下詳細に説明する。

メモリセルの制御ゲートとウェル領域との間には寄生容量が存在する。従って、制御ゲートとウェル領域とのいずれか一方の電圧が変動すると、寄生容量によるカップリングに起因して他方の電圧も変動する。これは電圧リセット時においても同様である。従って、カップリングに対する対策を施さない場合、次のような問題が発生する。

図１５はワード線及びウェル領域の電圧のタイミングチャートであり、ワード線の電圧よりも先にウェル領域の電圧をＶＢＢから０Ｖにリセットした際の様子を示している。図示するように、ウェル領域の電圧をＶＢＢから０Ｖにリセットした瞬間、カップリングによってワード線の電圧はＶＰＰ＋αに上昇する。この変動幅αは寄生容量に比例して大きくなる。従って、例えば通常のページ単位での書き込み動作ではαは特に問題が無くても、テスト時における全メモリセル一括書き込み動作ではαが無視出来ない程度になる場合がある。具体的には、ワード線の電圧がメモリセルのゲート絶縁膜の耐圧を超えてしまい、メモリセルが不良となることがある。

図１６もワード線及びウェル領域の電圧のタイミングチャートであり、ウェル領域の電圧よりも先にワード線の電圧をＶＰＰから０Ｖにリセットした際の様子を示している。この場合でも、リセット動作を開始した瞬間、カップリングによってウェル領域の電圧はＶＢＢ−α’に低下する。そして変動幅α’だけウェル領域の電圧が低下することによって、メモリセルが破壊されて不良となる。

図１７もワード線及びウェル領域の電圧のタイミングチャートであり、ワード線の電圧とウェル領域の電圧とを同時にリセットした際の様子を示している。図示するように、この場合には両者の電圧にオーバーシュートは生じず、耐圧問題は抑制できる。しかし、両者の電圧は互いにカップリングの影響を受けながら０Ｖにリセットされるため、高速なリセット動作が困難となる。図中の破線は、単独でリセット動作を行った場合の電圧変動を示す。従って、テスト工程において書き込み時間が増大し、またメモリセルにストレスがかかる時間が長くなるので過剰な書き込みや誤書き込みが生じるおそれがある。

前述のように、ダイソートテストでは、全ビットに同一データを書き込む工程がある。すると、トータルのテスト時間Ｔは、一度に書き込めるビット数（メモリセル数）をＮ、書き込みに要する時間をＷ、メモリセルの容量をＣとすると、Ｔ∝（Ｃ／Ｎ）・Ｗで表される。従って、一度に書き込めるビット数が大きいほど、テストにかかる時間が短縮でき、テストコストが低減される。しかし、一度に書き込めるビット数を大きくすると、当然にカップリングの影響も増大する。カップリングの影響が大きくなると、図１５及び図１６で説明したように、カップリングノイズによってメモリセルの耐圧問題が発生する。そして耐圧問題を解決しようとすると、図１７で説明したように高速なリセット動作が困難となる。すなわち、テスト時間短縮を図るためのビット数がカップリングノイズにより律則され、テストコストが増大する問題がある。

しかし本実施形態に係る構成であると、一度に書き込めるビット数を増やしつつカップリングノイズを低減することで、高速且つ低コストのテストを実現できる。この点につき、負電圧ＶＮＣＰを正電圧ＶＰＣＰよりも先にリセットする場合を例に挙げて説明する。

テスト動作時におけるリセット動作時以外では、テスト信号ＴＥＳＴは“Ｌ”レベルである。従って、レギュレータ回路１００は図１８に示す構成と等価である。図１８はレギュレータ回路１００の回路図であり、比較回路２２６及びＭＯＳトランジスタ２２０、２２２の図示は省略している。本構成であると、電流ＩＰＣＰ＝ＶＰＣＰ・（Ｒ２＋ｒ２）／（Ｒ１Ｒ２＋Ｒ１ｒ２＋Ｒ２ｒ２）である。

これに対してテスト動作時におけるリセット動作時には、テスト信号ＴＥＳＴは“Ｈ”レベルである。従ってレギュレータ回路１００は図１９に示す構成と等価である。図１９はレギュレータ回路１００の回路図であり、比較回路２２６及びＭＯＳトランジスタ２２０、２２２の図示は省略している。本構成であると、電流ＩＰＣＰ＝［ＶＰＣＰ／（Ｒ１＋Ｒ２）］＋［ＶＰＣＰ／（ｒ１＋ｒ２）］である。

すなわち、テスト動作時におけるリセット時には、それ以外の期間に比べて電流ＩＰＣＰが大きくなる。換言すれば、レギュレータ回路１００の出力インピーダンスが低下される。その結果、電圧ＶＰＣＰが印加されるノードは、カップリングノイズを受け難くなる。従って、図１３に示したように、時刻ｔ２で負電圧ＶＮＣＰをリセットしても、正電圧ＶＰＣＰが受けるカップリングの影響が小さい。そのため、同時に書き込み可能なビット数を増やすことができ、例えば本実施形態で説明したように、全ビットにつき同時にデータを書き込むことが可能となる。よって、テスト時間を短縮でき、テストコストを削減出来る。

上記は先に正電圧ＶＰＣＰをリセットする場合であるが、先に負電圧ＶＮＣＰをリセットする場合も同様である。リセット時には、図８に示すレギュレータ回路１１０において、ＶＮＣＰノードから抵抗素子２４７、２４６を介してＶcc１（正側の電源電位ノード）に達する経路が有効となり、この経路に電流が流れる。従ってレギュレータ回路１１０の出力インピーダンスが低下するので、カップリングノイズを軽減出来る。
また、全ビット一括書き込みあるいは複数ページ同時書き込み動作は、製品出荷前のテスト時にのみ許される。そしてレギュレータ回路１００の電流消費量が増大する期間は、テスト動作時におけるリセット時のみである。従って、製品としての性能を劣化させるおそれが無い。

次に、この発明の第２の実施形態に係る半導体記憶装置及びその制御方法について図２０を用いて説明する。図２０は本実施形態に係るシステムＬＳＩのブロック図である。本実施形態は、上記第１の実施形態において、チャージポンプ回路８０、９０を制御することにより電圧ＶＰ、ＶＮを所望の電圧レベルに設定し、これらを正電圧ＶＰＣＰ及び負電圧ＶＮＣＰとして出力するものである。

図示するようにシステムＬＳＩは、上記第１の実施形態で説明した図１の構成において、レギュレータ回路１００、１１０を廃して、更に正電圧検知回路１４０及び負電圧検知回路１５０を備えたものである。正電圧検知回路１４０は、チャージポンプ回路８０が発生する正電圧ＶＰＣＰの電圧レベルを検知し、その検知結果に基づいてチャージポンプ回路８０を制御する。負電圧検知回路１５０は、チャージポンプ回路９０が発生する負電圧ＶＮＣＰの電圧レベルを検知し、その検知結果に基づいてチャージポンプ回路９０を制御する。

図２１は正電圧検知回路１４０の一構成例を示す回路図である。図示するように正電圧検知回路１４０は、ｐチャネルＭＯＳトランジスタ２６０、２６１、抵抗素子２６２〜２６５、ｎチャネルＭＯＳトランジスタ２６６、２６７、及び比較回路２６８を備えている。ＭＯＳトランジスタ２６０のソースにはチャージポンプ回路８０の出力電圧ＶＰＣＰが印加され、ゲートには反転イネーブル信号／ＥＮが入力される。ＭＯＳトランジスタ２６１のソースにはチャージポンプ回路８０の出力電圧ＶＰＣＰが印加され、ゲートには反転テスト信号／ＴＥＳＴが入力される。ＭＯＳトランジスタ２６０、２６１のドレインはそれぞれ抵抗素子２６２、２６４の一端に接続されている。抵抗素子２６２、２６４の他端は共通接続され、更に抵抗素子２６３、２６５の一端に接続される。抵抗素子２６３、２６５の他端はそれぞれＭＯＳトランジスタ２６６、２６５のドレインに接続されている。ＭＯＳトランジスタ２６６、２６７のゲートにはそれぞれイネーブル信号ＥＮ及びテスト信号ＴＥＳＴが入力され、ソースは接地されている。比較器２６８は、基準電圧発生回路７０によって発生される基準電圧Ｖrefと、抵抗素子２６２、２６３、２６４、２６５の接続ノードにおける電圧Ｖref’とを比較する。そして比較結果が正電圧検知信号ＶＤＥＴＰＣＰとして出力される。なおイネーブル信号ＥＮは、チャージポンプ回路８０、９０で発生された電圧が他の回路ブロックへ供給される際には常時“Ｈ”レベルとされる信号である。

図２２は負電圧検知回路１５０の一構成例を示す回路図である。図示するように負電圧検知回路１５０は、ｐチャネルＭＯＳトランジスタ２８０、２８１、抵抗素子２８２〜２８５、ｎチャネルＭＯＳトランジスタ２８６、２８７、及び比較回路２８８を備えている。ＭＯＳトランジスタ２８０のソースには例えば電圧Ｖcc１が印加され、ゲートには反転イネーブル信号／ＥＮが入力される。ＭＯＳトランジスタ２８１のソースには例えば電圧Ｖcc１が印加され、ゲートには反転テスト信号／ＴＥＳＴが入力される。ＭＯＳトランジスタ２８０、２８１のドレインはそれぞれ抵抗素子２８２、２８４の一端に接続されている。抵抗素子２８２、２８４の他端は共通接続され、更に抵抗素子２８３、２８５の一端に接続される。抵抗素子２８３、２８５の他端はそれぞれＭＯＳトランジスタ２８６、２８５のドレインに接続されている。ＭＯＳトランジスタ２８６、２８７のゲートにはそれぞれイネーブル信号ＥＮ及びテスト信号ＴＥＳＴが入力され、ソースにはチャージポンプ回路９０の出力電圧ＶＮＣＰが印加される。比較器２８８は、基準電圧発生回路７０によって発生される基準電圧Ｖrefと、抵抗素子２８２、２８３、２８４、２８５の接続ノードにおける電圧Ｖref’とを比較する。そして比較結果が負電圧検知信号ＶＤＥＴＮＣＰとして出力される。

図２３は正のチャージポンプ回路８０の回路図である。図示するように、チャージポンプ回路８０は発振部２７０及びチャージポンプ部２８０を備えている。発振部２７０は、ＮＡＮＤゲート２７１及びインバータ２７２〜２７４を備えている。複数のインバータ２７２が直列接続され、インバータ２７３は最終段のインバータ２７２の出力を反転し、インバータ２７４はインバータ２７３の出力を反転する。ＮＡＮＤゲート２７１は、正電圧検知回路１４０によって与えられる正電圧検知信号ＶＤＥＴＰＣＰと、最終段のインバータ２７２の出力とのＮＡＮＤ演算を行う。ＮＡＮＤゲート２７１の出力は、初段のインバータ２７２に入力される。以上の構成において、インバータ２７３の出力がクロック信号φＰＣＰ、インバータ２７３の出力が反転クロック信号／φＰＣＰとして出力される。

チャージポンプ部２８０の構成は、第１の実施形態で説明した図５の構成と同様である。そして図５におけるクロック信号φ、／φの代わりに、発振部２７０の出力するクロック信号φＰＣＰ、／φＰＣＰが入力され、出力電圧ＶＰが正電圧ＶＰＣＰとして各回路ブロックへ供給される。

負のチャージポンプ回路９０の構成も図２３と同様である。但し、負のチャージポンプ回路９０におけるチャージポンプ部２８０の構成は、第１の実施形態で説明した図６の構成と同様である。そして、図２３におけるφＰＣＰ、／φＰＣＰをそれぞれφＮＣＰ、／φＮＣＰと表記すると、図６におけるクロック信号φ、／φの代わりにクロック信号φＮＣＰ、／φＮＣＰが入力され、出力電圧ＶＮが負電圧ＶＮＣＰとして各回路ブロックへ供給される。

次に、本実施形態に係る２Ｔｒフラッシュメモリの動作について説明する。メモリセルアレイに対する電圧関係は、書き込み、読み出し及び消去において、第１の実施形態で説明した図１０乃至図１１と同じである。従って、まず書き込み、読み出し、及び消去動作時における電圧検知回路１４０及びチャージポンプ回路８０、９０の動作について説明する。

第１の実施形態で説明したとおり、テスト動作時における電圧リセット時以外の期間においては、テスト信号ＴＥＳＴは“Ｌ”レベルである。従って、正電圧検知回路１４０の備えるＭＯＳトランジスタ２６１、２６７がオフ状態となる。イネーブル信号ＥＮは常時“Ｈ”レベルである。従って、抵抗素子２６２、２６３の抵抗値をそれぞれＲ２、Ｒ１とすると。Ｖref’＝Ｒ１・ＶＰＣＰ／（Ｒ１＋Ｒ２）である。比較器２６８は、ＶrefとＶref’とを比較し、Ｖref’＞Ｖrefとなった際に、正電圧検知信号ＶＤＥＴＰＣＰを“Ｌ”レベルとする。正電圧検知信号ＶＤＥＴＰＣＰが“Ｌ”レベルになると、チャージポンプ回路８０におけるＮＡＮＤゲート２７１の出力が“Ｈ”レベルに固定される。すると、クロック信号φＰＣＰ、／φＰＣＰも“Ｈ”レベルまたは“Ｌ”レベル固定となるので、チャージポンプ部２８０は昇圧を停止する。すなわち、検知信号ＶＤＥＴＰＣＰによってチャージポンプ回路８０の動作／非動作が制御される。そして、正電圧ＶＰＣＰが所望の電圧レベル（例えばＶＰＰ）となるように、正電圧検知回路１４０のＶref’及び基準電圧Ｖrefが設定されている。

負電圧検知回路１５０についても同様である。負電圧検知回路１５０の備えるＭＯＳトランジスタ２８１、２８７はオフ状態とされる。従って、比較器２８８はＶref’＞Ｖrefとなった際に、負電圧検知信号ＶＤＥＴＮＣＰを“Ｌ”レベルとする。負電圧検知信号ＶＤＥＴＮＣＰが“Ｌ”レベルになると、チャージポンプ回路９０におけるＮＡＮＤゲート２７１の出力が“Ｈ”レベルに固定され、チャージポンプ部２８０は昇圧を停止する。すなわち、検知信号ＶＤＥＴＮＣＰによってチャージポンプ回路９０の動作／非動作が制御される。そして、負電圧ＶＮＣＰが所望の電圧レベル（例えばＶＢＢ）となるように、負電圧検知回路１５０のＶref’及び基準電圧Ｖrefが設定されている。

次にダイソートテスト時の動作について、全ビットに“０”データを一括して書き込む場合を例に挙げて、図１２及び図２４を用いて説明する。図２４は、図１２のフロー実行時における各ノードの電圧のタイミングチャートであり、チャージポンプ回路８０、９０の出力電圧ＶＰＣＰ、ＶＮＣＰ、検知信号ＶＤＥＴＰＣＰ、ＶＤＥＴＮＣＰ、テスト信号ＴＥＳＴ、及び正電圧検知回路１４０の出力ノードに流れる電流ＩＰＣＰ’のタイミングチャートを示している。なお電流ＩＰＣＰ’とは、図２１に示す正電圧検知回路１４０において、正電圧ＶＰＣＰが与えられるノードから接地電位（負側の電源電位ノード）に流れる電流のことである。

まずライトステートマシーン１３０の命令によってイネーブル信号ＥＮが“Ｈ”レベルとされる。これにより検知回路１４０、１５０が動作を開始する。すると、Ｖref＞Ｖref’であるので、検知信号ＶＤＥＴＰＣＰ、ＶＤＥＴＮＣＰが“Ｈ”レベルとされる。その結果、チャージポンプ回路８０、９０はＶＰＣＰ＝ＶＰＰ、ＶＮＣＰ＝ＶＢＢとなるまで昇圧を行う（ステップＳ１０、図２４における時刻ｔ１〜ｔ２）。

ＶＰＣＰ＝ＶＰＰ、ＶＮＣＰ＝ＶＢＢになると、全メモリセルＭＣに“０”データが書き込まれる（ステップＳ１１、時刻ｔ２〜ｔ３）。この際のメモリセルアレイ１０の様子は図１４を用いて説明したとおりである。この期間、検知回路１４０、１５０はＶＰＣＰ＝ＶＰＰ、ＶＮＣＰ＝ＶＢＢが満たされるように、検知信号ＶＤＥＴＰＣＰ、ＶＤＥＴＮＣＰによってチャージポンプ回路８０、９０を制御する。

データの書き込みが終了すると、まず負電圧ＶＮＣＰのリセット動作を開始する（ステップＳ１２）。負電圧ＶＮＣＰのリセットにあたって、まずテスト信号ＴＥＳＴが“Ｈ”レベルとされる（ステップＳ１３、時刻ｔ３）。すると、図２１に示す正電圧検知回路１４０において、ＭＯＳトランジスタ２６１、２６７がオン状態となる。また負電圧検知回路１５０においてＭＯＳトランジスタ２８１、２８５がオン状態となる。従って、検知回路１４０、１５０においてＶref’＞Ｖrefとなる（ステップＳ１４）。従って、チャージポンプ回路８０、９０は共に非動作状態とされる。この状態で、負電圧ＶＮＣＰはＶＢＢから０Ｖにリセットされる（ステップＳ１５）。

次に、ステップＳ１６〜Ｓ１８により電圧ＶＰＣＰがＶＰＰから０Ｖにリセットされる。以上によりリセット動作が完了する。なお上記では先に負電圧ＶＮＣＰをリセットする場合について説明したが、正電圧ＶＰＣＰを先にリセットしてもかまわない。

上記のように、この発明の第２の実施形態に係る半導体記憶装置によれば、第１の実施形態と同様の効果が得られる。すなわち、本実施形態に係る２Ｔｒフラッシュメモリ３は、チャージポンプ回路８０、９０の出力電圧ＶＰＣＰ、ＶＮＣＰの電圧レベルを監視する検知回路１４０、１５０を備えている。そしてテスト動作時における電圧リセット時に、検知回路１４０、１５０はその出力インピーダンスを低下される。その結果、第１の実施形態と同様に電圧リセットに伴うカップリングの影響を低減でき、メモリセルの信頼性を向上しつつテストコストを削減できる。本効果につき以下説明する。

前述のように、テスト動作時におけるリセット動作時以外では、テスト信号ＴＥＳＴは“Ｌ”レベルである。従って、正電圧検知回路１４０において電圧ＶＰＣＰの出力ノードから接地電位に向かって流れる電流ＩＰＣＰ’は、ＩＰＣＰ’＝ＶＰＣＰ／（Ｒ１＋Ｒ２）である。これに対してテスト動作時におけるリセット動作時には、ＭＯＳトランジスタ２６４、２６５がオン状態となるから、ＶＰＣＰの出力ノードからＭＯＳトランジスタ２６１、抵抗素子２６４、２６５、及びＭＯＳトランジスタ２６５を介して接地電位に達する電流経路が有効となる。従って電流ＩＰＣＰ’＝ＶＰＣＰ・（Ｒ１＋ｒ１）（Ｒ２＋ｒ２）／［Ｒ１ｒ１（Ｒ２＋ｒ２）＋Ｒ２ｒ２（Ｒ１＋ｒ１）］となる。但しｒ１、ｒ２はそれぞれ抵抗素子２６５、２６４の抵抗値である。

すなわち、テスト動作時におけるリセット時には、それ以外の期間に比べて電流ＩＰＣＰ’が大きくなる。換言すれば、正電圧検知回路１４０の出力インピーダンスが低下される。その結果、電圧ＶＰＣＰが印加されるノードは、カップリングノイズを受け難くなり、第１の実施形態と同様の効果が得られる。

電圧ＶＰＣＰよりも電圧ＶＮＣＰを先にリセットする場合も同様である。リセット時には、図２２に示す検知回路１５０において、ＶＮＣＰノードから抵抗素子２８５、２８４を介してＶcc１に達する経路が有効となり、この経路に電流が流れる。従って検知回路１５０の出力インピーダンスが低下するので、カップリングノイズを軽減出来る。
次に、この発明の第３の実施形態に係る半導体記憶装置及びその制御方法について説明する。本実施形態は上記第１、第２の実施形態において、メモリセルアレイ１０及びロウデコーダ２０を、それぞれ図２５及び図２６に示す構成に置き換えたものである。図２５はメモリセルアレイ１０の回路図であり、図２６はメモリセルアレイ１０及びロウデコーダ２０の回路図である。その他の構成は上記第１、第２の実施形態と同様であるので説明は省略する。

まず図２５を用いて本実施形態に係るメモリセルアレイ１０の構成について説明する。図示するようにメモリセルアレイ１０は、（（ｍ＋１）×（ｎ＋１）、但しｍ、ｎは自然数）個のメモリセルブロックＢＬＫ、メモリセルブロックＢＬＫ毎に設けられた書き込み用カラムセレクタＷＣＳ、読み出し用カラムセレクタＲＣＳ、及び書き込み禁止用カラムセレクタＩＣＳを有している。

各々のメモリセルブロックＢＬＫは、複数のメモリセルＭＣを含んでいる。メモリセルＭＣは、２Ｔｒフラッシュメモリのメモリセルである。すなわち、メモリセルＭＣの各々は、１個のメモリセルトランジスタＭＴと１個の選択トランジスタＳＴとを有している。各々のメモリセルブロックＢＬＫには、メモリセルＭＣが（４×４）個、含まれている。列方向に配置されたメモリセルＭＣの数は、図２５では４個であるが、この数は一例に過ぎず、例えば８個や１６個等でも良く、限定されるものではない。４列に並ぶメモリセルＭＣのメモリセルトランジスタＭＴのドレイン領域は、４本のローカルビット線ＬＢＬ０〜ＬＢＬ３にそれぞれ接続されている。ローカルビット線ＬＢＬ０〜ＬＢＬ３の一端は書き込み用カラムセレクタＷＣＳに接続され、他端は読み出し用カラムセレクタＲＣＳに接続されている。

メモリセルアレイ１０内において、同一行のメモリセルトランジスタＭＴの制御ゲートは、ワード線ＷＬ０〜ＷＬ（４ｍ−１）のいずれかに共通接続されている。同一行の選択トランジスタＳＴのゲートは、セレクトゲート線ＳＧ０〜ＳＧ（４ｍ−１）のいずれかに共通接続されている。ローカルビット線ＬＢＬ０〜ＬＢＬ３は各々のメモリセルブロックＢＬＫ内においてのみメモリセルトランジスタを共通接続するのに対して、ワード線ＷＬ及びセレクトゲート線ＳＧは、同一行にあるメモリセルトランジスタ及び選択トランジスタをメモリセルブロック間においても共通接続する。

次に書き込み用カラムセレクタＷＣＳの構成について説明する。書き込み用カラムセレクタＷＣＳの各々は、４つのＭＯＳトランジスタ３００〜３０３を備えている。ＭＯＳトランジスタ３００〜３０３の電流経路の一端はローカルビット線ＬＢＬ０〜ＬＢＬ３の一端にそれぞれ接続されている。そして、ＭＯＳトランジスタ３００と３０１の電流経路の他端が共通接続され、ＭＯＳトランジスタ３０２と３０３の電流経路の他端が共通接続されている。このＭＯＳトランジスタ３００と３０１の共通接続ノードをノードＮ１０、ＭＯＳトランジスタ３０２と３０３の共通接続ノードをＮ１１と以下では呼ぶこととする。ＭＯＳトランジスタ３００〜３０３のゲートは、書き込み用カラム選択線ＷＣＳＬ０〜ＷＣＳＬ（２ｍ−１）のいずれかに接続されている。なお、同一行にある書き込み用カラムセレクタＷＣＳに含まれるＭＯＳトランジスタ３００、３０２は、同一の書き込み用カラム選択線ＷＣＳＬ（ｉ−１）（ｉ：１、３、５、…）に接続され、同一行にある書き込み用カラムセレクタＷＣＳに含まれるＭＯＳトランジスタ３０１、３０３は、同一の書き込み用カラム選択線ＷＣＳＬｉに接続される。書き込み用カラム選択線ＷＣＳＬ０〜ＷＣＳＬ（２ｍ−１）は、書き込み時においてロウデコーダ２０によって選択される。

書き込み用カラムセレクタＷＣＳ内のノードＮ１０、Ｎ１１は、それぞれ書き込み用グローバルビット線ＷＧＢＬ０〜ＷＧＢＬ（２ｎ−１）のいずれかに接続されている。書き込み用グローバルビット線ＷＧＢＬ０〜ＷＧＢＬ（２ｎ−１）のそれぞれは、同一列にある書き込み用カラムセレクタＷＣＳのノードＮ１０同士、またはノードＮ１１同士を共通接続する。そして、書き込み用グローバルビット線ＷＧＢＬ０〜ＷＧＢＬ（２ｎ−１）はラッチ回路５０に接続されている。

次に読み出し用カラムセレクタＲＣＳの構成について説明する。読み出し用カラムセレクタＲＣＳの各々は、４つのＭＯＳトランジスタ３１０〜３１３を備えている。ＭＯＳトランジスタ３１０〜３１３の電流経路の一端はローカルビット線ＬＢＬ０〜ＬＢＬ３の他端にそれぞれ接続されている。そして、ＭＯＳトランジスタ３１０〜３１３の電流経路の他端は、互いに共通接続されている。ＭＯＳトランジスタ３１０〜３１３の共通接続ノードをノードＮ２０と以下では呼ぶこととする。ＭＯＳトランジスタ３１０〜３１３のゲートは、それぞれ異なる読み出し用カラム選択線ＲＣＳＬ０〜ＲＣＳＬ（４ｍ−１）に接続されている。なお、同一行にある読み出し用カラムセレクタＲＣＳに含まれるＭＯＳトランジスタ３１０〜３１３のそれぞれは、同一の読み出し用カラム選択線ＲＣＳＬ０〜ＲＣＳＬ（４ｍ−１）に接続されている。読み出し用カラム選択線ＲＣＳＬ０〜ＲＣＳＬ（４ｍ−１）は、読み出し時において、カラムセレクタカラムデコーダ３０によって選択される。

読み出し用カラムセレクタＲＣＳ内のノードＮ２０は、読み出し用グローバルビット線ＲＧＢＬ０〜ＲＧＢＬ（ｎ−１）のいずれかに接続されている。読み出し用グローバルビット線ＲＧＢＬ０〜ＲＧＢＬ（ｎ−１）のそれぞれは、同一列にある読み出し用カラムセレクタＲＣＳ内のノードＮ２０同士を共通接続する。そして、読み出し用グローバルビット線ＲＧＢＬ０〜ＲＧＢＬ（ｎ−１）は、読み出し時においてカラムセレクタ４０によって選択される。

次に書き込み禁止用カラムセレクタＩＣＳの構成について説明する。書き込み禁止用セレクタＩＣＳの各々は、４つのＭＯＳトランジスタ３２０〜３２３を備えている。ＭＯＳトランジスタ３２０〜３２３の電流経路の一端はローカルビット線ＬＢＬ０〜ＬＢＬ３の一端にそれぞれ接続されている。そして、ＭＯＳトランジスタ３２０〜３２３の電流経路の他端には書き込み禁止電圧ＶＰＩが共通に印加される。ＭＯＳトランジスタ３２０〜３２３のゲートは、書き込み禁止用カラム選択線ＩＣＳＬ０〜ＩＣＳＬ（２ｍ−１）のいずれかに接続されている。なお、同一行にある書き込み禁止用カラムセレクタＩＣＳに含まれるＭＯＳトランジスタ３２０、３２２は、同一の書き込み用カラム選択線ＩＣＳＬ（ｉ−１）（ｉ：１、３、５、…）に接続され、同一行にある書き込み禁止用カラムセレクタＩＣＳに含まれるＭＯＳトランジスタ３２１、３２３は、同一の書き込み用カラム選択線ＷＣＳＬｉに接続される。書き込み禁止用カラム選択線ＩＣＳＬ０〜ＩＣＳＬ（２ｍ−１）は、書き込み時においてロウデコーダ２０によって選択される。なお、メモリセルブロック内のメモリセル数、読み出し用グローバルビット線ＲＧＢＬ、及び書き込み用グローバルビット線ＷＧＢＬの本数は、本例に限ったものではない。

次にロウデコーダ２０の構成について図２６を用いて説明する。図示するように、ロウデコーダ２０は書き込み用デコーダ３３０及びセレクトゲートデコーダ３４０を含んでいる。書き込み用デコーダ３３０は、書き込み時において、メモリセルアレイが形成されたｐ型ウェル領域２０２及び全てのセレクトゲート線ＳＧ０〜ＳＧ（４ｍ−１）に負電位ＶＢＢを印加する。また消去時において、全ワード線に負電位ＶＢＢを印加すると共に、ｐ型ウェル領域２０２に正電圧ＶＰＰを印加する。セレクトゲートデコーダ３４０は、読み出し時においてセレクトゲート線ＳＧ０〜ＳＧ（４ｍ−１）のいずれかを選択し、選択セレクトゲート線に正電位Ｖcc２を印加する。

上記書き込み用デコーダ３３０及びセレクトゲートデコーダ３４０の構成について説明する。まず、セレクトゲートデコーダ３４０の構成について説明する。セレクトゲートデコーダ３４０は、アドレスデコード部３４１及びスイッチ素子群３４２を備えている。アドレスデコード部３４１は、セレクトゲート線ＳＧ毎に設けられ、電源電圧Ｖcc２で動作し、（ｉ＋１）ビットのロウアドレス信号ＲＡ０〜ＲＡｉをデコードしてロウアドレスデコード信号を得るロウアドレスデコード回路３４３を備えている。ロウアドレスデコード回路３４３は、ＮＡＮＤゲート３４４及びインバータ３４５を有している。ＮＡＮＤゲート３４４は、ロウアドレス信号ＲＡ０〜ＲＡｉの各ビットのＮＡＮＤ演算を行う。そして、インバータ３４５がＮＡＮＤ演算結果を反転してロウアドレスデコード信号として出力する。

スイッチ素子群３４２は、ｎチャネルＭＯＳトランジスタ３４６を有している。ＭＯＳトランジスタ３４６は、セレクトゲート線ＳＧ０〜ＳＧ（４ｍ−１）毎に設けられている。そして、インバータ３４５の出力が、ＭＯＳトランジスタ３４６の電流経路を介して、セレクトゲート線ＳＧ０〜ＳＧ（４ｍ−１）に与えられる。なお、ＭＯＳトランジスタ３４６のゲートには、制御信号ＺＩＳＯＧが入力される。そして、制御信号ＺＩＳＯＧによって、書き込み動作及び消去動作時には、ＭＯＳトランジスタ３４６はオフ状態とされ、読み出し動作時にはオン状態とされる。

次に、書き込み用デコーダ３３０の構成について説明する。書き込み用デコーダ３３０は、アドレスデコード部３３１及びスイッチ素子群３３２を備えている。アドレスデコード部３３１は、ワード線ＷＬ０〜ＷＬ（４ｍ−１）毎に設けられ、（ｉ＋１）ビットのロウアドレス信号ＲＡ０〜ＲＡｉをデコードしてロウアドレスデコード信号を得るロウアドレスデコード回路３３３を備えている。ロウアドレスデコード回路３３３は、ＮＡＮＤゲート３３４及びインバータ３３５を有している。ＮＡＮＤゲート３３４は、ロウアドレス信号ＲＡ０〜ＲＡｉの各ビットのＮＡＮＤ演算を行う。そして、インバータ３３５がＮＡＮＤ演算結果を反転してロウアドレスデコード信号として出力する。ＮＡＮＤゲート３３４及びインバータ３３５の電源電圧はＶＣＧＮＷノード及びＶＣＧＰＷノードから与えられる。ＶＣＧＮＷノードには０Ｖまたはチャージポンプ回路８０から与えられる正電圧ＶＰＣＰが印加される。またＶＣＧＰＷノードには０Ｖまたはチャージポンプ回路９０から与えられる負電圧ＶＮＣＰが印加される。

スイッチ素子群３３２は、ｎチャネルＭＯＳトランジスタ３３６を有している。ＭＯＳトランジスタ３３６はセレクトゲート線ＳＧ０〜ＳＧ（４ｍ−１）毎に設けられている。そしてＭＯＳトランジスタ３３６の電流経路を介してセレクトゲート線ＳＧ０〜ＳＧ（４ｍ−１）はＶＳＧＰＷノードに接続される。ＶＳＧＰＷノードには、チャージポンプ回路９０から与えられる負電圧ＶＮＣＰが印加される。

次に、上記構成の２Ｔｒフラッシュメモリの動作について説明する。以下では、上記第１の実施形態と異なる点についてのみ説明する。

＜書き込み動作＞
データの書き込みは、同一のワード線に接続された複数のメモリセルＭＣについて一括して行われる。但し、同一のメモリセルブロックＢＬＫのうちで同時にデータが書き込まれるメモリセルは、ローカルビット線ＬＢＬ０、ＬＢＬ１のいずれかに接続されたメモリセルと、ローカルビット線ＬＢＬ２、ＬＢＬ３のいずれかに接続されたメモリセルの２つである。以下、図２５においてワード線ＷＬ０及びローカルビット線ＬＢＬ０、ＬＢＬ２に接続されたメモリセルトランジスタＭＴにデータを書き込む場合を例に説明する。

まず書き込み禁止電圧ＶＰＩとして０Ｖが与えられる。そして、書き込み用デコーダ３３０によってワード線ＷＬ０が選択され、選択ワード線ＷＬ０に正電圧ＶＰＰが印加される。またＶＳＧＰＷノードにはチャージポンプ回路９０から負電圧ＶＢＢが与えられる。そして書き込み用デコーダ３３０においてＭＯＳトランジスタ３３６がオン状態とされることによって、ＶＳＧＰＷノードから、全セレクトゲート線ＳＧ０〜ＳＧ（４ｍ−１）に負電位ＶＢＢが印加される。更に、書き込み用デコーダ３３０によってｐ型ウェル領域２０２に負電位ＶＢＢが印加される。なお、書き込み時においては信号ＺＩＳＯＧは“Ｌ”レベルとされており、セレクトゲートデコーダ３４０のロウアドレスデコード回路３４１は、セレクトゲート線から電気的に分離されている。

また、選択ワード線ＷＬ０を含むメモリセルブロックＢＬＫに対応する書き込み用カラムセレクタＷＣＳに接続された２本の書き込み用カラム選択線のうち、書き込み用カラム選択線ＷＣＳＬ０が選択される。これにより、書き込み用カラムセレクタＷＣＳ内のＭＯＳトランジスタ３００、３０２がオン状態とされる。その結果、書き込み用グローバルビット線ＷＧＢＬ０とローカルビット線ＬＢＬ０とが電気的に接続され、書き込み用グローバルビット線ＷＧＢＬ１とローカルビット線ＬＢＬ２とが電気的に接続される。

また、選択ワード線ＷＬ０を含まないメモリセルブロックＢＬＫに対応する書き込み用カラムセレクタＷＣＳに接続された書き込み用カラム選択線は全て非選択とされる。そのため、選択ワード線を含まないメモリセルブロックＢＬＫに対応する書き込み用カラムセレクタＷＣＳ内のＭＯＳトランジスタ３００〜３０３はオフ状態とされる。

更に、全ての読み出し用カラム選択線ＲＣＳＬ０〜ＲＣＳＬ（４ｍ−１）が非選択とされる。これにより、全ての読み出し用カラムセレクタＲＣＳ内のＭＯＳトランジスタ３１０〜３１３はオフ状態とされる。従って、読み出し用グローバルビット線ＲＧＢＬとローカルビット線ＬＢＬ０〜ＬＢＬ３とは、電気的に分離されている。

更に、非選択とされるローカルビット線ＬＢＬ１、ＬＢＬ３に接続されるＭＯＳトランジスタ３２１、３２３をオン状態とすべく、書き込み禁止用カラム選択線ＩＣＳＬ１が“Ｈ”レベル（Ｖcc２）とされる。選択ローカルビット線ＬＢＬ０、ＬＢＬ２に対応するＭＯＳトランジスタ３２０、３２２に接続される書き込み禁止用カラム選択線ＩＣＳＬ０は“Ｌ”レベルとされ、ＭＯＳトランジスタ３２０、３２２はオフ状態である。その結果、非選択ローカルビット線ＬＢＬ１、ＬＢＬ３には書き込み禁止電圧ＶＰＩ＝０Ｖが印加される。

上記の結果、書き込み用カラムセレクタＷＣＳ内のＭＯＳトランジスタ３２０を介して、書き込み用グローバルビット線ＷＧＢＬ０から、選択ワード線ＷＬ０を含むメモリセルブロックＢＬＫのローカルビット線ＬＢＬ０に、書き込みデータ（ＶＢＢまたは０Ｖ）が与えられる。更に、ＭＯＳトランジスタ３０２を介して、書き込み用グローバルビット線ＷＧＢＬ１から、選択ワード線ＷＬ０を含むメモリセルブロックＢＬＫのローカルビット線ＬＢＬ２に、書き込みデータ（ＶＢＢまたは０Ｖ）が与えられる。

＜読み出し動作＞
次に読み出し動作について説明する。以下、ローカルビット線ＬＢＬ０とワード線ＷＬ０に接続されたメモリセルトランジスタＭＴからデータを読み出す場合について説明する。

図２５において、まず選択セレクトゲート線ＳＧ０を含むメモリセルブロックＢＬＫに対応する読み出し用カラムセレクタＲＣＳに接続された、４本の読み出し用カラム選択線ＲＣＳＬ０〜ＲＣＳＬ３のうち、読み出し用カラム選択線ＲＣＳＬ０が選択される。これにより、選択セレクトゲート線ＳＧ０を含むメモリセルブロックＢＬＫに対応する読み出し用カラムセレクタＲＣＳ内のＭＯＳトランジスタ３１０がオン状態とされる。

また、全ての書き込み用カラム選択線ＷＣＳＬ０〜ＷＣＳＬ（２ｍ−１）が非選択とされる。これにより、全ての書き込み用カラムセレクタＷＣＳ内の４つのＭＯＳトランジスタ３００〜３０３全てがオフ状態とされる。従って、書き込み用グローバルビット線ＷＧＢＬとローカルビット線ＬＢＬ０〜ＬＢＬ３とは、電気的に分離されている。

更に、全ての書き込み禁止用カラム選択線ＩＣＳＬ０〜ＩＣＳＬ（２ｍ−１）が非選択とされる。これにより、全ての書き込み禁止用カラムセレクタＩＣＳ内の４つのＭＯＳトランジスタ３２０〜３２３全てがオフ状態とされる。

そして、読み出し用グローバルビット線ＲＧＢＬ０がプリチャージされる。読み出し用グローバルビット線の電位が所定のプリチャージ電位に達した後、信号ＺＩＳＯＧが“Ｈ”レベルとされ、セレクトゲートデコーダ３４０のＭＯＳトランジスタ３４６がオン状態とされる。そしてセレクトゲートデコーダ３４０はセレクトゲート線ＳＧ０を選択（“Ｈ”レベル：Ｖcc２）する。また、書き込み用デコーダ３３０は全てのワード線ＷＬ０〜ＷＬ（４ｍ−１）を非選択（０Ｖ）とし、且つｐ型ウェル領域２０２の電位ＶＰＷを０Ｖとする。更に、ソース線の電位が０Ｖとされる。なお、読み出し時において信号ＷＳＧは“Ｌ”レベルとされ、ＶＳＧＰＷノードとセレクトゲート線とは電気的に分離されている。

以上の結果、セレクトゲート線ＳＧ０に接続された選択トランジスタＳＴがオン状態となり、選択ワード線ＷＬ０及び選択ローカルビット線ＬＢＬ０に接続されているメモリセルからローカルビット線にデータが読み出される。

＜消去動作＞
次に消去動作について説明する。消去動作にあたっては、ＭＯＳトランジスタ３００〜３０３、３１０〜３１３、３２０〜３２３の全てがオフ状態とされる。従って、全書き込み用グローバルビット線は電気的にフローティングの状態となる。そして書き込み用デコーダ３３０は、全てのワード線ＷＬ０〜ＷＬ（４ｍ−１）に負電圧ＶＢＢを印加する。更に、ｐ型ウェル領域２０２に正電位ＶＰＰを印加する。なお、消去時においては信号ＺＩＳＯＧ、ＷＳＧは“Ｌ”レベルとされている。

その結果、メモリセルＭＣのメモリセルトランジスタのフローティングゲートから電子がＦＮ tunnelingによってｐ型ウェル領域２０２に引き抜かれる。これにより、全てのメモリセルＭＣのデータが消去され、閾値電圧が負となる。なお、セレクトゲート線の電位は、ｐ型ウェル領域６７とのカップリングによってほぼＶＰＰにまで上昇する。勿論、セレクトゲート線ＳＧ０〜ＳＧ（４ｍ−１）にＶＳＧＰＷノードから負電圧ＶＢＢを印加しても良い。
＜ダイソートテスト＞
ダイソートテストにおけるデータの全ビット一括書き込み時は、上記書き込み動作において、書き込み用デコーダ３３０が全ワード線ＷＬ０〜ＷＬ（４ｍ−１）を選択する。また書き込み用セレクタＷＣＳにおける全ＭＯＳトランジスタ３００〜３０３がオン状態とされる。その結果、メモリセルアレイ１０に含まれる全メモリセルに、“０”データまたは“１”データが一括して書き込まれる。

上記第１、第２の実施形態は、本実施形態のようにビット線が階層化され、更にロウデコーダが書き込み用と読み出し用とに分割された構成にも適用出来る。
次にこの発明の第４の実施形態に係る半導体記憶装置について説明する。本実施形態は、上記第１、第２の実施形態において、２Ｔｒフラッシュメモリの代わりに３Ｔｒ−ＮＡＮＤ型フラッシュメモリを用いたものである。図２７は、３Ｔｒ−ＮＡＮＤ型フラッシュメモリのメモリセルアレイの回路図である。なお、メモリセルアレイ以外の構成は図１と同様であるので説明は省略する。

図示するようにメモリセルアレイ１０は、マトリクス状に配置された（（ｍ＋１）×（ｎ＋１））個のメモリセルＭＣを備えている。メモリセルＭＣは、互いに電流経路が直列接続されたメモリセルトランジスタＭＴと選択トランジスタＳＴ１、ＳＴ２とを有している。メモリセルトランジスタＭＴの電流経路は、選択トランジスタＳＴ１、ＳＴ２の電流経路間に接続されている。メモリセルトランジスタＭＴは、半導体基板上にゲート絶縁膜を介在して形成されたフローティングゲートと、フローティングゲート上にゲート間絶縁膜を介在して形成された制御ゲートとを有する積層ゲート構造を備えている。また選択トランジスタＳＴ１、ＳＴ２も、半導体基板上にゲート絶縁膜を介在して形成された第１多結晶シリコン層と、第１多結晶シリコン層上にゲート間絶縁膜を介在して形成された第２多結晶シリコン層とを含む多層ゲート構造を有している。そして、選択トランジスタＳＴ１のソース領域がメモリセルトランジスタＭＴのドレイン領域に接続され、メモリセルトランジスタＭＴのソース領域が、選択トランジスタＳＴ２のドレイン領域に接続されている。また、列方向で隣接するメモリセルＭＣ同士は、選択トランジスタＳＴ１のドレイン領域、または選択トランジスタＳＴ２のソース領域を共有している。

同一行にあるメモリセルＭＣのメモリセルトランジスタＭＴの制御ゲートは、ワード線ＷＬ０〜ＷＬｍのいずれかに共通接続される。また、同一行にあるメモリセルＭＣの選択トランジスタＳＴ１のゲートは、セレクトゲート線ＳＧＤ０〜ＳＧＤｍのいずれかに共通接続され、選択トランジスタＳＴ２のゲートは、セレクトゲート線ＳＧＳ０〜ＳＧＳｍのいずれかに共通接続されている。また、同一列にあるメモリセルＭＣの選択トランジスタＳＴ１のドレイン領域は、ビット線ＢＬ０〜ＢＬｎのいずれかに共通接続されている。そしてメモリセルＭＣの選択トランジスタＳＴ２のソース領域はソース線ＳＬに共通接続される。

上記のような３Ｔｒ−ＮＡＮＤ型フラッシュメモリの場合であっても、上記第１、第２の実施形態が適用出来る。

次にこの発明の第５の実施形態に係る半導体記憶装置について説明する。本実施形態は、上記第１、第２の実施形態において２Ｔｒフラッシュメモリの代わりにＮＡＮＤ型フラッシュメモリを用いたものである。図２８は、ＮＡＮＤ型フラッシュメモリのメモリセルアレイの回路図である。なお、メモリセルアレイ以外の構成は図１と同様であるので説明は省略する。

メモリセルアレイ１０は、マトリクス状に配置された複数個のＮＡＮＤセルを有している。ＮＡＮＤセルの各々は、８個のメモリセルトランジスタＭＴと、選択トランジスタＳＴ１、ＳＴ２とを含んでいる。メモリセルトランジスタＭＴは、半導体基板上にゲート絶縁膜を介在して形成されたフローティングゲートと、フローティングゲート上にゲート間絶縁膜を介在して形成された制御ゲートとを有する積層ゲート構造を備えている。なお、メモリセルトランジスタＭＴの個数は８個に限られず、１６個や３２個であってもよく、その数は限定されるものではない。メモリセルトランジスタＭＴは、隣接するもの同士でソース、ドレインを共有している。そして、選択トランジスタＳＴ１、ＳＴ２間に、その電流経路が直列接続されるようにして配置されている。そして、直列接続されたメモリセルトランジスタＭＴの一端側のドレイン領域が選択トランジスタＳＴ１のソース領域に接続され、他端側のソース領域が選択トランジスタＳＴ２のドレイン領域に接続されている。すなわち、ＮＡＮＤセルは、３Ｔｒ−ＮＡＮＤ型フラッシュメモリのメモリセルにおいて、メモリセルトランジスタＭＴの数を複数にしたものである。

同一行にあるメモリセルトランジスタＭＴの制御ゲートはワード線ＷＬ０〜ＷＬｍのいずれかに共通接続され、同一行にあるメモリセルの選択トランジスタＳＴ１、ＳＴ２のゲートは、それぞれセレクトゲート線ＳＧＤ、ＳＧＳに共通接続されている。ワード線ＷＬ０〜ＷＬｍ、及びセレクトゲート線ＳＧＳ、ＳＧＤはロウデコーダ２０に接続される。また、メモリセルアレイにおいて同一列にある選択トランジスタＳＴ１のドレインはビット線ＢＬ０〜ＢＬｎのいずれかに共通接続される。選択トランジスタＳＴ２のソースはソース線ＳＬに共通接続される。なお、選択トランジスタＳＴ１、ＳＴ２は必ずしも両方必要ではない。ＮＡＮＤセルを選択出来るのであれば、いずれか一方のみが設けられていても良い。

上記のようなＮＡＮＤ型フラッシュメモリであっても、上記第１、第２の実施形態が適用出来る。

次にこの発明の第６の実施形態に係る半導体記憶装置について説明する。本実施形態は、上記第１乃至第５の実施形態で説明したフラッシュメモリを同一のチップ上に混載したシステムＬＳＩに係るものである。図２９は、本実施形態に係るシステムＬＳＩのブロック図である。

図示するように、システムＬＳＩ４００は、ＭＣＵ４０１、Ｉ／Ｏ回路４０５、及び同一半導体基板上に形成されたＮＡＮＤ型フラッシュメモリ４０２、３Ｔｒ−ＮＡＮＤ型フラッシュメモリ４０３並びに２Ｔｒフラッシュメモリ４０４を備えている。

ＮＡＮＤ型フラッシュメモリ４０２は、画像データや映像データを保存するストレージ用のメモリとして用いられる。ＮＡＮＤ型フラッシュメモリ４０２の構成は上記第５の実施形態で説明したとおりである。

３Ｔｒ−ＮＡＮＤ型フラッシュメモリ４０３は、ＬＳＩ４００へアクセスするためのＩＤコードやセキュリティコードを保持する。３Ｔｒ−ＮＡＮＤ型フラッシュメモリ４０３の構成は、上記第４の実施形態で説明したとおりである。

２Ｔｒフラッシュメモリ４０４は、ＭＣＵ４０１が動作するためのプログラムデータを保持する。２Ｔｒフラッシュメモリ４０４の構成は上記第１乃至第３の実施形態で説明した通りである。

ＭＣＵ４０１は、外部から入力される各種のコマンドに応答して、２Ｔｒフラッシュメモリ４０４から読み出したプログラムに基づいた処理を行う。この際ＭＣＵ４０１は、ＳＲＡＭ（Static Random Access Memory）などを介することなく、直接２Ｔｒフラッシュメモリ４０４にアクセスする。ＭＣＵ４０１の行う処理の例としては、ＮＡＮＤ型フラッシュメモリ４０２に対して入力されるデータの圧縮や解凍、または外部装置の制御などがある。更にＭＣＵ４０１は、ＮＡＮＤ型フラッシュメモリ４０２に保持されるデータに外部からアクセスされた場合、３Ｔｒ−ＮＡＮＤ型フラッシュメモリ４０３から所定のデータを読み出す。そしてＭＣＵ４０１は、読み出したデータと、外部から入力されるＩＤコードやセキュリティコードと照合し、一致した場合にＮＡＮＤ型フラッシュメモリ４０２へのアクセスを許可する。ＮＡＮＤ型フラッシュメモリ４０２へのアクセスが許可されると、外部（ホスト）からＮＡＮＤ型フラッシュメモリ４０２内のデータへのアクセスが行われる。すなわち、ＭＣＵ４０１は、外部から受け取ったコマンドに応答してＮＡＮＤ型フラッシュメモリ４０２へトリガをかけ、データの読み出し（書き込み）を行う。

Ｉ／Ｏ回路４０５は、ＬＳＩ４００と外部との信号の授受を制御する。

上記構成のシステムＬＳＩ４００において、ＮＡＮＤ型フラッシュメモリ４０２、４０３、４０４が備えるメモリセルトランジスタＭＴ及び選択トランジスタＳＴ１、ＳＴ２、ＳＴは、同一の工程で形成出来る。すなわち、同一の酸化工程、成膜工程、不純物注入工程、フォトリソグラフィ・エッチング工程によって、各ＭＯＳトランジスタが形成される。その結果、ゲート絶縁膜、ゲート間絶縁膜、メモリセルトランジスタＭＴのフローティングゲート及び制御ゲート、並びに選択トランジスタのセレクトゲートは、３つのフラッシュメモリ４０２〜４０４間で同一となる。このような製造方法であると、１つのフラッシュメモリを形成するのに必要な工程数によって、３つのフラッシュメモリのメモリセルアレイを形成出来る。

２Ｔｒフラッシュメモリ４０２は、書き込み及び消去時に正電圧と負電圧を用いている。従って、２Ｔｒフラッシュメモリ４０２が有するロウデコーダに使用されるＭＯＳトランジスタは、ＮＡＮＤ型フラッシュメモリ４０２や３Ｔｒ−ＮＡＮＤ型フラッシュメモリ４０３が有するロウデコーダに使用されるＭＯＳトランジスタよりもゲート絶縁膜の薄いものが使用できる。このため、２Ｔｒフラッシュメモリのロウデコーダを小型化出来ると共に、動作速度を高速化出来る。

また２Ｔｒフラッシュメモリ４０４は、ＭＣＵ４０１が動作するためのプログラムデータを保持する。２Ｔｒフラッシュメモリ４０４は高速動作が可能である。従って、ＭＣＵ４０１がＲＡＭなどを介さずにデータを２Ｔｒフラッシュメモリ４０４から直接読み出すことが出来る。その結果ＲＡＭなどが不要となり、システムＬＳＩの構成を簡略化出来ると共に、動作速度を向上できる。

また、３Ｔｒ−ＮＡＮＤ型フラッシュメモリ４０３は、ＩＤコードやセキュリティコードを保持する。これらのコードデータは、データ量自体はそれ程大きくないが、頻繁に変更／更新されることが多い。従って、これらのコードデータを保持するメモリには、ある程度の高速動作が求められる。この点、３Ｔｒ−ＮＡＮＤ型フラッシュメモリ４０３は、消去単位がＮＡＮＤ型フラッシュメモリ４０２ほど大きくなく、ページ単位でのデータの書き換えが可能である。従って、３Ｔｒ−ＮＡＮＤ型フラッシュメモリ４０３は、上記コードデータを保持するのに最適な半導体メモリであると言うことが出来る。

また従来、ＮＡＮＤ型フラッシュメモリを有するＬＳＩであると、書き換えが特定のブロックに集中することを防ぐために、次のようなコントローラが必要であった。すなわち、入力されたアドレスを物理アドレスに変換したり、ブロックに不良があった場合に、当該ブロックを不良ブロックとして以後使用しないように制御を行ったりするコントローラである。しかし本実施形態ではこのようなコントローラは不要である。なぜなら、ＮＡＮＤ型フラッシュメモリ４０２内のブロックを制御するファームウェアプログラムを２Ｔｒフラッシュメモリ４０４に保持させ、ＭＣＵ４０１によって上記制御を行わせれば良いからである。ＭＣＵ４０１は、本来行う作業（外部装置の制御やＮＡＮＤ型フラッシュメモリ４０２に入力されるデータの計算処理など）の間の時間を使って、上記制御を行えば良い。勿論、ＭＣＵ４０１の能力と、本来ＭＣＵ４０１が処理しなければならない処理量の大小を見極めて、処理量が多い場合には、ハードウェアシーケンサ等を設けてＮＡＮＤ型フラッシュメモリ４０２の制御を行っても良い。

上記のように、この発明の第１乃至第６の実施形態に係る半導体記憶装置であると、カップリングノイズの影響を低減出来る。この役割を、第１の実施形態に係る構成ではレギュレータ回路１００、１１０が果たしている。レギュレータ回路１００、１１０はそれぞれ、チャージポンプ回路８０、９０の出力電圧ＶＰ、ＶＮを所定の電圧レベルに制御して、電圧ＶＰＣＰ、ＶＮＣＰとして出力する。レギュレータ回路１００、１１０は例えば、電圧ＶＰＣＰ、ＶＮＣＰを抵抗で分割した値Ｖref’が基準電圧Ｖrefに一致するように制御する。テスト時における電圧リセット時には、このレギュレータ回路１００、１１０は通常時に比べて大きい電流を流す。すなわち通常時よりも出力インピーダンスが低下する。その結果、電圧ＶＰＣＰ、ＶＮＣＰはカップリングノイズの影響を受けにくくなる。

また第２の実施形態では、レギュレータ回路１００、１１０の代わりに電圧検知回路１４０、１５０が設けられている。電圧検知回路１４０、１５０はそれぞれ電圧ＶＰＣＰ、ＶＮＣＰを監視し、これらが所定の値になるようにチャージポンプ回路８０、９０の動作を制御する。電圧検知回路１４０、１５０は例えば、電圧ＶＰＣＰ、ＶＮＣＰを抵抗で分割した値Ｖref’が基準電圧Ｖrefに一致するように制御する。テスト時における電圧リセット時には、電圧検知回路１４０、１５０は通常時に比べて大きい電流を流す。すなわち通常時よりも出力インピーダンスが低下する。その結果、電圧ＶＰＣＰ、ＶＮＣＰはカップリングノイズの影響を受けにくくなる。

従って、複数のページに対して同時にデータを書き込んだ場合であっても、一方の電圧が、他方の電圧のリセットに起因するカップリングの影響を受けにくく、高速なリセット動作が可能となる。

なお上記第１の実施形態では、フラッシュメモリ３が正電圧レギュレータ１００と負電圧レギュレータ１１０との両方を備える場合について説明した。しかし、例えば負電圧が先にリセットされる構成においては、負電圧の電圧レベルの制御が可能ならば、負電圧レギュレータ１１０は不要であり、正電圧レギュレータ１００のみあれば良い。逆に、正電圧が先にリセットされる構成においては、正電圧の電圧レベルの制御が可能ならば、正電圧レギュレータ１００は不要であり、負電圧レギュレータ１１０のみあれば良い。なぜなら、リセットが完了して０Ｖ（またはＶcc２など）で安定したノードは、カップリングノイズの影響を受け難いからである。従って、レギュレータ１００、１１０の両方が設けられていても良いが、先にリセットされる電圧をレギュレートするレギュレータ回路に対して出力インピーダンスが可変とされる構成は不要である。

また上記第１、第２の実施形態では、負電圧と正電圧とのいずれか一方を先にリセットする場合について説明した。しかし、負電圧と正電圧とを同時にリセットしても良い。この場合であっても、負電圧と正電圧とは、互いにカップリングノイズの影響を受けることなくリセットされる。更に、カップリングノイズの影響を受ける箇所として、上記実施形態では制御ゲートとウェル領域との間を例に説明した。しかし、例えばセレクトゲート線と制御ゲートまたはドレイン領域との間、制御ゲートとドレイン領域との間、またはその他の配線間においても同様である。

また上記第１、第２の実施形態は、特に２Ｔｒフラッシュメモリにおいて効果が顕著である。なぜなら、２Ｔｒフラッシュメモリでは、書き込み動作時や消去動作時に負電圧と正電圧とを使用するからである。すなわち、書き込み終了直後や消去終了直後において、高電圧側ノードも低電圧側ノードも０Ｖでは無いので、一方の電圧を変動させると、他方のノードが影響を受けやすいからである。従って、上記第１、第２の実施形態は、ＦＮトンネリングによって多数のメモリセルに対して同時書き込みが可能であって、且つ、書き込み及び消去時に負電圧と正電圧とを用いる半導体メモリ全般に対して特に効果がある。

更に上記第１、第２の実施形態ではリセット動作を、正電圧ＶＰＰまたは負電圧ＶＢＢから読み出し電圧（０ＶまたはＶcc２）にすることと定義した。しかし、設定すべき電圧値は必ずしも読み出し電圧に限定されず、メモリの仕様に合わせて適宜設定できる。また第１、第２の実施形態を組み合わせても良い。例えば正電圧は正電圧レギュレータ１１０で制御し、負電圧は負電圧検知回路１５０で検知する構成であっても良い。

また上記第１、第２の実施形態では、レギュレータ回路１００、１１０及び検知回路１４０、１５０の出力インピーダンスが、書き込みビット数に応じて変化する場合について説明した。しかし、消去単位に応じて可変であっても良い。すなわち、テスト時の消去動作が終了して電圧リセットを行う際に、レギュレータ回路１００、１１０及び検知回路１４０、１５０の出力インピーダンスを、通常動作時より小さくしても良い。これは、テスト動作時において、通常動作時の消去動作よりも一括してデータが消去されるビット数が多い場合があり得るからである。書き込みと同様に、データが一括して消去されるビット数が多いと、当然に寄生容量も大きくなる。従って、消去に際しても上記実施形態を適用することで、上記実施形態と同様の効果が得られる。消去時の動作は、書き込み動作時と電圧の正負の関係が逆になるだけであり、その他は全く同様である。

次に、前述の半導体記憶装置に関するアプリケーションについて説明する。図３０にメモリカードの例を示した。図３０に示した様に、メモリカード９００は、上記実施形態で説明したフラッシュメモリ３（２Ｔｒフラッシュメモリ、３Ｔｒ−ＮＡＮＤ型フラッシュメモリまたはＮＡＮＤ型フラッシュメモリ）を有している。フラッシュメモリ３は、図示せぬ外部装置から所定の制御信号及びデータを受け取る。また、図示せぬ外部装置へ所定の制御信号及びデータを出力する。

メモリカード９００に搭載されたフラッシュメモリ３に、データ、アドレス、若しくは、コマンドを転送する信号線（ＤＡＴ）、信号線ＤＡＴにコマンドが転送されている事を示すコマンドラインイネーブル信号線（ＣＬＥ）、信号線ＤＡＴにアドレスが転送されている事を示すアドレスラインイネーブル信号線（ＡＬＥ）、及び、フラッシュメモリ１０が動作可能か否かを示すレディービジー信号線（Ｒ／Ｂ）が接続される。

図３１に別のメモリカードの例を示した。図３０に示したメモリカードと異なる点は、フラッシュメモリ３を制御し、図示せぬ外部装置と所定の信号のやり取りを行うコントローラ９１０を有している点である。

コントローラ９１０は、それぞれフラッシュメモリ３及び図示せぬ外部装置から所定の信号を受信、若しくは、外部装置へ所定の信号を出力するインターフェース部（Ｉ／Ｆ）９１１、９１２と、外部装置から入力された論理アドレスを物理アドレスに変換する為の所定の計算を行うマイクロプロセッサ部（ＭＰＵ）９１３と、データを一時的に記憶するバッファーラム９１４と、誤り訂正符合を生成する誤り訂正部（ＥＣＣ）９１５を有している。また、メモリカード９００にはコマンド信号線（ＣＭＤ）、クロック信号線（ＣＬＫ）、信号線（ＤＡＴ）が接続されている。

なお、前述の様なメモリカードを示したが、制御信号の本数、信号線のビット幅、若しくは、コントローラの構成は種々の変形が可能である。

図３２は、別のアプリケーションを示す。図３２に示すように、前述したメモリカード９００は、カードホルダー９２０に挿入され、図示せぬ電子機器に接続される。カードホルダー９２０は前出のコントローラ９１０の機能の一部を有していても良い。

図３３に別のアプリケーションを示した。図示した様に、前述のメモリカード９００、若しくは、メモリカード９００が挿入されたカードホルダー９２０が接続装置１０００に挿入される。接続装置１０００は接続配線１１００、及びインターフェース回路１２００を介してボード１３００に接続される。ボード１３００にはＣＰＵ１４００やバス１５００が搭載される。

図３４に別のアプリケーションを示した。メモリカード９００、若しくは、メモリカード９００が挿入されたカードホルダー９２０が接続装置１０００に挿入される。接続装置１０００は接続配線１１００を介して、パーソナルコンピュータ２０００に接続されている。

別のアプリケーションを図３５、図３６に示す。図示するように、ＩＣカード２１００にＭＣＵ２２００が搭載され、ＭＣＵ２２００は、いずれかの実施態様に従ったフラッシュメモリ１０と、その他の回路、例えばＲＯＭ２３００、ＲＡＭ２４００、及びＣＰＵ２５００を備えている。ＩＣカード２１００は、ＭＣＵ２２００に接続され且つＩＣカード２１００に設けられたplane terminal ２６００を介してＭＣＵ２２００に接続可能である。ＣＰＵ２５００は、計算部２５１０と、フラッシュメモリ３、ＲＯＭ２３００及びＲＡＭ２４００に接続された制御部２５２０を備えている。例えば、ＭＰＵ２２００はＩＣカード２１００の一方の面上に設けられ、plane connecting terminal ２６００は他方の面に設けられている。

すなわち、この発明の第１乃至第６の実施形態に係る半導体記憶装置は、
１．フローティングゲートと、前記フローティングゲート上に形成された制御ゲートとを備えた第１ＭＯＳトランジスタを含む複数のメモリセルと、
マトリクス状に配置された前記メモリセルを備えたメモリセルアレイと、
第１正電圧を発生する第１電圧発生回路と、
第１基準電圧を発生する基準電圧発生回路と、
前記第１電圧発生回路で発生された前記第１正電圧を、前記第１基準電圧に基づく電圧値に設定して第２正電圧として出力する第１電圧制御回路とを具備し、前記第１電圧制御回路の出力インピーダンスは、データが同時に書き込まれる前記メモリセルの数に応じて変化し、前記第２正電圧は前記メモリセルへのデータの書き込み及び消去の際に使用される。
２．フローティングゲートと、前記フローティングゲート上に形成された制御ゲートとを備えた第１ＭＯＳトランジスタを含む複数のメモリセルと、
マトリクス状に配置された前記メモリセルを備えたメモリセルアレイと、
正電圧を発生する第１電圧発生回路と、
第１基準電圧を発生する基準電圧発生回路と、
前記正電圧の電圧値の所定の比率を第１検知レベルとして用い、該第１検知レベルと前記第１基準電圧とを比較して、該比較の結果に基づいて前記第１電圧発生回路を制御する第１電圧検知回路とを具備し、前記第１電圧発生回路の前記第１検知レベル及び出力インピーダンスは、データが同時に書き込まれる前記メモリセルの数に応じて変化し、前記正電圧は前記メモリセルへのデータの書き込み及び消去の際に使用される。
３．上記１において、第１負電圧を発生する第２電圧発生回路と、
前記第２電圧発生回路で発生された前記第１負電圧を、前記基準電圧発生回路の発生する第２基準電圧に基づく電圧値に設定して第２負電圧として出力する第２電圧制御回路と、
同一行にある前記メモリセルの前記第１ＭＯＳトランジスタの前記制御ゲートを共通接続するワード線を更に備え、前記第２負電圧は前記メモリセルへのデータの書き込み及び消去の際に使用され、第１動作モードにおいて、データはいずれか１本の前記ワード線に接続された前記メモリセルに同時に書き込まれ、第２動作モードにおいて、データは全ての前記ワード線に接続された前記メモリセルに同時に書き込まれ、前記第２動作モードにおいて前記データを前記メモリセルに書き込んだ後、前記第２負電圧を前記データの読み出しに使用される電圧値に変更するリセット動作時における前記第１電圧制御回路の出力インピーダンスの値は、その他の期間における値よりも小さい。
４．上記３において、前記第１電圧制御回路は、前記第２正電圧が印加されるノードから電源電圧が印加されるノードに達し且つ前記リセット動作時に新たに有効とされる電流経路を含む。
また上記実施形態に係る半導体記憶装置の制御方法は、
５．正電圧及び負電圧を用いて、複数のワード線に接続されたメモリセルに対して同時にデータを書き込むステップと、
前記データを書き込んだ後、前記正電圧を発生する第１電圧発生回路の出力インピーダンスを低下させるステップと、
前記第１電圧発生回路の出力インピーダンスが低下された状態で、前記負電圧が印加されたノードを、前記データの読み出し時に使用される第１読み出し電位に設定するステップと、
前記第１読み出し電位に設定された後、前記正電圧が印加されたノードを、前記データの読み出し時に使用される第２読み出し電位に設定するステップとを具備する。
６．上記１において、第１負電圧を発生する第２電圧発生回路と、
前記第２電圧発生回路で発生された前記第１負電圧を、前記基準電圧発生回路の発生する第２基準電圧に基づく電圧値に設定して第２負電圧として出力する第２電圧制御回路とを更に備え、前記第２電圧制御回路の出力インピーダンスは、データが同時に書き込まれる前記メモリセルの数に応じて変化し、前記第２負電圧は前記メモリセルへのデータの書き込み及び消去の際に使用される。
７．上記６において、同一行にある前記メモリセルの前記第１ＭＯＳトランジスタの前記制御ゲートを共通接続するワード線を更に備え、
第１動作モードにおいて、データはいずれか１本の前記ワード線に接続された前記メモリセルに同時に書き込まれ、第２動作モードにおいて、データは全ての前記ワード線に接続された前記メモリセルに同時に書き込まれ、前記第２動作モードにおいて前記データを前記メモリセルに書き込んだ後、前記第２正電圧を前記データの読み出しに使用される電圧値に変更するリセット動作時における前記第２電圧制御回路の出力インピーダンスの値は、その他の期間における値よりも小さい。
８．上記７において、前記第２電圧制御回路は、前記第２負電圧が印加されるノードから電源電圧が印加されるノードに達し且つ前記リセット動作時に新たに有効とされる電流経路を含む。
９．上記２において、負電圧を発生する第２電圧発生回路と、
前記負電圧の電圧値の所定の比率を第２検知レベルとして用い、該第２検知レベルと、前記基準電圧発生回路の発生する第２基準電圧とを比較して、該比較の結果に基づいて前記第２電圧発生回路を制御する第２電圧検知回路と、
同一行にある前記メモリセルの前記第１ＭＯＳトランジスタの前記制御ゲートを共通接続するワード線とを更に備え、前記負電圧は前記メモリセルへのデータの書き込み及び消去の際に使用され、第１動作モードにおいて、データはいずれか１本の前記ワード線に接続された前記メモリセルに同時に書き込まれ、第２動作モードにおいて、データは全ての前記ワード線に接続された前記メモリセルに同時に書き込まれ、前記第２動作モードにおいて前記データを前記メモリセルに書き込んだ後、前記負電圧が印加されたノードの電圧値を前記データの読み出しに使用される電圧値に変更するリセット動作時における前記第１電圧検知回路の出力インピーダンスの値は、その他の期間における値よりも小さい。
１０．上記９において、前記第１電圧検知回路は、前記正電圧が印加されるノードから電源電圧が印加されるノードに達し且つ前記リセット動作時に新たに有効とされる電流経路を含む。
１１．上記２において、負電圧を発生する第２電圧発生回路と、
前記負電圧の電圧値の所定の比率を第２検知レベルとして用い、該第２検知レベルと、前記基準電圧発生回路の発生する第２基準電圧とを比較して、該比較の結果に基づいて前記第２電圧発生回路を制御する第２電圧検知回路と、を更に備え、前記第２電圧制御回路の出力インピーダンスは、データが同時に書き込まれる前記メモリセルの数に応じて変化し、前記負電圧は前記メモリセルへのデータの書き込み及び消去の際に使用される。
１２．上記１１において、同一行にある前記メモリセルの前記第１ＭＯＳトランジスタの前記制御ゲートを共通接続するワード線を更に備え、第１動作モードにおいて、データはいずれか１本の前記ワード線に接続された前記メモリセルに同時に書き込まれ、第２動作モードにおいて、データは全ての前記ワード線に接続された前記メモリセルに同時に書き込まれ、前記第２動作モードにおいて前記データを前記メモリセルに書き込んだ後、前記第正電圧が印加されたノードの電圧値を前記データの読み出しに使用される電圧値に変更するリセット動作時における前記第２電圧検知回路の出力インピーダンスの値は、その他の期間における値よりも小さい。
１３．上記１２において、前記第２電圧検知回路は、前記負電圧が印加されるノードから電源電圧が印加されるノードに達し且つ前記リセット動作時に新たに有効とされる電流経路を含む。
１４．上記３において、データの書き込み時において、前記第２正電圧が前記ワード線に対して印加され、前記第２負電圧が、前記メモリセルが形成される半導体基板に対して印加される。
１５．上記９において、データの書き込み時において、前記正電圧が前記ワード線に対して印加され、前記負電圧が、前記メモリセルが形成される半導体基板に対して印加される。
１６．上記１または２において、前記メモリセルは、前記第１ＭＯＳトランジスタのソースにドレインが接続された第２ＭＯＳトランジスタを含み、
前記メモリセルアレイにおいて同一列にある前記メモリセルの前記第１ＭＯＳトランジスタのドレインを共通接続するビット線と、
前記第２ＭＯＳトランジスタのソースを共通接続するソース線とを更に備える。
更に上記実施形態に係るメモリカードは、
１７．上記１記載の半導体記憶装置を備える。
１８．上記１７において、前記半導体記憶装置を制御する制御回路を更に備える。

なお、本願発明は上記実施形態に限定されるものではなく、実施段階ではその要旨を逸脱しない範囲で種々に変形することが可能である。更に、上記実施形態には種々の段階の発明が含まれており、開示される複数の構成要件における適宜な組み合わせにより種々の発明が抽出されうる。例えば、実施形態に示される全構成要件からいくつかの構成要件が削除されても、発明が解決しようとする課題の欄で述べた課題が解決でき、発明の効果の欄で述べられている効果が得られる場合には、この構成要件が削除された構成が発明として抽出されうる。

この発明の第１の実施形態に係るＬＳＩのブロック図。 この発明の第１の実施形態に係るフラッシュメモリの備えるメモリセルアレイの回路図。 この発明の第１の実施形態に係るフラッシュメモリの備えるメモリセルアレイの、ビット線に沿った方向の断面図。 この発明の第１の実施形態に係るフラッシュメモリの備える基準電圧発生回路の回路図。 この発明の第１の実施形態に係るフラッシュメモリの備える正のチャージポンプ回路の回路図。 この発明の第１の実施形態に係るフラッシュメモリの備える負のチャージポンプ回路の回路図。 この発明の第１の実施形態に係るフラッシュメモリの備える正電圧レギュレータ回路の回路図。 この発明の第１の実施形態に係るフラッシュメモリの備える負電圧レギュレータ回路の回路図。 この発明の第１の実施形態に係るフラッシュメモリの備えるメモリセルアレイの回路図であり、書き込み動作時の様子を示す図。 この発明の第１の実施形態に係るフラッシュメモリの備えるメモリセルアレイの回路図であり、消去動作時の様子を示す図。 この発明の第１の実施形態に係るフラッシュメモリの備えるメモリセルアレイの回路図であり、読み出し動作時の様子を示す図。 この発明の第１の実施形態に係るフラッシュメモリにおけるダイソートテストのフローチャート。 この発明の第１の実施形態に係るフラッシュメモリのダイソートテスト時における、各種信号のタイミングチャート。 この発明の第１の実施形態に係るフラッシュメモリの備えるメモリセルアレイの回路図であり、ダイソートテスト時の様子を示す図。 従来のフラッシュメモリにおいて、ウェル電位を先にリセットする際のワード線電位とウェル電位のタイミングチャート。 従来のフラッシュメモリにおいて、ワード線電位を先にリセットする際のワード線電位とウェル電位のタイミングチャート。 従来のフラッシュメモリにおいて、ワード線電位とウェル電位を同時にリセットする際のワード線電位とウェル電位のタイミングチャート。 この発明の第１の実施形態に係るフラッシュメモリの備える正電圧レギュレータ回路の回路図であり、正電圧リセット時以外の様子を示す図。 この発明の第１の実施形態に係るフラッシュメモリの備える正電圧レギュレータ回路の回路図であり、正電圧リセット時の様子を示す図。 この発明の第２の実施形態に係るＬＳＩのブロック図。 この発明の第２の実施形態に係るフラッシュメモリの備える正電圧検知回路の回路図。 この発明の第２の実施形態に係るフラッシュメモリの備える負電圧検知回路の回路図。 この発明の第２の実施形態に係るフラッシュメモリの備える正のチャージポンプ回路の回路図。 この発明の第２の実施形態に係るフラッシュメモリのダイソートテスト時における、各種信号のタイミングチャート。 この発明の第３の実施形態に係るフラッシュメモリの備えるメモリセルアレイの回路図。 この発明の第３の実施形態に係るフラッシュメモリの備えるロウデコーダの回路図。 この発明の第４の実施形態に係るフラッシュメモリの備えるメモリセルアレイの回路図。 この発明の第５の実施形態に係るフラッシュメモリの備えるメモリセルアレイの回路図。 この発明の第６の実施形態に係るＬＳＩのブロック図。 この発明の第１乃至第５の実施形態に係るフラッシュメモリを備えたメモリカードのブロック図。 この発明の第１乃至第５の実施形態に係るフラッシュメモリを備えたメモリカードのブロック図。 この発明の第１乃至第５の実施形態に係るフラッシュメモリを備えたメモリカード及びカードホルダーの外観図。 この発明の第１乃至第５の実施形態に係るフラッシュメモリを備えたメモリカードを接続する接続装置の外観図。 この発明の第１乃至第５の実施形態に係るフラッシュメモリを備えたメモリカードを接続する接続装置の外観図。 この発明の第１乃至第５の実施形態に係るフラッシュメモリを備えたＩＣカードの外観図。 この発明の第１乃至第５の実施形態に係るフラッシュメモリを備えたＩＣカードのブロック図。

符号の説明

１…ＬＳＩ、２…ＣＰＵ、３…フラッシュメモリ、１０…メモリセルアレイ、２０…ロウデコーダ、３０…カラムデコーダ、４０…カラムセレクタ、５０…ラッチ回路、６０…制御回路、７０…基準電圧発生回路、７１、８１、９１、２２０〜２２５、２４０〜２４３、２４８、２４９、２６０、２６１、２６６、２６７、２８０、２８１、２８６、２８７…ＭＯＳトランジスタ、７２、２２６、２５０、２６８、２８８…比較器、７３〜７５、２２７〜２３０、２４４〜２４７、２６２〜２６５、２８２〜２８５…抵抗素子、７６、７７…ダイオード、８０…正のチャージポンプ回路、８２、９２…キャパシタ素子、９０…負のチャージポンプ回路、１００…正電圧レギュレータ回路、１１０…負電圧レギュレータ回路、１２０…入出力バッファ、１３０…ライトステートマシーン、１４０…正電圧検知回路、１５０…負電圧検知回路、２７０…発振部、２７１…ＮＡＮＤゲート、２７２…インバータ、２８０…チャージポンプ部

Claims (5)

1. フローティングゲートと、前記フローティングゲート上に形成された制御ゲートとを備えたＭＯＳトランジスタを含む複数のメモリセルと、
   マトリクス状に配置された前記メモリセルを備えたメモリセルアレイと、
   第１正電圧を発生する第１電圧発生回路と、
   第１基準電圧を発生する基準電圧発生回路と、
   前記第１電圧発生回路で発生された前記第１正電圧を、前記第１基準電圧に基づく電圧値に設定して第２正電圧として出力する第１電圧制御回路と
   を具備し、前記第１電圧制御回路の出力インピーダンスは、データが同時に書き込まれる前記メモリセルの数に応じて変化し、前記第２正電圧は前記メモリセルへのデータの書き込み及び消去の際に使用される
   ことを特徴とする半導体記憶装置。
2. フローティングゲートと、前記フローティングゲート上に形成された制御ゲートとを備えたＭＯＳトランジスタを含む複数のメモリセルと、
   マトリクス状に配置された前記メモリセルを備えたメモリセルアレイと、
   正電圧を発生する電圧発生回路と、
   基準電圧を発生する基準電圧発生回路と、
   前記正電圧の電圧値の所定の比率を検知レベルとして用い、該検知レベルと前記基準電圧とを比較して、該比較の結果に基づいて前記電圧発生回路を制御する電圧検知回路と
   を具備し、前記電圧発生回路の前記検知レベル及び出力インピーダンスは、データが同時に書き込まれる前記メモリセルの数に応じて変化し、前記正電圧は前記メモリセルへのデータの書き込み及び消去の際に使用される
   ことを特徴とする半導体記憶装置。
3. 第１負電圧を発生する第２電圧発生回路と、
   前記第２電圧発生回路で発生された前記第１負電圧を、前記基準電圧発生回路の発生する第２基準電圧に基づく電圧値に設定して第２負電圧として出力する第２電圧制御回路と、
   同一行にある前記メモリセルの前記第１ＭＯＳトランジスタの前記制御ゲートを共通接続するワード線を更に備え、
   前記第２負電圧は前記メモリセルへのデータの書き込み及び消去の際に使用され、
   第１動作モードにおいて、データはいずれか１本の前記ワード線に接続された前記メモリセルに同時に書き込まれ、
   第２動作モードにおいて、データは全ての前記ワード線に接続された前記メモリセルに同時に書き込まれ、
   前記第２動作モードにおいて前記データを前記メモリセルに書き込んだ後、前記第２負電圧を前記データの読み出しに使用される電圧値に変更するリセット動作時における前記第１電圧制御回路の出力インピーダンスの値は、その他の期間における値よりも小さい
   ことを特徴とする請求項１記載の半導体記憶装置。
4. 前記第１電圧制御回路は、前記第２正電圧が印加されるノードから電源電圧が印加されるノードに達し且つ前記リセット動作時に新たに有効とされる電流経路を含む
   ことを特徴とする請求項３記載の半導体記憶装置。
5. 正電圧及び負電圧を用いて、複数のワード線に接続されたメモリセルに対して同時にデータを書き込むステップと、
   前記データを書き込んだ後、前記正電圧を発生する電圧発生回路の出力インピーダンスを低下させるステップと、
   前記電圧発生回路の出力インピーダンスが低下された状態で、前記負電圧が印加されたノードを、前記データの読み出し時に使用される第１読み出し電位に設定するステップと、
   前記第１読み出し電位に設定された後、前記正電圧が印加されたノードを、前記データの読み出し時に使用される第２読み出し電位に設定するステップと
   を具備することを特徴とする半導体記憶装置の制御方法。

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