JP2005310285A - 半導体集積回路装置 - Google Patents

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Abstract

【課題】最適なフューズ回路を備えた半導体集積回路装置を提供すること。
【解決手段】ノーマルセルが集積されるメモリセルアレイを含む半導体メモリ回路と、半導体メモリ回路の動作情報を記憶するフューズセル１が集積されるフューズ回路とを有する。フューズセル１を、電荷蓄積層ＦＧを有したセルトランジスタ５と、セルトランジスタを選択する選択トランジスタ３とを持つ２トランジスタ型メモリセルとする。
【選択図】 図１

Description

本発明は、半導体集積回路装置に関し、特に、フューズ回路を有した半導体集積回路装置に関する。
フューズ回路を有した半導体集積回路装置とし、半導体メモリが良く知られている。半導体メモリは記憶素子であるメモリセルが行列状に配置されたメモリセルアレイを有する。近時、半導体メモリの記憶容量は大規模化の一途であり、不揮発性半導体メモリに代表されるように、その記憶容量は“メガビット級”である。当然、メモリセルアレイ中のメモリセルの数は数十〜数百万個に及ぶ。半導体メモリの形成にあたり、数十〜数百万個のメモリセル全てを、設計通りの特性に仕上げることは難しい。このため、半導体メモリは、通常使用するメモリセル（ノーマルセル）とは別に、予備のメモリセル（リダンダントセル）を持つ。ノーマルセルが不良になったとき、不良となったノーマルセルはリダンダントセルに置き換えられる。いわゆる、リダンダンシ技術である。
リダンダンシ技術において、例えば、不良となったノーマルセルを特定するには、その位置、即ち不良アドレスを特定しなければならない。不良アドレスが不明であると、リダンダントセルへの置き換えができないためである。不良アドレスを特定するため、半導体メモリは、メモリセルアレイとは別に、フューズ回路を持つ。不良アドレスはフューズ回路に記憶される。フューズ回路に設けられる記憶素子は、通常、フューズである。フューズは、その電流経路を物理的に絶つか否かで、“０”か“１”かのデータを記憶する。フューズは、不揮発性の記憶素子の一つである。以下、本明細書ではフューズセルと呼ぶ。
フューズ回路にはフューズセルが集積されるが、フューズセルの構造はメモリセルの構造と異なる。このため、フューズセルの製造プロセスは、メモリセルの製造プロセスと異なり、フューズセル形成工程が別途必要になっている。そこで、半導体メモリのうち、不揮発性半導体メモリにおいては、フューズセルを不揮発性メモリセルに置き換えた例がある。例えば、特許文献１である。特許文献１に記載されるように、浮遊ゲートを有した１トランジスタ型メモリセルがフューズセルに用いられる。１トランジスタ型メモリセルは、浮遊ゲートに電子を注入するか否かでしきい値を変え、しきい値の変化に応じて“０”か“１”かのデータを記憶する不揮発性メモリセルである。
しかし、１トランジスタ型メモリセルは、メモリセルがオンするかオフするかを正確に制御しなければならない。データの誤りを防ぐためである。このため、データ書き込みの際、しきい値を厳密に調整する必要があり、データ書き込みに時間がかかる。
また、１トランジスタ型メモリセルは、データ書き込みの際、例えば、熱電子（Hot-electron）を用いて電子を浮遊ゲートに注入するために、大電流が必要である。従って、消費電力も大きい。
米国特許第６，０５２，３１３号
この発明は、最適なフューズ回路を備えた半導体集積回路装置を提供する。
この発明の一態様に係る半導体集積回路装置は、ノーマルセルが集積されるメモリセルアレイを含む半導体メモリ回路と、前記半導体メモリ回路の動作情報を記憶するフューズセルが集積されるフューズ回路とを有し、前記フューズセルは、電荷蓄積層を有したセルトランジスタと、前記セルトランジスタを選択する選択トランジスタとを持つ２トランジスタ型メモリセルである。
この発明によれば、最適なフューズ回路を備えた半導体集積回路装置を提供できる。
以下、この発明の実施形態のいくつかを、図面を参照して説明する。この説明に際し、全図にわたり、共通する部分には共通する参照符号を付す。
（第１実施形態）
図１は、この発明の第１実施形態に係る半導体集積回路装置を示す回路図である。
図１に示すように、第１実施形態は、２トランジスタ型メモリセルを、フューズ回路に集積されるフューズセル１として用いる。フューズセル１は、１つの選択トランジスタ３、及び１つのセルトランジスタ５からなる。選択トランジスタ３は通常のトランジスタであり、セルトランジスタ５は電荷蓄積層、例えば、浮遊ゲートＦＧを有したトランジスタである。選択トランジスタ３のソースはソース線ＳＬに接続され、そのドレインはセルトランジスタ５のソースに接続される。セルトランジスタ５のドレインはビット線ＢＬに接続される。選択トランジスタ３のゲートはセレクトゲート線ＳＧに接続される。セルトランジスタ５のゲートはワード線ＷＬに接続される。
次に、フューズセル１の動作の概略を説明する。
（読み出し動作）
データ読み出し時、データを読み出したいフューズセル１を選択する。フューズセル１の選択は、セレクトゲート線ＳＧの電位に応じて行う。例えば、セレクトゲート線ＳＧの電位が“Ｈ”レベルになると選択トランジスタ３がオンし、そのフューズセル１は選択される。反対に、セレクトゲート線ＳＧの電位が“Ｌ”であれば選択トランジスタ３はオフし、そのフューズセル１は非選択となる。
データ読み出し時、ワード線ＷＬは、フューズセル１の選択には使用しない。データ読み出し時、全てのワード線ＷＬの電位は“Ｌ”レベル、例えば、０Ｖにされる。このとき、セルトランジスタ５のしきい値Ｖｔｈｃｅｌｌがワード線ＷＬの電位未満、例えば、“Ｖｔｈｃｅｌｌ＜０Ｖ”であれば、セルトランジスタ５はオン状態となる。反対に、しきい値Ｖｔｈｃｅｌｌがワード線ＷＬの電位を超える、例えば、“Ｖｔｈｃｅｌｌ＞０Ｖ”であれば、セルトランジスタ５はオフ状態となる。選択トランジスタ３がオンしたとき、ビット線ＢＬとソース線ＳＬとの間に流れる電流量は、セルトランジスタ５がオン状態であるかオフ状態であるかに応じて変化する。この変化を、例えばセンスアンプで検知し、読み出したデータが“１”であるか“０”であるかが判断される。
以下、本明細書では、“Ｖｔｈｃｅｌｌ＜０Ｖ”のときのデータを“１”とし、“Ｖｔｈｃｅｌｌ＞０Ｖ”のときのデータを“０”とする。
（書き込み動作）
データ書き込み時、データを書き込みたいフューズセル１を選択する。フューズセル１の選択は、ワード線ＷＬの電位に応じて行う。例えば、ワード線ＷＬの電位を書き込み電位ＶＰＰ（例えば、１２Ｖ）とすると、そのワード線ＷＬに接続されたフューズセル１は選択される。反対に、ワード線ＷＬの電位を“Ｌ”（例えば、０Ｖ）とすると、そのワード線ＷＬに接続されたフューズセル１は非選択となる。
データ書き込み時、セレクトゲート線ＳＧは、フューズセル１の選択には使用しない。データ書き込み時、全てセレクトゲート線ＳＧの電位は、負電位ＶＢＢ、例えば、−８Ｖにされる。この結果、全ての選択トランジスタ３はオフ状態となる。
書き込みデータは、ビット線ＢＬからフューズセル１に与えられる。書き込みデータが“１”であるときは、ビット線ＢＬの電位は“１”レベル（例えば、０Ｖ）となり、セルトランジスタ５のドレインの電位は０Ｖとなる。書き込み選択されたフューズセル１の、セルトランジスタ５のゲートの電位は１２Ｖであるから、書き込み選択されたセルトランジスタ５のゲートの電位とドレイン及びチャネルの電位との電位差は１２Ｖとなる。
反対に、書き込みデータが“０”であるときは、ビット線ＢＬの電位は“０”レベル（例えば、−８Ｖ）となり、セルトランジスタ５のドレイン及びチャネルの電位は−８Ｖとなる。書き込み選択されたセルトランジスタ５のゲートの電位とドレイン及びチャネルの電位との電位差は２０Ｖとなる。
ここで、セルトランジスタ５の特性を、２０Ｖの電位差ではＦＮ（Fowler-Nordheim）トンネル電流が浮遊ゲートＦＧに向かって流れ、反対に、１２Ｖの電位差では流れないように設定しておけば、“１”データと“０”データとを書き分けることができる。本例では、書き込みデータが“１”のとき、電子が浮遊ゲートＦＧに注入されないので、セルトランジスタ５は“Ｖｔｈｃｅｌｌ＜０Ｖ”を保つ。反対に、書き込みデータが“０”のとき、電子が浮遊ゲートＦＧに注入されるので、セルトランジスタ５は“Ｖｔｈｃｅｌｌ＞０Ｖ”となる。
（消去動作）
データ消去時、データを消去したいフューズセル１を選択する。フューズセル１の選択は、ワード線ＷＬの電位に応じて行う。例えば、ワード線ＷＬの電位を負電位ＶＢＢ、例えば、−８Ｖとすると、そのワード線ＷＬに接続されたフューズセル１は選択される。一方、ワード線ＷＬをフローティングとすると、そのワード線ＷＬに接続されたフューズセル１は非選択となる。
データ消去時、セレクトゲート線ＳＧは、フューズセル１の選択には使用しない。データ消去時、全てのセレクトゲート線ＳＧは、フローティングにされる。
データ消去時、選択トランジスタ３、及びセルトランジスタ５が形成されるウェル領域の電位は、消去電位ＶＥＥ、例えば、２０Ｖとされる。消去選択されたセルトランジスタ５のゲート電位は−８Ｖであるから、消去選択されたセルトランジスタ５のゲートの電位とチャネル（ウェル領域）の電位との電位差は２８Ｖとなる。
一方、非選択セルトランジスタ５のゲートはフローティングであるから、非選択セルトランジスタ５のゲート電位は、ウェル領域とのカップリングによってウェル領域と同じ２０Ｖとなる。非選択セルトランジスタ５のゲートとチャネル（ウェル領域）との間には電位差が無い。
従って、２８Ｖの電位差をゲートとチャネル（ウェル領域）との間に生じたセルトランジスタ５においては、ウェル領域に向かってＦＮトンネル電流が流れ、セルトランジスタ５は“Ｖｔｈｃｅｌｌ＜０Ｖ”となる。データは“１”であり、データは消去されたことになる。ゲートとチャネル（ウェル領域）との間に電位差が無いセルトランジスタ５においては、ＦＮトンネル電流が流れないので、データ“１”、又はデータ“０”を保つ。
以上が読み出し動作、書き込み動作、及び消去動作の概略である。
ところで、２トランジスタ型メモリセルは、１トランジスタ型メモリセルに比べてデータ書き込み速度が速い。これは次の理由による。
１トランジスタ型メモリセルは、通常、“１”データのしきい値分布、及び“０”データのしきい値分布を、それぞれ０Ｖ以上の正電位とする。このため、“１”データのしきい値分布ΔＶｔｈｃｅｌｌは、“非選択ワード線電位（例えば、０Ｖ）＜ΔＶｔｈｃｅｌｌ＜選択ワード線電位（例えば、３Ｖ）”の狭い範囲に厳密に調整しなければならない。このため、書き込みシーケンスにおいては、ベリファイ読み出しを繰り返し、“１”データのしきい値分布ΔＶｔｈｃｅｌｌを、上記狭い範囲内に追い込んでいく。具体的には、書き込みシーケンスは次の３段階を経る。
（１） プリプログラム工程（全てのメモリセルの浮遊ゲートに電荷を注入し、全てのメモリセルのデータを“０”に揃える）
（２） 消去工程（全てのメモリセルの浮遊ゲートから電荷を抜き、全てのメモリセルのデータを“１”にする）
（３） プログラム工程（データ“０”を書き込むメモリセルの浮遊ゲートにのみ、電荷を注入する）
消去工程、及びプログラム工程は、ベリファイ読み出しを行い、しきい値をベリファイしながら行う。“１”データのしきい値分布を上記狭い範囲内に追い込んでいくためである。
しかも、消去工程は、過消去（over erase）を回避するために、セルフコンバージェンスを行い、しきい値を、例えば、非選択ワード線電位においてオフするレベルまで戻す必要がある。
従って、１トランジスタ型メモリセルは、データ書き込みに時間がかかる。
対して、２トランジスタ型メモリセルの書き込みシーケンスは次の２段階で良い。
（１） 消去工程
（２） プログラム工程
２トランジスタ型メモリセルは、メモリセルの選択及び非選択を、選択トランジスタが行う。従って、“１”データのしきい値分布は、読み出し時のワード線電位、例えば、０Ｖ以下の負電位とし、“０”データのしきい値分布は、読み出し時のワード線電位、例えば、０Ｖ以上の正電位とすれば良い。特に、“１”データのしきい値分布ΔＶｔｈｃｅｌｌは、１トランジスタ型メモリセルのように狭い範囲に厳密に調整する必要はなく、単純に、“ΔＶｔｈｃｅｌｌ＜読み出し時のワード線電位（例えば、０Ｖ）”にすれば良い。このため、消去時工程時の２トランジスタ型メモリセルのベリファイ読み出しは、メモリセルのしきい値が読み出し時のワード線電位以下になったか否かだけが判断されれば良い。１トランジスタ型メモリセルのように、メモリセルのしきい値が選択ワード線電位以下になったこと、かつ、メモリセルのしきい値が非選択ワード線電位以上なったことの２つを判断する必要は無い。さらに、２トランジスタ型メモリセルは過消去も無いので、セルフコンバージェンスも実行しなくて良い。
このように、第１実施形態によれば、２トランジスタ型メモリセルをフューズセルに用いるので、１トランジスタ型メモリセルをフューズセルに用いる場合に比較してデータ書き込みが早い。
また、２トランジスタ型メモリセルは、データ書き込みの際、ＦＮトンネル電流を用いて電子を浮遊ゲートに注入するので、大電流を必要としない。従って、１トランジスタ型メモリセルをフューズセルに用いる場合に比較して低消費電力化が可能である。
図２は、フューズ回路を有した半導体集積回路装置の一例を示すブロック図である。
図２に示す一例は、ロジック回路及び半導体メモリを１チップに集積した、いわゆるシステムＬＳＩである。チップ７は、ロジック回路としてユーザロジック９を有し、半導体メモリとして不揮発性半導体メモリマクロ１１を有している。
図３は、図２に示す不揮発性半導体メモリマクロ１１の拡大図である。
図３に示すように、メモリマクロ１１は、メモリセルアレイ１３に加え、フューズ回路１５を有する。フューズ回路１５には、図１に示した２トランジスタ型メモリセルからなるフューズセルが集積される。フューズ回路１５には、メモリマクロ１１の動作情報、例えば、メモリセルアレイ１３内の不良アドレスが記憶される。メモリセルアレイ１３には、不揮発性半導体メモリセルが集積される。
このように、第１実施形態は、例えば、システムＬＳＩに適用できる。もちろん、第１実施形態はシステムＬＳＩに限らず、例えば、図２に示すシステムＬＳＩからユーザロジックを除いた、通常の半導体メモリにも適用できるし、半導体メモリ以外の半導体製品にも適用できる。
図４は、フューズ回路を利用したリダンダンシ回路の一例を示すブロック図である。
図４に示すように、リダンダンシ回路１７は、不良アドレス記憶回路１９、比較回路２１、及び入出力回路２３を含む。不良アドレス記憶回路１９はフューズ回路であり、図１に示した２トランジスタ型メモリセルからなるフューズセルが集積され、不良アドレスを記憶する。比較回路２１は、入力信号、例えば、入力アドレスと不良アドレスとを比較する。入力アドレスが不良アドレスと一致した場合、比較回路２１はヒット信号及び置き換え信号を入出力回路２３に出力する。入出力回路２３は、例えば、ノーマルビット線に接続されたノーマルセンスアンプ回路、及びリダンダントビット線に接続されたリダンダントセンスアンプ回路を含む。これは、不良なメモリセルを含む通常使用されるカラム（ノーマルカラム）を、予備のカラム（リダンダントカラム）に置き換えるカラムリダンダンシの一例である。ヒット信号及び置き換え信号が出力されたとき、入力アドレスが不良アドレスに一致したことになるから、カラムの置き換えが実行される。即ち、ノーマルセンスアンプ回路はディセーブルされ、リダンダントセンスアンプ回路がイネーブルされる。これにより、不良なメモリセルを含むノーマルカラムは、リダンダントカラムに置き換わる。
このように、第１実施形態は、例えば、リダンダンシ回路１７に適用できる。もちろん、第１実施形態はリダンダンシ回路以外の回路にも適用できる。
（第２実施形態）
第２実施形態は、フューズ回路のレイアウト面積の縮小に関する例である。
図５は、この発明の第２実施形態に係る半導体集積回路装置を示すブロック図である。
図５に示すように、第２実施形態は、フューズ回路のフューズセルアレイ２５が複数あった時、センスアンプ回路２７を複数のフューズセルアレイ２５で共有する。これにより、センスアンプ回路２７の数を削減し、フューズ回路のレイアウト面積を縮小する。
共有の一例は、ビット線を、多重ビット線、例えば、ローカルビット線ＬＢＬとグローバルビット線ＧＢＬとの２重ビット線とする。ローカルビット線ＬＢＬはメモリセルアレイ２５内それぞれに配置し、グローバルビット線ＺＧＢＬは複数のフューズセルアレイ２５-１〜２５-３に跨って配置する。センスアンプ回路２７は、グローバルビット線ＺＧＢＬに接続する。グローバルビット線ＺＧＢＬは、カラムセレクタ２９を介してローカルビット線ＬＢＬに接続する。
グローバルビット線ＺＧＢＬを、複数のフューズセルアレイ２５-１〜２５-３に跨って配置することで、センスアンプ回路２７を複数のフューズセルアレイ２５-１〜２５-３で共有できる。従って、フューズ回路１５のレイアウト面積を縮小できる。
また、フューズセルアレイ２５の使い分けの例としては、記憶する情報の種類に応じてフューズセルアレイ２５を使い分けることである。本例では、第１のフューズセルアレイ２５-１に対してテストＲＯＭが記憶され、第２のフューズセルアレイ２５-２に対してブロックリダンダンシ情報が記憶され、第３のフューズセルアレイ２５-３に対してカラムリダンダンシ情報が記憶される。
テストＲＯＭは、例えば、工場から出荷される時に、テスト禁止をセットするものである。ブロックリダンダンシは、置き換え単位をブロック毎にしたものである。ブロックリダンダンシ情報は、例えば、不良ブロックアドレスである。カラムリダンダンシは、上述したように、置き換え単位をカラム毎にしたものである。カラムリダンダンシ情報は、例えば、不良カラムアドレスである。
このように、記憶する情報の種類に応じて、フューズセルアレイ２５を使い分けても良い。これによる利点の一例は、フューズ回路から、読み出したい情報を簡単に読み出せること、及びフューズ回路から、データが誤って読み出され難くなることである。
例えば、テストＲＯＭを読み出す場合には、第１のフューズセルアレイ２５-１を選択すれば良い。第１のメモリセルアレイ２５-１から読み出される情報はテストＲＯＭである。もちろん、種類の異なった情報を、一つのフューズセルアレイ２５-１に記憶させることも可能である。例えば、テストＲＯＭとリダンダンシ情報を、一つのフューズセルアレイ２５-１に記憶させることも可能である。しかし、フューズセルアレイ２５-１のアドレス“０…０００”からアドレス“０…１００”まではテストＲＯＭ、アドレス“０…１０１”からアドレス“１…０００”まではリダンダンシ情報のように、格納場所と格納情報とを正確に対応させておかなければならない。これは煩雑である。その点、テストＲＯＭは第１のフューズセルアレイ２５-１に記憶させ、リダンダンシ情報は、第１のフューズセルアレイ２５-１以外に記憶させるようにすると、第１のフューズセルアレイ２５-１を選んだだけで、テストＲＯＭが読み出せるので、簡単である。
また、テストＲＯＭは、例えば、出荷前には使用するが、出荷後には使用しない。市場においてテストＲＯＭが読み出されてしまうと、製品が市場において誤動作することになる。そこで、テストＲＯＭを第１のフューズセルアレイ２５-１に記憶させ、出荷後には第１のフューズセルアレイ２５-１を使用禁止にする。これにより、テストＲＯＭは、市場において読み出され難くなる。
リダンダンシ情報についても、リダンダンシ情報の種類に応じて、記憶させるフューズセルアレイを変えるのも良い。例えば、ブロックリダンダンシ情報によってイネーブル／ディセーブルされる回路と、カラムリダンダンシ情報によってイネーブル／ディセーブルされる回路とはそれぞれ違う。例えば、ブロックリダンダンシ情報が、カラムリダンダンシ情報によってイネーブル／ディセーブルされる回路に誤って伝えられてしまうと、回路は、当然、誤動作する。よって、上述の通り、格納場所と格納情報とを正確に対応させておかなければならない。その点、ブロックリダンダンシ情報は第２のフューズセルアレイ２５-２に記憶させ、カラムリダンダンシ情報は第３のフューズセルアレイ２５-３に記憶させると、第２のフューズセルアレイ２５-２を選んだだけでブロックリダンダンシ情報を読み出せ、同様に、第３のフューズセルアレイ２５-３を選んだだけでカラムリダンダンシ情報を読み出せる。
また、不良メモリセルの数や分布にもよるが、チップにおいてはカラムリダンダンシだけで救済が完了したり、ブロックリダンダンシだけで救済が完了したりすることもある。この場合には、未使用のフューズセルアレイが発生する。この場合、未使用のフューズセルアレイについては、出荷後、使用禁止にすることもできる。これにより、異なったリダンダンシ情報が誤って読み出されるような事情も解消できる。
（第３実施形態）
第３実施形態は、フューズセルのデコード方式に関する例である。
図６はこの発明の第３実施形態に係る半導体集積回路装置が持つノーマルセル及びその周辺回路の一例を示す回路図、図７はこの発明の第３実施形態に係る半導体集積回路装置が持つフューズセル及びその周辺回路の一例を示す回路図である。
（ノーマルセル）
図６に示すノーマルセル１Ｎは、例えば、図３に示したメモリセルアレイ１３内に集積される。なお、図６において、参照符号中の“Ｎ”は“ノーマル”を表し、ノーマルセルであること及びノーマルセルの周辺回路であることを示す。
ノーマルセル１Ｎは、２トランジスタ型メモリセルであり、選択トランジスタ３Ｎと、セルトランジスタ５Ｎとを有する。選択トランジスタ３Ｎのソースはソース線ＳＬｉに接続され、そのドレインはセルトランジスタ５Ｎのソースに接続される。セルトランジスタ５Ｎのドレインはローカルビット線ＬＢＬｉに接続される。
ローカルビット線ＬＢＬｉは、リードセレクタ２９Ｎを介して読み出し用グローバルビット線ＺＧＢＬｉに接続される。読み出し用グローバルビット線ＺＧＢＬｉはアイソレーショントランジスタ３１Ｎを介してセンスアンプ回路２７Ｎに接続される。リードセレクタ２９Ｎのゲートには読み出し用カラムセレクト信号ＺＨｉが供給される。読み出し動作時、読み出し用カラムセレクト信号ＺＨｉが、例えば、“Ｈ”レベルとなったとき、リードセレクタ２９Ｎはオンし、ローカルビット線ＬＢＬｉは選択される。反対に、読み出し用カラムセレクト信号ＺＨｉが、例えば、“Ｌ”レベルとなったとき、リードセレクタ２９Ｎはオフし、ローカルビット線ＬＢＬｉは非選択となる。アイソレーショントランジスタ３１Ｎは、高耐圧型トランジスタであり、そのゲートにはアイソレーション信号Ｄｉが供給される。アイソレーション信号Ｄｉは、高電圧を用いる動作の時、例えば、消去動作、及び書き込み動作の時に“Ｌ”レベルとなり、アイソレーショントランジスタ３１Ｎをオフさせる。アイソレーショントランジスタ３１Ｎがオフすることで、高電圧がセンスアンプ回路２７Ｎに印加されることを防ぐ。センスアンプ回路２７Ｎは、読み出し用グローバルビット線ＺＧＢＬｉに読み出されたデータを増幅する。
ローカルビット線ＬＢＬｉは、さらに、ライトセレクタ３３Ｎを介して書き込み用グルーバルビット線ＷＧＢＬｉに接続される。書き込み用グローバルビット線ＷＧＢＬｉはライト回路３５Ｎに接続される。ライトセレクタ３３Ｎのゲートには書き込み用カラムセレクト信号ＷＨｉが供給される。書き込み動作時、書き込み用カラムセレクト信号ＷＨｉが、例えば、“Ｈ”レベルとなったとき、ライトセレクタ３３Ｎはオンし、ローカルビット線ＬＢＬｉは選択される。反対に、書き込み用カラムセレクト信号ＷＨｉが、例えば、“Ｌ”レベルとなったとき、ライトセレクタ３３Ｎはオフし、ローカルビット線ＬＢＬｉは非選択となる。ライト回路３５Ｎは、書き込みデータをラッチするラッチ回路である。書き込みデータは、例えば、Ｉ／Ｏ回路からライト回路３５Ｎに与えられる。
ローカルビット線ＬＢＬｉは、さらに、ライト禁止回路３７Ｎに接続される。ライト禁止回路３７Ｎは、ライト禁止電圧ＰＩｉをローカルビット線ＬＢＬｉに与える。ライト禁止回路３７Ｎのゲートにはライト禁止セレクト信号ＷＰＩｉが供給される。書き込み動作時においてライトセレクタ３３Ｎがオフした時、ライト禁止セレクト信号ＷＰＩｉは、例えば、“Ｈ”レベルとなり、ライト禁止回路３７Ｎをオンさせる。ライト禁止回路３７Ｎがオンすることによって、非選択のローカルビット線ＬＢＬｉには、ライト禁止電圧ＰＩｉが供給される。ライト禁止電圧ＰＩｉは、セルトランジスタ５Ｎのしきい値を変化させない電圧であれば良く、例えば、データ“１”を書き込む時の電圧と同じで良い。本例では、０Ｖである。
セルトランジスタ５Ｎのゲートは、ワード線ＷＬＮｉに接続される。ワード線ＷＬＮｉは、ライトデコーダ３９Ｎに接続される。ライトデコーダ３９Ｎは、書き込み動作時、アドレス信号をデコードし、ワード線ＷＬＮｉの選択／非選択を決定する。ワード線ＷＬＮｉの電位が“Ｈ”レベル、例えば、書き込み電位ＶＰＰ（例えば、１２Ｖ）になると、ワード線ＷＬＮｉが選択され、反対に、ワード線ＷＬＮｉの電位が“Ｌ”レベル、例えば、０Ｖになると、ワード線ＷＬＮｉは非選択となる。
選択トランジスタ３Ｎのゲートは、セレクトゲート線ＳＧＮｉに接続される。セレクトゲート線ＳＧＮｉは、スイッチＷ回路４１Ｎに接続される。スイッチＷ回路４１Ｎは、負電位ＶＢＢをセレクトゲート線ＳＧＮｉに与える。セレクトゲート線ＳＧＮｉは、さらに、スイッチＺ回路４３Ｎに接続される。スイッチＺ回路４３Ｎは、セレクトゲートデコーダ４５Ｎに接続される。スイッチＷ回路４１Ｎのゲートには書き込み信号ＷＳＧが供給され、スイッチＺ回路４３Ｎのゲートには読み出し信号ＺＳＧが供給される。
読み出し動作時、書き込み信号ＷＳＧは“Ｌ”レベルとなり、読み出し信号ＺＳＧは“Ｈ”レベルとなる。スイッチＷ回路４１Ｎはオフし、スイッチＺ回路４３Ｎはオンする。セレクトゲート線ＳＧＮｉは、セレクトゲートデコーダ４５Ｎに接続される。セレクトゲートデコーダ４５Ｎは、読み出し動作時、アドレス信号をデコードし、セレクトゲート線ＳＧＮｉの選択／非選択を決定する。セレクトゲート線ＳＧＮｉの電位が“Ｈ”レベルになると、セレクトゲート線ＳＧＮｉが選択され、反対に、セレクトゲート線ＳＧＮｉの電位が“Ｌ”レベルになると、セレクトゲート線ＳＧＮｉは非選択となる。
書き込み動作時、書き込み信号ＷＳＧは“Ｈ”レベルとなり、読み出し信号ＺＳＧは“Ｌ”レベルとなる。スイッチＷ回路４１Ｎはオンし、スイッチＺ回路４３Ｎはオフする。セレクトゲート線ＳＧＮｉには負電位ＶＢＢ、例えば、−８Ｖが供給される。
消去動作時、書き込み信号ＷＳＧ及び読み出し信号ＺＳＧは、双方とも“Ｌ”レベルとなる。スイッチＷ回路４１Ｎ及びスイッチＺ回路４３Ｎは、双方ともオフする。セレクトゲート線ＳＧＮｉはフローティングとなる。
図８、及び図９は、メモリセルアレイ１３の一例及び周辺回路の一例を示す回路図である。図８には周辺回路のうち、カラム系周辺回路を示し、図９には周辺回路のうち、ロウ系周辺回路を示す。図８、及び図９において、図６と同様の部分については同様の参照符号を付し、その説明は省略する。
（フューズセル）
図７に示すフューズセル１Ｆは、例えば、図３に示したフューズ回路１５に集積される。なお、図７において、参照符号中の“Ｆ”は“フューズ”を表し、フューズセルであること及びフューズセルの周辺回路であることを示す。
図７に示すように、フューズセル１Ｆ及びその周辺回路は、図６に示すノーマルセル１Ｎ及びその周辺回路とほぼ同様である。よって、同様の部分については、同様の参照符号を付し、異なる部分についてのみ説明する。
フューズセル１Ｆ及びその周辺回路がノーマルセル１Ｎ及びその周辺回路と、特に、異なるところは、セレクトゲートデコーダ４５Ｆのデコード方式、及びセレクトゲートデコーダ４５Ｆの構成である。
セレクトゲートデコーダ４５Ｆは、アドレス信号ではなく、内部信号をデコードする。内部信号は、電源投入が検知された後、集積回路内部に設けられたカウンタ回路により生成される信号である。フューズ回路１５は電源投入直後に動作を開始する回路である。集積回路に電源が投入されるとフューズ回路１５が動作し、例えば、記憶された不良アドレスが読み出される。読み出された不良アドレスは、例えば、ラッチ回路にラッチされる。ラッチ回路は、例えば、図４に示す不良アドレス記憶回路１９内に設けられる。フューズ回路１５から読み出した、例えば、不良アドレスは、ラッチ回路にラッチされる。これにより、フューズ回路１５は、電源投入直後に一度動作させるだけで良く、フューズ回路１５を動作中にアクセスする必要は無くなる。電源投入直後の読み出しの際、フューズセル１Ｆはアクセスされる。このアクセスの際にフューズセル１Ｆの選択／非選択を決定する信号が、上記内部信号である。
また、ノーマルセル１Ｎを選択するセレクトゲートデコーダ４５Ｎは、図９に示すように、昇圧電位ＶＣＣ２を利用する。例えば、ロジック回路４５５は電源電位ＶＣＣで動作し、“Ｈ”レベルを電源電位ＶＣＣとしたデコード信号を出力する。デコード信号の“Ｈ”レベルは、レベルシフト回路４５３において電源電位ＶＣＣから昇圧電位ＶＣＣ２にレベルシフトされ、レベルシフトされたデコード信号はバッファ回路４５１から出力される。このため、読み出し信号ＺＳＧの“Ｈ”レベルの電位は、昇圧電位ＶＣＣ２である。昇圧電位ＶＣＣ２は、集積回路内に設けられた昇圧回路を用い、集積回路内において電源電位ＶＣＣを昇圧することで発生される。
しかし、フューズセル１Ｆを選択するセレクトゲートデコーダ４５Ｆは、昇圧電位ＶＣＣ２は利用しない。電源投入直後においては、昇圧回路が充分に動作しておらず、昇圧電位ＶＣＣ２が発生されていないためである。従って、セレクトゲートデコーダ４５Ｆは、昇圧電位ＶＣＣ２を利用せずに、電源電位ＶＣＣを利用する。
さらに、セレクトゲートデコーダ４５Ｆの出力は、スイッチＺ回路を介さずに、セレクトゲート線ＳＧＦｊに直接に供給される。スイッチＺ回路を省略した理由の一つは、フューズ回路１５からの読み出し動作は、電源投入直後の一度だけであり、その後はアクセスされないことにある。つまり、フューズセル１Ｆは、読み出し信号ＺＳＧを用いて、読み出し動作をいちいちイネーブルする必要は無い。よって、スイッチＺ回路は、フューズセル１Ｆの周辺回路から省略することができる。
このように、フューズセル１Ｆのデコード方式を、ノーマルセル１Ｎのデコード方式と変えることで、フューズセル１Ｆ、及びノーマルセル１Ｎそれぞれに対して、最適なデコード方式とすることができる。
具体的には、フューズセル１Ｆにおいては、集積回路の外部から与えられるアドレス信号ではなく、電源投入直後に動作する回路、例えば、カウンタ回路により発生された内部信号をデコードし、アクセスする。これにより、電源投入直後に、フューズセル１Ｆは、自動的にアクセスされ、データが読み出される。
また、セレクトゲートデコーダ４５Ｆにおいては、昇圧電位ＶＣＣ２を利用しない。従って、電源投入直後に、昇圧回路が充分に動作し出すことを待たずに、フューズセル１Ｆを素早くアクセスすることができる。
さらに、フューズセル１Ｆの周辺回路からは、スイッチＺ回路を省略する。これにより、フューズ回路１５の回路構成を単純化することができる。
（第４実施形態）
第４実施形態は、センスアンプ回路の配置に関する例である。
図１０は、この発明の第４実施形態の参考例に係る半導体集積回路装置を示す回路図である。
図１０に示すように、センスアンプ回路２７を、ビット線ＢＬ（ＢＬ０〜ＢＬ３）毎に接続すると、センスアンプ回路２７の配置ピッチと、ビット線ＢＬの配置ピッチとが合わないため、メモリセルアレイの端において、ビット線ＢＬを折り曲げなければならない。ビット線ＢＬを折り曲げると、メモリセルアレイの端において、折り曲げ領域を確保する必要がある。折り曲げ領域の長さを“ｈ”とすると、メモリセルアレイの大きさは、長さ“ｈ”の分だけ大きくなってしまう。
図１１は、この発明の第４実施形態に係る半導体集積回路装置を示すブロック図である。
図１１に示すように、第４実施形態では、センスアンプ回路２７を、ビット線ＢＬ（ＢＬ０〜ＢＬ３）毎に接続するのではなく、センスアンプ回路２７を、ビット線ＢＬ数本おき、例えば、Ｎ本おきに接続する。Ｎは１以上の自然数である。本例では、センスアンプ回路２７を、ビット線ＢＬ１本おきに接続する。具体的には、センスアンプ回路２７は、偶数番目のビット線ＢＬ０、ＢＬ２、ＢＬ４、ＢＬ６、…に接続される。奇数番目のビット線ＢＬ１、ＢＬ３、ＢＬ５、ＢＬ７、…は、メモリセルアレイに形成されるが、センスアンプ回路２７には接続しない。奇数番目のビット線ＢＬ１、ＢＬ３、ＢＬ５、ＢＬ７、…に接続されるメモリセルについても、メモリセルアレイに形成される。しかし、これらメモリセルは、センスアンプ回路２７に接続されないので、メモリセルとしては機能しない。いわばダミーメモリセルとなる。
第４実施形態によれば、センスアンプ回路２７を、ビット線ＢＬ数本おきに接続するので、センスアンプ回路２７の配置ピッチと、センスアンプ回路２７に接続されるビット線ＢＬの配置ピッチとがほぼ合うようになる。このため、メモリセルアレイの端において、ビット線ＢＬを折り曲げる必要は無い。従って、メモリセルアレイの端において、折り曲げ領域を確保せずに済み、図１０に示す参考例に比較して、メモリセルアレイの大きさを小さくできる。
第４実施形態に係る半導体集積回路装置は、フューズ回路１５に適用することができる。
フューズ回路１５は、ノーマルセルが集積されるメモリセルアレイほど、大規模な記憶容量は必要とされない。つまり、メモリセルアレイに形成されるメモリセルの、例えば、半分以下を使用するようにしても、記憶容量は充分に確保できる。
また、フューズセル回路１５は、ユーザが使用する集積回路ではないので、レイアウト面積は極力小さくしたい。そこで、第４実施形態に係る半導体集積回路装置をフューズ回路１５に適用すれば、メモリセルアレイの大きさを小さくでき、フューズ回路１５のレイアウト面積の縮小に役立つ。
また、ダミーメモリセルを設定することの利点は、フューズセル回路１５のメモリセルアレイ（フューズセルアレイ）の最小寸法を、ノーマルセルが集積されるメモリセルアレイの最小寸法と同じにできることである。フューズセルアレイは、ノーマルセルが集積されるメモリセルアレイと、同じ製造工程にて形成される。同じ製造工程にて形成される場合、最小寸法が異なると、どちらかのセルアレイが不完全に形成されることがある。これは、リソグラフィ工程において、どちらかのセルアレイのパターンの露光が不完全になることが原因である。簡単には、露光条件を、最小寸法が小さいパターン（ノーマルセルが形成されるメモリセルアレイ）に最適化すると、最小寸法が大きいパターン（フューズセルアレイ）の露光が不完全になり、反対に、露光条件を、最小寸法が大きいパターンに最適化すると、最小寸法が小さいパターンの露光が不完全になる。これを解消するためには、フューズセルアレイのパターンを、ノーマルセルが形成されるメモリセルアレイのパターンと同じとし、最小寸法を合わせる。最小寸法を合わせれば、露光条件は、フューズセルアレイのパターン、及びノーマルセルが形成されるメモリセルアレイのパターンそれぞれに最適化でき、どちらのパターンも完全に露光することが可能となる。
（第１変形例）
図１２は、この発明の第４実施形態の第１変形例に係る半導体集積回路装置を示す回路図である。
図１２に示すように、２重ビット線の場合には、ローカルビット線ＬＢＬ何本かおきに、グローバルビット線ＧＢＬ、例えば、読み出し用グローバルビット線ＺＧＢＬが配置されるので、センスアンプ回路２７の配置ピッチと、読み出し用グローバルビット線ＺＧＢＬの配置ピッチとが合うことがある。
第１変形例のように、フューズ回路１５のメモリセルアレイを２重ビット線としても、メモリセルアレイの端において、ビット線ＢＬを折り曲げる必要は無い。従って、メモリセルアレイの端において、折り曲げ領域を確保せずに済み、図１０に示す第１参考例に比較して、メモリセルアレイの大きさを小さくできる。もちろん、フューズ回路１５のメモリセルアレイのパターンと、ノーマルセルが集積されるメモリセルアレイのパターンとを同じにすることもできる。
（第２変形例）
図１３は、この発明の第４実施形態の第２変形例に係る半導体集積回路装置を示す回路図である。
図１３に示すように、第１変形例に対して、ダミーメモリセルを設定するようにしても良い。センスアンプ回路２７は、読み出し用グローバルビット線ＺＧＢＬ数本おきに接続される。本例では、偶数番目の読み出し用グローバルビット線ＺＧＢＬ０、ＺＧＢＬ２、…をセンスアンプ回路２７に接続し、奇数番目の読み出し用グローバルビット線ＺＧＢＬ１、ＺＧＢＬ３、…をセンスアンプ回路２７に接続しない。奇数番目の読み出し用グローバルビット線ＺＧＢＬ１、ＺＧＢＬ３、…に接続されるメモリセルは、ダミーメモリセルとなる。
第２変形例においても、第４実施形態、及び第４実施形態の第１変形例と同様の利点を得ることができる。さらに、第２変形例によれば、第１変形例に比較して、特に、センスアンプ回路２７の、読み出し用グローバルビット線ＺＧＢＬが延びる方向（Ｙ方向）に沿うセンスアンプ回路２７の長さｈを縮小でき、フューズ回路１５のレイアウト面積を、さらに小さくすることができる。
（メモリセル構造）
図１４は、この発明の第４実施形態に係る半導体集積回路装置のメモリセルアレイの一例を示す平面図である。なお、図１４においては、読み出し用グローバルビット線ＺＧＢＬ、及び書き込み用グローバルビット線ＷＧＢＬは省略する。
図１４に示すように、半導体基板２００中には、Ｙ方向に沿ったストライプ形状の素子領域ＡＡが、Ｙ方向に交差、例えば、直交するＸ方向に沿って複数形成される。複数の素子領域ＡＡを跨ぐようにして、Ｘ方向に沿ったストライプ形状のワード線ＷＬ０〜ＷＬ３及びセレクトゲート線ＳＧ０〜ＳＧ３が形成される。ワード線ＷＬ０〜ＷＬ３と素子領域ＡＡとが交差する領域には、セルトランジスタ５（図示せず）が形成され、セレクトゲート線ＳＧ０〜ＳＧ３と素子領域ＡＡとが交差する領域には、選択トランジスタ３（図示せず）が形成される。ワード線ＷＬ０〜ＷＬ３と素子領域ＡＡとが交差する領域には、セルトランジスタ５毎に分離された浮遊ゲートＦＧ（図示せず）が形成される。
隣接する２本のセレクトゲート線ＳＧ０、ＳＧ１、及びＳＧ２、ＳＧ３上には、Ｘ方向に沿ったストライプ形状のソース線ＳＬが形成される。ソース線ＳＬは、選択トランジスタ３のソース領域に、コンタクトプラグＣＰ１を介して電気的に接続される。素子領域ＡＡとほぼオーバーラップするようにして、Ｙ方向に沿ったストライプ形状のローカルビット線ＬＢＬ０、ＬＢＬ１が形成される。ローカルビット線ＬＢＬ０、ＬＢＬ１は、各セルトランジスタ５のドレイン領域に、コンタクトプラグＣＰ２を介して接続される。各セレクトゲート線ＳＧ０〜ＳＧ３の直上の領域には、Ｘ方向に沿ったストライプ形状の金属配線層２１０が形成されている。この金属配線層２１０は、セレクトゲート線ＳＧ０〜ＳＧ３のシャント配線として機能するものであり、図示せぬ領域でセレクトゲート線ＳＧ０〜ＳＧ３とコンタクトプラグによって接続される。上記の配線よりも上層のレベルに、Ｙ方向に沿ったストライプ形状の金属配線層が形成される。この金属配線層は、読み出し用グローバルビット線ＺＧＢＬ、及び書き込み用グローバルビット線ＷＧＢＬとして機能するが、図１４では図示を省略する。
次に、上記メモリセルアレイの断面構造について、図１５、図１６を用いて説明する。図１５は図１４中の１５−１５線に沿った断面図であり、図１６は図１４中の１６−１６線に沿った断面図である。
図１５、及び図１６に示すように、半導体基板２００の表面領域内には、ｐ型ウェル領域２２０が形成される。ｐ型ウェル領域２２０中には、素子分離領域ＳＴＩが形成される。素子分離領域ＳＴＩによって周囲を取り囲まれた領域が、素子領域ＡＡとなる。半導体基板２００の素子領域ＡＡ上には、ゲート絶縁膜２４０が形成され、ゲート絶縁膜２４０上に、セルトランジスタ５及び選択トランジスタ３のゲート電極が形成される。セルトランジスタ５及び選択トランジスタ３のゲート電極は、ゲート絶縁膜２４０上に形成された多結晶シリコン層２５０、多結晶シリコン層２５０上に形成されたゲート間絶縁膜２６０、及びゲート間絶縁膜２６０上に形成された多結晶シリコン層２７０を有する。ゲート間絶縁膜２６０は、例えばシリコン酸化膜、またはシリコン酸化膜とシリコン窒化膜との積層構造であるＯＮ膜、ＮＯ膜、またはＯＮＯ膜で形成される。なお、図１５に示すように、セルトランジスタ５においては、多結晶シリコン層２５０は隣接する素子領域ＡＡ間で互いに分離されており、浮遊ゲートＦＧとして機能する。多結晶シリコン層２７０はコントロールゲートとして機能し、ワード線ＷＬに接続される。ワード線ＷＬは、隣接する素子領域ＡＡ間で共通接続される。選択トランジスタ３においては、多結晶シリコン層２５０は、隣接する素子領域ＡＡ間で共通接続される。また、ゲート間絶縁膜２６０の一部が除去されており、多結晶シリコン層２５０は、多結晶シリコン層２７０に電気的に接続される。多結晶シリコン層２５０、及び２７０は、セレクトゲート線ＳＧに接続される。選択トランジスタ３においても、多結晶シリコン層２７０は、隣接する素子領域ＡＡ間で共通接続される。そして、隣接するゲート電極間に位置する半導体基板２００表面内には、不純物拡散層２８０が形成されている。不純物拡散層２８０は、隣接するトランジスタ同士で共用される。
なお、セルトランジスタ５と選択トランジスタ３とを含むメモリセル、及びダミーメモリセルは、次のような関係を有して形成されている。すなわち、隣接するメモリセルどうし（又はダミーメモリセルどうし）で、互いに選択トランジスタ３同士、またはセルトランジスタ５同士が隣り合う。つまり、隣り合ったもの同士は不純物拡散層を共有する。従って、隣接する２つのメモリセル（又はダミーメモリセル）は、選択トランジスタ３同士が隣り合う場合には、２つの選択トランジスタ３が共有する不純物拡散層２８０を中心にして、対称に配置される。逆に、セルトランジスタ５同士が隣り合う場合には、２つのセルトランジスタ５が共有する不純物拡散層２８０を中心にして、対称に配置される。
半導体基板２００上には、セルトランジスタ５、及び選択トランジスタ３を被覆するようにして、層間絶縁膜２９０が形成される。層間絶縁膜２９０中には、２つの選択トランジスタ３が共有する不純物拡散層（ソース領域）２８０に達するコンタクトプラグＣＰ１が形成される。層間絶縁膜２９０上には、コンタクトプラグＣＰ１に接続される金属配線層３００が形成される。金属配線層３００は、ソース線ＳＬとして機能する。
層間絶縁膜２９０上には、金属配線層３００を被覆するようにして、層間絶縁膜３１０が形成される。層間絶縁膜３１０表面から層間絶縁膜２９０を貫通して、メモリセルトランジスタ５の不純物拡散層（ドレイン領域）２８０に達するコンタクトプラグＣＰ２が形成される。層間絶縁膜３１０上には、複数のコンタクトプラグＣＰ２に共通に接続された金属配線層３２０が形成される。金属配線層３２０は、ローカルビット線ＬＢＬ０、ＬＢＬ１として機能する。
層間絶縁膜３１０上には、金属配線層３２０を被覆するようにして、層間絶縁膜３３０が形成される。そして、層間絶縁膜３３０上には金属配線層２１０が形成される。金属配線層２１０は、選択トランジスタ３のゲートのシャント配線として機能する。従って、図示せぬ領域に、層間絶縁膜３３０表面から、選択トランジスタＳＴのゲート電極２７０に達するコンタクトプラグが形成される。コンタクトプラグを介して、選択トランジスタ３のゲート電極２７０と金属配線層２１０とが電気的に接続される。
層間絶縁膜３３０上には、金属配線層２１０を被覆するようにして、層間絶縁膜３４０が形成される。層間絶縁膜３４０上には金属配線層３５０が形成される。金属配線層３５０は、図１６においては、読み出し用グローバルビット線ＺＧＢＬ０として機能する。層間絶縁膜３４０上には、金属配線層３５０を被覆するようにして、層間絶縁膜３６０が形成される。
図１４〜図１６に示すように、メモリセル、及びダミーメモリセルは、どちらも同じ構造である。なお、第２変形例はダミーメモリセルを設定しないので、ダミーメモリセルを、メモリセルとして使用すれば良い。
（第５実施形態）
次に、この発明の第５実施形態に係る半導体集積回路装置について、図１７を用いて説明する。本実施形態は、上記第１〜第４実施形態に係る半導体集積回路装置を備えたシステムＬＳＩに関するものである。
図１７は、この発明の第５実施形態に係る半導体集積回路装置を示すブロック図である。
図１７に示すように、第５実施形態は、同一半導体基板上に形成されたＮＡＮＤ型フラッシュメモリ（ＭＥＭＯＲＹ１）、３Ｔｒ−ＮＡＮＤ型フラッシュメモリ（ＭＥＭＯＲＹ２）、２Ｔｒフラッシュメモリ（ＭＥＭＯＲＹ３）、ＭＣＵ、Ｉ／Ｏ回路、及びフューズ回路（ＦＵＳＥ）を備えている。
ＮＡＮＤ型フラッシュメモリ（ＭＥＭＯＲＹ１）は、画像データや映像データを保存するストレージ用のメモリとして用いられる。
３Ｔｒ−ＮＡＮＤ型フラッシュメモリ（ＭＥＭＯＲＹ２）は、半導体集積回路装置へアクセスするためのＩＤコードやセキュリティコードを保持する。
２Ｔｒフラッシュメモリ（ＭＥＭＯＲＹ３）は、ＭＣＵが動作するためのプログラムデータを保持する。
ＭＣＵは、外部から入力される各種のコマンドに応答して、２Ｔｒフラッシュメモリから読み出したプログラムに基づいた処理を行う。この際、ＭＣＵは、ＳＲＡＭ（Static Random Access Memory）などを介することなく、直接２Ｔｒフラッシュメモリにアクセスする。ＭＣＵが行う処理の例としては、ＮＡＮＤ型フラッシュメモリに対して入力されるデータの圧縮や解凍、または外部装置の制御などがある。さらに、ＭＣＵは、ＮＡＮＤ型フラッシュメモリに保持されるデータに外部からアクセスされた場合、３Ｔｒ−ＮＡＮＤ型フラッシュメモリから所定のデータを読み出す。そして、ＭＣＵは、読み出したデータと、外部から入力されるＩＤコードやセキュリティコードと照合し、一致した場合にＮＡＮＤ型フラッシュメモリへのアクセスを許可する。ＮＡＮＤ型フラッシュメモリへのアクセスが許可されると、外部（ホスト）からＮＡＮＤ型フラッシュメモリ内のデータへのアクセスが行われる。即ち、ＭＣＵは、外部から受け取ったコマンドに応答してＮＡＮＤ型フラッシュメモリへトリガをかけ、データの読み出し（書き込み）を行う。
Ｉ／Ｏ回路は、半導体集積回路装置と外部との信号の授受を制御する。
フューズ回路は、第１〜第４実施形態において説明したものであり、２Ｔｒフラッシュメモリと同様に、２トランジスタ型メモリセルからなる。
このような第５実施形態によれば、第１〜第４実施形態において説明した利点に加え、下記の利点を得ることができる。
（１） 製造コストを抑えつつ、複数種の半導体メモリを同一チップ上に搭載できる。
ＮＡＮＤ型フラッシュメモリ、３Ｔｒ−ＮＡＮＤ型フラッシュメモリ、２Ｔｒフラッシュメモリ、及びフューズ回路がそれぞれ備えるセルトランジスタ及び選択トランジスタは、同一の工程で形成できる。即ち、同一の酸化工程、成膜工程、不純物注入工程、フォトリソグラフィ・エッチング工程によって、各トランジスタが形成される。その結果、ゲート絶縁膜、ゲート間絶縁膜、セルトランジスタの浮遊ゲート、及び制御ゲート、並びに選択トランジスタのセレクトゲートは、４つのメモリ間で同一となる。このような製造方法であると、１つのフラッシュメモリを形成するのに必要な工程数によって、３つのフラッシュメモリのメモリセルアレイ、及びフューズ回路のメモリセルアレイを形成できる。従って、複数種の半導体メモリを搭載したシステムＬＳＩの製造コストを低減できる。
（２） システムＬＳＩを高性能化できる。
本実施形態に係るシステムＬＳＩは、２Ｔｒフラッシュメモリの他、ＮＡＮＤ型フラッシュメモリ及び３Ｔｒ−ＮＡＮＤ型フラッシュメモリを有している。
２Ｔｒフラッシュメモリは、ＮＡＮＤ型フラッシュメモリや３Ｔｒ−ＮＡＮＤ型フラッシュメモリと異なり、書き込み及び消去時に正電圧（例えば、１２Ｖ）と負電圧（例えば、−８Ｖ）とを用いるが、書き込み禁止電圧を正電圧と負電圧との中間付近の０Ｖに設定できる。つまり、ビット線から書き込み禁止電圧を印加することが容易である。また、正電圧と負電圧とを用いることで、デコーダに用いられるＭＯＳトランジスタのゲート絶縁膜に印加される電位差は、正電位（例えば、１２Ｖ）若しくは負電位（例えば、−８Ｖ）である。従って、２Ｔｒフラッシュメモリが有するライトデコーダに使用されるＭＯＳトランジスタは、ＮＡＮＤ型フラッシュメモリや３Ｔｒ−ＮＡＮＤ型フラッシュメモリが有するロウデコーダに使用されるＭＯＳトランジスタよりもゲート絶縁膜の薄いものが使用できる。このため、ライトデコーダを小型化でき、ライトデコーダの動作速度を、ＮＡＮＤ型フラッシュメモリや３Ｔｒ−ＮＡＮＤ型フラッシュメモリが有するロウデコーダに比べて高速化出来る。従って、２Ｔｒフラッシュメモリの動作速度を向上できる。また、ランダムアクセスの高速化を図ることができる。
さらに、本実施形態では、上記２Ｔｒフラッシュメモリに、ＭＣＵが動作するためのプログラムデータを格納している。２Ｔｒフラッシュメモリは高速動作が可能であるから、ＭＣＵはＳＲＡＭなどを介さずにデータを２Ｔｒフラッシュメモリから直接読み出すことができる。その結果、ＳＲＡＭなどが不要となり、システムＬＳＩの構成を簡略化でき、動作速度を向上できる。
また、３Ｔｒ−ＮＡＮＤ型フラッシュメモリは、ＩＤコードやセキュリティコードを保持する。これらのコードデータは、データ量自体はそれ程大きくないが、頻繁に変更／更新されることが多い。従って、これらのコードデータを保持するメモリには、ある程度の高速動作が求められる。この点、３Ｔｒ−ＮＡＮＤ型フラッシュメモリは、消去単位がＮＡＮＤ型フラッシュメモリほど大きくなく、ページ単位でのデータの書き換えが可能である。従って、３Ｔｒ−ＮＡＮＤ型フラッシュメモリは、上記コードデータを保持するのに最適である。
また、従来、ＮＡＮＤ型フラッシュメモリを有するＬＳＩであると、書き換えが特定のブロックに集中することを防ぐために、次のようなコントローラが必要であった。すなわち、ウェアレベリングや論理で入力されたアドレスを物理アドレスに変換したり、ブロックに不良があった場合に、当該ブロックを不良ブロックとして以後使用しないように制御を行ったりするコントローラである。しかし本実施形態ではこのようなコントローラは不要である。なぜなら、ＮＡＮＤ型フラッシュメモリ内のブロックを制御するファームウェアプログラムを２Ｔｒフラッシュメモリに保持させ、ＭＣＵによって上記制御を行わせれば良いからである。ＭＣＵは、本来行う作業（外部装置の制御やＮＡＮＤ型フラッシュメモリに入力されるデータの計算処理など）の間の時間を使って、上記制御を行えば良い。勿論、ＭＣＵの能力と、本来ＭＣＵが処理しなければならない処理量の大小を見極めて、処理量が多い場合には、ハードウェアシーケンサ等を設けてＮＡＮＤ型フラッシュメモリの制御を行っても良い。
以上、この発明をいくつかの実施形態により説明したが、この発明は各実施形態に限定されるものではなく、その実施にあたっては発明の要旨を逸脱しない範囲で種々に変形することが可能である。
また、各実施形態は単独で実施することが可能であるが、適宜組み合わせて実施することも可能である。
また、各実施形態は種々の段階の発明を含んでおり、各実施形態において開示した複数の構成要件の適宜な組み合わせにより、種々の段階の発明を抽出することが可能である。
図１はこの発明の第１実施形態に係る半導体集積回路装置を示す回路図 図２はフューズ回路を有した半導体集積回路装置の一例を示すブロック図 図３は図２に示す不揮発性半導体メモリマクロの拡大図 図４はフューズ回路を利用したリダンダンシ回路の一例を示すブロック図 図５はこの発明の第２実施形態に係る半導体集積回路装置を示すブロック図 図６はこの発明の第３実施形態に係る半導体集積回路装置が持つノーマルセル及びその周辺回路の一例を示す回路図 図７はこの発明の第３実施形態に係る半導体集積回路装置が持つフューズセル及びその周辺回路の一例を示す回路図 図８は図６に示すメモリセルアレイの一例及び周辺回路の一例を示す回路図 図９は図６に示すメモリセルアレイの一例及び周辺回路の一例を示す回路図 図１０はこの発明の第４実施形態の参考例に係る半導体集積回路装置を示す回路図 図１１はこの発明の第４実施形態に係る半導体集積回路装置を示すブロック図 図１２はこの発明の第４実施形態の第１変形例に係る半導体集積回路装置を示す回路図 図１３はこの発明の第４実施形態の第２変形例に係る半導体集積回路装置を示す回路図 図１４はこの発明の第４実施形態に係る半導体集積回路装置のメモリセルアレイの一例を示す平面図 図１５は図１４中の１５−１５線に沿った断面図 図１６は図１４中の１６−１６線に沿った断面図 図１７はこの発明の第５実施形態に係る半導体集積回路装置を示すブロック図
符号の説明
１…フューズセル、３…選択トランジスタ、５…セルトランジスタ、２５…フューズセルアレイ、２７…センスアンプ、３９…ライトデコーダ、４５…セレクトゲートデコーダ。

Claims (5)

  1. ノーマルセルが集積されるメモリセルアレイを含む半導体メモリ回路と、
    前記半導体メモリ回路の動作情報を記憶するフューズセルが集積されるフューズ回路とを有し、
    前記フューズセルは、電荷蓄積層を有したセルトランジスタと、前記セルトランジスタを選択する選択トランジスタとを持つ２トランジスタ型メモリセルであることを特徴とする半導体集積回路装置。
  2. 前記フューズ回路は、
    フューズセルが集積される、複数のフューズセルアレイと、
    前記複数のフューズセルアレイから読み出した情報を増幅するセンスアンプ回路とを有し、
    前記センスアンプ回路は、前記複数のフューズセルアレイそれぞれで共有されることを特徴とする請求項１に記載の半導体集積回路装置。
  3. 前記フューズ回路は、
    フューズセルが集積される、フューズセルアレイと、
    前記フューズセルアレイから読み出した情報を増幅するセンスアンプ回路とを有し、
    前記フューズセルアレイは、前記センスアンプ回路に接続されるビット線と、前記センスアンプ回路に接続されないビット線とを有することを特徴とする請求項１に記載の半導体集積回路装置。
  4. 前記フューズセルアレイに形成されるビット線は、多重ビット線であることを特徴とする請求項２及び請求項３いずれかに記載の半導体集積回路装置。
  5. 前記ノーマルセルは、外部から与えられるアドレス信号をデコードして選択され、
    前記フューズセルは、電源投入直後に動作する回路から発生される内部信号をデコードして選択されることを特徴とする請求項１乃至請求項４いずれか一項に記載の半導体集積回路装置。
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