JP2005310285A - 半導体集積回路装置 - Google Patents
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- 239000004065 semiconductor Substances 0.000 title claims abstract description 73
- 230000015654 memory Effects 0.000 claims abstract description 176
- 238000003860 storage Methods 0.000 claims abstract description 15
- 238000003491 array Methods 0.000 claims description 9
- 239000010410 layer Substances 0.000 description 36
- 230000002950 deficient Effects 0.000 description 25
- 238000010586 diagram Methods 0.000 description 25
- 230000002093 peripheral effect Effects 0.000 description 19
- 238000007667 floating Methods 0.000 description 18
- 239000011229 interlayer Substances 0.000 description 17
- 239000002184 metal Substances 0.000 description 17
- 238000000034 method Methods 0.000 description 17
- 230000004048 modification Effects 0.000 description 13
- 238000012986 modification Methods 0.000 description 13
- 230000008569 process Effects 0.000 description 13
- 229910021420 polycrystalline silicon Inorganic materials 0.000 description 10
- 238000009826 distribution Methods 0.000 description 9
- 230000006870 function Effects 0.000 description 9
- 239000012535 impurity Substances 0.000 description 8
- 238000002955 isolation Methods 0.000 description 8
- 238000009792 diffusion process Methods 0.000 description 7
- 238000004519 manufacturing process Methods 0.000 description 7
- 239000000758 substrate Substances 0.000 description 6
- 230000008901 benefit Effects 0.000 description 5
- 230000008859 change Effects 0.000 description 4
- 101100203174 Zea mays SGS3 gene Proteins 0.000 description 3
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 description 2
- 230000007257 malfunction Effects 0.000 description 2
- 230000008439 repair process Effects 0.000 description 2
- 230000004044 response Effects 0.000 description 2
- 229910052814 silicon oxide Inorganic materials 0.000 description 2
- 229910052581 Si3N4 Inorganic materials 0.000 description 1
- 230000005540 biological transmission Effects 0.000 description 1
- 230000015572 biosynthetic process Effects 0.000 description 1
- 238000004364 calculation method Methods 0.000 description 1
- 230000015556 catabolic process Effects 0.000 description 1
- 230000006835 compression Effects 0.000 description 1
- 238000007906 compression Methods 0.000 description 1
- 239000000470 constituent Substances 0.000 description 1
- 230000008878 coupling Effects 0.000 description 1
- 238000010168 coupling process Methods 0.000 description 1
- 238000005859 coupling reaction Methods 0.000 description 1
- 230000006837 decompression Effects 0.000 description 1
- 238000005516 engineering process Methods 0.000 description 1
- 238000005530 etching Methods 0.000 description 1
- 239000002784 hot electron Substances 0.000 description 1
- 238000002513 implantation Methods 0.000 description 1
- 238000001459 lithography Methods 0.000 description 1
- 239000011159 matrix material Substances 0.000 description 1
- 230000003647 oxidation Effects 0.000 description 1
- 238000007254 oxidation reaction Methods 0.000 description 1
- 238000000206 photolithography Methods 0.000 description 1
- 230000009467 reduction Effects 0.000 description 1
- HQVNEWCFYHHQES-UHFFFAOYSA-N silicon nitride Chemical compound N12[Si]34N5[Si]62N3[Si]51N64 HQVNEWCFYHHQES-UHFFFAOYSA-N 0.000 description 1
- 230000003068 static effect Effects 0.000 description 1
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- G11—INFORMATION STORAGE
- G11C—STATIC STORES
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- G11C29/78—Masking faults in memories by using spares or by reconfiguring using programmable devices
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- G11C29/70—Masking faults in memories by using spares or by reconfiguring
- G11C29/78—Masking faults in memories by using spares or by reconfiguring using programmable devices
- G11C29/785—Masking faults in memories by using spares or by reconfiguring using programmable devices with redundancy programming schemes
- G11C29/789—Masking faults in memories by using spares or by reconfiguring using programmable devices with redundancy programming schemes using non-volatile cells or latches
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Abstract
【解決手段】ノーマルセルが集積されるメモリセルアレイを含む半導体メモリ回路と、半導体メモリ回路の動作情報を記憶するフューズセル1が集積されるフューズ回路とを有する。フューズセル1を、電荷蓄積層FGを有したセルトランジスタ5と、セルトランジスタを選択する選択トランジスタ3とを持つ2トランジスタ型メモリセルとする。
【選択図】 図1
Description
図1は、この発明の第1実施形態に係る半導体集積回路装置を示す回路図である。
データ読み出し時、データを読み出したいフューズセル1を選択する。フューズセル1の選択は、セレクトゲート線SGの電位に応じて行う。例えば、セレクトゲート線SGの電位が“H”レベルになると選択トランジスタ3がオンし、そのフューズセル1は選択される。反対に、セレクトゲート線SGの電位が“L”であれば選択トランジスタ3はオフし、そのフューズセル1は非選択となる。
データ書き込み時、データを書き込みたいフューズセル1を選択する。フューズセル1の選択は、ワード線WLの電位に応じて行う。例えば、ワード線WLの電位を書き込み電位VPP(例えば、12V)とすると、そのワード線WLに接続されたフューズセル1は選択される。反対に、ワード線WLの電位を“L”(例えば、0V)とすると、そのワード線WLに接続されたフューズセル1は非選択となる。
データ消去時、データを消去したいフューズセル1を選択する。フューズセル1の選択は、ワード線WLの電位に応じて行う。例えば、ワード線WLの電位を負電位VBB、例えば、−8Vとすると、そのワード線WLに接続されたフューズセル1は選択される。一方、ワード線WLをフローティングとすると、そのワード線WLに接続されたフューズセル1は非選択となる。
(2) 消去工程(全てのメモリセルの浮遊ゲートから電荷を抜き、全てのメモリセルのデータを“1”にする)
(3) プログラム工程(データ“0”を書き込むメモリセルの浮遊ゲートにのみ、電荷を注入する)
消去工程、及びプログラム工程は、ベリファイ読み出しを行い、しきい値をベリファイしながら行う。“1”データのしきい値分布を上記狭い範囲内に追い込んでいくためである。
(2) プログラム工程
2トランジスタ型メモリセルは、メモリセルの選択及び非選択を、選択トランジスタが行う。従って、“1”データのしきい値分布は、読み出し時のワード線電位、例えば、0V以下の負電位とし、“0”データのしきい値分布は、読み出し時のワード線電位、例えば、0V以上の正電位とすれば良い。特に、“1”データのしきい値分布ΔVthcellは、1トランジスタ型メモリセルのように狭い範囲に厳密に調整する必要はなく、単純に、“ΔVthcell<読み出し時のワード線電位(例えば、0V)”にすれば良い。このため、消去時工程時の2トランジスタ型メモリセルのベリファイ読み出しは、メモリセルのしきい値が読み出し時のワード線電位以下になったか否かだけが判断されれば良い。1トランジスタ型メモリセルのように、メモリセルのしきい値が選択ワード線電位以下になったこと、かつ、メモリセルのしきい値が非選択ワード線電位以上なったことの2つを判断する必要は無い。さらに、2トランジスタ型メモリセルは過消去も無いので、セルフコンバージェンスも実行しなくて良い。
第2実施形態は、フューズ回路のレイアウト面積の縮小に関する例である。
第3実施形態は、フューズセルのデコード方式に関する例である。
図6に示すノーマルセル1Nは、例えば、図3に示したメモリセルアレイ13内に集積される。なお、図6において、参照符号中の“N”は“ノーマル”を表し、ノーマルセルであること及びノーマルセルの周辺回路であることを示す。
図7に示すフューズセル1Fは、例えば、図3に示したフューズ回路15に集積される。なお、図7において、参照符号中の“F”は“フューズ”を表し、フューズセルであること及びフューズセルの周辺回路であることを示す。
第4実施形態は、センスアンプ回路の配置に関する例である。
図12は、この発明の第4実施形態の第1変形例に係る半導体集積回路装置を示す回路図である。
図13は、この発明の第4実施形態の第2変形例に係る半導体集積回路装置を示す回路図である。
図14は、この発明の第4実施形態に係る半導体集積回路装置のメモリセルアレイの一例を示す平面図である。なお、図14においては、読み出し用グローバルビット線ZGBL、及び書き込み用グローバルビット線WGBLは省略する。
次に、この発明の第5実施形態に係る半導体集積回路装置について、図17を用いて説明する。本実施形態は、上記第1〜第4実施形態に係る半導体集積回路装置を備えたシステムLSIに関するものである。
Claims (5)
- ノーマルセルが集積されるメモリセルアレイを含む半導体メモリ回路と、
前記半導体メモリ回路の動作情報を記憶するフューズセルが集積されるフューズ回路とを有し、
前記フューズセルは、電荷蓄積層を有したセルトランジスタと、前記セルトランジスタを選択する選択トランジスタとを持つ2トランジスタ型メモリセルであることを特徴とする半導体集積回路装置。 - 前記フューズ回路は、
フューズセルが集積される、複数のフューズセルアレイと、
前記複数のフューズセルアレイから読み出した情報を増幅するセンスアンプ回路とを有し、
前記センスアンプ回路は、前記複数のフューズセルアレイそれぞれで共有されることを特徴とする請求項1に記載の半導体集積回路装置。 - 前記フューズ回路は、
フューズセルが集積される、フューズセルアレイと、
前記フューズセルアレイから読み出した情報を増幅するセンスアンプ回路とを有し、
前記フューズセルアレイは、前記センスアンプ回路に接続されるビット線と、前記センスアンプ回路に接続されないビット線とを有することを特徴とする請求項1に記載の半導体集積回路装置。 - 前記フューズセルアレイに形成されるビット線は、多重ビット線であることを特徴とする請求項2及び請求項3いずれかに記載の半導体集積回路装置。
- 前記ノーマルセルは、外部から与えられるアドレス信号をデコードして選択され、
前記フューズセルは、電源投入直後に動作する回路から発生される内部信号をデコードして選択されることを特徴とする請求項1乃至請求項4いずれか一項に記載の半導体集積回路装置。
Priority Applications (2)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2004126843A JP2005310285A (ja) | 2004-04-22 | 2004-04-22 | 半導体集積回路装置 |
US11/110,715 US7342843B2 (en) | 2004-04-22 | 2005-04-21 | Semiconductor integrated circuit device |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2004126843A JP2005310285A (ja) | 2004-04-22 | 2004-04-22 | 半導体集積回路装置 |
Publications (1)
Publication Number | Publication Date |
---|---|
JP2005310285A true JP2005310285A (ja) | 2005-11-04 |
Family
ID=35136245
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2004126843A Pending JP2005310285A (ja) | 2004-04-22 | 2004-04-22 | 半導体集積回路装置 |
Country Status (2)
Country | Link |
---|---|
US (1) | US7342843B2 (ja) |
JP (1) | JP2005310285A (ja) |
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Publication number | Priority date | Publication date | Assignee | Title |
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2004
- 2004-04-22 JP JP2004126843A patent/JP2005310285A/ja active Pending
-
2005
- 2005-04-21 US US11/110,715 patent/US7342843B2/en not_active Expired - Fee Related
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Also Published As
Publication number | Publication date |
---|---|
US7342843B2 (en) | 2008-03-11 |
US20050237842A1 (en) | 2005-10-27 |
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Legal Events
Date | Code | Title | Description |
---|---|---|---|
A621 | Written request for application examination |
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