JPH05234385A - 半導体不揮発性記憶装置とその消去書き込み方法 - Google Patents
半導体不揮発性記憶装置とその消去書き込み方法Info
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- JPH05234385A JPH05234385A JP7008792A JP7008792A JPH05234385A JP H05234385 A JPH05234385 A JP H05234385A JP 7008792 A JP7008792 A JP 7008792A JP 7008792 A JP7008792 A JP 7008792A JP H05234385 A JPH05234385 A JP H05234385A
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Abstract
(57)【要約】
【構成】 モニターメモリトランジスタと、消去、書き
込みの電圧とパルス幅とを記憶する設定条件記憶エリア
と、消去パルス幅を最適の値に設定する消去タイマー回
路１３と、書き込みパルス幅を最適の値に設定する書き
込みタイマー回路２７と、消去用の高電圧を最適の値に
設定する消去電圧発生回路１９と、書き込み用の高電圧
を最適の値に設定する書き込み電圧発生回路２０とを備
え、設定条件記憶エリアの出力信号により消去タイマー
回路と書き込みタイマー回路と消去電圧発生回路と書き
込み電圧発生回路とを制御する。 【効果】 ロット間、半導体基板間、チップ間にメモリ
製造プロセスのばらつきによる、メモリ特性の違いがあ
っても、各メモリチップ毎に最適な消去、書き込みパル
ス幅と、最適な消去、書き込み電圧値とを設定すること
ができ、信頼性の高い半導体不揮発性記憶装置を提供で
きる。
込みの電圧とパルス幅とを記憶する設定条件記憶エリア
と、消去パルス幅を最適の値に設定する消去タイマー回
路１３と、書き込みパルス幅を最適の値に設定する書き
込みタイマー回路２７と、消去用の高電圧を最適の値に
設定する消去電圧発生回路１９と、書き込み用の高電圧
を最適の値に設定する書き込み電圧発生回路２０とを備
え、設定条件記憶エリアの出力信号により消去タイマー
回路と書き込みタイマー回路と消去電圧発生回路と書き
込み電圧発生回路とを制御する。 【効果】 ロット間、半導体基板間、チップ間にメモリ
製造プロセスのばらつきによる、メモリ特性の違いがあ
っても、各メモリチップ毎に最適な消去、書き込みパル
ス幅と、最適な消去、書き込み電圧値とを設定すること
ができ、信頼性の高い半導体不揮発性記憶装置を提供で
きる。
Description
【０００１】
【産業上の利用分野】本発明は、半導体不揮発性記憶装
置の構成と、その消去、書き込み方法とに関する。
置の構成と、その消去、書き込み方法とに関する。
【０００２】
【従来の技術】図４の不揮発性記憶装置の消去、書き込
み用高電圧（以下ＶＰＰと記載する）発生回路ブロック
を示す図を用いて、従来の半導体不揮発性メモリの消
去、書き込みを行うためのＶＰＰ電圧発生方法を説明す
る。図４（ａ）は消去用電圧発生のための回路構成を示
し、図４（ｂ）は書き込み用電圧発生のための回路構成
を示す。
み用高電圧（以下ＶＰＰと記載する）発生回路ブロック
を示す図を用いて、従来の半導体不揮発性メモリの消
去、書き込みを行うためのＶＰＰ電圧発生方法を説明す
る。図４（ａ）は消去用電圧発生のための回路構成を示
し、図４（ｂ）は書き込み用電圧発生のための回路構成
を示す。
【０００３】まず消去用ＶＰＰ電圧発生方法を、図４
（ａ）を用いて説明する。図４（ａ）に示すように、メ
モリチップ内でメモリ消去信号５１が発生すると、この
メモリ消去信号５１によりメモリチップ内の消去タイマ
ー回路５３で作られるパルス幅Ｔ１の消去タイマー回路
出力信号５５が、消去タイマー回路５３から出力する。
この消去タイマー回路出力信号５５により消去電圧発生
回路５７をコントロールして作られるパルス幅Ｔ１で電
圧値ＶＰＰ１の消去電圧発生回路出力信号５９をメモリ
アレイに印加することにより、不揮発性メモリの消去を
行なう。
（ａ）を用いて説明する。図４（ａ）に示すように、メ
モリチップ内でメモリ消去信号５１が発生すると、この
メモリ消去信号５１によりメモリチップ内の消去タイマ
ー回路５３で作られるパルス幅Ｔ１の消去タイマー回路
出力信号５５が、消去タイマー回路５３から出力する。
この消去タイマー回路出力信号５５により消去電圧発生
回路５７をコントロールして作られるパルス幅Ｔ１で電
圧値ＶＰＰ１の消去電圧発生回路出力信号５９をメモリ
アレイに印加することにより、不揮発性メモリの消去を
行なう。
【０００４】次に書き込み用ＶＰＰ電圧発生方法を、図
４（ｂ）を用いて説明する。メモリチップ内でメモリ書
き込み信号６１が発生すると、このメモリ書き込み信号
６１によりメモリチップ内の書き込みタイマー回路６３
で作られるパルス幅Ｔ２の書き込みタイマー回路出力信
号６５が、書き込みタイマー回路６３から出力する。こ
の書き込みタイマー回路出力信号６５により、書き込み
電圧発生回路６７をコントロールして作られるパルス幅
Ｔ２で電圧値ＶＰＰ２の書き込み電圧発生回路出力信号
６９をメモリアレイに印加することにより、不揮発性メ
モリの書き込みを行なう。
４（ｂ）を用いて説明する。メモリチップ内でメモリ書
き込み信号６１が発生すると、このメモリ書き込み信号
６１によりメモリチップ内の書き込みタイマー回路６３
で作られるパルス幅Ｔ２の書き込みタイマー回路出力信
号６５が、書き込みタイマー回路６３から出力する。こ
の書き込みタイマー回路出力信号６５により、書き込み
電圧発生回路６７をコントロールして作られるパルス幅
Ｔ２で電圧値ＶＰＰ２の書き込み電圧発生回路出力信号
６９をメモリアレイに印加することにより、不揮発性メ
モリの書き込みを行なう。
【０００５】従来の不揮発性メモリは、あらかじめ不揮
発性メモリ回路内に、メモリの消去と書き込みとの電圧
値と、消去と書き込みとのパルス幅（時間）とは、設定
されている。このため、どのすべてのメモリチップも同
一の電圧値とパルス幅とで、消去、書き込みを行なって
いる。
発性メモリ回路内に、メモリの消去と書き込みとの電圧
値と、消去と書き込みとのパルス幅（時間）とは、設定
されている。このため、どのすべてのメモリチップも同
一の電圧値とパルス幅とで、消去、書き込みを行なって
いる。
【０００６】
【発明が解決しようとする課題】ＭＮＯＳ（金属―窒化
シリコン膜―酸化シリコン膜―半導体）型のような不揮
発性メモリは、僅かな酸化シリコン膜厚や窒化シリコン
膜厚の違いによりメモリの消去、書き込み特性は変わっ
てしまう。
シリコン膜―酸化シリコン膜―半導体）型のような不揮
発性メモリは、僅かな酸化シリコン膜厚や窒化シリコン
膜厚の違いによりメモリの消去、書き込み特性は変わっ
てしまう。
【０００７】ＭＮＯＳ型のような不揮発性メモリでは、
この不揮発性メモリの製造プロセスのばらつきにより、
メモリチップ毎、半導体基板毎、製造ロット毎にメモリ
特性が変わった場合においても、前述のように全て同一
の条件でメモリの消去、書き込みを行なうことになるの
で、これによりメモリの信頼性をそこなってしまう。
この不揮発性メモリの製造プロセスのばらつきにより、
メモリチップ毎、半導体基板毎、製造ロット毎にメモリ
特性が変わった場合においても、前述のように全て同一
の条件でメモリの消去、書き込みを行なうことになるの
で、これによりメモリの信頼性をそこなってしまう。
【０００８】図３はメモリ特性を示すグラフで、メモリ
ゲート電圧（ＶＧ）と、メモリトランジスタのしきい値
電圧（Ｖｔｈ）との関係を示すメモリヒステリシス特性
である。
ゲート電圧（ＶＧ）と、メモリトランジスタのしきい値
電圧（Ｖｔｈ）との関係を示すメモリヒステリシス特性
である。
【０００９】製造上のばらつきにより曲線７１，曲線７
３のヒステリシス特性に示すような特性の違いが、製造
ロット間、半導体基板間、チップ間で生じる。
３のヒステリシス特性に示すような特性の違いが、製造
ロット間、半導体基板間、チップ間で生じる。
【００１０】このメモリ特性の異なる不揮発性メモリ
を、同一の消去、書き込み電圧と、同一の消去、書き込
みパルス幅とで消去、書き込みを行なうと、メモリ素子
は、丸部７５で示すオーバイレーズ、すなわち消去電圧
を高くすると、ゲート電極から電子が注入されるため、
Ｖｔｈがエンハンス側にシフトする現象を起こしてしま
い、メモリ素子を劣化させてしまう。
を、同一の消去、書き込み電圧と、同一の消去、書き込
みパルス幅とで消去、書き込みを行なうと、メモリ素子
は、丸部７５で示すオーバイレーズ、すなわち消去電圧
を高くすると、ゲート電極から電子が注入されるため、
Ｖｔｈがエンハンス側にシフトする現象を起こしてしま
い、メモリ素子を劣化させてしまう。
【００１１】さらに、メモリウィンドウ幅７２も充分取
れず、メモリのデータ保持特性も悪くなってしまい、半
導体不揮発性記憶装置の信頼性を損なう。
れず、メモリのデータ保持特性も悪くなってしまい、半
導体不揮発性記憶装置の信頼性を損なう。
【００１２】本発明は、このような従来技術の課題を解
決し、製造上のばらつきによって、製造ロット間、半導
体基板間、メモリチップ間でメモリ特性が変わっても、
最適な消去、書き込み電圧と、最適な消去、書き込みパ
ルス幅とにより、不揮発性メモリを消去、書き込みする
ことにより、メモリ素子の信頼性を向上することが可能
な、半導体不揮発性記憶素子の構造と、その消去、書き
込み方法とを提供することを目的としている。
決し、製造上のばらつきによって、製造ロット間、半導
体基板間、メモリチップ間でメモリ特性が変わっても、
最適な消去、書き込み電圧と、最適な消去、書き込みパ
ルス幅とにより、不揮発性メモリを消去、書き込みする
ことにより、メモリ素子の信頼性を向上することが可能
な、半導体不揮発性記憶素子の構造と、その消去、書き
込み方法とを提供することを目的としている。
【００１３】
【課題を解決するための手段】上記目的を達成するため
に本発明の半導体不揮発性メモリは、下記記載の構成と
方法とを採用する。
に本発明の半導体不揮発性メモリは、下記記載の構成と
方法とを採用する。
【００１４】本発明の半導体不揮発性記憶装置の構成
は、半導体基板あるいはメモリチップに設けるモニター
メモリトランジスタと、消去、書き込みの電圧とパルス
幅とを記憶する設定条件記憶エリアと、消去パルス幅を
所定の値に設定する消去タイマー回路と、書き込みパル
ス幅を所定の値に設定する書き込みタイマー回路と、消
去用の高電圧を所定の値に設定する消去電圧発生回路
と、書き込み用の高電圧を所定の値に設定する書き込み
電圧発生回路とを備え、設定条件記憶エリアの出力信号
により消去タイマー回路と書き込みタイマー回路と消去
電圧発生回路と書き込み電圧発生回路とを制御すること
を特徴とする。
は、半導体基板あるいはメモリチップに設けるモニター
メモリトランジスタと、消去、書き込みの電圧とパルス
幅とを記憶する設定条件記憶エリアと、消去パルス幅を
所定の値に設定する消去タイマー回路と、書き込みパル
ス幅を所定の値に設定する書き込みタイマー回路と、消
去用の高電圧を所定の値に設定する消去電圧発生回路
と、書き込み用の高電圧を所定の値に設定する書き込み
電圧発生回路とを備え、設定条件記憶エリアの出力信号
により消去タイマー回路と書き込みタイマー回路と消去
電圧発生回路と書き込み電圧発生回路とを制御すること
を特徴とする。
【００１５】本発明の半導体不揮発性記憶装置の消去書
き込み方法は、半導体基板あるいはメモリチップに設け
るモニターメモリトランジスタの特性測定を行ない、こ
の測定結果をメモリチップに設ける設定条件記憶エリア
に記憶させ、この設定条件記憶エリアからの出力信号に
より、消去タイマー回路と書き込みタイマー回路、およ
び消去電圧発生回路と書き込み電圧発生回路とのパルス
幅およびび電圧を制御することを特徴とする。
き込み方法は、半導体基板あるいはメモリチップに設け
るモニターメモリトランジスタの特性測定を行ない、こ
の測定結果をメモリチップに設ける設定条件記憶エリア
に記憶させ、この設定条件記憶エリアからの出力信号に
より、消去タイマー回路と書き込みタイマー回路、およ
び消去電圧発生回路と書き込み電圧発生回路とのパルス
幅およびび電圧を制御することを特徴とする。
【００１６】
【実施例】以下図面を用いて本発明の実施例を説明す
る。本発明の半導体不揮発性メモリの消去、書き込み回
路のブロック図を示す図１の回路ブロック図と、この消
去、書き込み回路の設定データを記録しておく設定条件
記憶エリアを示す図２とを参照して説明する。なお図１
（ａ）は消去用電圧発生方法を示し、図１（ｂ）は書き
込み用電圧発生方法を示す。
る。本発明の半導体不揮発性メモリの消去、書き込み回
路のブロック図を示す図１の回路ブロック図と、この消
去、書き込み回路の設定データを記録しておく設定条件
記憶エリアを示す図２とを参照して説明する。なお図１
（ａ）は消去用電圧発生方法を示し、図１（ｂ）は書き
込み用電圧発生方法を示す。
【００１７】本発明の半導体不揮発性記憶装置は、図２
に示すように、メモリチップ４１には、このメモリチッ
プ４１に設けるモニターメモリトランジスタ４７と、不
揮発性メモリを形成したメモリアレイ４３と、設定条件
記憶エリア４５とから構成する。このメモリ特性測定用
のモニターメモリトランジスタ４７は、メモリチップ４
１内に無くても、メモリチップ４１を複数個形成した半
導体基板内に１個以上あればよい。
に示すように、メモリチップ４１には、このメモリチッ
プ４１に設けるモニターメモリトランジスタ４７と、不
揮発性メモリを形成したメモリアレイ４３と、設定条件
記憶エリア４５とから構成する。このメモリ特性測定用
のモニターメモリトランジスタ４７は、メモリチップ４
１内に無くても、メモリチップ４１を複数個形成した半
導体基板内に１個以上あればよい。
【００１８】設定条件記憶エリア４１は、メモリアレイ
４３に形成した不揮発性メモリと同じ構造のＭＮＯＳ
型、あるいはＭＯＮＯＳ（金属―酸化シリコン膜―窒化
シリコン膜―酸化シリコン膜―半導体）型の不揮発性メ
モリで構成する。
４３に形成した不揮発性メモリと同じ構造のＭＮＯＳ
型、あるいはＭＯＮＯＳ（金属―酸化シリコン膜―窒化
シリコン膜―酸化シリコン膜―半導体）型の不揮発性メ
モリで構成する。
【００１９】上述した半導体基板、あるいはメモリチッ
プ４１上に配置したモニターメモリトランジスタ４７
の、メモリ特性であるヒステリシス特性を測定し、この
特性測定から得られた最適な消去パルス幅と、最適な書
き込みパルス幅と、最適な消去電圧値と、最適な書き込
み電圧とを求める。
プ４１上に配置したモニターメモリトランジスタ４７
の、メモリ特性であるヒステリシス特性を測定し、この
特性測定から得られた最適な消去パルス幅と、最適な書
き込みパルス幅と、最適な消去電圧値と、最適な書き込
み電圧とを求める。
【００２０】これらの測定値から、図１に示す、消去タ
イマー回路１３と、書き込みタイマー回路２７とのパル
ス幅Ｔ１とＴ２とを設定する設定データと、消去電圧発
生回路１９と、書き込み電圧発生回路３３との出力電圧
値ＶＰＰ１とＶＰＰ２とを設定する設定データとを設定
条件記憶エリア４５に書き込む。
イマー回路１３と、書き込みタイマー回路２７とのパル
ス幅Ｔ１とＴ２とを設定する設定データと、消去電圧発
生回路１９と、書き込み電圧発生回路３３との出力電圧
値ＶＰＰ１とＶＰＰ２とを設定する設定データとを設定
条件記憶エリア４５に書き込む。
【００２１】設定条件記憶エリア４５に書き込まれた消
去タイマー回路１３の消去パルス幅と、書き込みタイマ
ー回路２７の書き込みパルス幅と、消去電圧発生回路１
９の消去電圧値と、書き込み電圧発生回路３３の書き込
み電圧値との設定データは、不揮発性メモリの消去時、
書き込み時にそれぞれ読み出される。
去タイマー回路１３の消去パルス幅と、書き込みタイマ
ー回路２７の書き込みパルス幅と、消去電圧発生回路１
９の消去電圧値と、書き込み電圧発生回路３３の書き込
み電圧値との設定データは、不揮発性メモリの消去時、
書き込み時にそれぞれ読み出される。
【００２２】設定条件記憶エリア４５の出力信号は、図
１に示す、消去タイマー回路１３に接続する消去パルス
幅設定回路１４に消去パルス幅設定信号１５として出力
し、さらに書き込みタイマー回路２７に接続する書き込
みパルス幅設定回路２８に書き込みパルス幅設定信号２
９として出力し、さらに消去電圧発生回路１９に接続す
る消去電圧値設定回路２０に消去電圧値設定信号２１と
して出力し、書き込み電圧発生回路３３に接続する書き
込み電圧値設定回路３４に書き込み電圧値設定信号３５
として出力する。
１に示す、消去タイマー回路１３に接続する消去パルス
幅設定回路１４に消去パルス幅設定信号１５として出力
し、さらに書き込みタイマー回路２７に接続する書き込
みパルス幅設定回路２８に書き込みパルス幅設定信号２
９として出力し、さらに消去電圧発生回路１９に接続す
る消去電圧値設定回路２０に消去電圧値設定信号２１と
して出力し、書き込み電圧発生回路３３に接続する書き
込み電圧値設定回路３４に書き込み電圧値設定信号３５
として出力する。
【００２３】不揮発性メモリの消去方法を図１（ａ）と
図２とを交互に用いて説明する。
図２とを交互に用いて説明する。
【００２４】不揮発性メモリの消去時には、図１（ａ）
に示す、メモリ消去信号１１が発生し、このメモリ消去
信号１１は消去タイマー回路１３に入力する。そして図
２に示す、メモリチップ４１の設定条件記憶エリア４５
からは、消去パルス幅設定信号１５と、消去電圧値設定
信号２１とが読み出される。
に示す、メモリ消去信号１１が発生し、このメモリ消去
信号１１は消去タイマー回路１３に入力する。そして図
２に示す、メモリチップ４１の設定条件記憶エリア４５
からは、消去パルス幅設定信号１５と、消去電圧値設定
信号２１とが読み出される。
【００２５】設定条件記憶エリア４５から読み出された
消去パルス幅設定信号１５は、消去パルス幅設定回路１
４に入力し、消去パルス幅を設定し、消去タイマー回路
１３に入力する。この消去タイマー回路１３からは、Ｔ
１なるパルス幅の消去タイマー回路出力信号１７が出力
する。
消去パルス幅設定信号１５は、消去パルス幅設定回路１
４に入力し、消去パルス幅を設定し、消去タイマー回路
１３に入力する。この消去タイマー回路１３からは、Ｔ
１なるパルス幅の消去タイマー回路出力信号１７が出力
する。
【００２６】一方、設定条件記憶エリア４５から読み出
された消去電圧値設定信号２１は、消去電圧値設定回路
２０に入力し、消去電圧値であるＶＰＰ１を設定し、消
去電圧発生回路１９に入力する。
された消去電圧値設定信号２１は、消去電圧値設定回路
２０に入力し、消去電圧値であるＶＰＰ１を設定し、消
去電圧発生回路１９に入力する。
【００２７】この結果、消去電圧発生回路１９は、パル
ス幅がＴ１で消去電圧値がＶＰＰ１なる消去電圧発生回
路出力信号２３を出力する。この最適な消去パルス幅Ｔ
１と最適な消去電圧ＶＰＰ１とにより不揮発性メモリの
消去を行う。
ス幅がＴ１で消去電圧値がＶＰＰ１なる消去電圧発生回
路出力信号２３を出力する。この最適な消去パルス幅Ｔ
１と最適な消去電圧ＶＰＰ１とにより不揮発性メモリの
消去を行う。
【００２８】次に不揮発性メモリの書き込み方法を図１
（ｂ）と図２とを交互に用いて説明する。
（ｂ）と図２とを交互に用いて説明する。
【００２９】不揮発性メモリの書き込み時には、図１
（ｂ）に示すメモリ書き込み信号２５が発生し、このメ
モリ書き込み信号２５は、書き込みタイマー回路２７に
入力する。図２に示すメモリチップ４１の設定条件記憶
エリア４５からは、書き込みパルス幅設定信号２９と、
書き込み電圧値設定信号３５とが読み出される。
（ｂ）に示すメモリ書き込み信号２５が発生し、このメ
モリ書き込み信号２５は、書き込みタイマー回路２７に
入力する。図２に示すメモリチップ４１の設定条件記憶
エリア４５からは、書き込みパルス幅設定信号２９と、
書き込み電圧値設定信号３５とが読み出される。
【００３０】設定条件記憶エリア４５から読み出された
書き込みパルス幅設定信号２９は、書き込みパルス幅設
定回路２８に入力し、書き込みパルス幅を設定し、書き
込みタイマー回路２７に入力する。この書き込みタイマ
ー回路２７からはＴ２なるパルス幅の書き込みタイマー
回路出力信号３１が出力する。
書き込みパルス幅設定信号２９は、書き込みパルス幅設
定回路２８に入力し、書き込みパルス幅を設定し、書き
込みタイマー回路２７に入力する。この書き込みタイマ
ー回路２７からはＴ２なるパルス幅の書き込みタイマー
回路出力信号３１が出力する。
【００３１】一方、設定条件記憶エリア４５から読み出
された書き込み電圧値設定信号３５は、書き込み電圧値
設定回路３４に入力し、書き込み電圧値であるＶＰＰ２
を設定し、書き込み電圧発生回路３３に入力する。
された書き込み電圧値設定信号３５は、書き込み電圧値
設定回路３４に入力し、書き込み電圧値であるＶＰＰ２
を設定し、書き込み電圧発生回路３３に入力する。
【００３２】この結果、書き込み電圧発生回路３３は、
パルス幅がＴ２で書き込み電圧値がＶＰＰ２なる書き込
み電圧発生回路出力信号３７を出力する。この最適な書
き込みパルス幅Ｔ２と最適な書き込み電圧ＶＰＰ２とに
より不揮発性メモリの書き込みを行う。
パルス幅がＴ２で書き込み電圧値がＶＰＰ２なる書き込
み電圧発生回路出力信号３７を出力する。この最適な書
き込みパルス幅Ｔ２と最適な書き込み電圧ＶＰＰ２とに
より不揮発性メモリの書き込みを行う。
【００３３】
【発明の効果】以上説明したように本発明によれば、製
造ロット間、半導体基板間、メモリチップ間に、製造プ
ロセスのばらつきによる、メモリ特性の違いがあって
も、各メモリチップ毎に最適な消去パルス幅と書き込み
パルス幅、および最適な消去電圧値と書き込み電圧値を
設定することができ、信頼性の高い半導体不揮発性記憶
装置を提供することができる。
造ロット間、半導体基板間、メモリチップ間に、製造プ
ロセスのばらつきによる、メモリ特性の違いがあって
も、各メモリチップ毎に最適な消去パルス幅と書き込み
パルス幅、および最適な消去電圧値と書き込み電圧値を
設定することができ、信頼性の高い半導体不揮発性記憶
装置を提供することができる。
【図１】本発明の半導体不揮発性メモリの消去回路ブロ
ックと書き込み回路ブロックとを示す回路ブロック図で
ある。
ックと書き込み回路ブロックとを示す回路ブロック図で
ある。
【図２】本発明の半導体不揮発性記憶装置を示す平面図
である。
である。
【図３】不揮発性メモリの書き込み消去特性を示すグラ
フである。
フである。
【図４】従来の半導体不揮発性メモリの消去回路ブロッ
クと書き込み回路ブロックとを示す回路ブロック図であ
る。
クと書き込み回路ブロックとを示す回路ブロック図であ
る。
１３ 消去タイマー回路 １４ 消去パルス幅設定回路 １９ 消去電圧発生回路 ２０ 消去電圧値設定回路 ２７ 書き込みタイマー回路 ２８ 書き込みパルス幅設定回路 ３３ 書き込み電圧発生回路 ３４ 書き込み電圧値設定回路 ４５ 設定条件記憶エリア ４７ モニターメモリトランジスタ ７５ オーバーイレーズ
Claims (2)
- 【請求項１】 半導体基板あるいはメモリチップに設け
るモニターメモリトランジスタと、消去、書き込みの電
圧とパルス幅とを記憶する設定条件記憶エリアと、消去
パルス幅を所定の値に設定する消去タイマー回路と、書
き込みパルス幅を所定の値に設定する書き込みタイマー
回路と、消去用の高電圧を所定の値に設定する消去電圧
発生回路と、書き込み用の高電圧を所定の値に設定する
書き込み電圧発生回路とを備え、設定条件記憶エリアの
出力信号により消去タイマー回路と書き込みタイマー回
路と消去電圧発生回路と書き込み電圧発生回路とを制御
することを特徴とする半導体不揮発性記憶装置。 - 【請求項２】 半導体基板あるいはメモリチップに設け
るモニターメモリトランジスタの特性測定を行ない、こ
の測定結果をメモリチップに設ける設定条件記憶エリア
に記憶させ、この設定条件記憶エリアからの出力信号に
より消去タイマー回路と書き込みタイマー回路、および
消去電圧発生回路と書き込み電圧発生回路とのパルス幅
および電圧を制御することを特徴とする半導体不揮発性
記憶装置の消去書き込み方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7008792A JPH05234385A (ja) | 1992-02-21 | 1992-02-21 | 半導体不揮発性記憶装置とその消去書き込み方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7008792A JPH05234385A (ja) | 1992-02-21 | 1992-02-21 | 半導体不揮発性記憶装置とその消去書き込み方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH05234385A true JPH05234385A (ja) | 1993-09-10 |
Family
ID=13421411
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP7008792A Pending JPH05234385A (ja) | 1992-02-21 | 1992-02-21 | 半導体不揮発性記憶装置とその消去書き込み方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH05234385A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7342843B2 (en) | 2004-04-22 | 2008-03-11 | Kabushiki Kaisha Toshiba | Semiconductor integrated circuit device |
| KR100843037B1 (ko) * | 2007-03-27 | 2008-07-01 | 주식회사 하이닉스반도체 | 플래시 메모리 장치 및 이의 소거 방법 |
-
1992
- 1992-02-21 JP JP7008792A patent/JPH05234385A/ja active Pending
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7342843B2 (en) | 2004-04-22 | 2008-03-11 | Kabushiki Kaisha Toshiba | Semiconductor integrated circuit device |
| KR100843037B1 (ko) * | 2007-03-27 | 2008-07-01 | 주식회사 하이닉스반도체 | 플래시 메모리 장치 및 이의 소거 방법 |
| JP2008243347A (ja) * | 2007-03-27 | 2008-10-09 | Hynix Semiconductor Inc | フラッシュメモリ装置およびその消去方法 |
| US7808829B2 (en) | 2007-03-27 | 2010-10-05 | Hynix Semiconductor Inc. | Flash memory device capable of overcoming fast program/slow erase phenomenon and erase method thereof |
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