JPH11176179A - 不揮発性半導体記憶装置 - Google Patents

Abstract

(57)【要約】 【課題】 昇圧回路を使用する書込時及び消去のプリプ
ログラム時又は１セルに数ビットのデータを有するメモ
リセルの書込動作及び消去時のプリプログラム動作にお
いて、昇圧回路の電流供給能力を十分に利用すると共
に、書込動作及びプリプログラム動作を高速で実施する
ことができる不揮発性半導体記憶装置を提供する。 【解決手段】 メモリセル１には、メモリセル１への書
込電圧の印可を制御すると共に、メモリセルの情報を読
み出すためのｍ個の書込・読出回路２ａ、・・・、２ｍ
が接続されている。また、各書込・読出回路２ａ、・・
・、２ｍには、昇圧回路４及び書込時間制御回路３が接
続されており、書込時間制御回路３は、各メモリセルへ
の書込電圧の印加タイミングを相互にずらすものであ
る。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、複数ビットのデー
タを分割して書込む不揮発性半導体記憶装置に関し、特
に、書込動作及び消去時のプリプログラム動作を高速で
実施することができる不揮発性半導体記憶装置に関す
る。

【０００２】

【従来の技術】従来より、データを電気的に書き換える
ことができる不揮発性半導体記憶装置の一種として、Ｅ
ＥＰＲＯＭ（Electrically Erasable Programmable Rea
d OnlyMemory ）及び、ＦｌａｓｈＥＥＰＲＯＭと呼ば
れるものがある。図１０は、従来のＦｌａｓｈＥＥＰＲ
ＯＭのメモリセルの構造を示す断面図である。図１０に
示すように、Ｐ型シリコン基板２０の表面にＮ型不純物
拡散層からなるドレイン拡散層２１とソース拡散層２２
が選択的に形成されている。そして、これらのドレイン
拡散層２１とソース拡散層２２との間に、チャネル領域
２３が形成されている。チャネル領域２３の上には、Ｓ
ｉＯ₂膜からなるトンネル絶縁膜２４が形成され、その
上に浮遊ゲート２５が形成されている。また、浮遊ゲー
ト２５の上には、層間絶縁膜２６、制御ゲート２７が順
次形成されている。なお、浮遊ゲート２５及び制御ゲー
ト２７の側壁面上にも絶縁膜が形成されており、これに
より、ゲート２５及び２７は完全に絶縁膜により覆われ
ている。

【０００３】更に、ドレイン拡散層２１の上には、ドレ
イン拡散層２１に電気的に接続されたビット線２８が形
成されており、ソース拡散層２２の上には、ソース拡散
層２２に電気的に接続されたソース線２９が形成されて
いる。

【０００４】このように構成されたメモリセルの書き込
み動作について、以下に説明する。例えば、Ｐ型シリコ
ン基板２０を接地し、制御ゲート２７を１２Ｖ、ドレイ
ン拡散層２１を５Ｖ、ソース拡散層２２を０Ｖに設定す
る。このとき、制御ゲート２７と浮遊ゲート２５の容量
結合により、浮遊ゲート２５の電位が上がり、ドレイン
拡散層２１とソース拡散層２２との間にチャネルが形成
される。そして、制御ゲート２７の高い電圧（１２Ｖ）
及びドレイン拡散層２１の電圧により、ドレイン拡散層
２１の近傍で、高エネルギーの電子（ホットエレクトロ
ン）が発生する。

【０００５】次いで、このホットエレクトロンが、Ｐ型
シリコン基板２０とトンネル絶縁膜２４との間の電位障
壁（例えば電子の場合は３．２ｅＶ）を越えて、浮遊ゲ
ート２５に注入される。このようにして注入された電子
は、浮遊ゲート２５が低い導電率の酸化膜により覆われ
ているので、ドレイン拡散層２１と制御ゲート２７を解
放した後も浮遊ゲート２５に留まり、その状態が保持さ
れる。

【０００６】図１１は、横軸に書込時間をとり、縦軸に
ドレイン電流をとって、１つのメモリセルの書込動作時
の書込時間とドレイン電流との関係を示すグラフ図であ
る。なお、図１１においては、メモリセルの制御ゲート
２７に例えば１２Ｖの高電圧を印加し、ドレイン拡散層
２１に例えば５Ｖの中電圧を印加した場合の特性につい
て、示している。図１１において、例えば、ドレイン電
流のピーク値は数１００μＡ、例えば、５００μＡに達
する事が公知である（“A 512-Kb Flash EEPROM Embedd
ed in a 32-b Microcontoroller”, IEEE JOURNAL OF S
OLID-STATE CIRCUITS, VOL.27, NO.4, APRIL 1992.）。

【０００７】一方、メモリセルの消去動作については、
例えば、制御ゲート２７を接地し、ソース拡散層２２を
１２Ｖに設定する。これにより、電子が浮遊ゲート２５
から引き抜かれて、しきい値が低下する。

【０００８】ところで、図１０に示す構造を有するメモ
リセルを使用した不揮発性半導体記憶装置は、従来、Ｇ
ＮＤ端子、読み出し用電源（ＶＣＣ）及び書込／消去用
電源（ＶＰＰ）を有している。しかし、近時の単一電源
化の要求に伴って、電源は読み出し用電源一本となると
共に、この読み出し用電源に印加される電圧は、５Ｖか
ら３Ｖへの低電圧化が進み、更なる低電圧化が進んでい
る。そこで、単一電源の不揮発性半導体記憶装置におい
ては、高電圧を発生させるために、昇圧回路を使用した
ものがある。この昇圧回路としては、例えば、チャージ
ポンプ回路が開示されている（特開平１−２８２７９６
号公報）。

【０００９】しかしながら、従来のチャージポンプ回路
を使用すると、以下に示す問題点が発生する。第１の問
題点は、チャージポンプ回路の負荷容量は、高電圧に立
ち上げるメモリセルに接続されているワード線又はビッ
ト線の浮遊容量の合計となり、メモリセルの多出力化に
伴って、このワード線又はビット線の数が例えば１本か
ら８本、更に１６本に増加して、浮遊容量が著しく増加
するという点である。チャージポンプ回路は、前記浮遊
容量の充電に加えて、書込動作時に、１つのメモリの書
込時に数１００μＡ（例えば、５００μＡ）のドレイン
電流を供給する能力を有することが必要となる。そし
て、更に多出力化が進行すると、チャージポンプ回路
は、数１００μＡ×出力本数のドレイン電流を供給する
能力を有する事が必要となる。従来の単一電源の不揮発
性半導体記憶装置においては、チャージポンプ回路の特
性上、電流駆動能力が乏しいので、大きな電流能力を必
要とした場合、所望の高い電圧をチャージポンプ回路に
より発生させることができない。

【００１０】第２の問題点は、チャージポンプ回路の能
力を向上させるためには、チャージポンプ回路の容量値
を大きくするか、又はチャージポンプ回路の段数を増や
すという方法があるが、これにより、チャージポンプ回
路の面積が増大すると共に、チャージポンプ回路を動作
し始めてから所望の高電圧を得るまでに、極めて長い時
間が必要となるという点である。従って、所望の能力を
有するチャージポンプ回路を得ることは出来ない。

【００１１】従来においては、このチャージポンプを使
用して、多出力を分割して動作させることにより、これ
らの第１の問題点と第２の問題点を解消している。多出
力の分割動作について、１６個のメモリセルを使用した
場合の具体的な動作を以下に詳細に説明する。図１２
は、図１０に示すメモリセルを使用した不揮発性半導体
記憶装置において、１６個のメモリセルの書込フローを
示す模式図である。また、図１３はチャージポンプ回路
に接続されたメモリセルを示すブロック図である。ここ
で、チャージポンプ回路の電流供給能力で書き込むこと
ができるセル数は４個と仮定する。

【００１２】図１２に示すように、書込動作を開始する
場合に、先ず、書込前ベリファイ工程４１として、デー
タの書換えをするためのセルを特定するために、書込み
期待値データとメモリセルデータとを比較する。この書
込前ベリファイ工程４１において、１６個のメモリセル
の全てに書込を行うと判定した場合には、工程４２、工
程４３、工程４４及び工程４５として、４つのメモリセ
ル毎に書込パルスを印可する。例えば、１６個のメモリ
セルでなく、１２個のメモリセルに書込を行うと判定し
た場合には、工程４５は不要となり、８個のメモリセル
に書込を行うと判定した場合には、工程４４及び工程４
５は不要となる。更に、４個のメモリセルに書込を行う
と判定した場合には、工程４３、工程４４及び工程４５
は不要となる。すべてのセルに書込パルスを印可した
後、書込後ベリファイ工程４６として、再度ベリファイ
工程が実施される。

【００１３】また、図１３に示すように、メモリセル５
１には、１６個のメモリセル５１を４個毎に割り当てら
れた４つの書込・読出回路５２、５３、５４及び５５が
接続されており、これら４つの書込・読出回路５２、５
３、５４及び５５には、これらの回路に書込電位を供給
するチャージポンプ回路５６が接続されている。但し、
書込・読出回路５２、５３、５４及び５５は、メモリセ
ル１個毎に割り当てられている書込・読出回路４個分を
まとめて、１つのブロックで示している。

【００１４】書込前ベリファイ工程４１と書込後ベリフ
ァイ工程４６においては、１６個のメモリセルの情報
が、書込・読出回路５２、５３、５４及び５５において
読み出される。また、４つのメモリセル毎に書込パルス
を印可する工程４２、４３、４４及び４５は、４個毎に
割り当てた書込・読出回路５２、５３、５４及び５５を
順次活性化することにより実施される。

【００１５】図１４は、縦軸にドレイン電流をとり、横
軸に書込時間をとって、図１０に示すメモリセルにおけ
るドレイン電流と書込時間との関係を示すグラフ図であ
る。なお、図１４においては、図１０に示すメモリセル
の制御ゲート２７に例えば１２Ｖの高電圧を印加し、ド
レイン拡散層に例えば５Ｖの中電圧を印加した書込動作
時の特性を示し、実線６１はプロセス変動により書込時
間が速いメモリセルについての書込動作時の特性を示
し、実線６２は代表的メモリセルについての書込動作時
の特性を示す。また、実線６３は遅いメモリセルについ
ての書込動作時の特性を示す。ここで、１６個のメモリ
セルの書込時間の分布を下記表１に示す。

【００１６】

【表１】

【００１７】上記表１に示す分布は、プロセス変動によ
る代表的メモリセルの書込時間を５μｓ、最も書込が速
いメモリセルの書込時間を１μｓ、最も書込が遅いメモ
リセルの書込時間を１０μｓとしたとき、書込前ベリフ
ァイ工程４１において、１６個のメモリセル全てに書込
を行うと判定した場合の分布である。図１５は、縦軸に
ドレイン電流をとり、横軸に書込時間をとって、４個の
メモリセルの書込動作時のドレイン電流と書込時間との
関係を示すグラフ図である。なお、図１５においては、
１６個のメモリセルのうち、書込時間が７μｓ、８μ
ｓ、９μｓ、１０μｓであるメモリセルの特性を、夫
々、実線８１、実線８２、実線８３、実線８４で示し、
この４個のメモリセルを書込む場合にドレイン電流とし
て供給するチャージポンプ回路の最低限の電流供給能力
を波線８５で示している。前述の如く、１つのメモリセ
ルの書込時のドレイン電流を、例えば５００μＡとする
と、波線８５に示すピーク電流は２ｍＡとなる。

【００１８】次に、消去動作について説明する。先ず、
消去のための設定電圧を印加する前に、データ１のメモ
リセルをデータ０となるまで書込を行う。以下、この書
込動作をプリプログラム動作という。その後、消去に必
要な設定電圧をメモリセルに印加し、データ１にメモリ
セルのしきい値を揃える。このような一連の動作を消去
という。プリプログラム動作は、書込前ベリファイ工程
と、書込前ベリファイで１６個のメモリセル全てに書込
を行うと判定した場合に、４つのメモリセル毎に書込パ
ルスを印可する工程と、すべてのセルに書込パルスを印
可した後の書込後ベリファイ工程とを実施する動作であ
り、図１２を使用して説明した書込動作と同様の動作で
ある。

【００１９】書込前ベリファイ工程は、プリプログラム
動作が開始されるときに、データの書換えを行うための
セルを特定するために、データ１のメモリセルを特定す
る工程である。即ち、書込動作が開始されると、データ
の書換えを行うためのセルを特定するために、書込み期
待値データとメモリセルデータとの比較を行うベリファ
イ工程と同様の工程である。

【００２０】図１０を使用して説明したメモリセルのし
きい値電圧の状態は２種類ある。この２種類の状態のう
ち、しきい値電圧が低い側をデータ１、高い側をデータ
０とする。しかし、近時のメモリセルの大容量化に伴っ
て、１セルに数ビットのデータを持たせる事が要求され
ている。従って、メモリセルは、複数の状態のしきい値
電圧を有することになる。図１６は、縦軸にしきい値電
圧をとり、横軸にビット数をとって、メモリセルのしき
い値電圧の分布を示す分布図である。但し、図１６にお
いては、１セルに２ビットのデータを有するメモリセル
のしきい値の分布を示しており、しきい値電圧の低い側
から、データ１１、データ１０、データ０１、データ０
０が分布している。

【００２１】このような４つのしきい値分布を有するメ
モリセルの動作について、以下に説明する。書込動作時
においては、例えば、Ｐ型シリコン基板を接地し、制御
ゲートに１０Ｖ、ドレイン拡散層に６Ｖ、５Ｖ、４Ｖの
電圧を印加する。この電圧は、夫々、データ００、デー
タ０１、データ１０に対応する。また、ソース拡散層を
０Ｖに設定する。このように、書込データの入力によ
り、データ１１から、データ１０、データ０１、データ
００にしきい値を変化させる。

【００２２】一方、消去動作時においては、１セルに１
ビットのデータを有するメモリセルの場合と同様であ
り、例えば、制御ゲートを接地し、ソース拡散層に１２
Ｖの電圧を印加する。

【００２３】図１７は、縦軸にドレイン電流をとり、横
軸に書込時間をとって、プログラム時のメモリセルの書
込動作特性示すグラフ図である。実線１０１はデータ１
１からデータ１０に書き込む場合の特性を示し、実線１
０２はデータ１１からデータ０１に書き込む場合の特性
を示す。また、実線１０３はデータ１１からデータ００
に書き込む場合の特性を示している。１６個のメモリセ
ルに対してプリプログラム動作を実施する前の１６個の
メモリセルのしきい値の分布を想定したデータを下記表
２に示す。

【００２４】

【表２】

【００２５】上記表２に示すように、メモリセルに書き
込むしきい値の分布は、データ１０が６個、データ０１
が５個、データ１１が５個であると仮定する。また、デ
ータ１１からデータ００に書き込む場合のドレイン電流
のピーク値、データ１０からデータ００に書き込む場合
のドレイン電流のピーク値、及びデータ０１からデータ
００に書き込む場合のドレイン電流のピーク値の比を４
対２対１と仮定する。そうすると、１つのメモリセルの
データ１からデータ０への書込時のドレイン電流を、例
えば５００μＡとすると、データ１１からデータ００へ
の書込時のドレイン電流のピーク値は５００μＡとな
り、データ１１からデータ０１への書込時のドレイン電
流のピーク値は２５０μＡとなる。また、データ１１か
らデータ１０への書込時のピーク値は１２５μＡとな
る。

【００２６】図１４に示す場合と同様に、書込時間とド
レイン電流との関係を図示した方法を使用して、多出力
の分割動作について１６個のメモリセルを使用した場合
を例として、チャージポンプ回路の電流供給能力で書き
込むことができるメモリセル数が４個、即ち、２ｍＡで
あると仮定する。そうすると、データ１１を有するメモ
リセルをデータ００に書き込むためのドレイン電流のピ
ーク値が５００μＡであるので、４個のメモリセルでは
この４倍、即ち、２ｍＡのドレイン電流が必要となる。
この場合は、チャージポンプ回路の最低限の電流供給能
力と一致する。一方、データ１１のメモリセルについて
は、データ１０に書き込むためのドレイン電流のピーク
値は１２５μＡであるので、４個のメモリセルではこの
４倍の５００μＡとなる。従って、この場合の多出力の
分割動作は、本来有している２ｍＡのチャージポンプ回
路の電流供給能力を十分に使用していない。

【００２７】次に、メモリセルが１セルに２ビットのデ
ータを有する場合の消去動作について説明する。図１８
は、縦軸にセルのしきい値電圧Ｖｔの分布をとり、横軸
にメモリセル数をとって、消去動作時におけるしきい値
電圧とメモリセル数との関係を示す模式図である。消去
時においては、先ず、消去の設定電圧を印加する前に、
データ１１、データ１０、データ０１に分布するメモリ
セルにデータ００となるまで書込を行って、全てのメモ
リセルをデータ００に揃える（プリプログラム動作）。
その後、消去に必要な設定電圧をメモリセルに印加する
ことにより、メモリセルのしきい値をデータ１１に揃え
る。これにより、全てのメモリセルのメモリが消去され
る。

【００２８】図１９は、縦軸にドレイン電流をとり、横
軸に書込時間をとって、プリプログラム時のドレイン電
流と書込時間との関係を示すグラフ図である。実線１２
１はデータ０１からデータ００に書き込む場合の特性を
示し、実線１２２はデータ１０からデータ００に書き込
む場合の特性を示す。また、実線１２３はデータ１１か
らデータ００に書き込む場合の特性を示している。

【００２９】１６個のメモリセルにプリプログラム動作
を実施する前の１６個のメモリセルのしきい値の分布
は、上記表２に示すように、データ１０が６個、データ
０１が５個、データ１１が５個であると仮定する。ま
た、データ１１からデータ００に書き込む場合のドレイ
ン電流のピーク値、データ１０からデータ００に書き込
む場合のドレイン電流のピーク値、及びデータ０１から
データ００に書き込む場合のドレイン電流のピーク値の
比を４対２対１と仮定する。なお、データ１１からデー
タ００に書き込む場合とは、１セルに２ビットのデータ
を有するメモリセルのしきい値電圧の分布においては、
データ１からデータ０に書き込む場合に対応する。そう
すると、１つのメモリセルのデータ１からデータ０への
書込時のドレイン電流を、例えば５００μＡとすると、
データ１１からデータ００への書込時のドレイン電流の
ピーク値は、同様に、５００μＡとなり、データ１０か
らデータ００への書込時のドレイン電流のピーク値は２
５０μＡとなる。また、データ０１からデータ００への
書込時のドレイン電流のピーク値は１２５μＡとなる。

【００３０】図１４に示す場合と同様に、書込時間とド
レイン電流との関係を図示した方法を使用して、多出力
の分割動作について１６個のメモリセルを使用した場合
を例として、チャージポンプ回路の電流供給能力で書き
込むことができるメモリセル数が４個、即ち、２ｍＡで
あると仮定する。図２０は、縦軸にドレイン電流をと
り、横軸に書込時間をとって、データ１１を有するメモ
リセルの書込動作時のドレイン電流と書込時間との関係
を示すグラフ図である。なお、図２０において、実線１
４２はデータ１１を有する１つのメモリセルをプリプロ
グラムするために必要なドレイン電流を示し、波線１４
１はデータ１１を有する４個のメモリセル全てをプリプ
ログラムするために必要なドレイン電流を示している。
データ１１を有するメモリセルのプリプログラム時にお
いては、ドレイン電流のピーク値が５００μＡであるの
で、４個のメモリセルではこの４倍の２ｍＡのドレイン
電流を供給することがチャージポンプに必要となる。こ
の場合は、チャージポンプ回路の最低限の電流供給能力
と一致する。

【００３１】図２１は、縦軸にドレイン電流をとり、横
軸に書込時間をとって、データ０１を有するメモリセル
の書込動作時のドレイン電流と書込時間との関係を示す
グラフ図である。なお、図２１において、実線１５３は
データ０１を有する１つのメモリセルをプリプログラム
するために必要なドレイン電流を示し、波線１５１はデ
ータ０１を有する４個のメモリセル全てをプリプログラ
ムするために必要なドレイン電流を示している。データ
０１を有する１個のメモリセルのプリプログラム時にお
いては、必要とされるドレイン電流のピーク値が１２５
μＡであるので、４個のメモリセルではこの４倍の５０
０μＡがチャージポンプ回路に必要となる。この場合、
図中の矢印１５２に示すように、チャージポンプ回路は
余分な能力を有しており、チャージポンプ回路の電流供
給能力を十分に使用していない。

【００３２】

【発明が解決しようとする課題】上述の不揮発性半導体
記憶装置を使用すると、以下に示す問題点が発生する。
即ち、チャージポンプを使用した不揮発性半導体装置に
おいては、書込時間が長くなるという点である。その理
由は、チャージポンプ回路の出力を書込電圧として使用
するときに、多数のメモリセルを分割して動作させてい
るからである。具体的には、１６個のメモリセルを４個
づつ分割して、チャージポンプを使用して書き込む動作
については、プロセス変動による代表的なメモリセルの
書込時間を５μｓ、これよりも書込が速いメモリセルの
書込時間を１μｓとし、代表的なメモリセルよりも書込
が遅いメモリセルの書込時間を１０μｓとすると、４個
を書き込むに必要な書込時間は１０μｓとなる。図１２
に示す書込フローを使用して、書込前ベリファイと書込
後ベリファイを各々３μｓとすると、書込総時間は４６
μｓ（＝３μｓ＋１０μｓｘ４＋３μｓ）となる。ま
た、プリプログラム時間も、これと同様の理由で長くな
る。

【００３３】また、１セルに数ビットのデータを有する
不揮発性半導体記憶装置における問題点は、書込とプリ
プログラムでチャージポンプの電流供給能力を十分に使
用していない点と、書込とプリプログラム時間が長い点
である。その理由は、チャージポンプ回路の出力をプリ
プログラム時の書込電圧として使用するときに、多数の
メモリセルを分割して動作させているからである。具体
的には、書込時においては、前述の如く、データ１１を
有する１個のメモリセルをデータ１０にプログラムする
場合のドレイン電流のピーク値は１２５μＡであるの
で、４個のメモリセルではこの４倍の５００μＡでよ
く、本来チャージポンプが有している２ｍＡの電流供給
能力を多出力の分割動作は十分に使用していない。ま
た、プリプログラム時においても、これと同様の理由に
より、チャージポンプの電流供給能力を十分に使用して
いない。

【００３４】更に、１セルに２ビット以上のデータを有
するメモリセルにおいても、１６個のメモリセルを４個
ずつ分割してチャージポンプを使用して書き込む場合と
同様に、書込総時間は４６μｓとなる。更にまた、プリ
プログラム時間が長い例は、１セルに２ビットの情報を
有する１６個のメモリセルを４個づつ分割してチャージ
ポンプを使用してプリプログラムするときに、プロセス
変動による代表的なメモリセルの書込時間を５μｓ、書
込が速いメモリセルの書込時間を１μｓ、書込が遅いメ
モリセルの書込時間を１０μｓとすると、４個のメモリ
セルを書き込むために必要なプリプログラム時間は１０
μｓとなる。例えば、書込前ベリファイと書込後ベリフ
ァイを各々３μｓとすると、プリプログラム総時間は４
６μｓ（＝３μｓ＋１０μｓｘ４＋３μｓ）となる。

【００３５】本発明はかかる問題点に鑑みてなされたも
のであって、昇圧回路を使用する書込時及び消去のプリ
プログラム時又は１セルに数ビットのデータを有するメ
モリセルの書込動作及び消去時のプリプログラム動作に
おいて、昇圧回路の電流供給能力を十分に利用すると共
に、書込動作及びプリプログラム動作を高速で実施する
ことができる不揮発性半導体記憶装置を提供することを
目的とする。

【００３６】

【課題を解決するための手段】本発明に係る不揮発性半
導体記憶装置は、電気的な情報を記憶する複数のメモリ
セルと、前記メモリセルに供給する書込電圧を発生する
電圧発生回路と、各メモリセルへの書込電圧の印加を制
御する書込回路と、各メモリセルへの書込電圧の印加タ
イミングを相互にずらす書込時間制御回路とを有するこ
とを特徴とする。

【００３７】このメモリセルは１セルに１ビットの情報
を有するものであっても、１セルに２以上の複数ビット
の情報を有するものであってもよい。また、前記書込電
圧は、前記メモリセルに記憶される情報であっても、前
記メモリセルに記憶された情報を消去する前の複数のメ
モリセルの情報を揃えるための電圧であってもよい。

【００３８】更に、前記書込時間制御回路は、メモリセ
ルにおける書込電流の積算値が、前記電圧発生回路の発
生可能電流の最高値以下となるように、前記各メモリセ
ルへの書込電圧の印加タイミングを相互にずらすもので
あることが好ましい。更にまた、前記書込時間制御回路
は、書込電圧又はメモリセルに記憶された情報に基づい
て、この書込電圧を同時に印加するメモリセルを決定す
るものであることが好ましい。

【００３９】更にまた、前記メモリセルは、ホットエレ
クトロン又はファーラーノードハイムトンネリング電流
により書込電圧が印加されるものとすることができる。

【００４０】本発明においては、不揮発性半導体装置
が、書込時間制御回路を有しており、これにより、各メ
モリセルへの書込電圧が相互にずれて印加される。従っ
て、複数個のメモリセルに同時に書込電圧を印加する場
合と比較して、電圧発生回路から発生される発生可能電
圧を効率的に利用することができると共に、書込動作を
短縮化することができる。この書込時間制御回路が、メ
モリセルにおける書込電流の積算値が、電圧発生回路の
発生可能電流の最高値以下となるように、各メモリセル
への書込電圧の印加タイミングを制御すると、電圧発生
回路の発生可能電圧をより一層効率的に利用することが
できる。

【００４１】また、書込時間制御回路が、書込電圧又は
メモリセルに記憶された情報に基づいて、この書込電圧
を同時に印加するメモリセルを決定する機能を有してい
ると、更に一層電圧発生回路の発生可能電圧を効率的に
利用することができると共に、書込動作時間を短縮化す
ることができる。

【００４２】

【発明の実施の形態】以下、本発明の実施例に係る不揮
発性半導体記憶装置について、添付の図面を参照して具
体的に説明する。図１は本発明の第１の実施例に係る不
揮発性半導体装置を示すブロック図である。図１に示す
ように、メモリセル１は１セルに１ビットのデータを有
しており、このメモリセル１には、メモリセル１への書
込電圧の印可を制御すると共に、メモリセルの情報を読
み出すためのｍ個の書込・読出回路（書込回路）２ａ、
・・・、２ｍが接続されている。また、各書込・読出回
路２ａ、・・・、２ｍには、昇圧回路（電圧印加回路）
４が接続されていると共に、書込時間制御回路３が接続
されている。

【００４３】このように構成された第１の実施例に係る
不揮発性半導体記憶装置の動作について、以下に説明す
る。昇圧回路４の電流能力を２ｍＡ、メモリセル１個に
書込を実施した場合の書込電流のピーク値を例えば５０
０μＡとし、書込電圧を印可してから書込電流のピーク
値に達するまでの時間を１μｓとする。また、プロセス
変動による代表的なメモリセルの書込時間を５μｓ、こ
れよりも書込が速いメモリセルの書込時間を１μｓ、代
表的なメモリセルよりも書込が遅いメモリセルの書込時
間を１０μｓとする。更に、書込前ベリファイ工程にお
いて、１６個のメモリセル全てに書込を実施すると判定
し、１６個のメモリセルの書込を行うと仮定する。この
場合、書込時間制御回路３は、１６個のメモリセルに１
μｓずつずらして、昇圧回路４から書込電圧を書込・読
出回路２ａ、・・・、２ｍを介して印加する制御信号を
出力する。

【００４４】図２は、縦軸にドレイン電流をとり、横軸
に書込時間をとって、１６個のメモリセルのドレイン電
流と書込時間との関係を示すグラフ図である。なお、図
２においては、プロセス変動による書込時間が、１０、
９、８、７、６、５、５、５、５、５、５、５、４、
３、２、１（μｓ）である１６個のメモリセルについて
示し、この書込時間を図２中に数字で示している。波線
１６１は、１６個の全てのメモリセルに書込を実施する
ときに必要とされるドレイン電流を示している。図２に
示すように、昇圧回路４の電流能力が２ｍＡであると、
全てのメモリセルに書込を実施することが十分に可能で
ある。また、書込時間は１６μｓで完了する。

【００４５】図３は、縦軸にドレイン電流をとり、横軸
に書込時間をとって、１６個のメモリセルのドレイン電
流と書込時間との関係を示すグラフ図である。なお、図
３においては、プロセス変動による書込時間が、４、
５、５、５、５、６、８、１０、９、７、５、５、５、
３、２、１（μｓ）である１６個のメモリセルについて
示し、この書込時間を図３中に数字で示している。波線
１７１は、１６個の全てのメモリセルに書込を実施する
ときに必要とされるドレイン電流を示している。図３に
示すように、昇圧回路４の電流能力が２ｍＡであると、
全てのメモリセルに書込を実施することが十分に可能で
あり、書込時間は１７μｓで完了する。

【００４６】図４は、縦軸にドレイン電流をとり、横軸
に書込時間をとって、１６個のメモリセルのドレイン電
流と書込時間との関係を示すグラフ図である。なお、図
４においては、プロセス変動による書込時間が、１、
２、３、４、５、５、５、５、５、５、５、６、７、
８、９、１０（μｓ）である１６個のメモリセルについ
て示し、この書込時間を図４中に数字で示している。波
線１８１は、１６個の全てのメモリセルに書込を実施す
るときに必要とされるドレイン電流を示している。図４
に示すように、昇圧回路４の電流能力が２ｍＡである
と、全てのメモリセルに書込を実施することが十分に可
能であり、書込時間は２５μｓで完了する。

【００４７】ここで、書込前ベリファイ工程に必要な時
間及び書込後ベリファイ工程に必要な時間を、夫々３μ
ｓとすると、従来の半導体記憶装置については、書込総
時間が４６μｓ（＝３μｓ＋１０μｓｘ４＋３μｓ）で
あるのに対し、本実施例においては、書込総時間が３１
μｓ（＝３μｓ＋２５μｓ＋３μｓ）となる。

【００４８】これらを一般的な数式で記載すると、昇圧
回路４の電流能力をＡ、メモリセル１個に書込を実施し
た場合の書込電流のピーク値をＢ、書込電圧を印可して
書込電流のピーク値に達する迄の時間をＴ１、書込電流
のピーク値に達した後プロセスバラツキ等による最も遅
いメモリセルが書き込まれるまでの時間をＴ２とする。
また、書込時間制御回路３は、メモリセルの書込電流の
総合計が昇圧回路４の電流能力Ａを越えないように、メ
モリセルへの書込電圧の印可を時間Ｔ３づつずらす機能
を有しているものとする。そうすると、Ｘ個のメモリセ
ル１を同時に書き込む場合に最も長い書込時間は、数式
［書込総時間＝書込前ベリファイ時間＋｛Ｔ１＋（Ｘ−
１）×Ｔ３＋Ｔ２｝＋書込後ベリファイ時間］により表
される。この時、書込時間制御回路３は、昇圧回路４と
メモリセルの書込時のピーク電流との差によって時間Ｔ
３を決定する必要がある。

【００４９】このように、本実施例においては、２つ以
上のメモリセルの書込動作において、書込電圧を印加す
るタイミングをずらす書込時間制御回路を有している。
この書込時間制御回路は、メモリセルの制御ゲートに、
例えば１２Ｖの高電圧を印加し、ドレイン拡散層に、例
えば５Ｖの中電圧を印加した場合に、ドレイン電流のピ
ーク値に達する時間を１単位（例えば１μｓ）とする
と、この１単位ずつ書込電圧の印加タイミングをずらし
て、メモリセルに書込を実施する。これにより、昇圧回
路の供給電流能力を越えることなく、常にいずれかのメ
モリセルに書込電圧が印加されている状態となり、書込
動作を短縮化することができる。

【００５０】次に消去時のプリプログラム動作について
説明する。プリプログラム動作は、先ず、書込前ベリフ
ァイ工程を実施し、次に、書込前ベリファイ工程におい
て１６個のメモリセル全てに書込を行うと判定した場合
に、４つのメモリセル毎に書込パルスを印可した後、書
込後ベリファイ工程を実施する動作であり、書込動作と
同様の動作である。従って、メモリセル毎に書込電圧を
印可するタイミングをずらす機能を有する書込時間制御
回路３を使用することにより、書込動作と同様に、プリ
プログラム時間を高速にすることができる。

【００５１】図５は本発明の第２の実施例に係る不揮発
性半導体記憶装置を示すブロック図である。図５に示す
ように、メモリセル５は１セルに２ビット以上のデータ
を有しており、このメモリセル５には、メモリセル５へ
の書込電圧の印可を制御すると共に、メモリセルの情報
を読み出すためのｍ個の書込・読出回路６ａ、・・・、
６ｍが接続されている。また、各書込・読出回路６ａ、
・・・、６ｍには、昇圧回路８が接続されていると共
に、書込セル個数時間制御回路７が接続されている。

【００５２】このように構成された第２の実施例に係る
不揮発性半導体記憶装置の動作について、以下に説明す
る。昇圧回路８の電流能力を２ｍＡ、１セルに２ビット
以上のデータを有するメモリセル１個にデータ１１から
データ００への書込を実施した場合の書込電流のピーク
値を５００μＡ、データ１１からデータ０１への書込を
実施した場合の書込電流のピーク値を２５０μＡ、デー
タ１１からデータ１０への書込を実施した場合の書込電
流のピーク値を１２５μＡとし、書込電圧を印可してか
ら書込電流のピーク値に達するまでの時間を１μｓとす
る。また、プロセス変動による代表的なメモリセルの書
込時間を５μｓ、これよりも書込が速いメモリセルの書
込時間を１μｓ、代表的なメモリセルよりも書込が遅い
メモリセルの書込時間を１０μｓとする。更に、書込前
ベリファイ工程において、１６個のメモリセル全てに書
込を実施すると判定し、１６個のメモリセルの書込を行
うと仮定する。この場合、書込セル個数時間制御回路７
は、１６個のメモリセルに１μｓずつずらして、昇圧回
路８から書込電圧を書込・読出回路６ａ乃至６ｋを介し
て印加する制御信号を出力する。

【００５３】図６は、縦軸にドレイン電流をとり、横軸
に書込時間をとって、１６個のメモリセルのドレイン電
流と書込時間との関係を示すグラフ図である。なお、図
６においては、１６個のメモリセル全てに書込を実施す
る書込データが、００、００、００、００、００、０
１、０１、０１、０１、０１、１０、１０、１０、１
０、１０、１０であり、プロセス変動によるメモリセル
の書込時間が、１、２、３、４、５、５、５、５、５、
５、５、６、７、８、９、１０（μｓ）である１６個の
メモリセルについて示している。図６において、波線２
０１は、１６個の全てのメモリセルに書込を実施すると
きに必要とされるドレイン電流を示している。最も書込
時間が遅くなる条件で書込を実施する場合、図６に示す
ように、書込時間は２５μｓで完了する。

【００５４】ここで、書込前ベリファイ工程に必要な時
間及び書込後ベリファイ工程に必要な時間を、夫々、３
μｓとすると、従来の半導体記憶装置については、書込
総時間が４６μｓ（＝３μｓ＋１０μｓｘ４＋３μｓ）
であるのに対し、本実施例においては、書込総時間が３
１μｓ（＝３μｓ＋２５μｓ＋３μｓ）となる。

【００５５】なお、図６は、書込セル個数時間制御回路
７が１６個のメモリセルに１μｓずつずらして昇圧回路
８から書込電圧を書込・読出回路６ａ、・・・、６ｋを
介して印加する制御信号を出力するのみの場合を示して
おり、昇圧回路８の電流能力２ｍＡを十分に使いきって
いない。

【００５６】そこで、昇圧回路８の電流能力を十分に使
用するために、書込セル個数時間制御回路７は、１６個
のメモリセルに１μｓずつずらして昇圧回路８から書込
電圧を書込・読出回路６ａ、・・・、６ｋを介して印加
する制御信号を出力する機能を有すると共に、書込デー
タにより昇圧回路８の電流能力を十分に使用するように
同時に書込を行うメモリセルの個数を決定する機能を有
していることが好ましい。この機能は、１セルに２ビッ
ト以上のデータを有するメモリセル１個にデータ１１か
らデータ００へ書込を実施する場合の書込電流のピーク
値５００μＡ、データ１１からデータ０１への書込を実
施する場合の書込電流のピーク値２５０μＡ、及びデー
タ１１からデータ１０への書込を実施する場合のピーク
値１２５μＡの差を利用している。

【００５７】図７は縦軸にドレイン電流をとり、横軸に
書込時間をとって、所定のメモリセルに同時に書込を実
施する場合の１６個のメモリセルのドレイン電流と書込
時間との関係を示すグラフ図である。データ０１を書き
込むメモリセルは２個同時に書き込んで、データ１０を
書き込むメモリセルは４個同時に書き込むと、データ０
０を書き込むメモリセルと同じ書込電流のピーク値とな
る。従って、図６に示す１６個のメモリセルの書込時に
この方法を適用すると、図７に示すように、実質的に１
０個のメモリセルに書込を実施する場合のドレイン電流
と同様になる。なお、波線２１２は、１６個の全てのメ
モリセルに書込を実施するときに必要とされるドレイン
電流を示しており、書込時間は１９μｓで完了する。

【００５８】ここで、書込前ベリファイ工程に必要な時
間及び書込後ベリファイ工程に必要な時間を、夫々、３
μｓとすると、従来の半導体記憶装置については、書込
総時間が４６μｓであるのに対し、本実施例において
は、書込総時間は２５μｓ（＝３μｓ＋１９μｓ＋３μ
ｓ）となる。このように、データ１１からデータ００へ
書込を実施する場合の書込電流のピーク値と、データ１
１からデータ０１への書込を実施する場合の書込電流の
ピーク値と、データ１１からデータ１０への書込を実施
する場合の書込電流のピーク値との比を利用することに
より、更に一層、書込時間を短縮することができる。但
し、１６個のメモリセル全てにデータ００の書込を実施
する場合には、同時に書込を行うメモリセル個数を決定
する機能は有効とならない。

【００５９】しかし、一般に、例えば容量４Ｍのメモリ
セルでは１６個づつ書き込むとすると、２６２１４４
（＝４１９４３０４／１６）回書き込むことになり、そ
の書き込むデータはランダムであると想定されるので、
書込セル個数時間制御回路７が、同時に書込を実施する
メモリの個数を決定する機能を有していると、この機能
は極めて有効となる。このように、本実施例において
は、１セルに数ビットのデータを有するメモリセルに対
して、書込セル個数時間制御回路がメモリセルの書込デ
ータを読みとり、この書込データに基づいて、同時に書
き込むメモリセルを決定し、書込電圧を印加する時間を
制御するので、昇圧回路の発生可能電圧を十分に利用す
ることができると共に、書込時間をより一層短縮化する
ことができる。

【００６０】次に、消去時のプリプログラムについて説
明する。データ１１からデータ００に書き込む場合のド
レイン電流のピーク値、データ１０からデータ００に書
き込む場合のドレイン電流のピーク値、及びデータ０１
からデータ００に書き込む場合のドレイン電流のピーク
値の比を４対２対１と仮定する。また、１つのメモリセ
ルのデータ１からデータ０への書込時のドレイン電流の
ピーク値を、例えば５００μＡとする。そうすると、デ
ータ１１からデータ００への書込を実施する場合のドレ
イン電流のピーク値は５００μＡ、データ１０からデー
タ００への書込を実施する場合のドレイン電流のピーク
値は２５０μＡとなり、データ０１からデータ００への
書込を実施する場合のドレイン電流のピーク値は１２５
μＡとなる。

【００６１】図８は縦軸にドレイン電流をとり、横軸に
書込時間をとって、１６個のメモリセルのドレイン電流
と書込時間との関係を示すグラフ図である。先ず、１６
個のメモリセルにプリプログラムを行う前の１６個のメ
モリセルのしきい値の分布を、書込・読出回路が０１、
０１、０１、０１、０１、１０、１０、１０、１０、１
０、１０、１１、１１、１１、１１、１１と読みとる。
次に、書込セル個数時間制御回路７が１６個のメモリセ
ルに１μｓずつずらして、昇圧回路８から書込電圧を書
込・読出回路６ａ、・・・、６ｋを介して印加する制御
信号を出力する。このとき、１６個のメモリセルのプロ
セス変動によるメモリセルの書込時間は、１、２、３、
４、５、５、５、５、５、５、５、６、７、８、９、１
０（μｓ）である。なお、図８において、波線２２３
は、１６個のメモリセルを書き込むために必要とされる
ドレイン電流を示している。図８に示すように、これら
のメモリセルのプリプログラム時間は２５μｓとなる。

【００６２】ここで、書込前ベリファイ工程に必要な時
間及び書込後ベリファイ工程に必要な時間を、夫々３μ
ｓとすると、従来の半導体記憶装置については、プリプ
ログラム総時間は４６μｓであるのに対し、本実施例に
おいては、プロプログラム総時間は３１μｓと速くなっ
ている。しかし、図８においては、昇圧回路８の電流能
力２ｍＡを十分に使いきっていない。

【００６３】そこで、昇圧回路８の電流能力を十分に使
用するために、書込セル個数時間制御回路７が、書込デ
ータにより昇圧回路８の電流能力を十分に使用するよう
に同時に書込を行うメモリセル個数を決定する機能を使
用するとよい。図９は縦軸にドレイン電流をとり、横軸
に書込時間をとって、所定のメモリセルに同時に書込を
実施する場合の１６個のメモリセルのドレイン電流と書
込時間との関係を示すグラフ図である。この機能を使用
して、データ０１をデータ００に書き込むメモリセルは
５個を同時に書き込み、データ１０をデータ００に書き
込むメモリセルは６個を同時に書き込んでも、ドレイン
電流のピーク値は図９に示す状態となる。即ち、波線２
２４に示すように、１６個のメモリセル全てに書込を実
施するために必要とされるドレイン電流は昇圧回路の電
流能力で十分であり、書込時間は１６μｓで完了する。

【００６４】書込前ベリファイ工程に必要な時間及び書
込後ベリファイ工程に必要な時間を夫々３μｓとする
と、従来例の書込総時間は４６μｓであるのに対し、本
実施例においては、書込総時間が２２μｓ（＝３μｓ＋
１９μｓ＋３μｓ）となる。このように、データ１１か
らデータ００への書込を実施する場合の書込電流のピー
ク値と、データ１０からデータ００への書込を実施する
場合の書込電流のピーク値と、データ０１からデータ０
０への書込を実施する場合のピーク値とを利用すること
により、更に一層、書込時間の短縮を図ることができ
る。但し、１６個のメモリセル全てがデータ１１を有し
ており、これらの全てにデータ００の書込を実施するプ
リプログラム時においては、同時に書込を行うメモリセ
ル個数を決定する機能は有効とならない。

【００６５】しかし、一般に、例えば容量４Ｍのメモリ
セルはランダムに書き込まれており、プリプログラムが
１６個のメモリセル毎に実施されるとすると、２６２１
４４（＝４１９４３０４／１６）回のプリプログラムが
実施されることになるので、書込セル個数時間制御回路
７が、メモリセルのしきい値情報を検出し、このしきい
値情報に基づいて、同時に書込を実施するメモリの個数
を決定する機能を有していると、この機能はきわめて有
効である。

【００６６】なお、上記第１及び第２の実施例において
は、高エネルギーの電子（ホットエレクトロン）を利用
して情報の書込が実施されるメモリセルを有する半導体
記憶装置について説明したが、本発明においては、その
他の方法により情報が書き込まれるメモリセルを有する
不揮発性半導体装置についても適用することができる。
例えば、一般的に、ファーラ−ノードハイム（ＦＮ）ト
ンネリング電流を利用する場合は、ホットエレクトロン
を使用する場合と比較してドレイン電流が極めて小さい
が、ＦＮトンネリング電流を使用しても、例えば８Ｋ個
の多量の同時書込を実施すると、ホットエレクトロンを
使用する場合と同様な電流値となる。従って、ＦＮトン
ネリング電流を使用する場合であっても。本発明を適用
する事ができる。

【００６７】

【発明の効果】以上詳述したように、本発明によれば、
各メモリセルへの書込電圧の印加タイミングをずらす書
込時間制御回路を有しているので、書込動作及び読出時
のプリプログラム動作において、動作時間を短縮化する
ことができる。また、この書込時間制御回路が、書込電
圧又はメモリセルに記憶された情報に基づいて、書込電
圧を同時に印加するメモリセルを決定するものである
と、より一層書込時間を短縮化することができると共
に、電圧発生回路の発生可能電圧を十分に利用すること
ができる。

【図面の簡単な説明】

【図１】本発明の第１の実施例に係る不揮発性半導体装
置を示すブロック図である。

【図２】縦軸にドレイン電流をとり、横軸に書込時間を
とって、１６個のメモリセルのドレイン電流と書込時間
との関係を示すグラフ図である。

【図３】縦軸にドレイン電流をとり、横軸に書込時間を
とって、１６個のメモリセルのドレイン電流と書込時間
との関係を示すグラフ図である。

【図４】縦軸にドレイン電流をとり、横軸に書込時間を
とって、１６個のメモリセルのドレイン電流と書込時間
との関係を示すグラフ図である。

【図５】本発明の第２の実施例に係る不揮発性半導体記
憶装置を示すブロック図である。

【図６】縦軸にドレイン電流をとり、横軸に書込時間を
とって、１６個のメモリセルのドレイン電流と書込時間
との関係を示すグラフ図である。

【図７】縦軸にドレイン電流をとり、横軸に書込時間を
とって、所定のメモリセルに同時に書込を実施する場合
の１６個のメモリセルのドレイン電流と書込時間との関
係を示すグラフ図である。

【図８】縦軸にドレイン電流をとり、横軸に書込時間を
とって、１６個のメモリセルのドレイン電流と書込時間
との関係を示すグラフ図である。

【図９】縦軸にドレイン電流をとり、横軸に書込時間を
とって、所定のメモリセルに同時に書込を実施する場合
の１６個のメモリセルのドレイン電流と書込時間との関
係を示すグラフ図である。

【図１０】従来のＦｌａｓｈＥＥＰＲＯＭのメモリセル
の構造を示す断面図である。

【図１１】横軸に書込時間をとり、縦軸にドレイン電流
をとって、１つのメモリセルの書込動作時の書込時間と
ドレイン電流との関係を示すグラフ図である。

【図１２】図１０に示すメモリセルを使用した不揮発性
半導体記憶装置において、１６個のメモリセルの書込フ
ローを示す模式図である。

【図１３】チャージポンプ回路に接続されたメモリセル
を示すブロック図である。

【図１４】縦軸にドレイン電流をとり、横軸に書込時間
をとって、図１０に示すメモリセルにおけるドレイン電
流と書込時間との関係を示すグラフ図である。

【図１５】縦軸にドレイン電流をとり、横軸に書込時間
をとって、４個のメモリセルの書込動作時のドレイン電
流と書込時間との関係を示すグラフ図である。

【図１６】縦軸にしきい値電圧をとり、横軸にビット数
をとって、メモリセルのしきい値電圧の分布を示す分布
図である。

【図１７】縦軸にドレイン電流をとり、横軸に書込時間
をとって、プログラム時のメモリセルの書込動作特性示
すグラフ図である。

【図１８】縦軸にセルのしきい値電圧Ｖｔの分布をと
り、横軸にメモリセル数をとって、消去動作時における
しきい値電圧とメモリセル数との関係を示す模式図であ
る。

【図１９】縦軸にドレイン電流をとり、横軸に書込時間
をとって、プリプログラム時のドレイン電流と書込時間
との関係を示すグラフ図である。

【図２０】縦軸にドレイン電流をとり、横軸に書込時間
をとって、データ１１を有するメモリセルの書込動作時
のドレイン電流と書込時間との関係を示すグラフ図であ
る。

【図２１】縦軸にドレイン電流をとり、横軸に書込時間
をとって、データ０１を有するメモリセルの書込動作時
のドレイン電流と書込時間との関係を示すグラフ図であ
る。

【符号の説明】 ２０；シリコン基板 ２１；ドレイン拡散層 ２２；ソース拡散層 ２３；チャネル領域 ２４；トンネル絶縁膜 ２５；浮遊ゲート ２６；層間絶縁膜 ２７；制御ゲート ２８；ビット線 ２９；ソース線

Claims (10)

【特許請求の範囲】
1. 【請求項１】 電気的な情報を記憶する複数のメモリセ
   ルと、前記メモリセルに供給する書込電圧を発生する電
   圧発生回路と、各メモリセルへの書込電圧の印加を制御
   する書込回路と、各メモリセルへの書込電圧の印加タイ
   ミングを相互にずらす書込時間制御回路とを有すること
   を特徴とする不揮発性半導体記憶装置。
2. 【請求項２】 前記メモリセルは１セルに１ビットの情
   報を有するものであることを特徴とする請求項１に記載
   の不揮発性半導体記憶装置。
3. 【請求項３】 前記メモリセルは１セルに２以上の複数
   ビットの情報を有するものであることを特徴とする請求
   項１に記載の不揮発性半導体記憶装置。
4. 【請求項４】 前記書込電圧は、前記メモリセルに記憶
   される情報であることを特徴とする請求項１乃至３のい
   ずれか１項に記載の不揮発性半導体記憶装置。
5. 【請求項５】 前記書込電圧は、前記メモリセルに記憶
   された情報を消去する前の複数のメモリセルの情報を揃
   えるための電圧であることを特徴とする請求項１乃至３
   のいずれか１項に記載の不揮発性半導体記憶装置。
6. 【請求項６】 前記書込時間制御回路は、メモリセルに
   おける書込電流の積算値が、前記電圧発生回路の発生可
   能電流の最高値以下となるように、前記各メモリセルへ
   の書込電圧の印加タイミングを相互にずらすものである
   ことを特徴とする請求項１乃至５のいずれか１項に記載
   の不揮発性半導体装置。
7. 【請求項７】 前記書込時間制御回路は、前記書込電圧
   に基づいてこの書込電圧を同時に印加するメモリセルを
   決定するものであることを特徴とする請求項１乃至６の
   いずれか１項に記載の不揮発性半導体記憶装置。
8. 【請求項８】 前記書込時間制御回路は、前記メモリセ
   ルに記憶された情報に基づいて前記メモリセルの情報を
   揃える書込電圧を同時に印加するメモリセルを決定する
   ものであることを特徴とする請求項１乃至７のいずれか
   １項に記載の不揮発性半導体記憶装置。
9. 【請求項９】 前記メモリセルは、ホットエレクトロン
   により書込電圧が印加されるものであることを特徴とす
   る請求項１乃至８のいずれか１項に記載の不揮発性半導
   体記憶装置。
10. 【請求項１０】 前記メモリセルは、ファーラ−ノード
    ハイムトンネリング電流により書込電圧が印加されるも
    のであることを特徴とする請求項１乃至８のいずれか１
    項に記載の不揮発性半導体記憶装置。