JP2001222882A - ピーク・プログラム電流低減装置および方法 - Google Patents
ピーク・プログラム電流低減装置および方法Info
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Abstract
(57)【要約】
【課題】 メモリにおいてピーク・プログラム電流を低
減する装置および方法を提供する。 【解決手段】 メモリ（２６）は、行および列に配列さ
れ、複数の電流端子（３０）を有するメモリ・セル（２
９）のアレイを有し、複数の電流端子の各々に電流が順
次供給される。アレイは、半導体チップ（３２）内に製
作され、半導体チップ内にある電流源（２７）への接続
部は、半導体チップ内において、ビアによって接続され
た複数の金属層を含む。一実施例では、アレイは、電流
源を備えた半導体チップ内に集積されたトンネル接合Ｍ
ＲＡＭセルを含む。電流源は、メモリ・セルのアレイと
半導体チップ内の電流源への接続部との間に一体化さ
れ、連続的に動作する。
減する装置および方法を提供する。 【解決手段】 メモリ（２６）は、行および列に配列さ
れ、複数の電流端子（３０）を有するメモリ・セル（２
９）のアレイを有し、複数の電流端子の各々に電流が順
次供給される。アレイは、半導体チップ（３２）内に製
作され、半導体チップ内にある電流源（２７）への接続
部は、半導体チップ内において、ビアによって接続され
た複数の金属層を含む。一実施例では、アレイは、電流
源を備えた半導体チップ内に集積されたトンネル接合Ｍ
ＲＡＭセルを含む。電流源は、メモリ・セルのアレイと
半導体チップ内の電流源への接続部との間に一体化さ
れ、連続的に動作する。
Description
【０００１】
【発明の属する技術分野】本発明は、ＭＲＡＭ型メモリ
等においてピーク・プログラム電流を低減する装置およ
び方法に関する。
等においてピーク・プログラム電流を低減する装置およ
び方法に関する。
【０００２】
【従来の技術】ｎ−ビット・トンネル接合ＭＲＡＭメモ
リ等のようなｘｎ−ビット・メモリのプログラミングで
は、ｎ−桁のライン電流Ｉ，または「ｎ」のワードライ
ン電流Ｉ，または「ｎ」のビットライン電流Ｉが必要で
あり、「ｎ」はワード内のビット数、例えば１６，３
２，６４等である。「ｎ」桁ラインでは、全プログラミ
ング電流はｎＩ電流に達し、これは容認できないレベル
である。例えば、２５６×１６ビット・メモリでは、１
６ビット・ワードのプログラミングには、１６のビット
ライン電流、即ち、１６Ｉを電流源から流す必要があ
る。１６Ｉ電流が、金属および金属層を互いに接続する
ビアで構成される電流供給ラインを通過する際、ビア
は、過剰な電流の通過によるエレクトロマイグレーショ
ンの損傷，または金属のマイグレーションを生じやすく
なる。
リ等のようなｘｎ−ビット・メモリのプログラミングで
は、ｎ−桁のライン電流Ｉ，または「ｎ」のワードライ
ン電流Ｉ，または「ｎ」のビットライン電流Ｉが必要で
あり、「ｎ」はワード内のビット数、例えば１６，３
２，６４等である。「ｎ」桁ラインでは、全プログラミ
ング電流はｎＩ電流に達し、これは容認できないレベル
である。例えば、２５６×１６ビット・メモリでは、１
６ビット・ワードのプログラミングには、１６のビット
ライン電流、即ち、１６Ｉを電流源から流す必要があ
る。１６Ｉ電流が、金属および金属層を互いに接続する
ビアで構成される電流供給ラインを通過する際、ビア
は、過剰な電流の通過によるエレクトロマイグレーショ
ンの損傷，または金属のマイグレーションを生じやすく
なる。
【０００３】
【発明が解決しようとする課題】したがって、これらの
問題を克服し、経済的であり、しかも設置および使用が
簡単な装置を提供することが強く求められている。
問題を克服し、経済的であり、しかも設置および使用が
簡単な装置を提供することが強く求められている。
【０００４】
【発明の実施の形態】これより図１に移り、標準的な装
置１１によって電源１２に接続されているメモリ１０の
簡略構成図を示す。メモリ１０は、既知のように行およ
び列に形成されたメモリ・セル１３のアレイを含む。一
般に、メモリ・セルの行（例えば、１５）は１ワードを
既定する「ｎ」ビットを含み、「ｎ」はワード内のビッ
ト数、例えば、８，１６，３２，６４等である。セルの
各列には、列内で選択されたセルに電流を供給するため
に、電流ライン１７が接続されている。電流ライン１７
は、用語およびメモリ・アレイ１０内に含まれるセル１
３の形式に応じて、例えば、ディジット・ライン，ワー
ドライン，ビットライン等とすることができる。
置１１によって電源１２に接続されているメモリ１０の
簡略構成図を示す。メモリ１０は、既知のように行およ
び列に形成されたメモリ・セル１３のアレイを含む。一
般に、メモリ・セルの行（例えば、１５）は１ワードを
既定する「ｎ」ビットを含み、「ｎ」はワード内のビッ
ト数、例えば、８，１６，３２，６４等である。セルの
各列には、列内で選択されたセルに電流を供給するため
に、電流ライン１７が接続されている。電流ライン１７
は、用語およびメモリ・アレイ１０内に含まれるセル１
３の形式に応じて、例えば、ディジット・ライン，ワー
ドライン，ビットライン等とすることができる。
【０００５】この標準的な装置では、各電流ライン１７
は、別個の電流源１９に接続されており、一方各電流源
１９は電源１２に接続されている。一般に、構造全体
（電源１２を除く）は、半導体チップ上に製作され、電
源１２をチップに接続するための外部端子がある。ま
た、電流源１９および外部端子または電源１２間におけ
る、２２で示す接続部または電流供給ラインは、半導体
チップ内においてビアで接続された複数の金属層内に形
成される。更に、１ワード内の「ｎ」個の電流源１９は
全て、イネーブル信号を電流制御部（図示せず）に印加
することによって、同時にイネーブルされる。したがっ
て、「ｎ」個のセルの各々は「Ｉ」で示す電流量を引き
込むので、「イネーブル」信号が印加されると、ｎＩ電
流が電源１２から引き出される。ｎＩ電流が、金属およ
び金属層を互いに接続するビアで構成された電流供給ラ
イン２２を通過するときに、ビアは、過剰な電流の通過
により、エレクトロマイグレーションの損傷または金属
のマイグレーションを生じやすくなる。このエレクトロ
マイグレーションは、メモリ１０の寿命および信頼性を
著しく損なう可能性がある。
は、別個の電流源１９に接続されており、一方各電流源
１９は電源１２に接続されている。一般に、構造全体
（電源１２を除く）は、半導体チップ上に製作され、電
源１２をチップに接続するための外部端子がある。ま
た、電流源１９および外部端子または電源１２間におけ
る、２２で示す接続部または電流供給ラインは、半導体
チップ内においてビアで接続された複数の金属層内に形
成される。更に、１ワード内の「ｎ」個の電流源１９は
全て、イネーブル信号を電流制御部（図示せず）に印加
することによって、同時にイネーブルされる。したがっ
て、「ｎ」個のセルの各々は「Ｉ」で示す電流量を引き
込むので、「イネーブル」信号が印加されると、ｎＩ電
流が電源１２から引き出される。ｎＩ電流が、金属およ
び金属層を互いに接続するビアで構成された電流供給ラ
イン２２を通過するときに、ビアは、過剰な電流の通過
により、エレクトロマイグレーションの損傷または金属
のマイグレーションを生じやすくなる。このエレクトロ
マイグレーションは、メモリ１０の寿命および信頼性を
著しく損なう可能性がある。
【０００６】次に図２に移り、本発明によるピーク電流
低減装置２５の簡略構成図を示す。装置２５は、メモリ
２６，電流源２７，およびクロック発生器２８を含む。
メモリ２６は、行および列に配列され、複数（ｎ）の電
流端子３０を有するメモリ・セル２９のアレイを含む。
メモリ・セル２９は、電流端子３０，電流源２７および
クロック発生器２９と共に、半導体チップ３２内に集積
される。一般に、電流は、電源３３から、金属および金
属層を互いに接続するビアで構成された接続部即ち電流
供給ライン３５を通り、電流源２７を介してメモリ・セ
ル２９に供給される。電流供給ライン３５は、メモリ２
６の対向側に電流還流ライン（図示せず）を含むと解釈
することも可能である。
低減装置２５の簡略構成図を示す。装置２５は、メモリ
２６，電流源２７，およびクロック発生器２８を含む。
メモリ２６は、行および列に配列され、複数（ｎ）の電
流端子３０を有するメモリ・セル２９のアレイを含む。
メモリ・セル２９は、電流端子３０，電流源２７および
クロック発生器２９と共に、半導体チップ３２内に集積
される。一般に、電流は、電源３３から、金属および金
属層を互いに接続するビアで構成された接続部即ち電流
供給ライン３５を通り、電流源２７を介してメモリ・セ
ル２９に供給される。電流供給ライン３５は、メモリ２
６の対向側に電流還流ライン（図示せず）を含むと解釈
することも可能である。
【０００７】この実施例では、メモリ・セル２９は磁気
ランダム・アクセス・メモリ（ＭＲＡＭ）セルであり、
好ましくは磁気トンネル接合ＭＲＡＭセルまたは単にト
ンネル接合である。この開示の目的のために、「ＭＲＡ
Ｍ」という用語は、磁気ランダム・アクセス・メモリを
意味し、ここでは磁気トンネル接合（ＭＴＪ），巨大磁
気共鳴セル（ＧＭＲ），および導電体または絶縁体で分
離された磁気薄膜接合等を含む、比較的最近開発された
薄膜磁気メモリ・セルのいずれをも含むものとして定義
する。これらの種類のＭＲＡＭは、各々、その例が以下
に示す特許に記載されており、その内容は本願において
も使用可能である。１９９７年１２月３０日に特許され
た、"Ferromagnetic GMR Material"と題する米国特許第
５，７０２，８３１号，１９９８年３月２４日に特許さ
れた、"Memory Cell Structure in a Magnetic Random
Access Memory and a Method for Fabricating Thereo
f"と題する米国特許第５，７３２，０１６号，および１
９９８年３月３１日に特許された、"Multi-Layer Magne
tic Tunneling Junction Memory Cells"と題する米国特
許第５，７０２，８３１号。
ランダム・アクセス・メモリ（ＭＲＡＭ）セルであり、
好ましくは磁気トンネル接合ＭＲＡＭセルまたは単にト
ンネル接合である。この開示の目的のために、「ＭＲＡ
Ｍ」という用語は、磁気ランダム・アクセス・メモリを
意味し、ここでは磁気トンネル接合（ＭＴＪ），巨大磁
気共鳴セル（ＧＭＲ），および導電体または絶縁体で分
離された磁気薄膜接合等を含む、比較的最近開発された
薄膜磁気メモリ・セルのいずれをも含むものとして定義
する。これらの種類のＭＲＡＭは、各々、その例が以下
に示す特許に記載されており、その内容は本願において
も使用可能である。１９９７年１２月３０日に特許され
た、"Ferromagnetic GMR Material"と題する米国特許第
５，７０２，８３１号，１９９８年３月２４日に特許さ
れた、"Memory Cell Structure in a Magnetic Random
Access Memory and a Method for Fabricating Thereo
f"と題する米国特許第５，７３２，０１６号，および１
９９８年３月３１日に特許された、"Multi-Layer Magne
tic Tunneling Junction Memory Cells"と題する米国特
許第５，７０２，８３１号。
【０００８】複数（ｎ）のスイッチ３１の各１つが、複
数（ｎ）の電流端子３０の各々および電流源２７に接続
されている。各スイッチ３１は、ＯＮモードでは関連す
る電流端子３０に電流源２７を接続し、ＯＦＦモードで
は関連する電流端子３０から電流源２７を切断する電子
回路を完成する。また、各スイッチ３１は、クロック発
生器２８からのクロック信号を受信するように接続さ
れ、ＯＦＦモードおよびＯＮモード間で各スイッチ３１
を切り替える、切り換え入力３６を含む。クロック発生
器２８は、複数の出力φ0ないしφnを有し、各々が各ス
イッチ３１に結合されている。
数（ｎ）の電流端子３０の各々および電流源２７に接続
されている。各スイッチ３１は、ＯＮモードでは関連す
る電流端子３０に電流源２７を接続し、ＯＦＦモードで
は関連する電流端子３０から電流源２７を切断する電子
回路を完成する。また、各スイッチ３１は、クロック発
生器２８からのクロック信号を受信するように接続さ
れ、ＯＦＦモードおよびＯＮモード間で各スイッチ３１
を切り替える、切り換え入力３６を含む。クロック発生
器２８は、複数の出力φ0ないしφnを有し、各々が各ス
イッチ３１に結合されている。
【０００９】クロック発生器２８は、クロック信号を複
数の切り換え入力の各々に順次供給するように構成され
ている。即ち、クロック発生器２８は、「ｎ」個の出力
において、「ｎ」個の異なる位相信号（φ0ないしφn）
を生成し、１度にメモリ・セル２９の１列における電子
スイッチのみがＯＮに切り替えられる。ここで理解すべ
きは、スイッチ３１は、必要であれば、メモリ２６の対
向側にある電流還流ラインに接続可能であるということ
である。スイッチ３１を電流源ライン（電流端子３０）
または電流還流ライン（図示せず）のいずれかに接続す
ることにより、電流源２７は一度に１つ分のプログラミ
ング電流Ｉのみを供給する。したがって、接続部即ち電
流供給ライン３５は、いずれの時点でも１つの電流Ｉの
みを通過させ、エレクトロマイグレーションは殆どまた
は全く生じないので、装置２５の寿命および信頼性は大
幅に改善される。尚、プログラミングに要する時間は、
一度に「ｎ」ビットではなく１ビットだけプログラムす
ることによって増大するが、これは通常プログラミング
に限定され、メモリの動作速度を低下させる訳ではない
ことは理解されよう。
数の切り換え入力の各々に順次供給するように構成され
ている。即ち、クロック発生器２８は、「ｎ」個の出力
において、「ｎ」個の異なる位相信号（φ0ないしφn）
を生成し、１度にメモリ・セル２９の１列における電子
スイッチのみがＯＮに切り替えられる。ここで理解すべ
きは、スイッチ３１は、必要であれば、メモリ２６の対
向側にある電流還流ラインに接続可能であるということ
である。スイッチ３１を電流源ライン（電流端子３０）
または電流還流ライン（図示せず）のいずれかに接続す
ることにより、電流源２７は一度に１つ分のプログラミ
ング電流Ｉのみを供給する。したがって、接続部即ち電
流供給ライン３５は、いずれの時点でも１つの電流Ｉの
みを通過させ、エレクトロマイグレーションは殆どまた
は全く生じないので、装置２５の寿命および信頼性は大
幅に改善される。尚、プログラミングに要する時間は、
一度に「ｎ」ビットではなく１ビットだけプログラムす
ることによって増大するが、これは通常プログラミング
に限定され、メモリの動作速度を低下させる訳ではない
ことは理解されよう。
【００１０】次に図３に移り、本発明によるピーク・プ
ログラム電流低減装置の別の実施例を示す。この装置を
２５’で示す。この実施例では、図２に示した実施例と
同様の構成要素には同様の番号で示し、ダッシュを番号
に付加することにより、異なる実施例であることを示
す。装置２５’は、メモリ２６’，複数（ｎ）の切り換
え可能電流源２７’，およびクロック発生器２８’を含
む。メモリ２６’は、行および列に配列され、複数の電
流端子３０’を有するメモリ・セル２９’のアレイを含
む。電流端子３０’は、メモリ・セル２９’の各列の電
流源側に１つずつ配されている。この実施例では、電流
は、電源３３’から、金属および金属層を互いに接続す
るビアで構成された接続部即ち電流供給ライン３５’を
通り、各電流源２７’に供給される。また、電流供給ラ
イン３５’は、メモリ２６’の対向側に電流還流ライン
を含むことも可能である。
ログラム電流低減装置の別の実施例を示す。この装置を
２５’で示す。この実施例では、図２に示した実施例と
同様の構成要素には同様の番号で示し、ダッシュを番号
に付加することにより、異なる実施例であることを示
す。装置２５’は、メモリ２６’，複数（ｎ）の切り換
え可能電流源２７’，およびクロック発生器２８’を含
む。メモリ２６’は、行および列に配列され、複数の電
流端子３０’を有するメモリ・セル２９’のアレイを含
む。電流端子３０’は、メモリ・セル２９’の各列の電
流源側に１つずつ配されている。この実施例では、電流
は、電源３３’から、金属および金属層を互いに接続す
るビアで構成された接続部即ち電流供給ライン３５’を
通り、各電流源２７’に供給される。また、電流供給ラ
イン３５’は、メモリ２６’の対向側に電流還流ライン
を含むことも可能である。
【００１１】切り換え可能電流源２７’は、複数（ｎ）
の電流端子３０’の各々に１つずつ接続され、複数
（ｎ）の切り換え可能電流源２７’の各々に、電流端子
３０’を関連付けている。尚、電流源がメモリ２６’の
電流還流側に位置する場合には、これらを「電流シン
ク」(current sink)と呼ぶことを、ここで注記してお
く。しなしながら、この開示の連続性のために、回路内
の位置には係らず、「電流源」という用語を用いること
にする。各電流源２７’は、ＯＮモードでは電流を電流
源２７’から関連する電流端子３０’に供給し、ＯＦＦ
モードでは電流を関連する電流端子３０’に供給しない
ように接続されている電子回路（即ち、スイッチ）を含
む。また、各切り換え可能電流源２７’は、クロック発
生器２８’からのクロック信号（φ0ないしφn）を受信
するように接続され、ＯＦＦモードおよびＯＮモード間
で電流源２７’を切り替える切り換え入力３６’を含
む。クロック発生器２８’は、複数（ｎ）の出力φ0な
いしφnを有し、その各々が複数の電流源２７’の各々
の各切り換え入力３６’に結合されている。
の電流端子３０’の各々に１つずつ接続され、複数
（ｎ）の切り換え可能電流源２７’の各々に、電流端子
３０’を関連付けている。尚、電流源がメモリ２６’の
電流還流側に位置する場合には、これらを「電流シン
ク」(current sink)と呼ぶことを、ここで注記してお
く。しなしながら、この開示の連続性のために、回路内
の位置には係らず、「電流源」という用語を用いること
にする。各電流源２７’は、ＯＮモードでは電流を電流
源２７’から関連する電流端子３０’に供給し、ＯＦＦ
モードでは電流を関連する電流端子３０’に供給しない
ように接続されている電子回路（即ち、スイッチ）を含
む。また、各切り換え可能電流源２７’は、クロック発
生器２８’からのクロック信号（φ0ないしφn）を受信
するように接続され、ＯＦＦモードおよびＯＮモード間
で電流源２７’を切り替える切り換え入力３６’を含
む。クロック発生器２８’は、複数（ｎ）の出力φ0な
いしφnを有し、その各々が複数の電流源２７’の各々
の各切り換え入力３６’に結合されている。
【００１２】クロック発生器２８’は、クロック信号φ
0ないしφnを複数の切り換え入力の各々に順次供給する
ように構成されている。即ち、クロック発生器２８’
は、「ｎ」個の出力において「ｎ」個の異なる位相信号
を生成し、１度に１つの電流源２７’のみをＯＮにす
る。尚、ここで理解すべきは、切り換え可能電流源２
７’は、必要であれば、メモリ２６’の対向側の電流還
流ラインに接続可能であるということである。切り換え
可能電流源２７’を電流供給ライン（電流端子３０）ま
たは電流還流ライン（図示せず）のいずれかに接続する
ことにより、１度に１つの電流源２７’のみが導通状態
となる。したがって、接続部即ち電流供給ライン３５’
は、いずれの時点においても電流Ｉのみが流れ、エレク
トロマイグレーションは殆どまたは全く発生しないの
で、装置２５’の寿命および信頼性は大幅に改善され
る。
0ないしφnを複数の切り換え入力の各々に順次供給する
ように構成されている。即ち、クロック発生器２８’
は、「ｎ」個の出力において「ｎ」個の異なる位相信号
を生成し、１度に１つの電流源２７’のみをＯＮにす
る。尚、ここで理解すべきは、切り換え可能電流源２
７’は、必要であれば、メモリ２６’の対向側の電流還
流ラインに接続可能であるということである。切り換え
可能電流源２７’を電流供給ライン（電流端子３０）ま
たは電流還流ライン（図示せず）のいずれかに接続する
ことにより、１度に１つの電流源２７’のみが導通状態
となる。したがって、接続部即ち電流供給ライン３５’
は、いずれの時点においても電流Ｉのみが流れ、エレク
トロマイグレーションは殆どまたは全く発生しないの
で、装置２５’の寿命および信頼性は大幅に改善され
る。
【００１３】次に図４に移り、本発明による、プログラ
ミング用電源１０２に接続されたメモリ１０１を含む装
置の好適実施例の構成図を示す。この装置を１００で示
す。メモリ１０１は、行および列に配列され、複数の電
流端子１０４を有するメモリ・セル１０３のアレイを含
む。メモリ・セル１０３は、電流端子１０４，電流源／
シンク１０６およびクロック発生器１０８と共に、半導
体チップ１０５内に集積されている。一般に、プログラ
ミング電流は、電源１０２から、金属および金属層を互
いに接続するビアで構成された接続部即ち電流供給ライ
ン１１０を通り、各電流源／シンク１０６に供給され
る。また、電流供給ライン１１０は、メモリ１０１の対
向側において、電流還流ラインを含むと解釈することも
可能である。この実施例では、電流還流ラインも１１０
で示す。
ミング用電源１０２に接続されたメモリ１０１を含む装
置の好適実施例の構成図を示す。この装置を１００で示
す。メモリ１０１は、行および列に配列され、複数の電
流端子１０４を有するメモリ・セル１０３のアレイを含
む。メモリ・セル１０３は、電流端子１０４，電流源／
シンク１０６およびクロック発生器１０８と共に、半導
体チップ１０５内に集積されている。一般に、プログラ
ミング電流は、電源１０２から、金属および金属層を互
いに接続するビアで構成された接続部即ち電流供給ライ
ン１１０を通り、各電流源／シンク１０６に供給され
る。また、電流供給ライン１１０は、メモリ１０１の対
向側において、電流還流ラインを含むと解釈することも
可能である。この実施例では、電流還流ラインも１１０
で示す。
【００１４】各電流源／シンク１０６（およびこれより
説明する各電流源／シンク１３５）は、１つの制御入力
を有し、プログラム・データ・ビットおよび反転プログ
ラム・データ・ビットをそれぞれ受信するように図示さ
れている。データ・ビットの二進論理状態が、メモリ・
セル１０３の各列を通過するビットライン・プログラム
電流の方向を制御する。一例として、電流は、電源１０
２から各電流源／シンク１０６を介して、出力リード１
１１に達する。各出力リード１１１は、１対のスイッチ
ング・トランジスタ１１２，１１３の共通接続ドレイン
に接続されている。スイッチング・トランジスタ１１２
のソースは、メモリ・セル１０３の第１列１１５を介し
て接続され、スイッチング・トランジスタ１１３のソー
スは、メモリ・セル１０３の第２列１１６を介して接続
されている。１対のスイッチング・トランジスタ１１
２，１１３双方のゲート即ち制御端子は、互いに接続さ
れ、更にマルチ・フェーズ・クロック発生器１０８の複
数の異なる整相出力の１つに接続されている。第２対，
第３対，および第４対のスイッチング・トランジスタも
同様に、第２，第３，および第４電流源／シンク１０６
およびメモリ・セルの第３および第４列，第５および第
６列，ならびに第７および第８列にそれぞれ接続されて
いる。また、第２対，第３対，および第４対のスイッチ
ング・トランジスタのゲートは、マルチ・フェーズ・ク
ロック発生器１０８の異なる整相出力に接続されてい
る。
説明する各電流源／シンク１３５）は、１つの制御入力
を有し、プログラム・データ・ビットおよび反転プログ
ラム・データ・ビットをそれぞれ受信するように図示さ
れている。データ・ビットの二進論理状態が、メモリ・
セル１０３の各列を通過するビットライン・プログラム
電流の方向を制御する。一例として、電流は、電源１０
２から各電流源／シンク１０６を介して、出力リード１
１１に達する。各出力リード１１１は、１対のスイッチ
ング・トランジスタ１１２，１１３の共通接続ドレイン
に接続されている。スイッチング・トランジスタ１１２
のソースは、メモリ・セル１０３の第１列１１５を介し
て接続され、スイッチング・トランジスタ１１３のソー
スは、メモリ・セル１０３の第２列１１６を介して接続
されている。１対のスイッチング・トランジスタ１１
２，１１３双方のゲート即ち制御端子は、互いに接続さ
れ、更にマルチ・フェーズ・クロック発生器１０８の複
数の異なる整相出力の１つに接続されている。第２対，
第３対，および第４対のスイッチング・トランジスタも
同様に、第２，第３，および第４電流源／シンク１０６
およびメモリ・セルの第３および第４列，第５および第
６列，ならびに第７および第８列にそれぞれ接続されて
いる。また、第２対，第３対，および第４対のスイッチ
ング・トランジスタのゲートは、マルチ・フェーズ・ク
ロック発生器１０８の異なる整相出力に接続されてい
る。
【００１５】クロック発生器１０８として使用可能なマ
ルチ・フェーズ・クロック発生器の簡略化した例を図６
に示す。クロック入力が２ビット・カウンタ１２０に供
給され、２ビット・カウンタ１２０は、出力信号を４つ
のＮＯＲ論理ゲート１２１，１２２，１２３，１２４に
供給する。カウンタ１２０からの２つの出力信号は直接
ゲート１２１に供給され、ゲート１２１の出力に第１位
相信号を生成する。カウンタ１２０からの２つの出力信
号の内第１出力信号はゲート１２２の１つの入力に直接
供給され、第２出力信号は反転され、ゲート１２２の出
力において第２位相信号を生成する。カウンタ１２０か
らの２つの出力信号の内第１出力信号は、反転されてゲ
ート１２３の入力の１つに供給され、第２出力信号は直
接供給され、ゲート１２３の出力において第３位相信号
を生成する。
ルチ・フェーズ・クロック発生器の簡略化した例を図６
に示す。クロック入力が２ビット・カウンタ１２０に供
給され、２ビット・カウンタ１２０は、出力信号を４つ
のＮＯＲ論理ゲート１２１，１２２，１２３，１２４に
供給する。カウンタ１２０からの２つの出力信号は直接
ゲート１２１に供給され、ゲート１２１の出力に第１位
相信号を生成する。カウンタ１２０からの２つの出力信
号の内第１出力信号はゲート１２２の１つの入力に直接
供給され、第２出力信号は反転され、ゲート１２２の出
力において第２位相信号を生成する。カウンタ１２０か
らの２つの出力信号の内第１出力信号は、反転されてゲ
ート１２３の入力の１つに供給され、第２出力信号は直
接供給され、ゲート１２３の出力において第３位相信号
を生成する。
【００１６】カウンタ１２０からの２つの出力信号の内
第１および第２出力信号は、双方共反転され、ゲート１
２４の２つの入力に供給され、ゲート１２４の出力にお
いて第４位相信号を生成する。このように、マルチ・フ
ェーズ・クロック発生器１０８の４つの出力には、４つ
の重複しない位相信号が供給される。尚、クロック発生
器には、多くの異なる種類も考えられ、図６に示したも
のは単に一例として示したに過ぎないことは理解されよ
う。
第１および第２出力信号は、双方共反転され、ゲート１
２４の２つの入力に供給され、ゲート１２４の出力にお
いて第４位相信号を生成する。このように、マルチ・フ
ェーズ・クロック発生器１０８の４つの出力には、４つ
の重複しない位相信号が供給される。尚、クロック発生
器には、多くの異なる種類も考えられ、図６に示したも
のは単に一例として示したに過ぎないことは理解されよ
う。
【００１７】このように、４つの重複しない位相信号
が、第１，第２，第３および第４対のスイッチング・ト
ランジスタに印加され、関連する電流源／シンク１０６
および電源１０２から、メモリ・セルの接続された列の
対（例えば、１１５および１１６等）にプログラミング
電流が印加される。第２対のスイッチング・トランジス
タ１３０，１３１のドレイン端子は、１対の列１１５，
１１６の下端にそれぞれ接続され、同様のスイッチング
・トランジスタ対が、別の対の列の各々の下端に接続さ
れている。トランジスタ１３０，１３１のソース端子は
互いに接続され、更に電流源／シンク１３５を介して、
アースのような共通点に接続されている。トランジスタ
１３０のゲートは、列デコーダ１３６の第１出力に接続
され、トランジスタ１３１のゲートはデコーダ１３６の
第２出力に接続されている。重複しない交流切り換え信
号が、デコード回路１３６の２つの出力上において得る
ことができるので、トランジスタ１３０が導通状態にあ
るか、あるいはトランジスタ１３１が導通状態にある。
他の同様のスイッチング・トランジスタ対の各々も、同
様にデコード回路１３６に接続されている。
が、第１，第２，第３および第４対のスイッチング・ト
ランジスタに印加され、関連する電流源／シンク１０６
および電源１０２から、メモリ・セルの接続された列の
対（例えば、１１５および１１６等）にプログラミング
電流が印加される。第２対のスイッチング・トランジス
タ１３０，１３１のドレイン端子は、１対の列１１５，
１１６の下端にそれぞれ接続され、同様のスイッチング
・トランジスタ対が、別の対の列の各々の下端に接続さ
れている。トランジスタ１３０，１３１のソース端子は
互いに接続され、更に電流源／シンク１３５を介して、
アースのような共通点に接続されている。トランジスタ
１３０のゲートは、列デコーダ１３６の第１出力に接続
され、トランジスタ１３１のゲートはデコーダ１３６の
第２出力に接続されている。重複しない交流切り換え信
号が、デコード回路１３６の２つの出力上において得る
ことができるので、トランジスタ１３０が導通状態にあ
るか、あるいはトランジスタ１３１が導通状態にある。
他の同様のスイッチング・トランジスタ対の各々も、同
様にデコード回路１３６に接続されている。
【００１８】尚、ここで理解すべきは、列の各対に関連
する各電流源／シンク１０６および電流源／シンク１３
５は、当該列に流れ込むプログラミング電流の量および
方向を制御するように切り替えられるということであ
る。しかしながら、これらの回路は本発明の一部ではな
いので、これ以上の説明は行なわない。
する各電流源／シンク１０６および電流源／シンク１３
５は、当該列に流れ込むプログラミング電流の量および
方向を制御するように切り替えられるということであ
る。しかしながら、これらの回路は本発明の一部ではな
いので、これ以上の説明は行なわない。
【００１９】図６を具体的に参照すると、本発明にした
がって接続された装置の別の実施例の簡略構成図が示さ
れている。この装置は、図４と同様であり、１００’で
示す。この実施例では、図４に示した実施例と同様の構
成要素を同様の番号で示し、更にダッシュを番号に付加
することにより異なる実施例であることを示す。装置１
００’は、本発明にしたがってプログラミング用電源１
０２’に接続されたメモリ１０１’を含む。メモリ１０
１’は、行および列に配列され、複数の電流端子１０
４’を有するメモリ・セル１０３’のアレイを含む。メ
モリ・セル１０３’は、電流端子１０４’，電流源／シ
ンク１０６’およびクロック発生器１０８’と共に、半
導体チップ１０５’内に集積されている。一般に、プロ
グラミング電流は、電源１０２’から、金属および金属
層を互いに接続するビアで構成された接続部即ち電流供
給ライン１１０’を通り、各電流源／シンク１０６’に
供給される。また、電流供給ライン１１０’は、メモリ
１０１’の対向側において電流還流ライン（図示せず）
を含むと解釈することも可能である。
がって接続された装置の別の実施例の簡略構成図が示さ
れている。この装置は、図４と同様であり、１００’で
示す。この実施例では、図４に示した実施例と同様の構
成要素を同様の番号で示し、更にダッシュを番号に付加
することにより異なる実施例であることを示す。装置１
００’は、本発明にしたがってプログラミング用電源１
０２’に接続されたメモリ１０１’を含む。メモリ１０
１’は、行および列に配列され、複数の電流端子１０
４’を有するメモリ・セル１０３’のアレイを含む。メ
モリ・セル１０３’は、電流端子１０４’，電流源／シ
ンク１０６’およびクロック発生器１０８’と共に、半
導体チップ１０５’内に集積されている。一般に、プロ
グラミング電流は、電源１０２’から、金属および金属
層を互いに接続するビアで構成された接続部即ち電流供
給ライン１１０’を通り、各電流源／シンク１０６’に
供給される。また、電流供給ライン１１０’は、メモリ
１０１’の対向側において電流還流ライン（図示せず）
を含むと解釈することも可能である。
【００２０】各電流源／シンク１０６’は、プログラム
・データ・ビットおよび反転プログラム・データ・ビッ
トをそれぞれ受信する１つの制御入力と共に図示されて
いる。データ・ビットの二進論理状態が、メモリ・セル
１０３’の各列を通過するビットライン・プログラム電
流の方向を制御する。一例として、電流は、電源１０
２’から各電流源／シンク１０６’を介して、出力リー
ド１１１’に達する。各出力リード１１１’は、１対の
スイッチング・トランジスタ１１２’，１１３’の共通
接続ドレインに接続されている。スイッチング・トラン
ジスタ１１２’のソースは、メモリ・セル１０３’の第
１列１１５’を介して接続され、スイッチング・トラン
ジスタ１１３’のソースは、メモリ・セル１０３’の第
２列１１６’を介して接続されている。１対のスイッチ
ング・トランジスタ１１２’，１１３’双方のゲート即
ち制御端子は、互いに接続され、更にマルチ・フェーズ
・クロック発生器１０８’の複数（ｎ）の異なる整相出
力の内φ0に接続されている。
・データ・ビットおよび反転プログラム・データ・ビッ
トをそれぞれ受信する１つの制御入力と共に図示されて
いる。データ・ビットの二進論理状態が、メモリ・セル
１０３’の各列を通過するビットライン・プログラム電
流の方向を制御する。一例として、電流は、電源１０
２’から各電流源／シンク１０６’を介して、出力リー
ド１１１’に達する。各出力リード１１１’は、１対の
スイッチング・トランジスタ１１２’，１１３’の共通
接続ドレインに接続されている。スイッチング・トラン
ジスタ１１２’のソースは、メモリ・セル１０３’の第
１列１１５’を介して接続され、スイッチング・トラン
ジスタ１１３’のソースは、メモリ・セル１０３’の第
２列１１６’を介して接続されている。１対のスイッチ
ング・トランジスタ１１２’，１１３’双方のゲート即
ち制御端子は、互いに接続され、更にマルチ・フェーズ
・クロック発生器１０８’の複数（ｎ）の異なる整相出
力の内φ0に接続されている。
【００２１】この実施例が図４に示した実施例と相違す
るのは、第２対のスイッチング・トランジスタ１１
２’，１１３’の共通接続ゲート即ち制御端子が、マル
チ・フェーズ・クロック発生器１０８’のφ0出力によ
って活性化されるようにも接続されている点である。同
様に、第３および第４対のスイッチング・トランジスタ
の共通接続ゲートも、マルチ・フェーズ・クロック発生
器１０８’の異なる整相出力（例えば、φ1）に接続さ
れている。前述の実施例におけると同様、列１１５’ま
たは１１６’の一方を列デコーダ（図示せず）によって
選択し、第２対の列の内一方の列を同時に選択する。こ
のように、この実施例では、メモリ・セル１０３’の２
つの列にプログラミング電流を同時に供給し、電流供給
ライン１１０’を通じて電源１０２’によって供給され
る電流は２Ｉとなる。プログラミング電流は前述の実施
例における場合よりも２倍多いが、それでも尚十分低い
ので、電流供給ライン１１０’におけるラインおよびビ
アの構造によっては、エレクトロマイグレーションは殆
どまたは全く発生しない。更に、電流供給ライン１１
０’に流れ込む全電流がいずれの時点においても十分低
くエレクトロマイグレーションが殆どまたは全く発生し
ない限り、あらゆる数の同時プログラミング電流経路ま
たは端子を選択することも可能である。尚、同時プログ
ラミング電流経路または端子のことを、以下では、「１
組の」電流経路または端子と呼ぶことにする。
るのは、第２対のスイッチング・トランジスタ１１
２’，１１３’の共通接続ゲート即ち制御端子が、マル
チ・フェーズ・クロック発生器１０８’のφ0出力によ
って活性化されるようにも接続されている点である。同
様に、第３および第４対のスイッチング・トランジスタ
の共通接続ゲートも、マルチ・フェーズ・クロック発生
器１０８’の異なる整相出力（例えば、φ1）に接続さ
れている。前述の実施例におけると同様、列１１５’ま
たは１１６’の一方を列デコーダ（図示せず）によって
選択し、第２対の列の内一方の列を同時に選択する。こ
のように、この実施例では、メモリ・セル１０３’の２
つの列にプログラミング電流を同時に供給し、電流供給
ライン１１０’を通じて電源１０２’によって供給され
る電流は２Ｉとなる。プログラミング電流は前述の実施
例における場合よりも２倍多いが、それでも尚十分低い
ので、電流供給ライン１１０’におけるラインおよびビ
アの構造によっては、エレクトロマイグレーションは殆
どまたは全く発生しない。更に、電流供給ライン１１
０’に流れ込む全電流がいずれの時点においても十分低
くエレクトロマイグレーションが殆どまたは全く発生し
ない限り、あらゆる数の同時プログラミング電流経路ま
たは端子を選択することも可能である。尚、同時プログ
ラミング電流経路または端子のことを、以下では、「１
組の」電流経路または端子と呼ぶことにする。
【００２２】以上のように、メモリにおいて、１度に１
組のプログラミング電流端子のみを導通させ、ピーク・
プログラム電流を低減する装置を開示した。したがっ
て、金属および金属層を互いに接続するビアから成る接
続部即ち電流供給ラインには、いずれの時点でもエレク
トロマイグレーションを生ずる電流未満の電流が流れる
に過ぎず、したがって装置の寿命および信頼性は大幅に
改善される。これまでに図示しかつ説明してきた実施例
では、いずれの時点でも１つまたは２つの電流端子のみ
が電流を導通させ、メモリ・セルの１つまたは２つの列
が電流端子に接続されているが、実施例によっては、メ
モリ・セルのそれ以上の列を電流端子に接続する方が都
合がよい場合もあることは理解されよう。例えば、１度
に２つ，３つ，またはそれ以上のメモリ・セルをプログ
ラムする方が都合がよい場合もある。かかる構成では、
１つ以上のプログラミング電流が１度に流れるが、それ
でもエレクトロマイグレーションを生成する電流よりは
るかに少ない電流に制限することが可能である。
組のプログラミング電流端子のみを導通させ、ピーク・
プログラム電流を低減する装置を開示した。したがっ
て、金属および金属層を互いに接続するビアから成る接
続部即ち電流供給ラインには、いずれの時点でもエレク
トロマイグレーションを生ずる電流未満の電流が流れる
に過ぎず、したがって装置の寿命および信頼性は大幅に
改善される。これまでに図示しかつ説明してきた実施例
では、いずれの時点でも１つまたは２つの電流端子のみ
が電流を導通させ、メモリ・セルの１つまたは２つの列
が電流端子に接続されているが、実施例によっては、メ
モリ・セルのそれ以上の列を電流端子に接続する方が都
合がよい場合もあることは理解されよう。例えば、１度
に２つ，３つ，またはそれ以上のメモリ・セルをプログ
ラムする方が都合がよい場合もある。かかる構成では、
１つ以上のプログラミング電流が１度に流れるが、それ
でもエレクトロマイグレーションを生成する電流よりは
るかに少ない電流に制限することが可能である。
【００２３】以上、本発明の具体的な実施例について示
しかつ説明したが、当業者には更なる変更や改良も想起
されよう。したがって、本発明は先に示した特定形態に
限定される訳ではないと理解されることを望み、添付の
特許請求の範囲は、本発明の精神および範囲から逸脱し
ない変更全てを包含することを意図するものである。
しかつ説明したが、当業者には更なる変更や改良も想起
されよう。したがって、本発明は先に示した特定形態に
限定される訳ではないと理解されることを望み、添付の
特許請求の範囲は、本発明の精神および範囲から逸脱し
ない変更全てを包含することを意図するものである。
【図１】標準的な装置によって電源に接続されているメ
モリの簡略構成図。
モリの簡略構成図。
【図２】電源に接続されているメモリを含む、本発明に
よる装置の一実施例の簡略構成図。
よる装置の一実施例の簡略構成図。
【図３】電源に接続されているメモリを含む、本発明に
よる装置の別の実施例の簡略構成図。
よる装置の別の実施例の簡略構成図。
【図４】電源に接続されているメモリを含む、本発明に
よる装置の好適実施例の構成図。
よる装置の好適実施例の構成図。
【図５】図４の装置に用いるマルチ・フェーズ・クロッ
ク発生器の構成図。
ク発生器の構成図。
【図６】図４と同様であり、本発明にしたがって接続さ
れた装置の別の実施例の簡略構成図。
れた装置の別の実施例の簡略構成図。
１０ メモリ １１ 装置 １２ 電源 １３ メモリ・セル １７ 電流ライン １９ 電流源 ２２ 電流供給ライン ２５ ピーク電流低減装置 ２６ メモリ ２７ 電流源 ２８ クロック発生器 ２９ メモリ・セル ３０ 電流端子 ３１ スイッチ ３２ 半導体チップ ３３ 電源 ３５ 電流供給ライン ３６ 切り換え入力 ２５’ 装置 ２６’ メモリ ２７’ 切り換え可能電流源 ２８’ クロック発生器 ３０’ 電流端子 ３３’ 電源 ３５’ 電流供給ライン ３６’ 切り換え入力 １００ 装置 １０１ メモリ １０２ プログラミング用電源 １０３ メモリ・セル １０４ 電流端子 １０５ 半導体チップ １０６ 電流源／シンク １０８ クロック発生器 １１０ 電流供給ライン １１１ 出力リード １１２，１１３ スイッチング・トランジスタ １２０ ２ビット・カウンタ １２１，１２２，１２３，１２４ ＮＯＲ論理ゲート １３０，１３１ スイッチング・トランジスタ １３５ 電流源／シンク １３６ デコーダ １００’ 装置 １０１’ メモリ １０２’ プログラミング用電源 １０３’ メモリ・セル １０４’ 電流端子 １０５’ 半導体チップ １０６’ 電流源／シンク １０８’ クロック発生器 １１１’ 出力リード １１２’，１１３’ スイッチング・トランジスタ
Claims (5)
- 【請求項１】メモリ（２６）におけるピーク・プログラ
ム電流を低減する装置（２５）であって、ｎ本のプログ
ラミング経路（３０）を有し、前記ｎ本の経路に対して
合計Ｉのプログラミング電流を与え、前記ｎ本のプログ
ラミング経路に接続されたｎ個のスイッチであって、各
プログラミング経路毎に１つ設けられるところのスイッ
チ（３１）を備え、該ｎ個のスイッチを１度に１つずつ
動作させることにより、瞬時プログラミング電流をＩの
１／ｎに低減することを特徴とする装置（２５）。 - 【請求項２】金属層および該金属層を互いに接続するビ
アで構成された電流供給ライン（３５）を含み、ｎＩの
電流が前記電流供給ラインにおいてエレクトロマイグレ
ーションを発生させる集積回路（３２）内に組み込まれ
たメモリ（２６）において、ピーク・プログラム電流を
低減する装置（２５）であって、前記メモリは、ｎ本の
プログラミング経路（３０）と、該ｎ本の経路の各々に
おいて合計Ｉのプログラミング電流とを有し、前記装置
は、前記ｎ本のプログラミング経路に接続されたｎ個の
スイッチ（３１）を含み、各プログラミング経路毎に１
つのスイッチが配され、少なくとも１つかつｎ個未満の
スイッチを同時に作動させ、いずれの時点においても生
成される全プログラミング電流がｎＩ未満となるよう
に、前記ｎ個のスイッチが接続されることを特徴とする
装置（２５）。 - 【請求項３】メモリにおいてピーク・プログラム電流を
低減する装置（２５）であって：行および列に配列さ
れ、複数の電流端子（３０）を有するメモリ・セル（２
９）のアレイを含むメモリ（２６）；電流源（２７）；
前記電流源を前記複数の電流端子に結合する電子スイッ
チ（３１）であって、当該電子スイッチを切り替えるク
ロック信号を受信し、前記電流源を前記複数の電流端子
の各電流端子に順次結合するように構成された少なくと
も１つの切り換え入力を含む、電子スイッチ（３１）；
および連続クロック信号を前記電子スイッチの切り換え
入力に供給し、前記電流源からの電流を前記複数の電流
端子の各電流端子に順次供給するように構成されたクロ
ック発生器（２８）；から成ることを特徴とする装置
（２５）。 - 【請求項４】メモリにおけるピーク・プログラム電流を
低減する装置（２５’）であって：行および列に配列さ
れ、複数のプログラミング電流端子（３０’）を有する
メモリ・セル（２９’）のアレイを含むメモリ（２
６’）；前記複数の電流端子の各々に１つずつ結合され
た複数の電流源／シンク（２７’）であって、該複数の
電流源／シンクの各々に関連する電流端子を備え、各電
流源／シンクが、ＯＮモードにおいて当該電流源／シン
クからの電流を前記関連する電流端子に供給し、ＯＦＦ
モードにおいて電流を前記関連する電流端子に供給しな
いように接続された電子スイッチを含み、各電子スイッ
チが、クロック信号を受信し、前記電子スイッチを前記
ＯＦＦモードおよび前記ＯＮモード間で切り替えるよう
に構成された切り換え入力（３６’）を含む、電流源／
シンク（２７’）；および複数の出力を有し、その各々
が前記複数の電流源／シンクの各電子スイッチの前記切
り換え入力に結合されたクロック発生器（２８’）であ
って、クロック信号を前記複数の切り換え入力の各々に
順次供給するように構成された、クロック発生器（２
８’）；から成ることを特徴とする装置（２５’）。 - 【請求項５】メモリにおいてピーク・プログラム電流を
低減する方法であって：金属の層および該金属の層を互
いに接続するビアで構成された電流供給ライン（３０）
を含み、ｎＩの電流が前記電流供給ラインにおいてエレ
クトロマイグレーションを発生させる集積回路内に組み
込まれたメモリ（２６）を用意する段階であって、該メ
モリが、ｎ本のプログラミング経路と、該ｎ本の経路の
各々において合計Ｉのプログラミング電流を有する、段
階；前記ｎ本のプログラミング経路内にｎ個のスイッチ
（３１）を接続する段階であって、前記スイッチは各プ
ログラミング経路毎に１つ備えられるところの段階；お
よび前記ｎ個のスイッチの内少なくとも１つかつｎ個未
満を同時に閉鎖し、いずれの時点においても全体でｎＩ
未満のプログラミング電流を生成するように、前記ｎ個
のスイッチを動作させる段階；から成ることを特徴とす
る方法。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| US09/467,788 US6236611B1 (en) | 1999-12-20 | 1999-12-20 | Peak program current reduction apparatus and method |
| US467788 | 1999-12-20 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JP2001222882A true JP2001222882A (ja) | 2001-08-17 |
Family
ID=23857180
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2000384226A Pending JP2001222882A (ja) | 1999-12-20 | 2000-12-18 | ピーク・プログラム電流低減装置および方法 |
Country Status (8)
| Country | Link |
|---|---|
| US (1) | US6236611B1 (ja) |
| EP (1) | EP1111619B1 (ja) |
| JP (1) | JP2001222882A (ja) |
| KR (1) | KR100748070B1 (ja) |
| CN (1) | CN1181494C (ja) |
| DE (1) | DE60033776T2 (ja) |
| SG (1) | SG88805A1 (ja) |
| TW (1) | TW505921B (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
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