DE68923573T2 - Eingangsschaltungen. - Google Patents

Description

• Die vorliegende Erfindung bezieht sich auf Eingangsschaltungen, wie sie für die Verwendung bei Speicherschaltungen zum Speichern beispielsweise von Bilddaten geeignet sind.
• Bei Speicherschaltungen ist es üblich, daß Eingangsbilddaten in ein Speicherelement geschrieben werden, nachdem die Übertragungsrate der Daten in einer niedrigere Frequenz umgesetzt wurde, daß die Daten aus dem Speicherelement mit der niedrigeren Frequenz gelesen werden und daß die Übertragungsrate zur Datenausgabe in eine höhere Frequenz umgesetzt wird; als Folge davon wird eine eindeutige Speicherung von Bilddaten sichergestellt, sogar dann, wenn ein Speicherelement einer niedrigeren Schreib- und Lesegeschwindigkeit verwendet wird (NIKKEI ELECTRONICS, 1985, 3.11, Seiten 219 bis 239).
• Betrachtet man insbesondere Fig. 3 der beiliegenden Zeichnungen, so wird in einer Speicherschaltung 1 jedes Ein- Bit-Datenwort DG1 bis DG8, das aus 8-Bit-Bilddaten DG besteht, zu einer entsprechenden Seriell/Parallel-Umsetzungsschaltung 2A bis 2H geliefert.
• Wie in Fig. 4 der Zeichnungen gezeigt ist, besteht jede der Seriell/Parallel-Umsetzungsschaltungen 2A bis 2H aus D-Flip-Flop-Schaltungen 3A bis 3N eines Master-Slave-Systems (Rechnerverbundsystems), das seriell geschaltet und angeordnet ist, die Daten mit einem Zeittakt zu gewinnen, der mit einem Taktsignal SCK der Bilddaten DG synchronisiert ist, wobei die Daten DG1 bis DG8 zur D-Flip-Flop-Schaltung 3A an den einen Anschluß geliefert werden.
• Folglich werden die Daten DG1 bis DG8 jeweils nacheinander zur benachbarten D-Flip-Flop-Schaltung übertragen, und zwar von D-Flip-Flop-Schaltung 3A am Eingangsanschluß in Richtung auf die D-Flip-Flop-Schaltung 3N an den Ausgangsanschluß mit einem Zeittakt, der mit dem Taktsignal SCK synchronisiert ist. Wenn man es einrichtet, daß die Daten in die Speicherblöcke 4A bis 4H (Fig. 3) in Intervallen von vorgegebenen Perioden des Taktsignals SCK eingegeben werden, ist es möglich, die Bilddaten DG in die Speicherblöcke 4A bis 4H mit einer niedrigen Taktfrequenz zu schreiben, die aus der Übertragungsrate der Bilddaten DG einer hohen Taktfrequenz umgesetzt wurde.
• Im umgekehrten Fall ist es durch Lesen der Daten aus den Speicherblöcken 4A bis 4H und durch Liefern der Daten über die Parallel/Seriell-Umsetzer möglich, die Daten mit einer niedrigen Taktfrequenz zu lesen und die Bilddaten DG mit einer Übertragungsrate zu liefern, die in eine hohe Taktfrequenz umgesetzt wurden.
• Diese Eingangs/Ausgangsschaltungen, bei denen Seriell/Parallel-Umsetzungsschaltungen und Parallel/Seriell-Umsetzungsschaltungen verwendet werden, haben den Nachteil, daß der Leistungsverbrauch groß ist und dadurch ständig ein großer Strom gezogen wird.
• Insbesondere hat bei diesen D-Flip-Flop-Master-Slave- Schaltungen, die aus komplementären CMOS (Komplementär-Metalloxid-Halbleiter)-Einrichtungen gebildet sind, jede Schaltung einen Leistungsverbrauch von einigen zehn uW/MHz/Bit.
• Weiter ist es in der Praxis notwendig, wenn Bilddaten von etwa 30 MHz in ein Speicherelement eindeutig geschrieben oder aus diesem gelesen werden sollen, etwa 700 seriell-verbundene D-Flip-Flop-Schaltungen für ein Bit der Bilddaten bereitzustellen.
• Da etwa 700 mW für ein Bilddatenbit verbraucht wird, führt dies dazu, daß es schwierig ist, die Schaltungselemente in Art einer integrierten Schaltung anzuordnen.
• Da außerdem in einer D-Flip-Flop-Schaltung der oben beschriebenen Art etwa 0,1 mA eines Augenblickstroms bei jeder Schaltung auf der ansteigenden und abfallenden Flanke des Taktsignals SCK fließt, und da die D-Flip-Flop-Schaltungen, die eine in Frage kommende Eingangs/Ausgangs-Schaltung darstellen, synchron mit dem Taktsignal SCK arbeiten, hat dies zu dem Problem geführt, daß insgesamt etwa 70 mA eines Augenblickstroms fließen.
• Um dieses Problem zu überwinden, ist ein Verfahren vorgeschlagen worden, bei dem eine Seriell/Parallel-Umsetzungsschaltung 5, die in Fig. 5 der Zeichnungen gezeigt ist, verwendet wird, wobei Fig. 6(A) und 6(B) die Arbeitsweise der Schaltung 5 zeigen.
• In der Schaltung 5 laufen die Datenwörter DG1 bis DG8 durch eine Auswahlschaltung 7, deren Kontakte synchron mit dem Taktsignal SCK (Fig. 6(A)) umgeschaltet werden, wodurch sie zu zwei Kanälen von seriell miteinander verbundenen D- Flip-Flop-Schaltungen 8A bis 8M und 9A bis 9M geliefert werden.
• Die D-Flip-Flop-Schaltungen 8A bis 8M und 9A bis 9M übertragen die Daten DG1 bis DG8 nacheinander synchron mit einem Taktsignal SCK2 (Fig. 6(B)), dessen Frequenz gleich der halben Frequenz des Taktsignals SCK ist, wodurch es möglich ist, die D-Flip-Flop-Schaltung 8A bis 8M und 9A bis 9M mit einem niederfrequenten Takt anzusteuern und Daten mit diesem niederfrequenten Takt zu erhalten.
• Als Folge davon kann der Leistungsverbrauch bei dieser Anordnung auf die Hälfte reduziert werden, wenn das Taktsignal SCK2 für die D-Flip-Flop-Schaltungen 8A bis 8M und 9A bis 9M verwendet wird, das durch Teilen der Frequenz des Taktsignals SCK durch 2 erhalten wird.
• Wenn jedoch eine solche Anordnung verwendet wird, kann der Augenblickstrom nicht reduziert werden, und es besteht außerdem die Schwierigkeit, die Schaltungselemente in Form einer integrierten Schaltung bereitzustellen.
• Da weiter, wie in Fig. 7 gezeigt ist, die oben beschriebene D-Flip-Flop-Schaltung aus Übergangsgates 11 und 12 besteht, die jeweils durch zwei CMOS-Transistoren gebildet sind, müssen Inverterverstärker 13, 14 und 15, die ähnlich durch zwei CMOS-Transistoren gebildet sind, und Latch-Schaltungen 16 und 17, die jeweils durch vier CMOS-Transistoren gebildet sind, d.h., insgesamt 18 Transistoren in der Schaltung verwendet werden.
• Wenn daher 700 D-Flip-Flop-Schaltungen für ein Bit wie oben erwähnt verwendet werden, sind 100 000 Transistoren zur Verarbeitung von 8-Bit-Bilddaten erforderlich. Wenn diese Transistoren in einer integrierten Schaltung angeordnet werden sollen, ist der Bereich für ein Chip, der durch die D- Flip-Flop-Schaltungen besetzt wird, groß, was eine entsprechend große Gesamtgröße des Chips zur Folge hat.
• Die folgenden Dokumente offenbaren verschiedene Schaltungen, die Merkmale haben, die entsprechend im Oberbegriff des Patentanspruchs 1 angegeben sind: BBC Research Department Report, Nr. 5, Juli 1987, Tadworth, GB, Seiten 1 bis 20, J L Riley "A review of the semiconductor storage of television signals"; Texas Instruments, Product Review TMS4464, 1984; Elektronik, Vol. 31, Nr. 15, Juli 1982, München, DE, Seiten 27 bis 30, P Mattos et al, "Nibble-Mode beschleunigt Speicherzugriff"
• Erfindungsgemäß wird eine Eingangsschaltung bereitgestellt, mit:
• einer ersten Datenleitung, die mehrere Leitungen aufweist, und einer zweiten Datenleitung, die N Datenleitungseinheiten aufweist, wobei N > 1 ist, wobei jede Datenleitungseinheit aus der gleichen Anzahl von Leitungen besteht wie die Anzahl der Leitungen, die die erste Datenleitung bilden, wobei die Daten von der ersten Datenleitung zur zweiten Datenleitung geliefert werden; gekennzeichnet durch:
• eine Schalteinrichtung, die jeweils die erste Datenleitung mit jeder der Datenleitungseinheiten verbindet;
• eine Steuereinrichtung zum Steuern der Schalteinrichtung so daß die Schalteinrichtung, die entsprechenden Datenleitungseinheiten der zweiten Datenleitung entspricht, synchron mit einem Taktsignal nacheinander eingeschaltet werden;
• Latchschaltungen, die zwischen der Schalteinrichtung und den entsprechenden Datenleitungseinheiten der zweiten Datenleitung vorgesehen sind; und
• eine Einrichtung zur Übertragung von Daten von der zweiten Datenleitung in Intervallen der N-fachen Periode des Taktsignals.
• Die Eingangsschaltung kann eine dritte Datenleitung aufweisen, die aus einer Leitung besteht, und eine Seriell/Parallel-Umsetzungseinrichtung, die die dritte Datenleitung mit der ersten Datenleitung verbindet.
• In diesem Fall kann die dritte Datenleitung mit einer Eingangsschutzschaltung verbunden werden, die einen Eingangsanschluß aufweist, einen Schaltungserdanschluß, einen Eingangsschutzwiderstand, der zwischen dem Eingangsanschluß und der dritten Datenleitung vorgesehen ist und mehrere Schaltungen, die parallel zwischen der dritten Datenleitung und dem Schaltungserdanschluß geschaltet sind, wobei jede der Schaltungen einen MOS-Transistor und einen Widerstand aufweist, die Reihe geschaltet sind.
• Eine Eingangsschaltung nach einer bevorzugten Ausführungsform der vorliegenden Erfindung, die danach ausführlich beschrieben wird, kann jede ihrer Datenleitungseinheiten nacheinander mit der ersten Datenleitung synchron mit einem Taktsignal, um Daten einzugeben, verbinden, und es ist dadurch möglich, wenn die Schaltung durch eine integrierte Schaltung gebildet ist, diese klein auszubilden, wobei diese einen kleinen Leistungsverbrauch aufweist und einen kleinen Augenblickstrom zieht. Weiter ermöglichen es die Latch-Schaltungen, daß Daten von der zweiten Datenleitung in Intervallen der N-fachen der Periode des Taktsignals übertragen werden, wobei N die Anzahl der Datenleitungseinheiten ist, so daß die Daten auf eine noch tiefere Frequenz umgesetzt werden können.
• Die Erfindung wird nun durch ein Ausführungsbeispiel unter Bezugnahme auf die Zeichnungen beschrieben, wobei gleiche Teile mit den gleichen Bezugszeichen versehen sind, und in denen:
• Fig. 1 ein Blockdiagramm ist, das eine Seriell/Parallel-Umsetzungsschaltung einer Ausführungsform der vorliegenden Erfindung zeigt;
• Fig. 2(A) bis 2(E) Signalschwingungsdiagramme sind, die zur Erklärung der Arbeitsweise der in Fig. 1 gezeigten Schaltung verwendet werden;
• Fig. 3 ein Blockdiagramm ist, das eine Speicherschaltung zeigt;
• Fig. 4 und 5 Blockdiagramme sind, die früher vorgeschlagene Seriell/Parallel-Umsetzungsschaltungen zeigen;
• Fig. 6A und 6B Signalschwingungsdiagramme sind, die zur Erklärung der Arbeitsweise der in Fig. 5 gezeigten Schaltung verwendet werden;
• Fig. 7 ein Blockdiagramm ist, das eine D-Flip-Flop- Schaltung zeigt;
• Fig. 8(A) und 8(B) eine Eingangsschutzschaltung zeigt, die bei den Ausführungsformen der vorliegenden Erfindung verwendet wird, bei denen Fig. 8(A) ein Schaltungsdiagramm und Fig. 8(B) eine Draufsicht auf MOS-Transistoren ist;
• Fig. 9 eine graphische Darstellung ist, die eine Durchbruchskennlinie zeigt; und
• Fig. 10 eine Draufsicht auf MOS-Transistoren ist, die eine weitere Eingangsschutzschaltung bilden, die bei den Ausführungsformen der vorliegenden Erfindung verwendet wird.
• In Fig. 1 ist eine Seriell/Parallel-Umsetzungsschaltung 30 gezeigt, die anstelle der Seriell/Parallel-Umsetzungsschaltungen 2A bis 2H von Fig. 4 verwendet wird, wodurch eine Gesamteingangsschaltung gebildet wird.
• Vier D-Flip-Flop-Schaltungen 31A bis 31D sind seriell so miteinander verbunden, daß sie Daten mit einem Zeittakt empfangen, der mit einem Taktsignal SCK (Fig. 2(A)) der Bilddaten DG synchronisiert ist, wobei die Datenwörter DG1 zum Eingang der D-Flip-Flop-Schaltung 31A geliefert werden.
• Folglich werden die Daten DG1 nacheinander über benachbarte D-Flip-Flop-Schaltungen von der D-Flip-Flop-Schaltung 31A am Eingangsanschluß in Richtung auf die D-Flip-Flop- Schaltung 31D am Ausgangsanschluß mit dem Zeittakt des Takt signals SCK übertragen, und die Ausgangsdaten DG1-1 bis DG1-4 von den entsprechenden D-Flip-Flop-Schaltungen 31A bis 31D werden auf vier Datenbusleitungen BS geliefert.
• Daher ist es durch Aufnahme der Daten DG1-1 bis DG1-4 mit einem niederfrequenten Takt, der 1/4 des Taktsignals SCK entspricht, möglich, parallele Daten zu erhalten, die aus den Daten DG1 bis DG8 in einen niederfrequenten Takt umgesetzt wurden, der 1/4 der Übertragungsrate der Bilddaten DG entspricht.
• Bei der vorliegenden Ausführungsform werden die Daten DG1-1 bis DG8-4 außerdem einer Seriell/Parallel-Umsetzungsverarbeitung unterworfen und dadurch in Daten mit einer noch niedrigeren Taktfrequenz umgesetzt.
• Insbesondere werden N-Sätze von D-Flip-Flop-Schaltungen 37A bis 37N seriell miteinander verbunden und auf der Grundlage eines Taktsignals SCK4 (Fig. 2(B)) angesteuert, das eine Frequenz eines Viertels des Taktsignals SCK aufweist, und außerdem wird ein Zeiger-Signal (pointer signal) SP (Fig. 2 (C)), das in Intervallen von N-Perioden des Taktsignals SCK4 synchron mit dem Taktsignal SCK hoch wird, zur D-Flip-Flop- Schaltung 37A an den Eingangsanschluß der Reihen geliefert.
• Das Zeiger-Signal SP wird dann nacheinander zu den benachbarten D-Flip-Flop-Schaltungen mit einem Zeittakt übertragen, der mit dem Taktsignal SCK4 synchronisiert ist, wodurch Ausgangssignale SN1, SN2, ... (Fig. 2(D) und 2(E)) der D-Flip-Flop-Schaltungen 37A bis 37N nacheinander synchron mit dem Taktsignal SCK4 hoch werden.
• Auf der anderen Seite werden die vier Datenbusleitungen BS jeweils mit N-Gateschaltungen 33A1 bis 33N4 verbunden, wobei diese Gates öffnen, wenn das Ausgangssignal einer entsprechenden D-Flip-Flop-Schaltung 37A bis 37N einen hohen logischen Pegel "H" einnimmt.
• Folglich werden gemäß der aufeinanderfolgenden Übertragung des Zeiger-Signals SP im Zeittakt synchron mit dem Taktsignal SCK4 die N-Gateschaltungen 33A1 bis 33N4, die mit jeder der Datenbusleitungen BS verbunden sind, so gesteuert, daß nur ein Satz der Gateschaltungen 33A1 bis 33N4 nacheinander eingeschaltet wird. Damit sind die Daten DG1-1 bis DG1-4, die zu ihren entsprechenden Datenbusleitungen BS geliefert werden, der Reihe nach von den Gateschaltungen 33A1 bis 33N4 in Intervallen von vier Perioden des Taktsignals SCK erhältlich.
• Da die Ausgangsdaten aus jeder Gruppe von vier Gateschaltungen 33A1 bis 33A4, 33B1 bis 33B4, .. . 33N1 bis 33N4 hereingenommen werden, die entsprechend mit den D-Flip-Flop- Schaltungen 37A bis 37N verbunden sind, ist es möglich, die Daten DG1-1 bis DG1-4 zu erhalten, die zu den Datenbusleitungen BS geliefert werden, und zwar in Intervallen der N-fachen der Taktperiode des Taktsignals SCK4.
• Zu diesem Zweck werden bei der vorliegenden Ausführungsform die Latch-Schaltungen 35A1 bis 35N4 dazu verwendet, daß die Daten, die über die entsprechenden Gateschaltungen 33A1 bis 33N4 erhalten werden, gespeichert und ihre Ausgangsdaten zu einem Speicherblock 4A (in Fig. 1 nicht gezeigt) über Busleitungen LA, LB, LC, ... LN geliefert werden.
• Aus diese Weise kann die Periode des Taktsignals SCK4 auf das Vierfache der Periode des Taktsignals SCK eingestellt werden und der Stromverbrauch kann entsprechend reduziert werden.
• Außerdem können im vorliegenden Fall die Latch-Schaltungen 35A1 bis 35N4, die mit den Busleitungen LA, LB, LC, ... LN in Verbindung stehen, und die Gateschaltungen 33A1 bis 33N4 durch die Latch-Schaltung 16 oder 17 und das Übergangs- Gate 11 oder 12 der D-Flip-Flop-schaltung gebildet sein, die in Fig. 7 gezeigt ist.
• Daher kann eine Eingangsschaltung, die 8-Bit-Bilddaten verarbeiten kann, aus N-Sätzen durch ein System von D- Flip-Flop-Schaltungen 37A bis 37N und vier Sätzen von D-Flip- Flop-Schaltungen 31A bis 31D sowie N-Sätzen durch 8 Systeme von Latch-Schaltungen 35A1 bis 35N4 und Gateschaltungen 33A1 bis 33N4 gebildet sein, wobei jeder Satz aus 6 Transistoren besteht, wodurch der Augenblickstrom reduziert werden kann; wenn diese in Form einer integrierten Schaltung angeordnet werden, kann der Bereich auf dem Chip, der durch diese Elemente besetzt wird, entsprechend reduziert werden.
• Wenn insbesondere beabsichtigt ist, Daten mit einer Wiederholungsfrequenz bereitzustellen, die gleich groß wie bei der vorher vorgeschlagenen Eingangsschaltung ist, bei der 700 D-Flip-Flop-Schaltungen verwendet werden, kann die Anzahl der erforderlichen Transistoren auf ungefähr die Hälfte reduziert werden.
• Wenn somit die Datenbusleitungen BS eine erste Datenleitung bilden, um die Bilddaten DG über die D-Flip-Flop- Schaltungen 31A bis 31D zu erhalten, bildet jede der Busleitungen LA, LB, LC, ... LN eine Datenleitungseinheit, die aus der gleichen Anzahl von Leitungen besteht wie die Datenbusleitungen BS, und die Busleitungen LA, LB, LC, ... LN als Gesamtheit bilden eine zweite Datenleitung, die mehrere Datenleitungseinheiten aufweist.
• Während weiter die Latch-Schaltungen 35A1 bis 35N4 und die Gateschaltungen 33A1 bis 33N4 eine Schalteinrichtung bilden, die die Datenbusleitungen BS mit jeder Busleitung LA, LB, LC, ... LN verbindet, bilden die D-Flip-Flop-Schaltungen 37A bis 37N eine Steuereinrichtung zum Steuern der Schaltungseinrichtung, so daß ein Satz einer jeden Gateschaltung 33A1 bis 33N4 nacheinander in Intervallen der Perioden der Daten DG1-1 bis DG8-4 eingeschaltet wird, die in die Datenbusleitungen BS eingegeben werden.
• Nach der oben beschriebenen Anordnung kann durch aufeinanderfolgendes und zyklisches Umschalten der Eingangsdaten unter Verwendung der Schalteinrichtung und durch Liefern der Daten zu mehreren Busleitungen eine Eingangsschaltung, die eine kleinere Wiederholungsfrequenz hat und die eine kleinere Anzahl von Transistoren als ganzes verwendet, aufgebaut werden; wenn daher die Eingangsschaltung in Form einer integrierten Schaltung ausgebildet wird, ist es möglich, daß diese kleiner sein kann, einen niedrigeren Leistungsverbrauch aufweist und einen kleineren Augenblickstrom als die früher vorgeschlagene Schaltung zieht.
• Obwohl die obige Ausführungsform für den Fall beschrieben wurde, wo die Bilddaten zwischen D-Flip-Flop-Schaltungen 31A bis 31D übertragen werden und die Daten dadurch auf die Datenbusleitungen BS bitweise umgeschaltet werden, ist die vorliegende Erfindung nicht auf eine solche Schaltungsanordnung beschränkt; wenn man 8 Busleitungen für die Datenbusleitung BS bereitstellt, können 8-Bit-Bilddaten unmittelbar auf diese Busleitungen eingegeben werden.
• Obwohl die obige Ausführungsform im Zusammenhang mit einer Speicherschaltung der Bilddaten beschrieben wurde, ist die vorliegende Erfindung ebenfalls für Speicherschaltungen anderer Datenarten verwendbar.
• Weiter ist die vorliegende Erfindung nicht nur für eine Eingangsschaltung für eine Speicherschaltung verwendbar, sondern sie ist ebenfalls für Eingangsschaltungen für verschiedene Datenverarbeitungsschaltungen verwendbar.
• Gemäß der bevorzugten Ausführungsform der vorliegenden Erfindung, die oben beschrieben wurde, werden die Daten nacheinander aus mehreren Busleitungen eingegeben, wobei jeder Gateschaltungssatz nacheinander umgeschaltet wird, wodurch eine Eingangsschaltung, die eine niedrige Wiederholungsfrequenz hat und eine kleinere Anzahl von Transistoren insgesamt verwendet, vorgesehen werden kann, so daß, wenn diese in Form einer integrierten Schaltung angeordnet werden, die Schaltung kleiner werden kann, einen niedrigeren Leistungsverbrauch aufweisen und einen kleineren Augenblickstrom ziehen kann.
• Zusätzlich kann durch Verwendung einer Eingangsschutzschaltung, die anschließend beschrieben wird, zwischen einer internen Schaltung, die die oben beschriebene Eingangsschaltung aufweist, und einem Eingangsanschluß, eine thermische Zerstörung der Innenschaltung (insbesondere durch Überbrücken von MOS-Transistoren) aufgrund von anormalen Spannungen, beispielsweise Überspannungen, wirksam verhindert werden.
• Fig. 8(A) und 8(B) zeigen eine Eingangsschutzschaltung für eine Verwendung bei einer Eingangsschaltung, die die Erfindung darstellt. Fig. 8(A) ist eine Schaltungsanordnung einer Eingangsschutzschaltung und Fig. 8(B) ist eine Draufsicht auf MOS-Transistoren, die die Schaltung bilden. Die Eingangsschutzschaltung weist einen Eingangsanschluß 81 und einen Eingangsschutzwiderstand 82 auf, wobei ein Anschluß dieses Widerstandes mit einem Eingangsanschluß 81 verbunden ist. Die Drains 84 der MOS-Transistoren 83&sub1;, 83&sub2;, ... 83n (n stellt die Anzahl beispielsweise von zehn oder hundert Einheiten dar) sind mit dem Anschluß des Eingangsschutzwiderstandes 82 auf der gegenüberliegenden Seite des Eingangsanschlusses 81 verbunden, während ihre Sourcen 85 und das gemeinsame Gate 86 geerdet sind. Die Sourcen 85 sind langgestreckt verglichen mit den Drains 84, entlang der Länge des Kanals (die Länge vom Kopf zum Boden in Fig. 8(B)), und die Source-Elektroden 87 erstrecken sich von den Endbereichen der Sourcen 85 an der Seite entfernt vom Gate, wodurch die Diffusionswiderstände 88 durch source-diffundierte Schichten auf der Seite der Source gebildet werden. Die Sourcen 89 sind geerdet. Es sind Drain-Elektroden 90 vorgesehen und die Drainleitungen 91 sind zwischen dem Anschluß des Eingangsschutzwiderstandes 82 auf der Seite gegenüber dem Eingangs anschluß und dem Eingangsanschluß der Innenschaltung 92 verbunden.
• Bei der vorliegenden Eingangsschutzschaltung befinden sich die MOS-Transistoren 83&sub1;, 83&sub2;, ... 83n normalerweise im "Aus"-Zustand. Wenn eine anormal hohe Spannung, beispielsweise eine Überspannung, zwischen dem Eingangsanschluß und der Erde angelegt wird, wird die anormale Spannung auf alle MOS- Transistoren 83&sub1; bis 83n über die Widerstände 88 aufgedrückt. Somit wird bei allen MOS-Transistoren 83&sub1; bis 83n ein Lawinendurchbruch durch die Spannung verursacht, wodurch der resultierende Strom einzeln durch jeden der MOS-Transistoren 83&sub1; bis 83n fließt. Dabei wird eine Konzentration des Stroms auf einen Teil durch die Anwesenheit der Widerstände 88 verhindert. Dieser Effekt wird nun mit Hilfe von Fig. 9 erklärt, die eine Durchbruchskennlinie zeigt.
• Wenn der MOS-Transistor einer anormalen Spannung ausgesetzt wird, zeigt dieser ein Spannungs-Strom-Verhalten, wie dies durch die durchgezogene Linie in Fig. 9 gezeigt ist. Wenn insbesondere eine anormale Spannung angelegt wird, erhöht sich die Anschlußspannung, bis sie die Durchbruchsspannung erreicht. An diesem Punkt tritt ein Durchbruch auf, und der Strom, der in diesem Zeitpunkt fließt, ist praktisch gleich Null. Die Anschlußspannung zeigt einen sofortigen scharfen Abfall auf Null, und danach beginnt der Strom, sich ständig zu vergrößern, während die Anschlußspannung praktisch keine Veränderung zeigt, bis der Wert des Stroms den Zerstörungswert (beispielsweise in 10 mA) übersteigt, wo eine Zerstörung auftritt. Bei der vorliegenden Anordnung erhöht sich jedoch, da der Widerstand 88 seriell mit einem jeden MOS- Transistoren 83 verbunden ist, die Anschlußspannung des Widerstandes 88 mit dem Anstieg des Stroms, der dem scharfen Abfall der Spannung aufgrund des Lawinendurchbruchs folgt, was durch eine gebrochene Linie in Fig. 9 gezeigt ist. Dieser Anstieg der Anschlußspannung führt dann zu einem Anstieg der Anschlußspannung des anderen MOS-Transistors 83, da alle Serienschaltungen des Transistors und des Widerstands parallel geschaltet sind. Daher wird, bevor eine thermische Zerstörung des MOS-Transistors verursacht werden könnte, die durch den Lawinendurchbruch verursacht würde, die Anschluß spannung eines anderen MOS-Transistors 83 den Durchbruchswert übersteigen, wodurch dieser MOS-Transistor ebenfalls einen Durchbruch verursachen kann und dadurch dieser MOS-Transistor einen Strom führt. Auf diese Weise bewirken die MOS-Transistoren 83 einen Durchbruch nach dem anderen wie in einer Kettenreaktion, so daß der Strom durch sie fließen darf. Diese Aktionen finden in einem sehr kurzen Zeitraum statt, d.h. praktisch sofort. Daher bewirken alle MOS-Transistoren 83 den Lawinendurchbruch fast gleichzeitig, wodurch der Strom aufgrund der anormalen Spannung getrennt durch alle MOS-Transistoren 83 fließt. Somit kann die Innenschaltung 93 vor einer thermischen Zerstörung geschützt werden.
• Fig. 10 zeigt eine andere Eingangsschutzschaltung in Draufsicht, die für Eingangsschaltungen nach der vorliegenden Erfindung verwendet wird. Bei dieser Eingangsschutzschaltung sind die Source und die Drain aus mehreren MOS-Transistoren jeweils aus einer Diffusionsschicht gebildet, und es sind Isolationsschichten (LOCOS) 93 gebildet, die das Gate 86 überbrücken, wenn man von oben darauf schaut, so daß jede der Diffusionsschichten in wesentlichen in Teile getrennt ist, wodurch mehrere MOS-Transistoren bereitgestellt werden.
• Obwohl bei den oben beschriebenen Ausführungsformen der Widerstand 88 in Serienschaltung mit jedem MOS-Transistor 83 auf der Seite der Source verbunden ist, braucht dieser nicht notwendigerweise auf diese Weise geschaltet werden, sondern er kann mit der gegenüberliegenden Seite verbunden werden, das heißt mit der Drain. Alternativ dazu können die Widerstände sowohl an der Drain als auch an der Source angeschaltet werden. Der erforderliche Effekt wird bereitgestellt, wenn einer oder mehrere Widerstände 88 seriell mit jedem MOS-Transistor 83 verbunden werden.
• Bei den oben beschriebenen Ausführungsformen sind die MOS-Transistoren 83 n-Kanal-MOS-Transistoren und daher ist das Gate jeder der MOS-Transistoren geerdet. Wenn als Transistoren p-Kanal-Transistoren verwendet werden, wird das Gate jedes MOS-Transistors mit der Spannungsversorgung (Vdd) verbunden.
• Obwohl die oben beschriebenen Ausführungen dazu dienen, die Innenschaltung vor einer anormalen Spannung zwischen dem Eingangsanschluß 81 und Erde zu schützen, ist es natürlich möglich, die Eingangsschutzschaltung dazu zu verwenden, um die Innenschaltung vor einer anormalen Spannung zu schützen, die zwischen der Spannungsversorgungsleitung (Vdd) und dem Eingangsanschluß 81 auftreten kann.
• Damit bildet die Eingangsschutzschaltung einen Eingangsschutzwiderstand zwischen einem Eingangsanschluß und einer Innenschaltung, und es sind mehrere Serienschaltungen von einem MOS-Transistor und einem Widerstand parallel angeordnet und zwischen der Verdrahtung verschaltet, die den Eingangsschutztransistor mit der Innenschaltung verbindet, und einem festen Potentialpunkt, und es wird eine vorgegebene Spannung zum Gate der MOS-Transistoren geliefert.
• Da mehrere MOS-Transistoren jeweils mit einem Widerstand vorgesehen sind, die in Reihe geschaltet sind, und solche Reihenschaltungen von MOS-Transistoren und Widerständen parallel miteinander verbunden sind, kann eine Konzentration des Stroms auf einen Teil durch jeden der Widerstände verhindert werden, und es dadurch möglich, daß ein Lawinendurchbruch in jedem der MOS-Transistoren stattfinden kann. Damit kann eine Zerstörung aufgrund von Wärme aufgrund einer Stromkonzentration verhindert werden.

Claims (4)

1. Eingangsschaltung, mit:

einer ersten Datenleitung (BS), die mehrere Leitungen aufweist, und einer zweiten Datenleitung (LA bis LN), die N Datenleitungseinheiten (LA, LB, ... LN) aufweist, wobei N > 1 ist, wobei jede Datenleitungseinheit aus der gleichen Anzahl von Leitungen besteht wie die Anzahl der Leitungen, die die erste Datenleitung (BS) bilden, wobei die Daten von der ersten Datenleitung (BS) zur zweiten Datenleitung geliefert werden; gekennzeichnet durch:

eine Schalteinrichtung (33A1 bis 33N4), die jeweils die erste Datenleitung (BS) mit jeder der Datenleitungseinheiten (LA bis LN) verbindet;

eine Steuereinrichtung (37A bis 37N) zum Steuern der Schalteinrichtung (33A1 bis 33N4), so daß die Schalteinrichtung, die entsprechenden Datenleitungseinheiten (LA, LB, ... LN) der zweiten Datenleitung entspricht, synchron mit einem Taktsignal (SCK4) nacheinander eingeschaltet werden;

Latchschaltungen (35A1 bis 35N4), die zwischen der Schalteinrichtung (33A1 bis 33N4) und den entsprechenden Datenleitungseinheiten (LA, LB, ... LN) der zweiten Datenleitung (LA bis LN) vorgesehen sind; und

eine Einrichtung (4A) zur Übertragung von Daten von der zweiten Datenleitung (LA bis LN) in Intervallen der N- fachen Periode des Taktsignals (SCK4).

2. Eingangsschaltung nach Anspruch 1, wobei die Steuereinrichtung durch Flip-Flop-Schaltungen (37A bis 37N) gebildet ist.

3. Eingangsschaltung nach Anspruch 1 oder 2, mit einer dritten Datenleitung, die aus einer Leitung besteht, und einer Seriell/Parallel-Umsetzungseinrichtung (31A bis 31D), die die dritte Datenleitung mit der ersten Datenleitung (BS) verbindet, wobei serielle Daten, die zur dritten Datenleitung geliefert werden, zur zweiten Datenleitung (LA bis LN) über die erste Datenleitung (BS) als eine parallele Eingabe geliefert werden.

4. Eingangsschaltung nach Anspruch 3, wobei die dritte Datenleitung mit einer Eingangsschutzschaltung verbunden ist, die aufweist:

einen Eingangsanschluß (81);

einen Schaltungs-Erdanschluß;

einen Eingangsschutzwiderstand (82), der zwischen dem Eingangsanschluß (81) und der dritten Datenleitung vorgesehen ist; und

mehrere Schaltungen, die parallel zwischen der dritten Datenleitung und dem Schaltungs-Erdanschluß geschaltet sind, wobei jede Schaltung einen MOS-Transistor (83) und einen in Reihe geschalteten Widerstand (88) aufweist.