DE2431782A1

DE2431782A1 - Datenverarbeitungsanordnung mit ladungsuebertragungsbauelementen

Info

Publication number: DE2431782A1
Application number: DE2431782A
Authority: DE
Inventors: William Milton Gosney
Original assignee: Texas Instruments Inc
Current assignee: Texas Instruments Inc
Priority date: 1973-07-02
Filing date: 1974-07-02
Publication date: 1975-01-30
Also published as: GB1469566A; NL7407119A; GB1469565A; FR2236249A1; US3889245A; JPS5071237A

Description

Datenverarbeit'ingsanordnung mit ladurgsÜbertragungsbauelementen -

Die Erfindung bezieht sich auf eine Anordnung mit Ladungsübertragungs-Bauelementen und insbesondere auf eine Speicheranordnung mit Ladungsübertragungs-Baueleraenten, die mit einer Metall-Isolator-Halbleiteranordnung kompatibel ist.

Ladungsübertra^ungs-Halbleiterbauelemente (CTD) haben in der Elektronikindustrie infolge der extrem hohen Packungsdichte, die mit solchen Bauelementanordnurigen theoretisch erreicht werden können,' große Beachtung gefunden. Die Ladungsübertragungs-Halbleiteranordnungen, die im wesentlichen Metall-Isolator-Halbleiteranordnungen (MIS) sind, umfassen zwei Hauptausführungen, nämlich ladungsgekoppelte Bauelemente, (CCD) und sogenannte Eimerketten-Bauelemente (BB) aus Feldeffekttransistoren mit isolierter Gate-Elektrode. Da die Ladungsübertragungs-Bauelementd nach dem Prinzip der Übertragung einer Halbleiterladung arbeiten, kann jede Bit-Eihheit extrem klein hergestellt werden, was äußerst hohe Packungsdichten ermöglicht. Beispielsweise kann eine typische Bit-Einheit einer herkömmlichen Speicherzelle mit einem Feldeffekttransistor mit isolierter Gate-Elektrode (IGFET)

in der Größenordnung von 4 x 25

hergestellt werden,

Schw/Vo

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während eine Bit-Einheit einer CCD-Speicherzelle weniger als 25 fim des Halbleitermaterials in Anspruch nimmt. Der Grundaufbau von ladungsgekoppelten Bauelementen und von Eimerketten-Bauelementen ist in der Literatur in großem Umfang beschrieben, und es wurden verschiedene Vorschläge zur Herstellung von Speicherfeldern unter Verwendung von Ladungsübertragungs-Bauelementen gemacht.

Bisher haben jedoch vielfältige Probleme eine kommerzielle Verwirklichung der kleinen Bit-Größe verhindert, die theoretisch bei Anordnungen mit Ladungeübertragungs-Bauelementen möglich ist. Eines der Hauptprobleme ergibt sich aus der Tatsache, daß die kleine Bit-Größe auf Kosten der Verstärkung realisiert wird. Das Signal, das festgestellt werden muß, ist eine Spannungsänderung, die von einer sehr kleinen Änderung der an einem Speicherplatz gespeicherten Ladungsmenge erzeugt wird. Die Feststellung dieser kleinen Ladungsmenge hat sicli als. äußerst schwierig erwiesen. Vorgeschlagene Verfahren zum Peststellen der Ladung machen von einer Detektoranordnung Gebrauch, die außerhalb des Halbleiter-Chips angebracht ist, auf dem sicl^ das Speicherfeld aus den Ladungsübertragungs-Bauelementen befindet. Die Detektorschaltung ist ziemlich kompliziert und sie ist infolge ihrer Unterbringung außerhalb des Chips äußerst empfindlich gegen Rauschen und gegen Spannungsänderungen, was die Feststellung des Signals oft unmöglich macht. Es hat sich bisher nicht als möglich erwiesen, eine solche Detektorschaltung auf dem gleichen Chip, wie das CCD-Bauelement zu bilden, da die häufig verwendete Detektorschaltung ziemlich groß ist und das Anbringen auf dem gleichen Chip wie der Speicher mit den LadungsÜbertragungs-Bauelement en zu einer starken Verminderung der Packungsdichte führt, wodurch der in erster Linie auftretende Hauptvorteil der Verwendung von CTD-Speieheranordnungen

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wieder eliminiert wird.

Ein Speieherfeld mit Ladungsübertragungs-Bauelementen, daß sich als erfolgreich erwiesen hat, wird als Serien-Parallel—Serien-Anordnung (SPS-Anordnung) gekennzeichnet. Bine Bolche Anordnung ist in der USA-Patentanmeldung S.H. 207 905 vom H. Dezember.1971 beschrieben. Diese SPS-Anordnung ergibt eine hohe Packungsdichte, jedoch erfordert sie auch eine externe Detektorschaltung. Eine weitere Einschränkung diener Anordnung ergibt sich daraus, daß nur eine Art von Speicherorganisation möglich ist, daß heißt 1xN-Bits.Viele Anwendungsfälle erfordern jedoch unterschiedliche Speicheranordnungen, und es wäre erwünscht, eine Grundspeichereinheit zur Verfugung zu haben, die nach Bedarf in unterschiedliche Speicherorganisationen gebracht werden kann. Beispielsweise könnte ein Speicher mit einer Kapazität von 4000 Bits in eine Anordnung mit 1 χ 4000 Bitsj in eine Anordnung mit 2 χ 2000 Bits, in eine Anordnung von 4 x 1000 Bits usw. organisiert werden.

Eine weitere Schwierigkeit bei der Bildung von Speichern mi-fc ladungs-Übertragungs-Bauelementen mit hoher Packungsdichte ist auch bei der oben erwähnten SPS-Anordnung gegenwärtig. Diese Schwierigkeit betrifft das Taktimpuls-Bystem, das zur Übertragung von Daten erforderlich ist. Beispielsweise erfordern CCD-Bauelemente einander überlappende Taktimpulse, während Metall-Isolator-Halbleiter-Bauelcmente wie IGFET-Bauelemente zweiphasige Taktsysteme ohne TaktimpulsÜberlappung. Somit sind die Taktimpulssysteme dieeer zwei Technologien inkompatibel. Außerdem sind bei der SPS-Organisation für einen dreiphasigen CCD-Speicher sieben verschiedene Taktsignale erforc.erlicJa. Eine Schaltung zur Erzeugung dieses ziemlich komplizierten Taktimpulssystems erfordert einen ziemlich großen

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Anteil des vorhandenen Platzes auf dem Chip oder sie erfordert eine außerhalb des Chips liegende Schaltungsanordnung zur Erzeugung der Taktimpulse.

Die Inkompatibilität der Taktimpulssysterne von Metallisolator-Ralbleiter-Bauelementen und von Ladungsübertragungs-Bauelementen führte zu einer Datengeschwindigkeit bei Ladungaübertragungs-Bauelementen^ die beträchtlich kleiner als die eines zugeordneten MIS-Systems ist. Dies ergibt sich daraus, daß typischerweise eine der sich nicht überlappenden Taktimpulsfolgen des MIS—Systems zur Erzeugung des sich überlappenden mehrphasigen Taktimpulssystems verwendet wird, das für die Speicheranordnung mit den Ladungsübertragungs-Bauelementen erforderlich ist. In einer dreiphasigen GTD-Anordnung hat auf diese Weise jede der drei Phasen des Ladungsübertragungs-Bauelements eine Frequenz, die gleich dem dritten Teil der Taktimpulsfrequenz des MIS-Systems ist. Es wäre von Vorteil, eine Speicheranordnung mit Ladungsübertragungs-Bauelementen zur Verfügung zu haben, die zusammen mit einer MIS—Steuerschaltung verwendet werden kann, bei der die Da^engeschwindigkelt des Teils mit den Ladungsübertragungs-Baueleraenten ebenso groß wie die Taktimpulsfrequenz ist, die zur Steuerung der MIS-Schaltung verwendet wird.

Mit Hilfe der Erfindung soll demnach eine Speicheranordnung mit LadungsÜbertragungs-Bauelementen geschaffen werden, die mit einer MIS-Steuerschaltung kompatibel ist.

Ferner soll mit Hilfe der Erfindung eine Speicheranordnung mit Ladungsübertragungs-Bauelementen geschaffen werden, die mehrere parallele Ladungsübertragungs-Schieberegister aufweist, wobei Eingangsdaten in wenigstens eine Gruppe von zwei benachbarten Schieberegistern multiplexiert wer-

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den, so daß eine effektive D_atengeschwindigkeit erzielt wird, die der taktfrequenz einer eijtsprecnenden fetall*« iöolätoif-iialfelöiter-is'teilerschaltung entspricht.

Die mit Hilfe der Erfindung zu schaffende Speicheranr Ordnung mit Ladtmgsübertraguiigs-Bauelementen soll" mehrere parallele Schieberegister enthalten, die zur Erzielung gewünschter Speicherprganisationen, selektiv miteinander verbunden werden können,.

Ferner soll.die mit Hilfe. der Erfindung zu schaffende Speicheranordnung mit L^dungsÜbertragungs-Bauelementen mehrere Ladüngs'übertragungs-Schiebere.gister auf eine m . Halbleiter-Chip enthalten, wobei die parallelen Schieheregister in mehreren Gruppen zum Multiplexieren von Eingangsdaten angeordnet sind, wobei jede muitiplexierte Gruppe !der Schieberegister, eine mit, IGPET-Bauelementen versehene Eingangsschaltung aufweist und am Ausgang mit einem Detektor versehen ist, mit dessen Hilfe die Ladung am Ausgan_rgs-Bit jedes der multiple^ierten Schieberegister sequentiell festgestellt und die festgestellte Ladung in eine Ausgangsspannung umgesetzt werden kann, die dem logischen Signalwert eins oder null entspricht.

Bei der mit Hilfe der Erfindung zu schaffenden Speicheranordnung mit Ladungsübertragungs-Bauelementen sollen die Detektorschaltungen auf dem gleichen Chip wie die Ladungsübertragungs-Bauelemente selbst angebracht sein, so daß durch Rauschen und Spannungsänderungen hervorgerufene Fehler, die bei außerhalb des Chips angebrachten Detektörschaltungen auftreten im wesentlichen eliminiert werden.

Die mit Hilfe der Erfindung zu schaffende Speicheranordnung mit Ladungsübertragungs^Bauelementen soll einen auf dem

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Chip gebildete« Taktimpuisgenerator enthalten, der in Abhängigkeit Vönreinem ÄS—EIaupttakt. einen zweiphasig^n. Takt mit;'siqh-nicht Überlappenden Taktimpulsen gur Steuerung von MiS-Bauelementen und ein mehrphasiges T^ktsystem_; mit sich überlappenden'Taktimpulses., zur Steuerung von CTD-Bauelementen erzeugt, wobei eine Adressendeoödier- , s ehaltung,; e ine. S ehieber egis ter s teuer schaltung, tand De t ekt prsehaltuhgen ebenfalls auf dem gleichen fiaibleiter-Ghip gebildet sind, während die Packun sdichte in der Größenordnung υίπ eines Bit-Einheit pro 25 par oder weniger gehalten wird.

Gemäß der:Erfindung wird eine Speicheranordnung mit Ladungsübertragungs-Bauelementen geschaffen,, die mit einer MIS-Steuerschaltung kompatibel ist. Die Speicheranordnung enthält auf dem Speicher—Chip einen Taktgenerator, der ij? einer bevorzugten Ausführung den Haupttakt des Systems empfängt, in dem der Speicher verwendet :wird. Aus diesem Haupttakt erzeugt der Taktgenera-, tor sowohl; den zweiphasigen Takt mi-c sich nicht überlappenden Taktimpulsen zur Steuerung -von MIS-Bauelemen- ten sowie das mehrphasige Taktsystem mit sich üborläppenden Taktimpulsen, das zur Steuerung der Ladungsübertragungs-Baueleraente benötigt wird. Wenn der zweiphasige Takt_; mit sich nicht überlappenden Taktimpulsen in der Anordnung vorhanden ist j kann es von Vorteil .sein, auf dem Chip nur das mehrphasige Taktsystem mit den sich überlappenden Taktimpulsen zu erzeugen. Die Speicheranordnung kann sowohl Eimerketten- als auch CCD-Speieheranordnungen enthalten. Zur Verdeutlichung der Darstellung wird eine dreiphasige CCD-Anordnung beschrieben.

A_uf dem Chip sind mehrere parallele CCD-Schieberegister gebildet. In der dreiphasigen CCD-Ausführung sind die Schieberegister zu Gruppen von je drei zusammengefaßt* Benachbarte Gruppen von Schieberegistern sind auf dem

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Chip in einem Abstand voneinander angebracht» der groB genug ist, da& eine dotierte Verbindung hindurehgeführt werden kann. Me Verbindung ermöglicht einen umlauf von Daten durch eine Gruppe von Schieberegistern oder sie ermöglicht die Verbindung des A_usgangs einer Gruppe von Schieberegistern mit dem Eingang der benachbarten Gruppe von Schieberegistern» wodurch eine Organisation des Speichers, in einer gewünschten Anordnung ermöglicht wird.

Jede Gruppe von Schieberegistern ist mit einer IGFBT-Eingangsschaltung gekoppelt, die für äen Empfang von Eingangsdaten angeschlossen ist. Die Eingangsschaltung wird mit Hilfe des zweiphasigen Taktsystems mit sich nicht überlappenden Taktimpulsen getaktet, und sie bewirkt das multiplexierte Eingeben von Eingangsdaten in die drei parallelen Schieberegister, die ihr zugeordnet sind. Zum Empfangen des Ausgangssignals jedes Schieberegisters der Gruppe ist ein Ausgangsdetektor angekoppelt. Der Detektor bewirkt das Vorladen der jedem Schieberegister zugeordneten Ausgangsdiode, damit die Feststellung der von der letzten Bit-Einheit jedes Schieberegisters gespeicherten Ladung ermöglicht wird. Der Detektor bewirkt die Feststellung dieser Ladung und er erzeugt auf dem Chip eine Ausgangsspannung, die dem dem Signal zugeordneten digitalen Logikwert entspricht. Der Ausgang des Detektors ist an eine dotierte Verbindung angeschlossen, die parallel zwischen der Schieberugistergruppe und der benachbarten Gruppe von roiltiplexierten Schieberegistern verläuft. Die Verbindung kann entweder zum Eingang der Schieberegistergruppe für einen erneuten Umlauf der Daten zurückgeführt sein oder sie kann mit dem Eingang einer benachbarten Schieberegistergruppe verbunden sein, damit ein Schieberegister mit einer größeren Bit-Kapazität entsteht.

Die Erfindung wird nun anhand der Zeichnung beispiels-

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halter erläutert. Es zeigen:

Fig. 1 ein Blockschaltbild einer multiplexierten dreiphasigen CCD-Anordnung mit einem Detektor auf dem Chip zur Erzeugung einer Ausgangsspannung für jedes Bit entsprechend dem digitalen Logikwert dieser Spannung,

Pig. 2 ein Blockschaltbild einer CCD-Speicheranordnung, die eine hohe Packungsdichte ermöglicht, wobei der Taktgenerator, die Detektorschaltungen, der Adressendecodierer und die Schieberegistersteuerschaltung auf einem einzigen Chip gebildet sind,

Fig. 3 ein Blockschaltbild einer CCD-Anordnung _t wobei veranschaulicht wird, wie verschiedene SpeicherOrganisationen durch selektives Verbinden benachbarter Gruppen multiplexierter CCD-Schieberegister erzielt werden können,

Fig. 4 eine schematische Darstellung der IGFET-Eingangsschaltung zum multiplexieren von drei parallelen CCD-Schieberegistern,

Fig. 5 ein Diagramm zur Darstellung der verschiedenen Taktimpulse zum Betreiben der Schaltung von Fig. 4,

Fig. 6 eine sehematische Darstellung einer Ausgangsschaltung zum demultiplexieren der Signale an den drei multiplexierten CCD-Schieberegistern und zur Erzeugung einer Ausgangsspannung entsprechend dem logikwert des festgestellten digitalen Signals,

Fig. 7 ein Diagramm der Verläufe verschiedener Signale, die beim Betrieb der in Fig. 6 dargestellten Söhaltung vorhanden sind,

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Pig. 8 ein Schaltbild einer Schaltung, die zusammen mit der Schaltung von Fig. 4 zur Erhöhung der Empfindlichkeit des Detektors oder zusammen mit IGFET-Bauelementen mit hohem Schwellenwert verwendet werden kann,

Fig. 9 ein schematisches Schaltbild einer Schaltung zum Multiplexieren zwei benachbarter Gruppen von drei jeweils multiplexierten CCD-Schieberegistern und zum- Feststellen sowie zum demultiplexieren der Ausgangssignale derart, daß eine effektive Datengeschwindigkeit erzielt wird, die gleich der Geschwindigkeit eines Hauptsynchronisierungstakts ist, der zur Steuerung der Anordnung verwendet wird, mit der der CCD-Speicher eingesetzt werden soll,

Fig. 10 die Verläufe verschiedener Signale und Taktimpulse, die zum Betreiben der Schaltungen von Fig. 9 geeignet sind, und

Fig. 11 eine schematische Darstellung eines D-Flip-Flops zur Erzeugung der zweiphasigen, sich nicht überlappenden Taktsignale, die zum Betreiben der IGFET-Eingangsschaltungen und IGFET-Ausgangsschaltungen mit einem Systemhaupttakt benötigt werden.

In Fig. 1 ist ein Schieberegister mit ladungsgekoppelten Bauelementen dargestellt, das mit einer existierenden dynamischen Metall—Isolator-Halbleiterschaltung kompatibel ist. Die in l'ig. 1 dargestellte Schieberegisteranordnung bildet eine Grundbaueinheit, die zur Erweiterung der Bi tr-Kapazität des Speichers verwendet werden kann, wie unten noch genauer erläutert wird. Aus Gründen der Klarheit der Darstellung werden dreiphasige CCD-Anordnungen beschrieben. Es ist natürlich zu erkennen, daß auch andere mehrphasige CTD-Anordnungen mit Ladungsgekoppelten-Bauelementen und

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mit Eimerketten-Bauelementen verwendet werden können.

Pur eine dreiphasige CCD-Anordnung enthält die Grund— baueinheit die drei parallelen Schieberegister A, B und C. Diese drei parallelen Schieberegister v/erden mit Hilfe der Eingangsschaltung 10 im Multiplexbetrieb angesteuert. Diese Eingangsschaltung wird im Zusammenhang mit Fig. noch genauer beschrieben; Grundsätzlich enthält sie eine Schaltungsanordnung mit Feldeffekttransistoren mit isolierter Gdte-Eiektrode. Die Schieberegister A, B und C arbeiten in Abhängigkeit von mehrphasigen, sich überlappenden Taktsignalen 0*, 0₂ ¹^ 0x· Diese mehrphasigen Taktsignale werden vom Taktgenerator 12 erzeugt. Weitere Taktsignäle auf dem Chip sind zwei sich nicht überlappende Taktsignale 0 und ψ . Diese sich nicht überlappenden Taktsignale sind diejenigen, die üblicherweise zum Betreiben dynamischer Metall-Isolator-Halbleiterschaltungen verwendet werden; sie sind typisoherweise bereits in einer Anordnung vorhanden, mit der der hier beschriebene Speicher verwendet werden soll. Wenn sie nicht verfügbar sind, dann können sie auf diesem Chip mJt Hilfe eines D-Flip-Flops aus dem Syste^synehrönisierungstakt gewonnen werden, wie unten im Zusammenhang mit Fig. 11 noch erläutert wird. Typischerweise erzeugt der Taktgenerator 12 die Taktsignale 0*, 0^ und 0~ aus einem der zwei sich nicht überlappenden Taktsignale, beispielsweise aus dem Taktsignal 0.

Die Schieberegister A, B und C enthalten gemäß der Blockdarstellung jeweils N-Bits. Geeignete Verfahren zur Herstellung solcher mehrphasiger CCD-Schieberegister sind in der Technik bekannt, so daß sie hier keiner näheren Beschreibung bedürfen. Ein Detektor-Verstärker 14 ist so angeschlossen, daß er die Ausgangssignale jedes der Schieberegister A, B und C empfängt. Der Detektor-Ver-

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stärker 14 demultiplexiert die von den Schieberegistern übertragenen Daten, und er liefert am Schaltungspunkt 16 eine Ausgangsspannung, die entweder dem logischen Signalwert 1 oder dem logischen Signalwert 0 entspricht. Diese Ausgangsspannung kann mit Hilfe eines Durchschalttransistors 20 zu einer Ausgangsklemme 18 durchgeschaltet werden, wenn ein Zugang zu dem Ausgang von außerhalb des Chips gewünscht wird. Der Durchschalttransistor 20 ist in Pig.Ί mit "Schreibfreigabe¹¹ bezeichnet. Der Ausgang des Detektor-Verstärkers 14 ist über einen Eingangsdurchsehalttransistor 22 zur Eingangsschaltung 10 zurückgeführt. Im Normalbetrieb ermöglicht dies einen Datenumlauf in den drei Schieberegistern A, B und C. Wenn es erwünscht ist, .in die Schieberegister eine neue Information einzuschreiben, werden die Eingangsdaten an die Eingangsklemme 24 angelegt, und <iie Schreibfreigabeklemme 26 wird aktiviert. Das Signal an der Klemme 2b ermöglicht die Übertragung der Eingangsdaten durch Durchschalten des Transistors 28. Das Schreibfreigabesignal an der Klemme 26 wird vom Negator 30 invertiert, wodurch der Durchschalttransistor 22 gesperrt wird, so daß die Daten daran gehindert werden, zur Eingangsschaltung zurückzugelangen.

Durch Multiplexieren der drei Schieberegister A, B und C ist die am Schaltungspunkt 16 vorhandene Datengeschwindigkeit ebenso groß wie die Datengeschwindigkeit der MIS-Schaltung, die von den zweiphasigen, sich nicht überlappenden Taktsignalen 0 und ψ betrieben wird. Dies läßt sich besser erkennen, wenn daran gedacht wird, daß eines der zweiphasigen, sich nicht überlappenden Taktsignale, nämlich das Taktsignal 0, zur Erzeugung der dreiphasigen, sich überlappenden Taktsignale 0* , 0„ und 0^. verwendet wird; somit ist der Prequenzwert der Taktsignale JZL , 0₂ und 0, jeweils 1/3 des Frequenzwert des Taktsignals 0.

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Durch Multiplexieren der drei Schieberegister wird die effektive Datengeschwindigkeit somit auf dem Wert der Frequenz des Taktsignals 0 gehalten.

Die Eingangsschaltung 10, die Schieberegister A, B und C und der Detektor-Verstärker 14- bilden eine Grundbaueinheit, die in einer CCD-Speicherorganisation mit hoher Packungsdichte verwendet werden kann. Das heißt in anderen Worten, daß durch eine wiederholte Verwendung dieser Grundbaueinheiten die Speicherkapazität erweitert werden kann. Dies läßt sich aus JO¹Ig. 2 deutlich erkennen.

In Fig. 2 ist die Organisation eines CCD-Speichers auf einem Chip dargestellt, wobei Gruppen aus drei multiplexierten parallelen CCD-Schieberegistern 32 dargestellt sind. Jede Gruppe aus drei Schieberegistern weist eine Eingangsschaltung 10 und einen Detektor-Verstärker 14 auf. Der Ausgang des Detektor-Verstärkers 14· ist direkt zur Registersteuerschaltung 34 über eine Verbindungsleitung 36 zurückgeführt. Vorzugsweise ist die Verbindungsleitung 36 eine dotierte Verbindungsleitung, die in dem Bereich zwischen zwei benachbarten Gruppen von Schieberegistern 32 gebildet ist. Die Breite der Verbindungsleitung 36 liegt in der gleichen Größenordnung wie die Breite eines CCD-Schieberegisters. Die Registersteuerschaltung 34 ermöglicht die Verbindung des Ausgangs eines CCD-Schieberegisters 32 zurück zu der zugehörigen Eingangsschaltung 10 für einen Umlauf der Daten. Als Alternative kann der Ausgang mit dem Eingang einer benachbarten Gruppe vo-.i CCD-Schieberegistern 32 in dem Speicher verbunden sein; der Ausgang kann auch mit der Klemme 38 verbunden sein, damit ein Zugriff zu den Daten von außerhalb des Chips ermöglicht wird. Im zuletzt genannten Fall werden die Daten über den T_ransistor 32 und den Verstärker 40 über tragen. Es ist auch eine Schaltung zum Einschreiben neuer

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Daten in die Schieberegister vorgesehen. Die Daten werden an der Sehreinklemme 44 über einen Durchschalttransistor 46 eingegeben, der in Abhängigkeit von einem an die Klemme 48 angelegten Schreibfreigabesignal arbeitet. Die Gruppe von Schieberegistern 32, in die Daten eingeschrieben werden sollen, wird durch Durchschalten des Durchschalttransistors 50 in Abhängigkeit von der Adressendecodierlogik 52 ausgewählt. Die Adressensignale Aq bis A^-wählen eine gewünschte Gruppe von Schieberegistern durch Freigeben der UUD-S_chaltung 54 aus, die ihrerseits den Leseübertragungs-Durchschc.lttransistor 42 und den Schreibübertragungs-Durchsschalttransistor 50 freigibt. Der Negator 56 sperrt den Transistor 58, während der Negator 60, der an die Schreibfreigabeklemme 48 angeschlossen ist, gswährleistet, daß der Transistor 62 gesperrt wird, wodurch ein Umlauf der Daten aus dem Detektor-Verstärker 14 zurück zur Eingangsschaltung 10 verhindert wird. Geeignete Adressendecodierlogikschaltungen 52 sind in der Technik bekannt, so daß sie hier nicht näher beschrieben werden müssen.

Der Taktgenerator 12 ist ebenfalls auf dem Chip gebildet; wie oben bereits erläutert wurde, erzeugt er das zweiphasige Signal, das zum Betrieb der dynamischen IGPET-Schaltung benötigt wird. Ebenso erzeugt er die mehrphasigen sich überlappenden Taktimpulse, die für den Betrieb der CCD-Schieberegister benötigt werden.

Die in Pig. 2 dargestellte Speicherorganisation ermöglicht es, die Adressendecodieriogik 52, die Registersteuerschaltung 34, den Taktgenerator 12 und die verschiedenen CCD-Schieberegister 32 unter Aufrechterhaltung einer hohen Packungsdichte auf dem gleichen Chip zu bilden. Beispielsweise hat ein Chip in der Größe 5 x 5 mm (200 χ 200 mils) eine Kapazität von 12 K bis 16 K Bits.

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Die einzigen externen Anschlußverbindungen zu dem Chip sind die Adressenleitungen A_Q bis A₁, die Leseklemme 38, die Schreibklemme 44, die Sehreibfreigabeklemme 48 sowie 4 Spannungsanschlüsse, nämlich für die Spannung Vg^ mit dem typischen Wert in der Größenordnung von 10 bis 12 V, die Spannung V^ mit dem typischen Wert in der Größenordnung von 5 V, Massepotential und die Spannung V_gs mit dem typischen Wert von - 1 V oder - 2V.

In Pig. 3 ist ein Teil eines Chips dargestellt, wobei gezeigt wird, wie die verschiedenen multiplexierten CCD-S_chieberegister 32 (siehe Fig. 2) in selektiver V/eise zur Erzielung gewünschter Speicherorganisationen miteinander verbunden werden können. Beispielsweise sind in Fig. 3 verschiedene Gruppen multiplexierter CCD-Schieberegister 32 dargestellt. Jedes Schieberegister hat eine Länge von N Bits. De:? Ausgang der ersten Gruppe der multiplexierten Schieberegister 32 a ist mit dem Eingang einer zweiten Gruppe multiplexierter Schieberegister 32 b über eine dotierte Verbindung 36 a verbunden. In g?.3icher Weise ist der Ausgang der zweiten Gruppe der multiplexierten Schieberegister 32 b über die Verbindung 36 b mit dem Eingang der dritten Gruppe multiplexierter Schieberegister 32 c verbunden. Das Ausgangssignal der multiplexierten Schieberegister 32 c kann aus der Ausgangsklemme 72 festgestellt werden. Es ist zu erkennen, daß diese Organisation der Schieberegistereinheiten eine Epeicherorganisation in Blöcken von 1 χ 3 N ergibt. Die übrigen Gruppen der multiplexierten Schieberegister 32 können in gleicher Weise selektiv miteinander verbunden werden, damit nach Wunsch weitere Speicheranordnungen gebildet werden. Wenn es erwünscht ist, die Daten wieder umlaufen zu lassen und nicht am Ausgang 72 abzunehmen, wird die Verbindung 36 c mit Hilfe eines Durchsehaltetransistors 74 zum Eingang 10a zurück-

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geschaltet. Der Durchschalttransistor 74 kann vom Komplementärwert des Schreibfreigabesignals so gesteuert werden, daß die Daten stets wieder zurückgeschickt werden mit Ausnahme des Falls, wenn es erwünscht ist, neue Daten in das Schieberegister zu.schreiben.

In Fig. 4 ist schematisch eine Dreiphasen-Multiplex-CCD-Eingangsschaltung mit einer dynamischen verhältnislosen Eingabelogik dargestellt. DiB Eingangsschaltung enthält einen einzigen Negator, der Feldeffekttransistoren 76 und 78 mit isolierter Gate-Elektrode enthält. Die Eingangsdaten νerden an die Eingangsklemme 80 angelegt,· und sie werden vom Durchsehalttransistor 82 durchgeschaltet. Zur Steuerung der Eingangsschaltung von Fig. wird ein zweiphasiges Taktsystem mit sich nicht überlappenden Taktsignalen verwendet. Die zwei Taktsignale 0 und Ψ sind in Fig. 5 dargestellt. Eine der zwei Taktphasen, beispielsweise die Taktphase 0, wird zur Erzeugung des dreiphasigen Takts mit sich überlappenden Taktsignalen verwendet, der zum Betätigen der CCD-Anordnung benötigt wird; somit hat die Frequenz der drei Taktsignale 0,, 02 und 0~ den dritten T_eil des Frequenzwertes des Taktsignals 0. Überdies arbeitet der dreiphasige Taktgenerator derart, daß die Dauer des Taktsignals 0 die Größe der Überlappung der drei Phasensignale bestimmt. Dies ist in Fig. 5 beispielsweise bei 84 zu erkennen. Das andere Taktsignal Ψ wird zum Durchschalten der Eingangsdaten zum Negatorausgang 86 verwendet.

Die Arbeitsweise der Eingangsschaltung für die hier beschriebene CTD-Speicheranordnung wird im Zusammenhang mit den Fig. 4 und 5 beschrieben. In Fig. 4 bezeichnen die halbkreisförmigen Bereiche 88 a und 88 b und 88 c pn-Übergänge aufweisende Einganßsdioden der CTD-Schieberegister A, B und C. Die Übertragungselektroden für das Taktsignal 0., sind schematich bei 90 dargestellt;

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Die Übertragungselektroden für das Taktsignal 0* sind bei 92 dargestellt und die Übertragungselektroden für das Taktsignal 0r, sind bei 94 dargestellt. Der mit der Arbeitsweise von CCD-Schieberegistern vertraute Fachmann erkennt, daß unter den Übertragungselektroden, beispielsweise unter den Übertragungselektroden 90 für das Taktsignal 0-, Potentialsenken jedesmal dann gebildet werden, wenn an diese Elektroden ein Potential angelegt wird. In diesen Potantialsenken kann Ladung in Form von Minoitätsträgern gespeichert werden; sie kann zu einer benachbarten Potentialsenke, beispielsweise zu der unter den Elektroden 92 für das Taktsignal 0* in Abhängigkeit von einer daran angelegten Spannung übertragen werden. Die Übertragung der Ladung von der Potentialsenke unter einer Elektrode wie der Elektrode 90 zu einer benachbarten Elektrode, wie der Elektrode 92 nur während der Zeitdauer erfolgen,in der sich das Taktsignal J2L und das Taktsignal 0. überlappen. Diese Überlappung liegt beispielsweise nach Fig. 5 bei 96 vor.

Im Betriebszustand nimmt bei eingeschaltetem Taktsignal Ψ der Ausgang 86 einen logischen Signalwert an, der dem negierten logischen Signalwert entspricht, der an die Eingangsklemme 80 der dynamischen verhältnislosen Negator eingangs schaltung angelegt wird. Wenn beispielsweise die Eingangsdaten an dpr Eingangsklemme 80 einen unterhalb der Schwellenspannung des Transistors 78 liegenden Wert aufweisen, dann bleibt dieser Transistor gesperrt. Die Eingangsdaten werden zur Gate-Elektrode des Transistors 78 abhängig von dem Taktsignal Ψ übertragen, das den Transistor 82 durchschaltet. Wenn somit die Eingangsdaten einen niedrigen Signalwert aufweisen, wird der' Ausgang auf ein Potential E-V₊-V aufgeladen; E ist dabei die Amplitude des Taktsignals Ψ , V bezeichnet die kleine Ver-

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ringerung infolge der kapazitiven Kopplung zwischen dem Taktsignal Ψ und dem Ausgang 86 .und V, ist die Schwellenspannung des Transistors 76. Wenn die Spannung am Ausgang 86 einen hohen Wert hat führt dies zu einer leeren POtentialsenke im zugehörigen CCD-Schieberegister. In dem der Wert der Kapazität C relativ groß gemacht wird, kann ein kleiner Anteil der Ladung in die Potentialsenken eindringen, die leer sind. DieBer kleine Anteil der Ladung, der oft als "fat zero" bezeichnet wird, ist beim Kompensieren schneller Oberflächenstreuungen von Nutzen.

Wenn die Eingangsdaten einen hohen Signalwert aufweisen, wird der Ausgang 86 vom Transistor 78 entladen, wenn das Taktsignal Ψ abgeschaltet wird. Dies führt zu einer gefüllten Potentialsenke am ersten Bit des zugehörigen CCO-Schieberegisters.

Da die ladungsgekoppelten Bauelemente unter der Taktsteuerung des Taktsignals 0 stehen, können Daten nur in ein CCD-Bauelement eingegeben werden, wenn sich die Taktphasen während der Einschaltzeit des Taktsignals 0 überlappen. Durch Staffeln der Eingänge der drei parallelen CCD-Schieberegister, wie in Fig. 4 dargestellt ist, können die Daten sequentiell in die drei Schieberegister A, B und C während jeder Taktsignalüberlappung eingegeben werden. Die Beziehung zwischen der Eingangsladung und der Spannung dies;er Anordnung ist derart, daß Eingangsdaten mit niedrigem Signalwert am Eingang 80 zu einer leeren Potentialsenke im entsprechenden Schieberegister führen, während Eingangsdaten mit hohem Signalwert am Eingang 80 zu einer gefüllten Potentialsenke führen. Die an den Eingang 80 angelegten Eingangsdaten werden so gesteuert, daß/ sie sich mit dem Taktsignal ψ überlappen, wie 3?ig. 5 zeigt.

In den Pig. 6 und 7 ist schematisch eine Ausgangsdetektor-

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schaltung dargestellt, in der eine dynamische verhältnislose IGFET-Ausgangslogik verwendet wird. Wie hei der Eingangsschaltung von Fig. 4 werden zweiphasige, sich nicht überlappende Taktsignale 0 und Ψ zusammen mit einem dreiphasigen CCD-Taktsysfcem benötigt. Die verschiedenen Taktsignale sind in Pig. 7 dargestellt. Die Ausgänge der multiplexierten parallelen Schieberegister A, B und C enden an den drei verschiedenen Taktphasen, und- die Ausgangsdioden 100 a und 10Ob und 100c sind gemeinsam mit der Source—Elektrode 102 eines einzelnen Vorladung?- transistors 104 verbunden. Die Gate-Elektrode des Transistors 104 ist an die Leitung für das Taktsignal Ψ angeschlossen, und seine Drain-Elektrode ist mit der leitung für das Taktsignal 0 verbunden. Bei Anwendung dieser Detektoranordnung wird kein eigenes Ausgangsübertragungsgatter benötigt. Wichtiger ist noch, daß der die Transistoren 104, 106 und 108 enthaltende Detektor auf dem Chip mit der gleichen Breite wie die drei parallelen Schieberegister A und B und C hergestellt werden kann. Das Ausgangssignal an der Klemme 108 ist eine Spannung, die den logischen Signalv/ert der festgestellten Binärdaten entspricht. Somit wird der logische Spannungswert vom Detektor auf dem Chip wieder hergestellt.

Im Betrieb wird der Schaltungspunkt V-, der an die Ausgangsdioden 100 a, 100 b und 100c angeschlossen ist, während der Abschaltperiode des Taktsignals ψ auf den Wert Null vorgeladen. Die Leitung für das Taktsignal 0, die an die Dr.'ain-Elektrode des Transistors 104 angeschlossen ist, wird als Spannungsmasseleitung während der Einsehaltzeit des Taktsignals Ψ verwendet. Wenn das Taktsignal 0 einschaltet,steigt die Ausgangspannung an der Klemme 108 somit auf die Spannung E-V, an, wobei E die Amplitude des Taktsignals 0 ist, und Ladung kann von den Vorladungsdioden 100 a, 100 b oder 100 c zu einem

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der CCD-Register übertragen werden, wenn die entsprechende Potentialsenke leer ist. Wenn beispielsweise das Taktsignal 0~ eingeschaltet ist und das Taktsignal 0* daraufhin einschaltet, entsteht zwischen der Ausgangsdiode 100 a und dem letzten JZL-Gatter im Register A ei.n Kanal. Wenn diese Potentialsenke leer ist, fließt Ladung aus der Ausgangsdiode 100 a ab, die zuvor durch den Vorladevorgang an Masse gelegt worden ist. Die Spannung V. steigt dann an, bis sie gleich dem sinkenden Oberflächenpotential dieser Potantialsenke ist. W_enn die Potentialsenke jedoch voll ist, fließt nur eine kleine Ladungsmenge aus der Diode 100 a zum Auffüllen des Kanals. Eine leere Potentialsenke bewirkt das Ansteigen der Spannung V. über· den Wert der Schwellenspannung des Transistors 108, und eine volle Potentialsenke läßt ein Ansteigen der Spannung V- über

J diesen Schwellenwert nicht zu.

Die Ausgangsklemme 108 wird in der Zeitdauer in der das Taktsignal 0 eingeschaltet ist und die CCD-Taktsignale sich überlappen, auf das Potential E-V_t aufgeladen. Aus Pig. 7 ist zu erkennen, daß eine Überlappung zwiechen den Taktsignal en 0^ und J2L, 0^ und 0^ sowie 0₂ ^¹¹⁰ ^3 während der Zeitspannen erfolgt, in denen das Taktsignal 0 eingeschaltet ist. Wenn das Taktsignal 0 abschaltet, .wird die Ausgangsklemme 108 über den Transistor 108 auf Massepotential entladen, wenn eine leere Potantialsenke den Potentialv/ert V. über den Schwellenspannungswert des

J
Transistors 108 gezogen hat.Pie Ausgangsspannung bleibt jedoch hoch, wenn am Ausgang des CCD-Registers eine voxle Potentialaenke vorhanden war.

In manchen Fällen, beispielsweise bei einem Vorgang mit einer hohen Schwellenspannung V., kann die Diodenspannung von einem eigenen V.-Generator auf die Schwellenspannung vorgeladen werden. Ein solcher Generator ist beispielsweise

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in Pig. 8 dargestellt; er enthält Transistoren 110 und 112. Der Ausgang 114 dieser Schaltung ist an die Drain-Elektrode des Transistors 104 von Pig. 6 angeschlossen. Die in Fig. 8 dargestellte Schaltung "bewirkt das Anlegen einer Vorladespannung, deren Wert dicht beim Schwellenspannungswert der Transistoren liegt, wodurch eine größere Empfindlichkeit der Ladungsdetektorschaltung ermöglicht wird. Ein solcher Generator sollte eine große Kopplung zwischen der Leitung für das Taktsignal 0 und für den V.-Schaltungspunkt aufweisen, damit gewährleistet wird, daß die Spannung unter den Schwellenwert fällt, wenn das Taktsignal 0 abschaltet.

In manchen Anwendungsfällen kanne es erwünscht sein, eine CTD-Speicheranordnung vorzusehen, die eine Gesamtdatenge schwind igke it aufweist, die zweimal so groß wie die Taktgeschwindigkeiten der Taktsignale 0 oder Ψ ist. Dies kann in einer dreiphasigen CCD-Schieberegisteranordnung dadurch erreicht werden, daß zwei Gruppen von Schi^beregistereinheiten multiplexiert werden, die jeweils drei parallele CCD-Schieberegister enthalten. Eine solche Anordnung ist beispielsweise in Pig. 9 dargestellt; ein für diese Anordnung geeignetes Taktsystem ist in Pig. 10 angegeben. Bei diesem Verfahren wird zur Erzeugung der sich nicht überlappenden Taktsignale 0 und ψ ein einziger Haupttakt verwendet. Dies kann zweckmäßigerweise beispielsweise durch Verwendung eines D-Plip-Plops bewirkt werden, wie es in Pig. 11 dargestellt ist.

In Pig. 9 werden zwei Gruppen von CCD-Schieberegistereinheiten abwechselnd multiplexiert, damit eine Datengeschwindigkeit erzielt wird, die gleich der Geschwindigkeit des Haupttakts ist. Die erste Gruppe von Schiebere-

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gistern enthält die Schieberegister A, B und C, während die zweite Gruppe von Schieberegistern die Schieberegister D, E und F enthält. Die Aroeitsweise jeder Gruppe der drei multiplexierten Schieberegister gleicht der oben beschriebenen Arbeitsweise. In Fig. 9 werden Eingangsdaten an der Klemme 116 in eines der CCD-Schieberegister A bis F während jeder Auslenkung des Haupttaktsignals eingegeben.

Zusammon mit den Schieberegistern D, E und P wird ein dynamischer Negator 118 verwendet, damit abwechselnde Daten-Bits um jeweils eine Haupttaktpsriode verzögert werden. Dann werden ein CCD-Schieberegister aus der Gruppe der Schieberegister A, B und C und ein Schieberegister aus der Gruppe der Schieberegister D, E und P gleichzeitig mit der Anlegung des Taktsignals ψ gefüllt. Ein zusätzlicher dynamischer Negator 120 ist am Ausgang der Register A, B und C angefügt, damit die Daten wieder in die richtige Reihenfolge gebracht werden und damit alle Daten wieder in ihre richtige Polarität invertiert werden.

Die Kombination der dynamischen CCD-Schieberegister mit den dynamischen veriiältnislosen Eingangs/Aus gangs schaltungen vereinigt in vorteilhafter Weise die besten Eigenschaften . beider Technologien. Wie oben bereits erwähnt wurde, Jcönnen die Taktsignale 0 und ψ außerhalb des Chips oder auch auf dem Chip mit Hilfe eines D-Flip-Flops aus einem Haupttakt erzeugt wertfon. Das mehrphasige CCD-Taktsignal kann auf dem Chip gemäß einem herkömmlichen Verfahren erzeugt werden. Die existierenden zweiphasigen dynamischen Eingan^/Ausgangs-Schaltungen passen mit üblichen Metall-Isolater-Halbleiterschaltungen und mit den speziellen Erfordernissen von Pegeln und ZeitSteuerungen der CCD-Register zusammen. Es ist somit zu erkennen, daß

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mit Hilfe der Erfindung eine Speicheranordnung mit Ladungsübertragungs-Bauelementen geschaffen wird, die mit existierenden Metall-Isolator-Halbleiterschaltungen kompatibel ist. Überdies werden Entwurf und Aufbau des Chips dadurch vereinfacht, daß kein Taktsignal schneller als die !Datengeschwindigkeit arbeiten muß.

Die Erfindung ist hier zwar nur im Zusammenhang mit speziellen Ausführungsbeispielen beschrieben worden, doch kann der Fachmann ohne weiteres erkennen, daß im Rahmen der Erfindung die verschiedensten Abwandlungen möglich sind. Solche Abwandlungen enthalten auch Änderungen der Eingangs— und Ausgangsschaltungen zur Verbesserung der Zuverlässigkeit und Empfindlichkeit.

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Claims

Patentansprüche

(YTJ Digitale Datenverarbeitungsanordnung mit Ladungsübertragungs-Bauelementen-mit einer Ladungsübertragungs-Schieberegisteranordnung mit einer Eingangsdiode zum Eingeben von Daten und mit einer Ausgangsdiodenladungssenke, dadurch gekennzeichnet, daß an die Ausgangsdiode zum Feststellen der Ladung in der letzten Bit-Einheit der Schieberegisteranordnung und zur Erzeugung einer dem binären logischen Signalwert der festgestellten Ladung entsprechenden Spannung eine Detektorschaltung angeschlossen ist und daß die Schieberegisteranordnung, die Eingangs- und Ausgangsdioden und die Detektorschaltung auf oinem einzigen Halbleiterkörper angebracht sind.
2. Anordnung nach Anspruch 1, dadurch gekennzeichnet, daß die Detektorschaltung erste Feldeffekttransistorvorriehtungeh mit isolierter Gate-Elektrode zum Vorladen der Ausgangsdiode auf ein Bezugspotential enthält, so 'daß sich die Ausgangsdiode in Abwesenheit einer Ladung in der letzten Bit-Einheit des Schieberegisters auf ein zweites Spannungspotential entlädt.
3. Anordnung nach Anspruch 2, dadurch gekennzeichnet, daß dio Detektorschaltung eine zweite Transistorvorrichtung mit isolierter Gate-Elektrode zum selektiven ankoppeln des Detektorausgangssignals an Schaltungsmasse enthält, daß die zweite Transistorvorrichtung einen ersten Transistor zum Vorladen des Ausgangs der Detektorschaltung auf ein Bezugspotential und einen zweiten Transistor mit einer an die Ausgangsdiode an-

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geschlossenen Gate-Eiektrode enthält, wo "bei der zweite Transistor abhängig davon, daß die Diode auf das Bezugspotential geladen bleibt, gesperrt wird, während der zweite Transistor abhängig davon, daß die Diode auf das zweite Spannungspotential entladen wird, durchschaltet, so daß der vorgeladene Ausgang mit Schaltungsmasse verbunden wird.
4. Anordnung nach Anspruch 3, dadurch gekennzeichnet, daß die Detektorschaltung durch Eingangstransistorvorrichtungen mit isolierter Gate-Elektrode mit der Eingangsdiode verbunden ist, damit die von der Detektorschaltung erzeugte Ausgangsspannung selektiv an die Eingangsdiode zur Ermöglichung eines Wiederdurchlauf s der Daten in Abhängigkeit von einem an die Gate-Elektrode des Eingangs-Feldeffekttransistors angelegten Logiksignals angelegt wird.
5. Datenve:?arbeitungsanordnung mit einer Metall-Isolator-Halbleiter-Logikschaltung, die in Abhängigkeit von ersten und zweiten, sich nicht überlappenden Taktsignalen arbeitet, die jeweils eine vorgewählte Frequenz aufweisen, einen dynamischen Halbleiterspeicher mit Ladungsübertragungs-Bauelementen, der mit der Metall-Isolator-Halbleiter-Logikschaltung kompatibel ist und eine effektive Datengeschwindigkeit aufweist, die gleich der vorgewählten Frequenz ist, dadurch gekennzeichnet, daß auf einer Fläche eines Halbleiterkörpers eine Gruppe von η parallelen Schieberegistern mib Haibleiter-Ladungsübertragungs-Bauelementen angebracht ist, daß jedem Schieberegister eine Eingangsdiode und eine Ausgangsdiode zugeordnet ist, daß die Schieberegister in Abhängigkeit von einem n-.phasigen Taktsignalsystem mit sich überlappenden Taktsignalen arbeiten, daß die Schieberegister derart auf dem Halbleiterkörper angebracht sind,

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daß die Eingangsdiode jedes Schieberegisters in einem seitlichen Abstand von der Eingangsdiode des angrenzenden Schieberegisters angebracht ist, der gleich einer Signalleitung des n-phasigen Taktsignals ist, daß auf der einen Fläche des Halbleiterkörpers eine Eingangsschaltung mit Feldeffekttransistoren mit isolierter Gate-Elektrode angebracht ist, die derart ausgebildet ist, daß binäre Eingangsdaten in Abhängigkeit von dem ersten Taktsignal und einem sich überlappenden Abschnitt des n-phasigen Taktsignalsystams in die η Schieberegister multiplexiert werden, und daß auf der einen Fläche des Halbleiterkörpers neben den η Schieberegistern eine Ladungsdetektorschaltung mit Feldeffekttransistoren mit isolierter Gate-Elektrode angebracht ist, die in Abhängigkeit von dem Spannungspegel der Ausgangsdioden eine dem binären Logiksignalwert der festgestellten Ladung entsprechende Ausgangsspannung erzeugt.
6. Anordnung nach Anspruch 5, dadurch gekennzeichnet, daß die Detektorschaltung die Ausgangsdioden während dos zweiten Taktsignals auf einen B_ezugswert vorlädt, wodurch der Spannungswert der Ausgangsdioden während des nachfolgenden ersten Taktsignals um einen dem binären Datenwert der festgestellten Ladung entsprechenden Betrag geändert wird.
7. Anordnung nach Anspruch 5 oder 6, gekennzeichnet durch einen auf der einen Fläohe des Halbleiterkörpers angebrachten Taktgenerators zum Empfangen des ersten Taktsignals und zum Erzeugen des n-phasigen Taktsignalsystems mit sich überlappenden Taktsignalen, von denen jedes einen Frequenzwert von 1/n des Frequenzwerts des ersten ^{- Takt signals aufweist, und eine Einrichtung zum Verbinden des Ausgangs der Detektorschaltung mit der

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Eingangsschaltung zur Erzeugung eines Umlaufs von Daten.
8. Anordnung nach Anspruch 7, dadurch gekennzeichnet, daß die Eingangssehaltung erste und zweite in Serie geschaltete Feldeffekttransistoren mit isolierter Gate-Elektrode aufweist, daß der Yerbindungspunkt zwischen den ersten und zweiten Transistoren mit allen Eingangsdioden der η Schieberegister verbunden ist, daß ein dritter Feldeffekttransistor mit isolierter Gate-Elektrode eine Source-Elektrode zum empfangen von Eingangsdaten enthält, daß die Drain-Elektrode dieses dritten Transistors mit der Gate-Elektrode des zweiten Transistors verbunden ist, während seine Gate-Elektrode mit dem zweiten Taktsignal gespeist wivd, so daß an dem gemeinsamen Verbindungspunkt zwischen dem ersten uid dem zweiten Transistor in Abhängigkeit von dem zweiten Taktsignal der Komplementärwert der an der Source-Elektrode des dritten Transistors vorhandenen Daten erzeugt wird, so daß di« aufeinanderfolgenden Eingangsbits entsprechende ladung sequentiell in aufeinanderfolgende Schieberegister der n- Schieberegister während der aufeinanderfolgenden sich überlappenden Abschnitte des n-phasigen Taktsignalsysxems eingegeben werden, v/o durch eine effektive Datengeschwindigkeit entsteht, die gleich der Datengeschwindigkeit des ersten T_aktsignals ist.
9. Anordnung nach Anspruch 8, gekennzeichnet durch eine zweite Gruppe von η parallelen Schieberegistern mit zugehörigen Eingangs schaltungen mit Feldeffekttransistoren mit isolierter Gate-Elektrode und mit Detektorschaltungen mit Feldeffekttransistoren mit isolierter Gate-Elektrode, Vorrichtungen zum Verbinden der Ausgänge der ersten Gruppe von η Ladungsubertragungs-Sehieberegistern mit

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dem Eingang der zweiten Gruppe von η parallelen Schieberegistern und Vorrichtungen zum Verbinden des Ausgangs der zweiten Gruppe von η Schieberegistern mit dem Eingang der ersten Gruppe von η Schieberegistern.
10. Anordnung nach Anspruch 9, dadurch gekennzeichnet, daß die Verbindungsvorrichturigen eine dotierte Verbindungszone in der Oberfläche des Halbleiterkörpers zwischen der ersten und der zweiten Gruppe von Schieberegistern enthalten, wobei die Verbindungszone eine Breite hat, die etwa gleich der Breite eines ladungsübertragungs-Schieberegisters is'ö.
11. Anordnung nach Anspruch 5, die in Abhängigkeit von einem Hauptsynchronisierungstakt mit einer vorgewählten Frequenz arb?itet, dadurch gekennzeichnet, daß auf der einen Oberfläche des Halbleiterkörpers mehrere Gruppen von η parallelen Schieberegistern vorgesehen sind, daß auf der Halbleiterkörperoberfläche erste Taktsignalerzeugungseinrichtungen angebracht sind, die das Haupttaktsignal empfangen und in Abhängigkeit davon erste und zweite sich nicht überlappende Taktsignale erzeugen, deren Frequenz den halben Frequenzwert in Bezug auf das Haupttaktsignal haben, daß zweite Taktsignalerzeugungseinrichtungen vorgesehen sind, die das erste Taktsignal empfangen und in Abhängigkeit davon ein n-phasiges Taktsignalsystem mit sich überlappenden Taktsignalen zum Steuern der Ladungsübertragungs-Schieberegister erzeugen, wobei jedes Taktsignal dieses Taktsignalsystems den Frequenzwert i/2n bezüglich der Frequenz des Haupttaktsignals aufweist und wobei η eine ganze Zahl ist, und daß jedes Schieberegister eine Detektoreinrichtung zum sequentiellen Feststellen der Ladung am Ausgang jedes Schieberegisters bei den ersten und zweiten Gruppen der Schieberegister

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und zum Demultiplexieren der Daten enthält, damit eine dem binären Logikwert der festgestellten Ladung entsprechende Spannung erzeugt wird, so daß die effektive Taktfrequenz der Schieberegistereinheit gleich der Taktfrequenz des Haupttaktsignals ist.
12. Anordnung nach Anspruch 11, dadurch gekennzeichnet, daß die Eingangsschaltungen verhältnislose dynamische Eingangsschaltungen sind, und daß die Detektorschaltungen verhältnislose dynamische Detektorschaltungen sind.
13. Anordnung nach Anspruch 11 oder 12, dadurch gekennzeichnet, daß die ersten Taktsignalerzeugungseinrichtungen ein D-Flip-Flop enthalten.
14. Anordnung nach Anspruch 13, dadurch gekennzeichnet, daß die Eingangsschaltungen erste und zweite dynamische verhältnislose Negatoren enthalten, die jeweils an die ersten und zweiten Gruppen von Schieberegistern angekoppelt sind wobei jeder der Negatoren einen gemeinsam an alle Eingangsdioden der parallelen zugeordneten Schieberegister angeschlossenen Ausgang aufweist und mit einem Durchsehalttransistor versehen ist, der in Abhängigkeit von dem zweiten Taktsignal jeden der ersten und zweiten Negatoren an eine Eingangsklemme anschließt, daß die ersten und zweiten Negatoren Eingangsdaten zu einem der zugeordneten Schieberegister in Abhängigkeit von dem zweiten Taktsignal durchschalten und daß der zweite Negator an die Eingangsklemme über einen dritten Negator angekoppelt ist, der in Abhängigkeit von dem ersten Taktsignal arbeitet, wodurch abwechselnd Eingangsdatenbits um eine Taktsignalzeit verzögert werden, ehe sie zum zweiten Negator übertragen werden.

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15. Anordnung nach Anspruch 14, dadurch gekennzeichnet, daß die Ausgangsdetektorschaltungen erste und zweite Einrichtungen zum Vorladen der Ausgangsdioden jedes Schieberegisters der ersten und zweiten Gruppen auf ein Bezugspotential, aufweisen, wodurch sich das Spannungspotential an den Dioden in Abhängigkeit von der aufeinanderfolgend zum Ausgangsbit des entsprechenden Ladungsübertragungs-Schieberegisters verschobenen Ladungsmenge ändert, und daß in Abhängigkeit von der Spannung an den Ausgangsdioden und vom ersten Taktsignal arbeitende Transistorvorrichtungen vorgesehen sind, die an eine Ausgangsklemme angeschlossen sind und in Abhängigkeit vom festgestellten Spannungspotential an der Ausgangsdiode des Ladungsübertragungs-Bauelements entweder auf den logischen Signaiwert 1 oder 0 steuern, wobei an den Ausgang erste Vorladungseinrichtungen über eine in Abhängigkeit vom zweiten Taktsignal arbeitende V_erzögerungsstufe angekoppelt sind, so daß ein Ausgangssignal erzeugt wird, dessen Datengeschwindigkeit gleich der Geschwindigkeit des Haupttaktsignals ist.
16. Anordnung nach Anspruch 15, dadurch gekennzeichnet, daß die ersten und zweiten Vorladungseinrichtungen jeweils einen einzelnen Feldeffekttransistor mit isolierter Gate-Elektrode enthalten, dessen Source-Elektrode an jede Ausgangsdiode der zugehörigen Ladungstibertragungs-Schieberegister angeschlossen ist, dessen Gate--Elektrode für das Empfangen des zweiten Taktsignals vorgesehen ist und dessen Drain-Elektrode mit dsm ersten Taktsignal verbunden ist, so daß die Drain-Eiektrode während der Zeitdauer, in der das zweite Taktsignal eingeschaltet ist, an Schaltungsmasse gelegt wird.
17. Anordnung nach Anspruch 16, dadurch gekennzeichnet,

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daß die Transistorvorrichtungen einen ersten Feldeffekttransistor mit isolierter Gate-Elektrode enthalten, dessen Source- und Gate-Elektroden an das erste Taktsignal angeschlossen sind und dessen Drain-Elektrode mit einer Ausgangsklemme verbunden ist, daß die Transistorvorrichtungen ferner einen zweiten Feldeffekttransistor mit isolierter Gate-Elektrode aufweisen, bei dem eine Versorgungsklemme mit der Ausgangsklemme verbunden ist, während die andere Versorgungsklemme mit dem ersten Taktsignal verbunden ist, während seine Gate-Elektrode mit jeder der zugeordneten Ausgang3-dioden verbunden ist, so daß während des ersten Taktsignals das festgestellte Spannungspotential an der Ausgangsdiode des Ladungsübertragungs-Schieberegisters den Leitungszustand des zweiten Feldeffekttransistors mit isolierter Gate-Elektrode steuert, wodurch die Ausgangsklemme entweder nach Schaltungsmasse am Ende des ersten Taktsignals kurzgeschlossen wird oder auf einem Potential verbleibt, das in der Eahe der Amplitude des ersten Taktsignals liegt.
18. Anordnung nach Ansprach 17, gekennzeichnet durch Einrichtungen zum Anlegen der Spannung an der Ausgangsklemme der Detektorschaltung an die Eingangsschaltung zur Ermöglichung eines Umlaufs von Daten.
19. Anordnung nach Anspruch 18, dadurch gekennzeichnet, daß die Einrichtungen zum Anlegen der Spannung aus einer dotierten Verbindungszone bestehen, die in der Oberfläche des Halbleiterkörpers dicht bei der Schieberegistereinheit der parallelen Ladungsübertragungs-Schieberegisters angebracht ist.
20. Anordnung nach Anspruch 19, gekennzeichnet durch Einrichtungen zum selektiven Verbinden des Ausgangs der

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Detektorschaltung der ersten Schieberegistereinheit mit dem Eingang einer angrenzenden Schieberegistereinheit zur Ermöglichung einer Organisation der Ladungsübertragungs-Speichervorriehtung in einer Vielfalt von Anordnungen.
21. Anordnung nach Anspruch 20, gekennzeichnet durch Einrichtungen auf der Oberfläche des Halbleiterkörpers zum selektiven Adressieren einer Schieberegistereinheit aus den mehreren Einheiten zum Ermöglichen dor Eingabe neuer Daten in das Schieberegister und in die ausgewählte Schieberegistereinheit oder zum Ermöglichen des Lesens der darin gespeicherten Daten.

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