DE2731442A1 - Speicherschaltung mit isolierschicht-feldeffekttransistoren - Google Patents

Speicherschaltung mit isolierschicht-feldeffekttransistoren

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DE2731442A1 DE19772731442 DE2731442A DE2731442A1 DE 2731442 A1 DE2731442 A1 DE 2731442A1 DE 19772731442 DE19772731442 DE 19772731442 DE 2731442 A DE2731442 A DE 2731442A DE 2731442 A1 DE2731442 A1 DE 2731442A1
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Description

Speicherschaltung mit Isolierschicht-Feldeffekttransistoren
Die Erfindung bezieht sich auf Speicherschaltungen mit Isolierschicht-Feldeffekttransistoren und insbesondere auf Speicherschaltungen mit 1-Transistor/bit-Speicherzellen.
In einer Speicherschaltung mit einem Transistor und einem Kondensator als eine Speicherzelle ist das Auslesesignal von eer Speicherzelle so schwach, daß ein Verstärker mit hoher Empfindlichkeit erforderlich ist. In einem Speichersystem mit 1-Transistor/bit-Speicherzellen wird das Speicherausgangssignal einer Ausgangsschaltung zugeführt und durch zwei Differenzverstärkerstufen verstärkt, wie es in dem Artikel
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"Digest of Technical Papers" der ISSCC 1975, Seite 102 und 103, beschrieben ist. In dieser Schaltung, in der der Verstärker der ersten Stufe als Leseverstärker bezeichnet wird, verstärkt jeder Verstärker der ersten Stufe, der jeweils mit einer Spalte der Speicherzellen-Matrixanordnung verbunden ist, das von der zur Spalte gehörenden ausgewählten Speicherzelle ausgelesene Informationssignal und führt es einer Eingangs/ Ausgangs (I/O)-Sammelleitung zu. Das der I/O-Sammelleitung zugeführte Signal wird dann einem Eingang eines Ausgangsdif-1C ferenzverstärkersder zweiten Stufe zugeführt. Dem anderen Eingang des Ausgangsverstärkers wird eine Bezugsspannung zugeführt, und es werden dann die Bezugspannung und das Eingangssignal differenzverstürkt und einer Ausgangsschaltung zugeführt .
Bei einer derartigen Anordnung wird dem einen Eingang des Ausgangsverstärkers die Bezugspannung zugeführt, wodurch sich Schwierigkeiten beim Bestimmen einer Bezugsspannung aus im nachfolgenden beschriebenen Gründen ergeben. Darüber hinaus ist die Wahl der Zeitgeberfolge zum Aktivieren des Ausgangsverstärkers begrenzt. Zusätzlich dazu ist eine bestimmte Zeitdauer erforderlich, bevor der Ausgangsverstärker aktiviert wird, so daß der Betrieb der Speicherschaltung beträchtlich verlangsamt wird.
Bei den in den amerikanischen Patentschriften 4 003 035 und 4 004 285 beschriebenen Speicherschaltungen wird das Aus-
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gangssignal des Leseverstärkers der ersten Stufe der einzigen Ausgangsklemme zugeführt. Damit wird, wenn das Ausgangssignal durch den Ausgangsdifferenzverstärker der zweiten Stufe verstärkt wird, das der einzigen Ausgangskleipme zugeführte Ausgangssignal an den einen Eingang des Ausgangsverstärkers gelegt, während am anderen Eingang des Ausgangsverstärkers eine Bezugspannung anliegt. Bei diesen Schaltungen ergeben sich damit die gleichen Nachteile wie bei der oben erwähnten Schaltung.
Demgegenüber besteht eine Aufgabe der Erfindung darin, eine Speicherschaltung zu schaffen, die ohne eine Bezugsspannung an einem Eingang des Ausgangsverstärkers arbeiten kann.
Eine weitere wichtige Aufgabe der Erfindung besteht darin, eine Speicherschaltung zu schaffen, die mit hoher Geschwindigkeit arbeiten kann.
Die erfindungsgemäße Speicherschaltung weist Speicherzellen auf, die aus einem Transistor/bit besteh_en und in einer Matrixanordnung von m-Zeilen und η-Spalten angeordnet sind. Dabei gehören jeweils ein Kondensator und n-Differenzverstärker zu einer Spalte. Die Speicheranordnung ist in eine erste und zweite Zeilengruppe aufgeteilt. Jeder Differenzverstärker weist eine erste Eingangsklemme, die mit zur ersten Zeilengruppe gehörenden Speicherzellen und einer der n-Spalten verbunden ist, sowie eine zweite Eingangsklemme auf, die
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mit den zur zweiten Zeilengruppe gehörenden Speicherzellen und mit der gleichen Spalte wie die erste Klemme verbunden ist. Zusätzlich dazu weist die Speicherschaltung einen Ausgangsverstärker mit zwei Eingangsklemmen, mehrere zu den entsprechenden Spalten gehörende erste und zweite Verknüpfungsglieder sowie Steuervorrichtung/zum Steuern der ersten und zweiten Schaltungsglieder auf. Eines der ersten Verknüpfungsglieder verbindet die erste Eingangsklemme des einen Differenzverstärkers mit der einen Eingangsklemme des Ausgangs-Verstärkers, während eines der zweiten Verknüpfungsglieder, die zur gleichen Spalte wie das oben erwähnte erste Verknüpfungsglied gehört, die zweite Eingangsklemme des einen Differenzverstärkers mit der anderen Eingangsklemme des Ausgangsverstärkers verbindet. Weiterhin können die zur gleichen Spalte gehörenden ersten und zweiten Verknüpfungsglieder durch die gleiche Steuervorrichtung ausgewählt und gesteuert werden.
Demnach wird ein differenzverstärktes Ausgangssignal, d.h. ein Paar von komplementären Signalen des Differenzverstärkers, mit dem eine ausgewählte Speicheraä-le verbunden ist, an die beiden Eingangsklemmen des Ausgangsverstärkers angelegt, und es kann damit die bei der bekannten Schaltung verwendete Bezugsspannung eliminiert werden. Damit können die bei den bekannten Schaltungen festgestellten Nachteile vermieden werden.
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Ausführungsformen der Erfindung werden anhand der Zeichnungen näher beschrieben. Es zeigen:
Fig. 1 ein Blockdiagramm einer herkömmlichen Speicherschaltung;
Fig. 2 ein Schaltungsdiagramm mit einem Teil des Blockdiagramms nach Fig. 1;
Fig. 3 ein Kurvendiagramm, das die Arbeitsweise der Schaltung nach Fig. 1 zeigt;
Fig. A ein Blockdiagramm einer ersten Ausführungsform der erfindungsgemäßen Speicherschaltung;
Fig. 5 ein Schaltungsdiagramm mit einem Teil des Blockdiagramms nach Fig. 4;
Fig. 6 ein Kurvendiagramm, das die Arbeitsweise der Schaltung nach Fig. 5 zeigt;
Fig. 7 ein Blockdiagramm einer weiteren Ausführungsform
der erfindungsgemäßen Speicherschaltung;
Fig. 8 eine integrierte Ausführungsform des Blockdiagramms nach Fig. 1;
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Fig. 9 eine integrierte Ausführungsform des ülockdiagramms nach Fig. 4 und
Fig. 10 eine integrierte Ausführungsform des ßlockdiagramms nach Fig. 7.
Fig. 1 zeigt ein fcilockdiagramm eines bekannten Speichersystems mit 1-Transistor/bit-Speicherzellen, die in einer 64 χ 64 bit-Anordnung angeordnet sind, d.h. in einer quadratischen Anordnung aus 64 Zeilen und 64 Spalten, üie Speicherzellenanordnung ist in eine erste und eine zweite Gruppe 30, ^0 aufgeteilt, die jeweils 32 Zeilenleitungen, ebenso viel Wortleitungen 17 bzw. 17' aufweist. Außerdem sind 64 Differenzverstärker 12, d.h. Leseverstärker, mit jeweils zwei Eingängen 1 und 2 vorgesehen, denen die Signale der Zeilenleitungen bzw. Bit-Leitungen 16 und 16' zugeführt werden, die der ersten bzw. zweiten Zeilengruppe 30 und 40 zugeordnet sind. An den Schnittpunkten der Zeilenleitungen 16 und der V/ortleitungen 17 der ersten Zeilengruppe 30 sind 64 χ 32 1-Transistor-Speicherzellen 10 vorgesehen. In gleicher Weise sind 64 χ 32 Speicherzellen 10' an den Schnittpunkten der Bit-Leitungen 16· und der Wortleitungen 17' in der zweiten Zeilengruppe 40 vorgesehen. Die Wortleitungen 17 der ersten Zeilengruppe 30 sind mit entsprechenden Zeilenadressdekodern 18 verbunden. Die Wortleitungen 17' der zweiten Zeilengruppe 40 sind mit entsprechenden Adressdekodern 1t>· verbunden. Jede
±b dit-Leitung 16 ist über ein Verknüpfungsglied 20 mit der Ein-
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gangs/Ausgangs-Sammelleitung (I/O-Sammelleitung) 13 verbunden. Die jeweiligen Verknüpfungsglieder 20 werden durch 64 Spaltenadressdekoder 15 in den Ein- bzw. aus-Zustand geschaltet. Der eine Eingang 4 eines Ausgangsverstärkers 14 ist mit der I/ü-Sammelleitung 13 verbunden,und dem anderen eingang 3 wird eine BezugsSpannung V^-δ V zugeführt. Über ein Schreibverknüpfungsglied 19, das durch ein Schreib-Zeitgebersignal W geöffnet wird, wird ein Schreibsignal IN der I/O-Sammelleitung 13 zugeführt. An den entsprechenden Schnittpunkten der Bit-Leitung©n 1ö und der Auswahlleitungen 21 sind 64 Pseudozellen 11 vorgesehen. In ähnlicher Weise sind an den entsprechenden Schnittpunkten der Bit-Leitungen 1b1 und der Auswahlleitungen 21' 64 Pseudozellen 11' vorgesehen. Diese Pseudozellen werden dazu verwendet, um eine Bezugsspannung für den Lese-Verstärker 12 zu erzeugen. In einer Speicherzelle 10, die durch die Zeilendekoder 18 und die Spaltendekoder 15 ausgewählt wurde, tritt eine Information an der Bit-Leitung 1b auf, zu der die ausgewählte Speicherzelle gehört. Die bit-Leitung 16 ist über das durch den Dekoder 15 eingeschaltete Verknüpfungsglied 20 mit der I/O-Sammelleitung 13 verbunden. Damit wird die ausgewählte Speicherzelleninformation über die I/O-Sammelleitung 13 dem einen Eingang 4 des Ausgangsdifferenzverstärkers 14 zugeführt. Damit wird, wenn eine der zur ersten Zeilengruppe 30 ausgewählten Zeilenleitungen 17 durch den Zeilendekoder 18 ausgewählt wird, gleichzeitig durch ein Signal an einer Auswahlleifcung 21 ' die zur zv/eiten Zeilengruppe 40 gehörende Lseudozelle 11' ausgewählt. Wenn anderer-
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seits eine zur zweiten Zeilengruppe 40 gehörende Zeilenleitung 17' durch einen Zeilendekoder 18' ausgewählt wird, so wird gleichzeitig durch ein Signal an einer Auswahlleitung 21' eine zur ersten Zeilengruppe 30 gehörende Pseudozelle 11 ausgewählt. Wenn, wie oben beschrieben wurde, eine zur ersten Zeilengruppe 30 gehörende Speicherzelle ausgewählt wird, sinkt das an der ausgewählten Bit-Leitung 16 anliegende Potential, das dem einen Eingang 1 des Leseverstärkers 12 zugeführt wird, beträchtlich ab, wenn die Information in der ausgewählten Speicherzelle 10 sich auf einem niedrigen Niveau befindet. Wenn die Zelleninformation sich auf einem hohen Niveau befindet, so sinkt das oben erwähnte Potential nur leicht ab. Gleichzeitig sinkt das Potential an der Bit-Leitung 16', das dem anderen Eingang 2 des Leseverstärkers 12 zugeführt wird, durch die zur zweiten Zeilengruppe 40 gehörende Pseudozelle 11' etwas unterhalb des anfangs eingestellten Potentials ab. Gleichzeitig wird mit Betätigen des Verstärkers 12 die Potentialdifferenz zwischen den Bit-Leitungen 16 und 16f durch diesen verstärkt.
Das verstärkte Ausgangssignal wird dann über die ausgewählte Bit-Leitung 16 und das mit der Bit-Leitung 16 verbundene Verknüpfungsglied 20 der I/0-Sammelleitung 13 zugeführt. Dann wird das verstärkte Ausgangssignal dem einen Eingang 4 des Ausgangsverstärkers 14 zugeführt, um es mit der am ande ren Eingang 3 anliegenden Bezug%pannung zu vergleichen. Die sich ergebende Differenzspannung wird durch den Verstärker 14 verstärkt und einer Ausgangsschaltung (nicht gezeigt) zugeführt.
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Fig. 2 zeigt ein Schaltungsdiagramm mit einem Teil der Speicherschaltung nach Fig. 1. Dabei sind gleiche Bauelemente mit gleichen Bezugszeichen in den Fig. 1 und 2 gekennzeichnet. Die in dieser Schaltung verwendeten Transistoren sind n-Kanal-MOS-Transistoren und werden im nachfolgenden der Einfachheit halber als MOST bezeichnet. Eine zur Zeilengruppe 40 gehörende Speicherzelle 10' ist mit der Bit-Leitung 16* und mit der einen Eingangsklemme 2 des Differenzverstärkers 12 verbunden. Die Speicherzelle 16· besteht aus einem MOST Q1 und einem Kondensator C1, wobei die Source-Elektrode des MOST Q1 über einen Kondensator C1 mit einem gegebenen Potential, z.B. Erdpotential, verbunden ist. Die Drain-Elektrode des MOST Q1 ist mit der Bit-Leitung 16' und die Gate-Elektrode mit der Wortleitung 171 verbunden. Die zur ersten Zeilengruppe 30 gehörende Pseudozelle 11 ist mit der Bit-Leitung 16 und dem anderen Eingang 1 des Verstärkers 12 verbunden. Die Pseudozelle 11 besteht aus einem MOST Qp, einem MOST Q, und einem Kondensator Cp. Die Source-Elektrode des MOST Qp ist über den Kondensator mit einem gegebenen Potential, z.B. Erdpotential, die Source-Elektrode mit der Bit-Leitung 16 und die Gate-Elektrode mit der Auswahlleitung 21 verbunden, der ein Zeitgebersignal φ1 zugeführt wird.
Der Gate-Elektrode des MOST Q, wird ein Zeitgebersignal P zugeführt, während an der Source-Elektrode das Erdpotential anliegt und die Drain-Elektrode mit der Source-Elektrode des MOST Q2 verbunden ist. Die I/O-Sammelleitung 13 ist mit der
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bit-Leitung 16 über einen MOST Q^ verbunden, der das Verknüpfungsglied 20 aufweist. Das Verknüpfungsglied 20 wird durch ein Ausgangssignal des Spaltendekoders 15 betätigt, das mit der Zeitfolge eines Zeitgebersignales φ-, erzeugt wird.
Die I/ü-3aii)melleitung 13 ist auch mit dem einen Eingang 4 des Ausgangsverstärkers 14 über einen MOST Q,- verbunden, der mit einem Signal W beaufschlagt wird, das gegenüber dem Schreibzeitgebersignal W eine entgegengesetzte Polarität aufweist. Die Bezugsspannung ν,,.-^lV liegt an dem anderen Eingang des Ausgangsverstärkers über den mit dem Verbindungspunkt 3 verbundenen Kondensator CU an. Die Potentialdifferenz zwischen den Eingängen 3 und 4 des Verstärkers 14 schließt eine in der Speicherzelle 10' gespeicherte information ein und wird einer externen Ausgangsschaltung zugeführt.
Der Verstärker 12 besteht aus Schalt-MOS-Transistören CL, und CL λ und aus Last-MOS-Transistoren Q11 und Q*-*· Die Gate-Elektroden und Drain-Elektroden der MOS-Transistoren Q1-, und Q1^ sind jeweils wechselweise miteinander verbunden, ebenso wie mit den Verbindungspunkten 2 und 1. Die Source-Elektroden der MOS-Transistoren Q11 und Q..- sind miteinander an einem Verbindungspunkt 5 verbunden und über einen MOST CL1-geerdet. An den Gate-Elektroden der MOS-Transistoren Q11* Q-jp und Q1,- liegt ein Zeitgebersignal φ~ an, das den Verstärker 12 beaufschlagt. Ein HOST Q1^- ist mit den Verbindungspunkten 1 und 2 verbunden,und an seiner Gate-Elektrode liegt ein Zeit-
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gebersignal P an. Die Verbindungspunkte 1 und 2 sind über die MOS-Transistoren Q11 und Q12 mit einer Spannungsquelle VDD verbunden.
Der Ausgongsverstärker 14 weist Schalt-HOS-Transistören Q1( und Q2Ü sowie Last-MOS-Transistoren Q^,, und Q1 auf. Die Gate-Elektroden und Drain-Elektroden der MOS-Transistören Q1 q Qp0 sind wechselweise miteinander und mit den Verbindungspunkten 3 und 4 verbunden. Ihre Source-Elektroden sind über einen MOST Qp1 geerdet. An den Gate-Elektroden der wOS-Transistoren 0^» Q13 und Qp1 liegt ein Zeitgebersignal y. an, das den Verstärker 14 beaufschlagt.
Die Spannungsquelle V., ist über die MOS-Transistoren Q2"5» Qpλ und Q2,- jeweils mit den bit-Leitungen 16, 161 und der 1/0-Sammelleitung 13 verbunden. An den Gate-Elektroden der MOS-Transistoren Q21, ^pL unc* ^25 H-eEl· ein Zeitgebersignal F an, Das Zeitgebersignal P befindet sich auf einem anfänglich hohen Niveau. Durch das Zeitgebersignal P werden die MOS-Transistoren Q1^, Qp3> Qp4 und ^25 lei"tend>und es li-egt damit an den entsprechenden Verbindungspunkten 1, 2 und 4 ein VV-wiveau un.
Dieses i-iiveau ist niedriger als das logische Niveau "1", jedoch höher als das logische Niveau 11U" einer in der Speicherzelle gespeicherten Information. Wenn das Zeitgebersignal q. ein hohes Niveau annimmt, so wird eine Information in der durch den Zeilerxdekoder 18' ausgev/ählten Speicherzelle 10* auf der bit-Leitung 16' ausgelesen. In anderen V/orten, es
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wird über den MOST Q1 eine Ladung des Kondensators C^ der Speicherzelle 1(J1 einer parasitären Kapazität des Verbindungspunktes Z zugeführt, so daß sich das am Verbindungspunkt 2 anliegende Potential etwas verändert. Ein Signal in der Pseudozelle 11, die durch das gleiche Zeitgebersignal w* ausgVählt wurde, bleibt auf einem O-Niveau durch den MOST Q,, an dessen Gate-Elektrode ein Zeitgebersignal P anliegt, so daß das Potential am Verbindungspunkt 1 etwas absinkt. Die Kapazität des Kondensators Cp in der Pseudozelle 11 wird so ausgewählt, daß die Potenüalveränderung am Verbindungspunkt 1 durch die Pseudozelle 11 kleiner ist als die Potentialveränderung an dem Verbindungspunkt 2 durch die Speicherzelle 10·, wenn eine in der Speicherzelle 10' abgespeicherte Information sich auf dem O-Niveau befindet.
Eine kleinere Potentialdifferenz zwischen den Verbin dungspunkten 1 und 2 wird durch den Verstärker 12 verstärkt, der mit dem Zeitgeber signal <p2 beaufschlagt wird. Das so verstärkte Signal wird über den MOST Q^ mit der Zeitfolge eines Zeitgebersignals φ, der I/0-Sammelleitung 13 zugeführt. Über den MOST Q1-, der während der Leseoperation leitend bleibt, wird das Signalniveau der I/O-Sammelleitung 13 dem Verbindungspunkt 4 zugeführt. Eine Potentialdifferenz zwischen den Verbindungspunkten 3 und 4 wird durch den Leseverstärker 14 verstärkt, der durch das Zeitsignal φ^ beaufschlagt wird.
Dann wird das so verstärkte Ausgangssignal einer Ausgangsschaltung zugeführt. Der MOST Q5 trennt den Verstärker 14
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von der I/O-Sammelleitung 13 zum Zeitpunkt der Schreiboperation.
Fig. 3 zeigt die an den Verbxndungspunkten 1, 2, 3 und 4 bei den Zeitfolgen φ1 bis φ ^ auftretenden Kurvenformen. Die Bezugszeichen 1 bis 4 kennzeichnen die Potentialveränderungen an den Verbxndungspunkten 1 bis 4. Wenn die Information in einer Speicherzelle 10· auf einem 1-Niveau ist, so steigt aufgrund dieses hohen Niveaus das Potential am Verbindungspunkt 2, wie es in Fig. 3A dargestellt ist, leicht über den Anfangswert V,^ an, nachdem das Zeitgeber signal φ ^ angelegt wurde.
Demgegenüber sinkt ein Potential am Verbindungspunkt 1 durch die Information in der Pseudozelle 11 etwas unter das Anfangsniveau VM ab. Die Potentiale an den Verbindungspunkten 1 und 2 werden deshalb abgesenkt, weil sie hoch genug sind, um die MOS-Transistoren CL. und CL, leitend zu machen, und zwar aufgrund der Beaufschlagung durch das Zeitgebersignal φ«. Da das Potential am Verbindungspunkt 1 niedriger ist als am Verbindungspunkt 2, wenn das Zeitgebersignal φ2 angelegt wird, ist der Durchgangsleitwert gm des MOST CL. kleiner als der des MOST CL3« In anderen Worten, das Potential am Verbindungspunkt 1 sinkt schneller ab als das am Verbindungspunkt 2.
Dies hat zur Folge, daß das Absinken des Potentials am Verbindungspunkt auf halbem Wege unterbrochen wird. Die vom Spaltendekoder 15 ausgewählte Bit-Leitung 16 wird durch das Zeitgebersignal φ, mit der I/0-Sammelleitung 13 verbunden.
Vor Anlegen des Signals φ2 wurde die I/O-Sammelleitung 13 durch das Signal P auf das VM-Niveau eingestellt, was zur
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Folge hat, daß die Ladungen an der I/O-Sammelleitung 13 dem Verbindungspunkt 1 zugeführt werden und dessen Potential anheben. Das Potential am Verbindungspunkt 1 ist jedoch immer noch niedriger als das am Verbindungspunkt 2, so daß die Potentialdifferenz zwischen den Verbindungspunkten 1 und 2 entsprechend der positiven Rückkopplung^- orier Mitkopplungsfunktion des Flip-Flop-Verstärkers 12 verstärkt wird. Damit wird die I/O-Sammelleitung 13 auf ein niedriges Niveau gebracht. Aufgrund des niedrigen Niveaus der I/O-Sammelleitung 13 wird das Potential am Verbindungspunkt 4 beim Zeitgebersignal φ, abgesenkt. Damit wird der Ausgangsverstärker 14 durch das Zeitgebersignal cp. beaufschlagt, nachdem das Potential am Verbindungspunkt 4 unterhalb das der Bezugsspannung V^-Δν am Verbindungspunkt 3 abgesunken ist, wobei der Verbindungspunkt 3 mit dem anderen Eingang des Ausgangsverstärkers 14 verbunden ist.
Wenn sich, wie in Fig. 3B dargestellt ist, eine Information in der Speicherzelle 10' auf dem O-Miveau befindet, ist das Potential am Verbindungspunkt 2 bei Anlegen des Zeitgebersignales Cp1 niedriger als das am Verbindungspunkt 1. Dies deswegen, weil die Kapazität des Kondensators C1 in der Speicherzelle 10' größer ist als die des Kondensators C~ in der Pseudozelle 11. Demnach sinkt bei Anlegen des Zeitgebersignals cpp das Potential am Verbindungspunkt 2 schneller ab als das am Verbindungspunkt 1. Bei Anlegen des Signals φ-, wird die Bit-Leitung 16 mit der I/O-Sammelleitunp 13 verbunden,
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und das Potential am Verbindungspunkt 1 steigt an. Der Anstieg des Potentials am Verbindungspunkt 1 nach Anlegen des Signals cp^ rührt von dem Ladungstransfer von der l/0-5ammelleitung 13 her. Damit wird nach Anlegen des Signals .■;>-, das Potential am Verbindungspunkt 4 entsprechend diesem Ladungstransfer ab.rresenkt. Das so abgesenkte Potentialniveau am Verbindungspunkt 4 sollte höher sein als das anfangsniveau V. ,-AV am Verbindungspunkt 3.
Wie aus Fig. 3 zu ersehen ist, sollte das Anfangsniveau ν,ν,-Δν am Verbindungspunkt 3 ausreichend niedriger sein als das am Verbindungspunkt 4, wenn die Information in der Speicherzelle 10' auf dem O-Niveau ist. Wenn sich andererseits die Zelleninformation auf dem 1-Niveau befindet, so sollte das Niveau am Verbindungspunkt 3 hoch sein, d.h. ein das Potential V, annäherndes Niveau annehmen. Daraus ist die Schwierigkeit ersichtlich, die beim Bestimmen eines Anfangsniveaus am Verbindungspunkt 3 auftritt. Zusätzlich dazu sollte das Anlegen des Zeitgebersignals f?, zur Beaufschlagung des Verstärkers 14 gegenüber dem Zeitgebersignal φ ^ ausreichend verzögert sein.
Anhand der Fig. 2 wird nun eine Schreiboperatj on nach einer Leseoperation beschrieben. Wenn das Potential am Verbindunerspunkt 2 nach der Leseoperation ausreichend niedrig ist und das Potential am Verbindungspunkt 1 durch den ivi0ST GL1 ausreichend hoch ist, so wird eine Information mit nied-
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rigein Niveau von der Klemme IN über den MOST Q2^ eingeschrieben. Das Potential am Verbindungspunkt 1 sinkt auf einen niedrigeren Wert ab, so daß der MOST GL^ sperrt. Das Potential am Verbindungspunkt 2 steigt durch den MOST Q12 auf ein höheres Niveau an. Wenn demnach der Durchgangsleitwert gm des MOST Q12 nicht ausreichend groß ist, so muß die Breite des Schreibimpulses W (d.h. die Leitfähigkeitsdauer des MOST Q2^) erhöht werden, wodurch der Schreiboperationszyklus länger wird. Wenn andererseits die Schreibimpulsbreite durch Verminderung des Durchgangsleitwertes des MOST Q12 vermindert wird, so wird der Stromverbrauch im Differenzverstärker 12 erhöht.
Für den Fall, daß eine Information mit hohem Niveau von der Klemme IN eingeschrieben wird, wenn das Potential am Verbindungspunkt 1 nach der Leseoperation auf ein niedriges Niveau abfällt, bleibt der MOST Q1, leitend, und es kann damit am Verbindungspunkt 1 kein hohes Potential erreicht werden, wenn nicht der Widerstand der Bit-Leitung 16 ausreichend klein ist.
Fig. 4 zeigt ein Blockdiagramm einer ersten Ausführungsform der Erfindung, bei der die Nachteile der in den Fig. 1 bis 3 dargestellten bekannten Speicherschaltung vermieden werden. Dabei sind gleiche Bauteile mit den gleichen Bezugszeichen wie in den Fig. 1 und 4 gekennzeichnet. Die Speicher- schaltung weist wie die in Fig. 1 dargestellte Speicherzellen
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des 1-Transistor/bit-Typs auf, die in einer 64 χ 64 bit-Anordnung angeordnet sind. Die Speicherzellenanordnung ist in eine erste und eine zweite Zeilengruppe 30, 40 unterteilt. Zusätzlich zu der in Fig. 1 dargestellten Schaltung sind 64 Verknüpfungsglieder 20' und eine I/O-Sammelleitung 13' vorgesehen.
Die Verknüpfungsglieder 20' verbinden die entsprechenden Bit-Leitungen 16' mit der I/O-Sammelleitung 13'. Die entsprechenden Verknüpfungsglieder 20 sind mit den Ausgangsleitungen 22
der zu den jeweils gleichen Spalten gehörenden Spaltendekoder 15 verbunden und werden durch ein Ausgangssignal des Spaltendekoders 15 zusammen mit den Verknüpfungsgliedern 20 gesteuert. Zusätzlich dazu ist ein mit der I/0-Sammelleitung 13' verbundenes Schreib-Übertragungs-Verknüpf_ungsglied 19' vorgesehen, das durch ein Schreib-Zeitgebersignal gesteuert wird und dem
von außen ein Schreibsignal ΪΪΤ zugeführt wird. Das Schreibsignal IN ist zum Schreibsignal IN komplementär, das dem anderen Schreib-lJbertragungs-Verknüpfungsglied 19 zugeführt wird. Die I/O-Sammelleitung 13' ist mit dem anderen Eingang 3 des Verstärkers 14 verbunden. Die übrige Anordnung ist gleich wie
die in der Schaltung nach Fig. 1.
Die Information der zur ersten Zeilengruppe gehörenden
Speicherzelle 10, die durch den Spaltendekoder 15 und den
Zeilendekoder 18 ausgewählt wird, wird durch die dazu gehörige Bit-Leitung 16 ausgelesen. Gleichzeitig wird die zur zweiten Zeilengruppe 40 gehörende Pseudozelle 11 durch ein Signal auf der Auswahlleitung 21' ausgewählt. Wie oben be-
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schrieben wurde, ändert sich das Potential der Bit-Leitung 16· gegenüber dem der durch die Pseudozelle 11' ausgewählten Bit-Leitung 16 der gleichen Spalte. Wenn dann der Verstärker beaufschlagt wird, so wird die Potentialdifferenz zwischen den Bit-Leitungen 16 und 16' durch den Verstärker 12 verstärkt, über das Verknüpfungsglied 20, das durch den Spaltendekoder 15 leitend gemacht wurde, wird dann eines der Ausgangssignale der ausgewählten Bit-Leitung 16 dem Eingang 4 des Verstärkers 14 zugeführt. Andererseits tritt das andere Ausgangssignal an der Bit-Leitung 16' in der gleichen Spalte wie die bit-Leitung 16 auf. Dabei bleibt das mit der Bit-Leitung 16' verbundene Verknüpfungsglied 20 durch den Spaltendekoder 15 leitend, so daß ein Ausgangssignal auf der Bit-Leitung 16· dem anderen Eingang 3 des Verstärkers 14 über die I/O-Sammelleitung 131 zugeführt wird. Damit erhält man ein Differenzsignal bezüglich der beiden Eingänge des Verstärkers 14, womit man auf die Verwendung der Bezugsspannung V^-AV wie bei der bekannten Schaltung nach Fig. 1 verzichten kann.
Fig. 5 zeigt einen Teil der Schaltung nach Fig. 4. Dabei sind ebenfalls gleiche Bauteile mit den gleichen Bezugszeichen wie in den Fig. 2 bis 5 dargestellt. Über den MOST Q1 , der das Verknüpfungsglied 20· darstellt, ist die mit dem einen Eingang 2 des Verstärkers 12 verbundene Bit-Leitung 16' mit der I/0-Sammelleitung 13' verbunden. Ein durch Anlegen des Zeitgebersignals φ, erzeugtes Ausgangssignal 22 des Spaltendekoders 15 wird der Gate-Elektrode des MOST Q^, zugeführt.
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Ein Schreib-Übertragungs-Verknüpfungsglied 19' besteht aus einem MOST Ο-ρβ"' dessen Gate-Elektrode ein Schreibsignal U zugeführt wird.
Der Spaltendekoder 15 besteht aus einer Νϋκ-Dekoderschaltung 50 und einer Adresa-Treiberschal tim^ 50. uie NOk-Dekoderschaltung 50 besteht aus einen; Last-^UoT ü- , , dessen Gate-Elektrode ein Zeitsignal P zugeführt wird, sowie sechs hOS-Transistoren Q ,.., deren Gate-Elektrode entsprechend wahre oder komplementäre Adressignale zugeführt ',vorder;, üie Source- und Drain-Elektroden eines jeden IiGGT G^1 sind iiiiteinender und mit Erde sowie mit einem Ausgang der NOk-i)ekoderschaltung 50 verbunden. Der Ausgang ist über einen Last-kGST Q^n mit einer Stromquelle V,.r ebenso wie mit der Gate-.^l ektrode des IjOST Q-p verbunden, der die Adresstreiberscha .tung 60 darstellt. An der Drain-Elektrode des l-iCST Q-.p liegt ein Zeitgebersignal :n an, und die Source-Elektrode ir.t mit dem Ausgang der Dekoderschaltung 15 verbunden. Die Ausgänge der entsprechenden Dekoder sind über die Leitung 22 entsprechend mit den Verknüpfungsgliedern 20 sowie mit den Gate-Elektroden der MOS-Transistoren Q,' verbunden, die die entsprechenden Verknüpfungsglieder 20' darstellen.
Der Ausgangsverstärker 14 weist Schalt-iMOS-Transistören Qiq und Qp0 auf, deren Gate- und Drain-Elektroden wechselweise miteinander verbunden sind. Die Drain-Elektroden sind wiederum mit den Verbindungspunkten 4 und 3 verbunden und die
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Source-Elektroden über den MOST Q«. geerdet. Die Verbindungspunkte 3 und 4 sind jeweils über die Last-MOS-Transistoren GLg und GL,-, mit der Spannungsquelle VDÜ verbunden. Den Gate-Elektroden der MOS-Transistoren Q17 und G1g wird ein Zeitgebersignal φ, zugeführt. Der MOST Q22» dessen Gate-Elektrode das Zeitgebersignal P zugeführt wird, ist mit den Verbindungspunkten 3 und 4 verbunden und gleicht damit die anfangs eingestellten Niveaus der Verbindungspunkte 3 und 4 aus. Die Bit-Leitungen 16· und 16 sowie die I/O-Sammelleitungen 13 und 13' sind über die MOS-Transistoren Q2-,f Q2/,* Q25 und Q25 1, deren Gate-Elektrode jeweils das Zeitgebersignal P zugeführt wird, mit einer Spannungsquelle V,. verbunden. Die übrige Schaltungsanordnung, wie etwa der Differenzverstärker 12, die Speicherzellen 10, 10', die Pseudozellen 11, 11', die Wortleitungen 17, 17' und die Zeilendekoder 18, 18' sind gleich wie die in Fig. 3 dargestellten.
Fig. 6 zeigt die Zeitkurven, entsprechend der Betriebsweise der Schaltung nach Fig. 5. Die Bezugszeichen 1 bis 4 stellen dabei die Potentialänderungen an den Verbindungspunkten 1 bis 4 dar. Vor Anlegen des Zeitgebersignals bzw. Zeitsignals Cp1 werden die Verbindungspunkte 1 bis 4 auf das Niveau Vr* aufgeladen, und zwar durch die MOS-Transistoren Q2A» Q23' Q25 "1^* ^25*' die durch das Zeitsignal P leitend gemacht werden. Die zur zweiten Zeilengruppe 40 gehörende Speicherzelle 10' wird nach der Zeitfolge des Signale φ-j durch den Zeilendekoder 18* ausgewählt, wenn sich die Information
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in der Speicherzelle 10· auf dem Niveau 1 befindet. Dann steigt, wie in Fig. 6A dargestellt ist, das Potential am Verbindungspunkt 2 leicht über den Anfangswert VM an, und zwar durch die Information mit hohem Niveau der Speicherzelle 10'. Gleichzeitig sinkt das Potential am Verbindungspunkt 1, wie es bezüglich Fig. 2 bereits beschrieben wurde, etwas unter den Anfangswert V^ ab, und zwar durch die Information mit niedrigem Niveau der zur ersten Zeilengruppe 30 gehörenden Pseudozelle 11. Diese Potentiale sind ausreichend hoch, um die MOS-Transistoren CL, und GL. bei Anlegen des Zeitsignals cpp leitfähig zu machen, so daß die Potentiale an den Verbindungspunkten 1 und 2 abfallen. In diesem Fall ist das Potential am Verbindungspunkt 1 niedriger als das am Verbindungspunkt 2 und damit der Durchgangsleitwert gm des MOST Q1^ niedriger als der des MOST GL,. Damit sinkt das Potential am Verbindungspunkt 1 schneller als das am Verbindungspunkt 2 ab. Dies hat zur Folge, daß das Potential am Verbindungspunkt 1 fast bis auf Erdpotential abfällt, während das Absinken des Potentials am Verbindungspunkt 2 auf halbem Wege abgestoppt wird. Die durch den Spaltendekoder 15 ausgewählte Bit-Leitung wird mit der Zeitfolge des Signals φ-, mit der I/O-Sammelleitung 13 verbunden. Gleichzeitig wird die zur gleichen Spalte wie die Bit-Leitung 16 gehörende Leitung 16' mit der I/O-Sammelleitung 131 verbunden. Die I/0-Sammel leitungen 13 und 13' werden durch das Signal P vor Anlegen des Zeitsignals φ-, auf das Niveau V„ gebracht. Damit werden die Ladungen auf den I/O-Sammelleitungen 13, 13' nach Anlegen
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des Zeitsignals φ-, den Verbindungspunkten 1 und 2 zugeführt, wodurch die Potentiale an den Verbindungspunkten 1 und 2 etwas ansteigen. Das Potential am Verbindungspunkt 1 ist jedoch immer noch niedriger als das am Verbindungspunkt 2,und es wird somit eine Potentialdifferenz zwischen den Verbindungspunkten 1 und 2 aufgrund der Mitkopplungsfunktion des Flip-Flop-Verstärkers 12 verstärkt. Demzufolge treten an den entsprechenden I/O-Sammelleitungen 13' und 13 Informationen mit hohem und niedrigem Niveau auf. Ein Eingang 3 des Verstärkers 14 ist über den MOST Qj-1, der während der Leseoperation leitend ist, mit der I/0-Sammelleitung 13* verbunden, während der andere Eingang 4 über den MOST Q1- in gleicher Weise mit der I/O-Sammelleitung 13 verbunden ist. Damit verstärkt der Verstärker 14 bei Anlegen des Zeitsignals φ* gleichzeitig die Potentialdifferenz zwischen den Verbindungspunkten 3 und
Wenn andererseits, wie in Fig. OB dargestellt ist, die Information in der Speicherzelle 10' bei einem Niveau 0 ausgewählt wird, so fällt nach Anlegen des Zeitsignals φ^ das Potential am Verbindungspunkt 2, was bereits oben beschrieben wurde, unter das am Verbindungspunkt 1 ab. Durch Anlegen des Zeitsignals φ~ wird der Verstärker 12 beaufschlagt und verstärkt die Potentialdifferenz zwischen den Verbindungspunkten 1 und 2, so daß das Potential am Verbindungspunkt höher ist als das am Verbindungspunkt 2. Demzufolge wird bei Anlegen des Zeitsignals φ-, das Signal mit hohem Niveau auf der mit dem Verbindungspunkt 1 verbundenen Bit-Leitung 16
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über das durch den Dekoder 15 geöffnete Verknüpfungsglied der I/O-Sammelleitung 13 zugeführt. Andererseits wird das Signal mit niedrigem Niveau auf der mit dem Verbindungspunkt
2 verbundenen Bit-Leitung 16· der gleichen Spalte wie die
Bit-Leitung 16 über das durch den Dekoder 15 geöffnete Verknüpfungsglied 20 der I/ü-Sammelleitung 13' zugeführt. Damit wird die Potentialdifferenz zwischen den Verbindungspunkten
3 und 4 gleichzeitig mit dem Anlegen des Zeitsignals φ^ durch den Ausgangsverstärker 14 verstärkt.
In gleicher Weise kann die Zeitfolge zur Beaufschlagung des Ausgangsverstärkers in Übereinstimmung gebracht werden mit dem Anlegen des Zeitgebersignals υ-,, und damit kann die Speicherschaltung mit einer größeren Geschwindigkeit arbeiten als die bekannte Schaltung nach Fig. 1.
Da die Potentialdifferenz zwangsläufig an die beiden Eingänge 3 und 4 des Verstärkers 14 angelegt wird, wird die bei der bekannten Schaltung an den einen Eingang des Verstärkers 14 angelegte Bezugs spannung V, -^.V nicht langer benötigt. Eine neue Information kann dadurch in die Speicherzelle eingeschrieben werden, daß die Komplementärsignale IK und ΪΪ7 entsprechend über die MOS-Transistoren Qpg und Ü26* zugeführt werden. Falls das Potential am Verbindungspunkt 2 nach der Schreiboperation ein ausreichend niedriges Niveau und das Potential am Verbindungspunkt 1 ein ausreichend hohes Niveau aufweist, so sollten zum Einschreiben einer Informa-
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-ϊϊ-
tion mit hohem Niveau in die Speicherzelle 10· Signale mit niedrigem und hohem Niveau an die Klemmen IN und IN über die entsprechend durch das Schreibsignal W geöffneten Übertragungs-Verknüpfungsglieder 19 und 19f angelegt werden. Durch die Signale IN und IN werden die Potentiale an den Verbindungspunkten 1 und 2 verändert und nehmen ein entsprechend niedriges und hohes Niveau an. Damit wird eine Erhöhung des Durchgangsleitwertes der MOS-Transistoren Q11 und Q1P vermieden. In gleicher Weise wird der Stromverbrauch des Verstärkers 12 im Vergleich zur Schaltung nach Fig. 1 vermindert. Darüber hinaus kann die Dauer der Schreiboperation verkürzt werden.
Fig. 7 zeigt eine weitere Ausführungsform der Erfindung. Dabei sind gleiche Bauteile mit identischen Bezugszeichen in den Fig. 4 und 7 dargestellt. In dieser Ausführungsform wird ein einzelner Dekoder 15' zur Auswahl der Bit-Leitungen von benachbarten Spalten verwendet. 32 Spaltendekoder 15' sind injder 64 χ 64 b.'.t-Anordnung vorgesehen. Vier mit den bit-Leitungen von benachbarten Spalten verbundene Verknüpfungsglieder 20 und 20' werden gleichzeitig durch ein Ausgangssignal 22 eines einzelnen Spaltendekoders 151 gesteuert.
Zur Auswahl von zwei Spaltenleitungen durch einen einzelnen Spaltendekoder sind die I/O-Sammelleitungen 13 und 13' nach Fig. 4 in I/O-Sammelleitungen 13A und 13B sowie 1/0-Sammelleitungen 13A1 und 13B1 aufgeteilt. Es sind also die
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Bit-Leitungen 16 und 16' in ungeradzahligen Spalten über die Verknüpfungsglieder 20 und 20' in der gleichen Spalte mit den I/O-Sammelleitungen 13A und 13A1 entsprechend verbunden. Die Bit-Leitungen 16 und 16' in geradzahligen Spalten sind über die Verknüpfungsglieder 20 und 20' in der gleichen Spalte mit den I/O-Sammelleitungen 13B und 13B1 entsprechend verbunden. Zusätzlich dazu sind zwei Ausgangsverstärker 14 und 14' vorgesehen. Ein Paar von mit den ungeradzahligen bit-Leitungen verbundenen I/O-Sammelleitungen 13A und 13A1 sind mit den beiden Eingängen des Ausgangsverstärkers 14 verbunden, während das Paar von mit geradzahligen Bit-Leitungen verbundenen I/O-Sammelleitungen 13B und 13B1 mit den beiden Eingängen des Ausgangsverstärkers 14' verbunden ist. Die Schreibgatter I9A und 19A1 sind dafür vorgesehen, daß den I/O-Sammelleitungen 13A und 13A1 die Eingangssignale IN bzw. IN zugeführt werden. Andererseits werden durch die Schreibgatter 19B und 19B1 die Eingangssignale IN bzw. IN den I/O-Sammelleitungen 13B und 13B' zugeführt.
In der in Fig. 4 dargestellten Ausführungsform wird eine von 2 (=64) Spaltenleitungen durch sechs Adressignale ausgewählt, die dem Spaltendekoder 15 zugeführt werden müssen. Demgegenüber werden bei der Ausführungsform nach Fig. 7 dem Spaltendekoder 15' fünf Adressignale zugeführt, mit denen ein von 2 (=32) Paaren von Spaltenleitungen ausgewählt wird. Dabei wird ein weiteres Adressignal dazu verwendet, einen der Ausgänge des Verstärkers 14 und 14' auszuwählen. Damit wird, ähn-
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wie bei der Ausfuhrungsform nach Fig. 4, für die Speicherschaltung eine hohe Arbeitsgeschwindigkeit erreicht. Im Falle der Schreiboperation wird eines der Paare von Verknüpfungsgliedern 19A, 19A' oder 19B, 19ö' durch das oben beschriebene einzelne Adressignal ausgewählt. Dann werden über das ausgewählte Paar von Verknüpfungsgliedern die komplementären Eingangssignale IN und ΪΝ den I/O-Sammelleitungen zugeführt. Damit kann eine stabile Speicherschaltung erhalten werden. Die übrigen Schaltungsanordnungen und Verbindungen sind gleich wie bei der Ausführungsform nach Fig. 4.
Die Fig. 8, 9 und 10 zeigen Teile einer integrierten Ausführungsform der herkömmlichen Schaltung nach Fig. 1, der ersten Ausführungsform der erfindungsgemäßen Schaltung nach Fig. 4 und der zweiten Ausführungsform der erfindungsgemäßen Schaltung nach Fig. 7. Dabei ist die entsprechende Schaltung als integrierte Halbleiterschaltung auf einem Halbleitertyp ausgebildet, und zwar nach den für MOS-Halbleiter bekannten Herstellungstechniken für integrierte Schaltungen. In diesem Fall sind die entsprechenden Gate-Elektroden der verwendeten iiOo-Transistoren aus polykristallinem Silicium. Auch in den Fig. 3, 9 und 10 sind gleiche Teile durch identische Bezugszeichen gekennzeichnet. Die Transistoren GL,- zur Beaufschlagung des Differenzverstärkers 12 sind zu einem einzelnen MOST (nicht gezeigt) integriert, und es werden damit die Source-Elektroden der Schalttransistoren Cl, und GL^ durch eine Aluminiumleitung 5 zu den Drain-Elektroden der MOS-Transistoren Q1,- geführt, wodurch die Chip-Fläche reduziert wird. Bei der
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. 30-
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in Fig. 8 dargestellten bekannten Anordnung muß der 2".wischenraum zwischen zwei benachbarten Bit-Leitungen, die durcli uiffusionsbereiche 16 (I61) im Halbleiterchip ausgebildet werden, mindestens 8 μ groß sein, um eine ausreichende Isolation zv;isehen den beiden Bereichen zu erhalten. Daher sind die entsprechenden Spalten jeweils t ^ voneinander getrennt.
Hei der ersten Ausführun.Ksform der hrfintiung, v/ie sie in Fig. 9 dargestellt ist, ist die durch die FOly-oilicium-Schicht 22 auf dem Halbleitertyp ausgebildete Dekoderausgangsleitung zwischen den beiden benachbarten Bit-Leitungen 1o (16*) angeordnet. Dabei wird zwischen Dekoderausgangsleitung 22 und der jeweiligen Bit-Leitung 16, 16' ein Zwischenraum von 2 μ benötigt. Wenn dann die minimale Breite der PoIyoilicium-Schicht mindestens 5 μ beträgt, so ergibt sich zwisehen den Spalten ein Zwischenraum von 9 μ, was gegenüber' der integrierten schaltung nach Fig. 8 eine Zunahme von 63 μ insgesamt nach sich zieht.
V>ei der in Fig. 10 dargestellten zweiten Ausführungsform ist die durch die Poly-Silicium-Schicht 22 gebildete Dekoderausgangsleitung zwischen den beiden benachbarten Bitleitungen 16 (I61) angeordnet. Demzufolge beträgt der Zwischenraum zwischen den Spaltenleitungen ebenso [) μ v/ie im Falle von Fig. 9. In diesem Fall wird jedoch lediglich eine Dekoderausgangsleitung 22 für jede zweite Spalte vorgesehen, so daf3 sich lediglich eine Zunahme von 31 μ insgesamt ergibt.
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Aus der obigen Beschreibung ist ersichtlich, daß mit der erfindungsgemäßen Speicherschaltung die bei den bekannten Speicherschaltungen auftretenden Nachteile vermieden werden, wobei allerdings eine geringe Zunahme der Fläche in Kauf genommen werden kann.
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709883/0987

Claims (2)

  1. 273HA2
    Patentansprüche
    Q\J) Speicherschaltung mit Speicherzellen, die jeweils aus einem einzigen Feldeffekttransistor und einem Speicherkondensator bestehen und die in Zeilen und Spalten angeordnet sowie in eine erste und eine zweite Zeilengruppe aufgeteilt sind, dadurch gekennzeichnet , daß die Speicherschaltung zusätzlich aufweist:
    Differenzverstärker (12), deren erste Eingangsklemme (1) jeweils mit den zur ersten Zeilengruppe (30) gehörenden Speicherzellen (10) sowie einer Spalte und deren zweite Eingangsklemme (2) jeweils mit den zur zweiten Zeilengruppe (4o) gehörenden Speicherzellen (10·) und mit der gleichen Spalte wie die erste EingangskTemme (1) verbunden sind;
    einen Ausgangsverstärker (14) mit einer ersten und einer zweiten Eingangsklemme (4, 3);
    mehrere zu den entsprechenden Spalten gehörende erste und zweite Verknüpfungsglieder (20, 20·), wobei das erste Verknüpfungsglied (20) die erste Eingangsklemme (1) des ausgewählten Differenzverstärkers (12) mit der ersten Eingangsklemme (4) des Ausgangsverstärkers (14) und das zur gleichen opalte gehörende zweite Verknüpfungsglied (201) die zv/eite Eingangsklemme (2) des ausgewählten Differenzverstärkers (12) mit der zweiten Eingangsklemme (3) des masgangsverstärkers (14) verbinden können, und
    2'-")
    7 0 9 R ft 3 /Π95?
    OÄÄtNAL INSPECTS)
    Steuereinrichtungen (15, 15') zur Steuerung der ersten und zweiten Verknüpfungsglieder (20, 20')» wobei die zur ^Leichen Spalte gehörenden ersten und zweiten Verknüpf ur.gsglieflsr durch r)ie gleiche Steuereinrichtung gesteuert werden.
  2. 2. Speicherschaltung mit Speicherzellen, die in seilen und spalten angeordnet sowie in eine erste und eine zv/eite Zeilengruppe aufgeteilt sind, dadurch g e k e η η ζ e i c h net, daß die Speicherschaltung zusatzlich aufweist:
    Mehrere Differenzverstärker, deren erste Eingangsklemme jeweils mit den zur ersten Zeilengruppe gehörenden Speicherzellen sowie einer Spalte und deren zweite ningar^sklemme jeweils mit den zur zv/eiten Zeilen?;rupne gehörenden Speicherzellen und mit der gleichen Spalte v/ie die erste Eingangsklemme verbunden sind,
    eine erste und zweite Eingangs/Ausgangs-Sammelleitung,
    mehrere zu den entsprechenden Spalten geh_örende erste und zweite Verknüpfungsglieder, wobei das erste Verknüpfungsglied die erste Eingangsklemme des ausgewählten üifferenzverstärkers mit der ersten Eingangs/Ausgangs-Sammelleitung und das zur gleichen Spalte gehörende zweite Verknüpfungsglied die zweite Eingangsklemme des ausgewählten Differenzverstärkers mit der zweiten Eingangs/Ausgangs-Sammel]eitung verbinden kann,
    - 30 -
    0 9 8 8 3 / 0
    ~3
    2731U2
    Steuereinrichtungen zur Steuerung der ersten und zweiten Verknüpfungsglieder, wobei die zur gleichen Spalte gehörenden ersten und zweiten Verknüpfungsglieder jeweils durch die gleiche Steuereinrichtung gesteuert werden, und
    eine Einrichtung zum gleichzeitigen Anlegen eines der logischen "1" oder der logischen "0" entsprechenden Signales an die erste Eingangs/Ausgangs-Sammelleitung und des jeweils anderen Signales an die zweite Eingangs/Ausgangs-Sammelleitung, wenn die Speicherschaltung im Schreibbetrieb arbeitet.
    - 31 -
    70Ö883/09S7
DE2731442A 1976-07-12 1977-07-12 Speicherschaltung mit Isolierschicht-Feldeffekttransistoren Expired DE2731442C2 (de)

Applications Claiming Priority (1)

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JP8269376A JPS538528A (en) 1976-07-12 1976-07-12 Memory circuit

Publications (2)

Publication Number Publication Date
DE2731442A1 true DE2731442A1 (de) 1978-01-19
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Family Applications (2)

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DE2731442A Expired DE2731442C2 (de) 1976-07-12 1977-07-12 Speicherschaltung mit Isolierschicht-Feldeffekttransistoren
DE2760030A Expired DE2760030C2 (de) 1976-07-12 1977-07-12 Speicherschaltung

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DE (2) DE2731442C2 (de)
FR (1) FR2358725A1 (de)
GB (1) GB1555043A (de)

Cited By (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4266286A (en) * 1978-11-22 1981-05-05 Compagnie Internationale Pour L'informatique Cii-Honeywell Bull Arrangement for extraction and receiving data for a refreshable memory
DE3220273A1 (de) * 1981-06-01 1983-05-26 Hitachi Microcomputer Engineering Ltd., Tokyo Halbleiterspeichervorrichtung
USRE34060E (en) * 1981-06-01 1992-09-08 Hitachi, Ltd. High speed semiconductor memory device having a high gain sense amplifier
DE4343852C1 (de) * 1993-12-22 1995-05-24 Itt Ind Gmbh Deutsche Verfahren zum Betrieb eines Leseverstärkers und Leseverstärker zur Durchführung des Verfahrens

Families Citing this family (21)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4239993A (en) * 1978-09-22 1980-12-16 Texas Instruments Incorporated High performance dynamic sense amplifier with active loads
US4370575A (en) * 1978-09-22 1983-01-25 Texas Instruments Incorporated High performance dynamic sense amplifier with active loads
DE2855118C2 (de) * 1978-12-20 1981-03-26 IBM Deutschland GmbH, 70569 Stuttgart Dynamischer FET-Speicher
JPS59915B2 (ja) * 1979-11-29 1984-01-09 富士通株式会社 メモリ回路
JPS56101694A (en) * 1980-01-18 1981-08-14 Nec Corp Semiconductor circuit
JPS57164491A (en) * 1981-04-02 1982-10-09 Nec Corp Semiconductor device
JPS57172588A (en) * 1981-07-24 1982-10-23 Nec Corp Memory circuit
US4555776A (en) * 1982-04-19 1985-11-26 International Business Machines Corporation Voltage balancing circuit for memory systems
US4493056A (en) * 1982-06-30 1985-01-08 International Business Machines Corporation RAM Utilizing offset contact regions for increased storage capacitance
US4723228B1 (en) * 1983-08-31 1998-04-21 Texas Instruments Inc Memory decoding circuitry
JPH0795395B2 (ja) * 1984-02-13 1995-10-11 株式会社日立製作所 半導体集積回路
JPS61110394A (ja) * 1984-10-31 1986-05-28 Mitsubishi Electric Corp 半導体記憶装置
US5197033A (en) * 1986-07-18 1993-03-23 Hitachi, Ltd. Semiconductor device incorporating internal power supply for compensating for deviation in operating condition and fabrication process conditions
US4740921A (en) * 1985-10-04 1988-04-26 Motorola, Inc. Precharge of a dram data line to an intermediate voltage
US4710902A (en) * 1985-10-04 1987-12-01 Motorola, Inc. Technique restore for a dynamic random access memory
JPH0642537B2 (ja) * 1985-11-15 1994-06-01 株式会社東芝 半導体装置
KR890003373B1 (ko) * 1986-11-30 1989-09-19 삼성전자 주식회사 씨모오스 반도체 메모리 장치의 입출력 회로
GB8917835D0 (en) * 1989-08-04 1989-09-20 Inmos Ltd Current sensing amplifier for a memory
JPH02236893A (ja) * 1990-02-23 1990-09-19 Hitachi Ltd 半導体メモリ装置
DE69229067T2 (de) * 1991-01-25 1999-12-09 Nec Corp Halbleiterspeicheranordnung
JP3085803B2 (ja) * 1992-11-26 2000-09-11 株式会社東芝 差動電流源回路

Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US3678473A (en) * 1970-06-04 1972-07-18 Shell Oil Co Read-write circuit for capacitive memory arrays

Family Cites Families (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US3760381A (en) * 1972-06-30 1973-09-18 Ibm Stored charge memory detection circuit
US3838295A (en) * 1973-02-05 1974-09-24 Lockheed Electronics Co Ratioless mos sense amplifier
JPS5079224A (de) * 1973-11-12 1975-06-27
JPS5539073B2 (de) * 1974-12-25 1980-10-08
US4061999A (en) * 1975-12-29 1977-12-06 Mostek Corporation Dynamic random access memory system

Patent Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US3678473A (en) * 1970-06-04 1972-07-18 Shell Oil Co Read-write circuit for capacitive memory arrays

Non-Patent Citations (5)

* Cited by examiner, † Cited by third party
Title
Electronics, 13. Sept. 1973, S. 116-121 *
IEEE Journal of Solid-State Circuits, Vol. SC-8, No. 5, Oktober 1973, S. 310-318 *
ISSCC, 13. Februar 1975, Digest of Technical Papers, S. 102, 103
ISSCC, 19. Febr. 1976, Digest of Technical Papers, S. 140,141 *
ISSCC, 1975, Digest of Technical Papers, S. 102/103 *

Cited By (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4266286A (en) * 1978-11-22 1981-05-05 Compagnie Internationale Pour L'informatique Cii-Honeywell Bull Arrangement for extraction and receiving data for a refreshable memory
DE3220273A1 (de) * 1981-06-01 1983-05-26 Hitachi Microcomputer Engineering Ltd., Tokyo Halbleiterspeichervorrichtung
US4509147A (en) * 1981-06-01 1985-04-02 Hitachi, Ltd. High speed semiconductor memory device having a high gain sense amplifier
USRE34060E (en) * 1981-06-01 1992-09-08 Hitachi, Ltd. High speed semiconductor memory device having a high gain sense amplifier
DE4343852C1 (de) * 1993-12-22 1995-05-24 Itt Ind Gmbh Deutsche Verfahren zum Betrieb eines Leseverstärkers und Leseverstärker zur Durchführung des Verfahrens

Also Published As

Publication number Publication date
US4125878A (en) 1978-11-14
FR2358725B1 (de) 1984-05-18
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FR2358725A1 (fr) 1978-02-10
DE2731442C2 (de) 1990-05-10
DE2760030C2 (de) 1986-04-03

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