DE2649309C3 - Binärer getakteter Leseverstärker - Google Patents
Binärer getakteter LeseverstärkerInfo
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Description
Die Erfindung bezieht sich auf einen binären, getakteten Leseverstärker gemäß dem Gattungsbegriff
des Hauptanspruches. In einer bevorzugten Ausführungsform ist dieser nach der Silizium-auf-Saphirtechnik
hergestellt.
Paar von Daten-Bus-Leitungen auf, über die Informationssignale
eingeschrieben und gelesen werden; sie weist ferner eine Zeilen- oder Adressenauswahlleitung
auf, über die aus der Anordnung eine spezifische Speicherzelle, zu der Zugriff hergestellt werden soll,
ausgewählt wird. Typischerweise weist ein Schreib/Lesekreis,
der mit der Anordnung der Speicherzellen verbunden ist, einen Leseverstärker und einen Speichereingangstreiber
auf, die mit jeder der beiden Daten-Bus-
>o Leitungen verbunden sind. Eine Information wird aus
jeder die Anordnung bildenden Speicherzellen dadurch gelesen, daß man die Differenz, d. h. die Unterschiede
der Signale entlang der Daten-Bus-Leitungen abfühlt
'5 findlich gegenüber Signalen, die entlang der Daten-Bus-Leitungen
auftreten. Um dieser geringen Empfindlichkeit des Detektorkreises gerecht zu werden, war es
bislang üblich, die Zahl der Speicherzellen in der Gesamtanordnung in unerwünschter Weise zu begrenzen
bzw. die Speicherkapazität jeder Speicherzelle zu vergrößern, wodurch das Verhältnis der Speicherkapazität
zu der Kapazität entlang der Bus-Leitungen vergrößert wird. Dadurch war es jedoch notwendig, die
größere Speicherkapazität zunächst aufzuladen, wenn eine Speicherzelle zwecks Lesen der Daten adressiert
wurde. Auf diese Weise wurde der Lesevorgang in unerwünschter Weise verlangsamt
Der Erfindung liegt die Aufgabe zugrunde, die Nachteile der bekannten Leseverstärker zu vermeiden.
Die Lösung dieser Aufgabe gelingt gemäß der Erfindung entsprechend den kennzeichnenden Merkmalen
des Hauptanspruches.
Die Erfindung betrifft somit einen Differenz-Speicher-Leseverstärker,
der aus einem relativ kleinen Eingangssignal ein großes digitales Ausgangssignal
erzeugt Der vorliegende Detektor ist mit je einem Paar von Daten-Bus-Leitungen verbunden. Diese Daten-Bus-Leitungen
bzw. Daten-Sammel-Leitungen sind mit einer
Anordnung von Speicherelementen verbunden, zwecks Lieferung von Informationssignalen, die den binären
Zustand von ausgewählten Speicherelementen der Anordnung anzeigen. In einer bevorzugten Ausführungsform
besteht der Schaltkreis, der den Leseverstärker bildet, aus einer Vielzahl von Metalloxid-Halbleiter-Feldeffekttransistoren,
die in einer Schicht von Silizium auf einem Saphirträger hergestellt werden (SOS/FETs)i
Ein Korperknoten, der inhärent unter der Kanalregion von je einem Paar von SOS/FETs ausgebildet wird, ist
mit einer entsprechenden Daten-Sammel-Leitung des Paares von Daten-Sammel- Leitungen verbunden. Die
Körperknoten bilden ein Paar von Differenzeingangsknoten für den vorliegenden Leseverstärker. Eine
Änderung in dem Potential zwischen den Daten-Sammel-Leitungen,
die auftritt wenn ein angewähltes Speicherelement gelesen wird, verursacht eine Ungleichheit
des Trägerpotentials des ersten Paares von SOS/FETs durch ihre Körperknoten. Das Paar der
eingangsseitigen Körperknoten reflektiert eine Änderung in dem über ihnen abfallenden Differenzpotential,
um so wirksam die Schwelle eines der Transistoren des ersten Paares von SOS/FETs im Vergleich zu dem
zweiten Transistor dieses Paares zu erhöhen. Auf diese Weise wird der erste SOS/FET vor dem zweiten leitend,
und zwar abhängig von dem Zustand des logischen Signals auf jeder der Daten-Sammel-Leitungen. Der
zweite Transistor des ersten Paares von SOS/FETs wird nachfolgend im Hinblick auf ein unzureichendes
Schwellwertpotential nichtleitend gesteuert Ein Da-
tenknoten, der mit jedem Transistor des ersten Paares
von SOS/FETs verbunden ist, nimmt eine Spannung an, die den logischen Pegel der entsprechenden Signale auf
den Daten-Sammel-Leitungen anzeigt
Die Körperknoten eines zweiten Paares von SOS/ FETs sind an eine Quelle mit einem relativ niedrigen
BezugspotenliaL beispielsweise Masse, angeklemmt
Die Körperknoten eines dritten Paares von SOS/FETs können mit einer Quelle von relativ niedrigem
Bezugspotejiiial verbunden sein oder sind unabhängig
von einem Potential, d. h. das Potential kann sich frei einstellen. Der vorliegende Detektorkreis wird synchron
durch Anlegen von Taktsignalen gesteuert Die Taktsignale werden an die Gate- oder Steuerelektroden
jedes der Transistoren angelegt, die das zweite und das dritte Transistorpaar bilden. Ein Takteingangsanschluß
ist mit jeder der Gateelektroden des dritten Paares von Transistoren über signalverzögernde und signalinvertierende
Mittel verbunden. Daher ist während oestimmter Intervalle des Taktsignals der binäre Signalpegel des
Taktsignals an jeder der Gateelektroden des dritten Paares von Transistoren in der Polarität entgegengesetzt
zu denjenigen Taktsignalen, die an jeder der Gateelektroden des zweiten Paares von Transistoren
empfangen werden.
Die Erfindung wird anhand der nachfolgenden Beschreibung des in der Zeichnung dargestellten
AusfOhrungsbeispieles näher erläutert
Es zeigt
F i g. 1 eine schematische Darstellung des Lese Verstärkers
nach der Erfindung, der erhöhte Empfindlichkeit aufweist und
F i g. 2 ein Impulsbild mit einer Darstellung eines Taktsteuersignals an einem Takteingangsanschluß sowie
eines demgegenüber verzögerten und invertierten Signals an dem Ausgangsanschluß des Leseverstärkers
nach Fig. 1.
Die F i g. 1 zeigt schematisch einen einzelnen Schaltkreis zur Darstellung eines Differenz-Speicher-Leseverstärkers
mit erhöhter Empfindlichkeit Ein derartiger Leseverstärker wird beispielsweise dazu
benutzt, aus relativ kleinen Eingangssignalen, die den binären Zustand von angewählten Speicherelementen
20, die eine übliche Speicheranordnung 1 bilden, anzeigen, ein relativ großes digitales Ausgangssignal zu
erzeugen. Eine übliche Speicheranordnung 1 weist in bekannter Weise eine Bit-Leitung bzw. eine Bit-Daten-Sammel-Leitung
2, ^ine einen entgegengesetzten Zustand besitzende Bit-Leitung bzw. Bit-Daten-Sammel-Leitung
4 sowie nicht dargestellte Spalten und Zeilen-Adressdekoder auf. Typischerweise ist der einen
Abfühlkreis bildende Leseverstärker mit jeder der Daten-Sammel-Leitungen 2 und 4 verbunden. Die
binäre Information entsprechend dem logischen Zustand eines angewählten Speicherelementes der Anordnung
wird dadurch gelesen, daS man den Signalunterschied entlang den Daten-Sammel-Leitungen 2 und 4
erfaßt.
Der Schaltkreis für den Leseverstärker der vorliegenden Erfindung besteht aus einer Vielzahl von Transistoren
Qi-Qb-In einer bevorzugten Ausführungsform sind
die Transistoren Qi- Q6 n-Kanal-Metalloxid-Halbleiter
(NMOS) Feldeffekttransistoren (FETs), die in einer Siliziumschicht auf einem Saphirsubstrat bzw. Träger
(SOS) hergestellt werden. Eine Potentialquelle VDD ist
über Strombegrenzungswiderstände Äi und R2 mit einer
ersten der Elektroden der Leitfähigkeitsstrecke jeder der FETs Qi und Q2 verbunden. Typischerweise liegt das
Potential der Quelle Vdu im Bereich zwischen 3 und
15 Volt Gleichspannung. Die zweite der Elektroden der Leitfähigkeitsstrecke jedes der FETs Qi und Q2 ist mit
einer Bezugspotentialquelle, beispielsweise Masse, verbunden.
Die Gateelektroden der FETs Qi und Qi sind
überkreuz verschaltet Im speziellen ist die Gateelektro de von FET Qi mit dem entgegengesetzten Datenknoten
10 verbunden, um eine gemeinsame elektrische
Verbindung mit dem Strombegrenzungswiderstand Ri
ίο und der ersten Leitfähigkeitsstrecken-Elektrode von
FET Q2 herzustellen. Die Gateelektrode des FET Q2 ist
mit dem entgegengesetzten Datenknoten 8 verbunden, um so eine gemeinsame elektrische Verbindung mit dem
Strombegrenzungswiderstand R\ und der ersten Leitfähigtaitsstrecken-Elektrode
von FET Qi herzustellen. Eine erste der Leitfähigkeitsstrecken-Elektroden von
FET Qi ist mit der gemeinsamen elektrischen Verbindung,
dargestellt durch den Datenknoten 8, verschaltet Eine erste der Leitfähigkeitsstrecken-Elektroden von
FET Qi ist mit der gemeinsamen elektrischen Verbindung,
dargestellt durch den Datenknoten 10, verschaltet Die jeweils zweiten der Leitfähigkeitsstrecken-Elektroden
jeder der FETs Qj und Q* ist mit einer
Bezugspotentialquelle, beispielsweise Masse, verbunden.
Der Leseverstärker wird synchron durch einen geeigneten, nicht dargestellten Taktgenerator gesteuert.
Der Taktsignal-Eingangsanschluß CL, an den die Taktsignale des Generators anlegbar sind, ist mit der
in Gateelektrode der FETs Qj und Q* verbunden. Der
Taktsignal-Eingangsanschluß CL ist weiterhin mit den Gateelektroden der FETs Q5 und Qo über geeignete
Inverter-Verzögerungsmittel verbunden. Em Beispiel für derartige geeignete Inverter-Verzögerungsmittel,
Vi die vorzugsweise im vorliegenden Fall anwendbar sind,
ist die Reihenschaltung einer konventionellen Verzögerungs-Leitung 5 und eines das Signal invertierenden
Gates 6. Während bestimmter Zeitintervalle des Taktzyklus ist der binäre Signalpegel von jenen
Taktsignalen, die an den Gateelektroden der hETs Qs
und Qb anstehen, entgegengesetzt zu dem binären
Zustand von denjenigen Taktsignalen, die an den Gateelektroden der FETs Qi und Qt anstehen, und zwar
als eine Folge der Verzögerungsmittel 5 und des
ii Invertergates 6.
Die Bit-Daten-Sammel-Leitung 2 ist mit einer der Leitfähigkeitsstrecken-Elektroden des FET Q5 verbunden.
Die Bit-Daten-Sammel-Leitung 4 ist mit einer der Leitfähigkeitsstrecken-Elektroden des FET Q6 verbunden.
Die zweiten Elektroden der Leitfähigkeitsstrecken-Elektroden der FETs Q5 und Qe sind mit einer
geeigneten Bezugspotentialquelle, beispielsweise Masse, verbunden.
Bei der Herstellung von Feldeffekttransistoren, die
Bei der Herstellung von Feldeffekttransistoren, die
y> nach der Silizium-auf-Saphirtechnik hergestellt werden,
ist es üblich, daß ein Körperknoten ausgebildet wird, zum Beispiel innerhalb einer leicht dotierter P-Region
zwischen den Leitfähigkeitsstrecken-Elektroden einer n-Kanal-Einrichtung. Die Träger und die Körperknoten
ho von SOS/FETs, die übliche Leseverstärker aufweisen,
sind potentialmäßig ungebunden, d.h. das Potential stellt sich frei von irgendwelchen Potentialquellen ein.
Entsprechend der vorliegenden Erfindung ist jeder Körperknoten 12 bzw. 13 der SOS/FETs Q, bzw. Q2 mit
t>") der Daten-Sammel-Leitung 2 bzw. 4 verbunden, so daß
sie ein Paar von Differenz Eingangsknoten zu dem vorliegenden Leseverstärker bilden, so wie es später
noch in Einzelheiten erläutert wird. Jeder der Körper-
knoten 14 bzw. 15 der SOS/FETs Q3 bzw. Qt ist mit einer
Quelle von relativ niedrigem Bezugspotential, beispielsweise Masse, verbunden. Die Körperknoten 16 bzw. 17
der SOS/FETs, Q5 bzw. Q, können mit einer Bezugspotentialquelle
von relativ niedrigem Potential (so wie es gestrichelt dargestellt ist) verbunden werden, oder
können poieniialmäßig ungebunden sein.
Bei einer bevorzugten Ausführungsform, bei der der Leseverstärker eine maximale Empfindlichkeit hat, wird
der vorliegende Leseverstärker anfänglich physikalisch und elektrisch abgeglichen. Mit anderen Worten, die
elektrischen Parameter wie Widerstand, Schwellwert, Kapazität usw. der Elemente R, — der FETs Qi, Q3 und
Qs, und der Sammel-Leitung 2, die eine Hälfte des
Leseverstärkers bildet, sind mit den entsprechenden Elementen R2, der FETs Q2, Qt, Q0 und der
Daten-Sammel-Leitung 4, die die benachbarte Hälfte
des Kreises bildet, abgeglichen. Betrachtet man gleichzeitig die F i g. 1 und 2, so ist beim Betrieb des
Schaltkreises während eines Zeitintervalls des Taktsignals, das mit U bezeichnet ist, der logische Pegel des
Taktsignais an der Eingangsklemme CL relativ hoch, d. h. wahr. Die Gateelektroden der FETs Qi und Qi sind
mit einem Anschaltsignal mit dem logischen Pegel hoch beaufschlagt. Infolgedessen werden die FETs Q3 und Qt
leitend gesteuert. Die Leseverstärker-Datenknoten 8 und 10 nehmen das Massepotential an, insofern als jeder
der Datenknoten 8 und 10 durch die entsprechenden Leitfähigkeitsstrecken der FETs Q3 und Qa hindurch an
dieses Potential angeklemmt wird. Die FETs Q\ und Q1
sind nicht leitend gesteuert, weil ihre entsprechenden Gateelektroden kreuzverkoppelt mit den Datenknoten
10 und 8 sind, wie es bereits oben erläutert wurde. Infolge der Verzögerungsmittel 5 und des Inverters 6
wird während des ii Taktintervalls ein Anschaltsignal
mit einem relativ hohen logischen Pegel von dem Ausgangsanschluß des Inverters 6 ebenso an jede der
Gateelektroden der FETs Qi und Qb angelegt. Daher __
werden die FETs Qi und Qt, leitend gesteuert. Die
Körper-Eingangsknoten 12 und 13 der FETs Q\ und Q2
sind über die entsprechenden Leitfähigkeitsstrecken der FETs Qi und Qi an Masse angeklemmt. Der Leseverstärker
ist hinsichtlich irgendwelcher Informationen, die während vorausgehender Taktzyklen erfaßt werden,
gelöscht und ist somit zurückgestellt
Während des Zeitintervalls des Taktsignals, das mit I2
bezeichnet ist, bleibt der logische Pegel des Taktsignals an der Eingangsklemme CL weiterhin relativ hoch.
Dadurch liegt an jeder der Gateelektroden der FETs Q3
und Qa weiterhin das Anschaltsignal mit dem logischen
Pegel hoch vor und es bleiben die FETs Q3 und Q4
leitend. Die Leseverstärker-Datenknoten 8 und 10 bleiben über die entsprechenden Leitfähigkeitsstrecken
der FETs Q3 und Q4 weiterhin an Masse angeklemmt.
Damit bleiben auch die FETs φ und Q2 weiterhin
nicht-leitend. Von dem Ausgangsanschluß des Inverters 6 wird jedoch ein Signal mit dem logischen Pegel relativ
niedrig, d. h. falsch, an die Gateelektroden der FETs Q5
und Qi angelegt Daher werden die FETs Qs und Qt
nunmehr nicht-leitend gesteuert
Während eines Zeitintervalls des Taktsignals, das mit t3 bezeichnet ist, schaltet der logische Pegel des
Taktsignals an dem Eingangsanschluß CL auf den Signalpegel relativ niedrig um. Die Gatelektroden der
FETs Qs und Qt werden dann mit diesem Signal, das den
Pegel logisch niedrig aufweist, beaufschlagt, wodurch beide FETs Q3 und Qt nicht-leitend gesteuert werden.
Infolge der Verzögerungsmittel 5 und des Inverters 6
wird, weiterhin andauernd, ein Signal mit dem logischer Pegel relativ niedrig an die Gateelektroden der FET Q
und Qb von dem Ausgangsanschluß des Inverters 6 hei
angelegt, und zwar während des Taktintervalls (3 Dadurch bleiben die FETs Qi und Qt nicht-leitend. Die
Körpereingangsknoten 12 und 13 der SOS/FETs Q1 unc
Q2, die entsprechend mit der BIT-Daten-Sammel-Lei
tung 2 und der Bit-Daten-Sammel-Leitung 4 verbunder sind, sind nicht langer mehr an Masse angeklemmt
besitzen jedoch nunmehr ein unterschiedliches Poten tial. und zwar infolge der entsprechenden Potentialän
dening entlang der Sammel-Leilungen 2 und 4 verursacht durch eine ausgewählte zu lesende Speicher
zelle Dadurch nehmen die Substrate der FETs Q\ unc Q; ebenfalls unterschiedliches Potential an. Somit wurde
wegen des unterschiedlichen Signals an den Körper Eingangsknoten 12 und 13 das Schwellwertpotential de!
FETs <?i effektiv geringer als das Schwellwertpotentia
des FETs Q2 gemacht, oder umgekehrt Während des f
Taktintervalls beginnt das Potential jeder der Lesever stärker-Datenknoten 8 und 10 bis auf die Versorgungs
spannung Von anzusteigen, insofern als die Leitfähig keitsstrecken der FETs Q3 und (?« im Augenblick nich
aktiv sind. Abhängig von dem logischen Pegel dei ausgewählten Speicherzelle und der entsprechender
Signale, die entlang der Daten-Sammel-Leitungen 2 unc
4 und an den Körper-Eingangsknoten 12 und 1: auftreten, wird ein Paar von SOS/FETs Q, und Q
leitend vor dem anderen gesteuert Nach dem leitenc Steuern des einen Paares von FETs Qi und Q2 klemm
sich der entsprechende Leseverstärker-Datenknoten 1 oder 10 durch seine Leitfähigkeitsstrecke hindurch ai
Masse an. Der angeklemmte Datenknoten nimmt ein« Spannung entsprechend dem Signal mit einem niedrigei
logischen Pegel an. Im Hinblick auf ein unzureichende; Schwellwertpotential bleibt das andere Paar von FET:
Q\ und Q2, dessen Gateelektrode mit dem ersten dei
Datenknoten 8 und 10 verbunden ist, nicht-leitend. Au diese Weise wird der zugeordnete andere Datenknotei
aufgeladen, bis er eine Spannung, d. h. VDo annimmt, di<
einem hohen logischen Signalpegel entspricht. De: Detektorkreis spiegelt die anfängliche Potentialdiffe
renz zwischen den Körper- Eingangsknoten 12 und 1: wieder, in dem Maße, wie die Datenknoten 8 und K
digitale Signale bereitstellen, die repräsentativ entwe der für einen logischen hohen oder niedrigen Signalpe
gel sind. Mit Abschluß des (3 Taktintervalls ist dei
Lesevorgang für das angewählte Speicherelement dei Anordnung abgeschlossen.
Während des Zeitintervalls des Taktsignals, das mit t bezeichnet ist bleibt das Taktsignal an der Eingangs
klemme CL weiterhin relativ falsch. An jeder dei Gateelektroden der FETs Q3 und Qt liegt weiterhin eil
Signal mit einem niedrigen logischen Pegel an und di< FETs Q3 und Q4 bleiben nicht-leitend. Als Folge dei
Verzögerungsmittel 5 und des Inverters 6 wird von den
Ausgangsanschluß des Inverters 6 ein Anschaltsigna mit einem hohen logischen Pegel an jede dei
Gateelektroden der FETs Q5 und Q6 angelegt Die FET;
Qs und Qb werden daraufhin leitend gesteuert Ober di<
Leitfhäigkeitsstrecken der FETs Qs und Q6 werden dii
Körperknoten 12 bzw. 13 an Masse angeklemmt Au diese Weise wird das Differenzspannungs-Signal zwi
sehen den Körperknoten 12 und 13 entfernt Von dei Spannungsversorgung VDD her wird jedoch fiber dei
zweiten der Datenknoten 8 und 10 weiterhin an du Gateelektrode des ersten des Paares der SOS/FETs Q
und Q2 ein ausreichendes Schwellwertpotential ange
legt, um den ersten der FETs leitfähig zu steuern. Gleichzeitig damit wird die Gateelektrode des zweiten
Paares von SOS/FETs Qi und Q2 über den ersten der
Datenknoten 8 und 10 an Masse angeklemmt, wodurch der zweite der FETs nicht-leitend gesteuert ist.
Auf Grund der vorliegenden Erfindung kann ein verbesserter Differenz-Leseverstärker mit erhöhter
Empfindlichkeit verwendet werden, der aus relativ kleinen Eingangssignalen, die auf den Daten-Sammcl-Leitungen
auftreten, relativ große digitale Ausgangssignale erzeugt Eine relativ kleine Änderung in dem
Potential entlang der Bit und Bit-Daten-Sammel-Leitungen
2 und 4 spiegelt sich als ein relativ großes logisches Signal an den Datenknoten 8 und 10 wieder.
Die Signale mit dem relativ niedrigen Pegel, die von der Speicherzelienanordnung über die Sammel-Leitungen 2
und 4 angelegt werden, können kleiner als die Schwelle eines der FETs Qi oder Q2 sein. In Übereinstimmung mit
der vorliegenden Erfindung spiegeln jedoch die Körper-Eingangsknoten 12 und 13 einen über ihnen
vorhandenen Potentialunterschied wider, um wirksam die Schwelle eines der SOS/FETs Qj und Q2 in bezug auf
Masse zu erhöhen. Auf diese Weise wird der erste der
FETs Qi und Q2 stärker angeschaltet, während der
zweite der FETs Qi und Q2 abgeschaltet wird. An den
Gateelektroden der FETS Qt und Q2 wird ein regenerativer
Stromeffekt aufrechterhalten, wodurch eine Datensperre ausgebildet wird.
Es ist verständlich, daß gegenüber dem dargestellten
Ausführungsbeispiel Änderungen möglich sind, ohne daß der Rahmen der Erfindung verlassen wird.
Beispielsweise können die FETs Qi-Qb nicht nur aus n-Kanal-Einrichtungen, sondern auch durch andere
geeignete Halbleitereinrichtungen verwirklicht werden. Darüber hinaus können die FETs Qi-Qe nicht wie in
dem bevorzugten Ausführungsbeispiel dargestellt, durch eine Schicht von Silizium auf einem Saphirsubstrat
hergestellt werden, sondern sie können auch aus irgendeinem anderen geeigneten Halbleitermaterial auf
einem isolierenden Trager hergestellt werden. Es ist weiterhin für den Fachmann verständlich, daß der
Leitfähigkeitstyp der FETs Q1 — Q0 und die entsprechenden logischen Pegel der Datenknoten 8 und 10 von dem
Typ der angewendeten Einrichtung sowie dem logischen Pegel der Signale auf den Daten-Sammel-Leitungen
2 und 4 abhängen.
Im Vorstehenden wurde ein einziger Abfühlkreis beschrieben, der einen Differenz-Speicher-Leseverstärker
mit erhöhter Empfindlichkeit zum Lesen des binären Zustandes von angewählten Speicherelementen, die
eine Anordnung von Speicherelementen bilden, verwirklicht. Dieser Leseverstärker weist in einer bevorzugten
Ausführungsform einen Schaltkreis auf, der aus einer Vielzahl von Metalloxid-Halbleiter-Feldeffekttransistoren
besteht, die in einer Schicht von Silizium auf einem Saphirträger hergestellt werden. Der Körperknoten
jedes Transistors eines Paares von SOS/FETs ist mit einer entsprechenden Daten-Sammel-Leitung der
Speicheranordnung verbunden, um so Differenz-Eingangsknoten für den Leseverstärker vorzugeben. Der
vorliegende Leseverstärker liefert aus relativ kleinen Eingangssignalen, die von der Speicheranordnung über
die Daten-Sammel-Leitungen geliefert werden, relativ große digitale Ausgangssignale.
Claims (6)
1. Binärer, getakteter Leseverstärker, der an zwei Daten-Sammelleitungen einer binären Speicherzellenanordnung
zum Erfassen der Speicher-Informationssignale auf diesen Sammelleitungen angeschlossen
ist und aus mehreren Vielelektroden-Halbleiter-Anordnungen aufgebaut ist, die zum Teil mit
den Daten-Sammelleitungen verbunden sind und das verstärkte Speicher-Informationssignal abgeben,
dadurch gekennzeichnet, daß zumindest zwei der Halbleiteranordnungen (Qt, Q 2) jeweils
einen Körperknoten (12, 13) zwischen den Elektroden der Leitfähigkeitsstrecke aufweisen, der jeweils
mit einer der Datensammelleitungen (2, 4) verbunden ist, wobei sich der Zustand der Informationssignale
in einer entsprechenden Potentialdifferenz zwischen den Korperknoten ausdrückt.
2. Leseverstärker nach Anspruch 1, bei dem die beiden Halbleiteranordnungen fiber Kreuz rückgekoppelt
sind, wobei an den beiden Datenknoten, an denen die Rückkopplungen abzweigen, ein zweites
Vielelektroden-Halbleiterelementpaar angeschaltet ist, dadurch gekennzeichnet, daß dieses zweite
Halbleiterelementpaar (Q 3, Q 4) ebenfalls einen Korperknoten (14,13) zwischen den Elektroden der
Leitfähigkeitsstrecke aufweist, der an ein relativ niedriges Bezugspotential, vorzugsweise Masse,
angeklemmt ist
3. Leseverstärker nach Anspruch 2, dadurch gekennzeichnet, daß ein drittes Vielelektroden-Halbleiterelementpaar
(QS, Q 6) vorgesehen ist, dessen Leitfähigkeitsstrecken jeweils in die Daten-Sammelleitungen
geschaltet sind.
4. Leseverstärker nach Anspruch 3, dadurch gekennzeichnet, daß auch dieses dritte Halbleiterelementpaar
jeweils einen Korperknoten (16, 17) zwischen den Elektroden der Leitfähigkeitsstrecke
aufweist, der alternativ an ein relativ niedriges Bezugspotential, vorzugsweise Masse, angeklemmt
ist oder potentialmäßig ungebunden ist
5. Leseverstärker nach Anspruch 2 und 3 oder 4, dadurch gekennzeichnet, daß die Steuerelektroden
der Vielelektroden-Halbleiterelemente (Q3, Q4) des zweiten Paares mit einem ersten Taktsignal (A)
und die Steuerelektroden der Halbleiterelemente (QS, Q6) des dritten Paares von einem zweiten
Taktsignal f£>J beaufschlagt sind, das gegenüber dem
ersten Taktsignal invertiert und um den Bruchteil einer Halbperiode phasenverschoben ist
6. Leseverstärker nach Anspruch 1 oder einem der folgenden, dadurch gekennzeichnet, daß die Vielelektroden-Halbleiterelemente
mit einem Korperknoten zwischen den Elektroden der Leitfähigkeitsstrecke durch Feldeffekttransistoren gebildet werden,
die durch eine Schicht von Silizium auf einem Saphirsubstrat hergestellt werden.
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| DE3307953A1 (de) * | 1983-03-07 | 1984-09-13 | Siemens AG, 1000 Berlin und 8000 München | Schaltungsanordnung zur auswahl von mindestens einer bit-leitung bei einem mos speicher |
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Family Cites Families (1)
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-
1977
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| JPS5727553B2 (de) | 1982-06-11 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| C3 | Grant after two publication steps (3rd publication) |