DE2621137B2 - Leseverstärker und Verfahren zu seinem Betrieb - Google Patents

Description

Die Erfindung betrifft einen Leseverstärker für Speicherzellen mit Ladungsspeicher der im Oberbegriff des Anspruchs 1 angegebenen Art sowie ein Verfahren zu seinem Betrieb.

in Es gibt eine Vielzahl von Ausführungsformen für Halbleiter-Speicherschaltungen. Im USA-Patent 3 387 286 ist eine Anordnung von Halbleiterspeicherzellen beschrieben, deren jede einen einzelnen Feldeffekttransistor (FET) mit einem angeschlossenen

j-, Speicherkondensator enthält. Die Entwicklung solcher Speicherzellen mit Einzel-FET und Kondensator hat in den letzten Jahren für den Bau von dichtgepackten Halbleiterspeichern stark an Bedeutung gewonnen weger, der Preisvorteile von Feldeffekttransistören gegenüber Bipolartransistoren und wegen der hohen Packungsdichte, die bei Verwendung eines einzigen aktiven Elements pro Speicherzelle mögüch wird.

Im USA-Patent 367.S473 sowie z. B. auch in Elec-3 tronics vom 13. Sept. 1973 auf den Seiten 116 bis 121 ist ein geeigneter Leseverstärker sowie eine Speicherkonfiguration für solche Speicherze Ilen beschrieben. Der Leseverstärker enthält ein verhältnisfreies kreuzgekopppeltes Lesekippglied, dsas zwischen die

.-,„ gemeinsamen, vorher auf möglichst gleiches Potential aufgeladenen, Bitleitungen eines Paares von Anordnungen geschaltet ist, die aus Speicherzellen mit Einzel-FET und Speicherkondensator bestehen. Ein Speicherkondensator- geladen oder ungeladen- wird

-,.-, an die eine Bitleitung gekoppelt und ein Referenzpotential aus einer aufladbaren Referenzkapazität wird an die andere Bitleitung gekoppelt; die Potentialdifferenz, d. h. die Spannung zwischen den beiden Bitleitungen wird abgefragt (»gelesen«). Bei großen Spei-

_h() cheranordnungen ist die Streukapazität der Bit/Lese-Ieitung groß gegenüber der Kapazität der einzelnen Speicherkondensatoren. Das hat zur Folge, daß infolge von Ladungsübertragung zwischen der kleinen Speicherkapazität und der Bit/Leseleitungskapazität

_h5 das Lesesignal stark gedämpft wird.

Bei solchen FET-Schaltungen kommen Unsymmetrien vor wie z. B. ungleiche Schwellenwertspannungen der kreuzgekoppelten Elemente, oder Unter-

schiede in den Bitleitungskapazitäten; zur Vermeidung fehlerhafter Arbeitsweise bei solchen Unsymmetrien ist es notwendig, daß ein Lesesignal erzeugt wird, welches größer ist als das durch die Konstruktion bedingte minimale Lesesignal. Außerdem wird die Uinschaltgeschwindigkeit des Kippglieds begrenzt durch die Größe der Bit/Leseleitungskapazität, welche jeweils auf hohe und niedrige Signalpegd gebnxht werden muß. Der Artikel »Sense Latch Circuit for Memory Cells« von A. Furinan et al., erschienen in IBM Technical Disclosure Bulletin, Februar 1974, S. 2792-2793, beschreibt eine Anordnung mit taktgesteuerten Trennelementen zwischen den Kippglied-Anschlußpunkten und den Bit/Leseleitungen, mit deren Hilfe während des Einstellens des Kippgliedes die Bit/Leseleitungskapazität vom Kippglied abgetrennt (isoliert) wird.

Weitere Verbesserungen für Leseverstärker sind dem USA-Patent 3 764906 zu entnehmer. Dort wird ein Ladungsübertragungs-(oder Eimerketten-)Leseverfahren beschrieben, das unempfindlich gegen Parameterschwankungen der verwendeten Elemente ist, und bei dem die Spannung des Speicherkondensators praktisch direkt zum Leseschaltungs-Anschlußpunkt übertragen werden kann. Dies Verfahren ergibt zwar eine bessere Eingangsempfindlichkeit; es ergibt sich aber eine langsamere Arbeitsweise als beim dynamischen Kippglied wegen der Zeit, die benötigt wird, die Kapazität der Bit/Leseleitung voll aufzuladen mit einem Feldeffekttransistor, der in der Nähe des Rest-Stroms, aber im Sättigungsbereich arbeitet.

Weitere Verbesserungen für Ladungsübertragungs-Leseverstärker wurden bekannt durch die deutsche Offenlegungsschrift 2324965 sowie durch den Artikel »Differential Sense Amplifier« von D. P. Spampinato, erschienen im IBM Technical Disclosure Bulletin, November 1974, S. 1797-1798.

Zusammenfassend kann gesagt werden, daß bisher zwei verschiedlene Arten von Leseverstärkern für Speicherzellen mit Einzel-FET und Speicherkondensator bekannt wurden. Das dynamische, kreuzgekoppelte Kippglied ist schneller, aber empfindlich gegen Parameterschwankungen der verwendeten Bauelemente und benötigt deshalb ein größeres Eingangssignal, wogegen der Ladungsübertragungs-Leseverstärker zwar eine bessere Eingangsempfindlichkeit hat, dafür aber langsamer ist.

Es seien hier noch drei weitere Vorveröffentüchungen erwähnt, die zwar zu verschiedenen Gebieten der Halbleitertechnik gehören, aber für bestimmte Aspekte der vorliegenden Erfindung von Interesse sind.

Das USA-Patent 3549912 beschreibt ein Kippglied mit Bipolartransistoren, bei dem kapazitiv eingekoppelte Taktsignale verwendet werden, um ein Paar kreuzgekoppelter Transistoren unwirksam zu machen, damit der statische Zustand des Kippgiieds schneller geändert wird.

Der Artikel »Sense Amplifier for IGFET Memory« von D. L. Critchlow, erschienen im IBM Technical Disclosure Bulletin, November 1970, S. 1720-1722, beschreibt eine Lese/Kippgliedschaltung mit kreuzgekoppeiten Feldeffekttransistoren, bei der die Source-Elektroden der kreuzgekoppelten FETs an verschiedene Spannungsknotenpunkte angeschlossen sind, von denen ein Ausgangssignal abgeleitet wird. Am Anfang werden die Knotenpunkte auf jeden Fall auf gleiches Gleichspannungspotential eingestellt.

Im USA-Patent 3 854059 wird ein FET-Kippglied beschrieben, bei dem kreuzgekoppelte aktive Elemente mit voneinander getrennten Source-Elektroden am Anfang aufgeladen (voruufgeladen) werden.

~> Die Schaltung enthält separate Schalterelemente zum Anlegen einer niedrigen Spannung für jedes der kreuzgekoppelten FET-Elemente. Im Betrieb spricht die Schaltung auf logische Eingangssignal an, die vor der Betätigung der Schalterelemente, mit denen die

in Source-Elektroden auf niedrige Spannung gebracht werden, selektiv an die vorher aufgeladenen Source-Knotenpunkte angelegt werden. Eine regenerative Arbeitsweise wird verhindert durch ein Bauelement, welches die Rückkopplung unterbricht, und welches

r> nur während des Vorauflade-Intervalls leitend gemacht wird.

Der Erfindung liegt die Aufgit.be zugrunde, einen demgegenüber weiter verbesserten Leseverstärker anzugeben, bei dem die oben angegebenen Nachteile

j» vermieden werden. Die Lösung dieser Aufgabe ist in den Patentansprüchen 1 und 5 gekennzeichnet.

Zusammengefaßt sieht die Erfindung eine Leseverstärkerschaltung mit einem kreuzgekoppelten FET-Kippglied vor, das über entsprechende Torschaltun-

>'> gen mit den jeweiligen Bit-Abfühlleitungen verbindbar ist. Die Source-Elektroden der kreuzgekoppelten FETsind voneinander isoliert angeordnet und werden unabhängig voneinander auf ein Potential vor-aufgeladen, das von der Schwellenspannung jedes FET ab-

K) hängt. Nachdem das Abfühlsignal auf die Kreuzkopplungsknoten des Kippgliedes durchgeschaltet ist, werden die voraufgeladenen Source-Knoten über einen relativ hochohmigen Gleichstrompfad mit konstanter Rate auf ein negatives Potential herunter-

Ii gezogen. Dadurch wird das anfänglich differentielle Eingangssignal durch einen sog. Ladungsübertrugungs-Verstärkereffekt zwischen einer relativ kleinen Drain-Kapazität und einer relativ großen Source Kapazität soweit erhöht, daß selbst ein extrem kleines

4(i Eingangssignal zum Setzen des kreuzgekoppelten FET-Kippgliedes ausreicht. Die Verriegelungswirkung wird durch Anschalten eines Referenzpotentials an beide Source-Knoten abgeschlossen, worauf die Torschaltungen zu den Bit-Abfühlleitungen wieder

4-, geöffnet werden können, damit sich eine Bit-Abfühlleitung auf das Referenzpotential entladen kann.

Ein Ausführungsbeispiel der Erfindung wird im folgenden an Hand von Zeichnungen beschrieben. Es zeigt

in Fig. 1 eine schematische Schaltungsdarstellung eines Ausschnittes aus einem Speichersystem mit einem erfindungsgemäßen Leseverstärker,

Fig. 2 ein Zeitdiagramm von Impulssignalen, die für den Betrieb der Schaltung gemäß Fig. 1 verwendet

-,■-> werden,

Fig. 3 eine schematische Darstellung einer Schaltung zur Erzeugung des Taktimpulssignals CPl aus den Taktimpulssignalen CP3 und CP4, mit Hilfe der Versorgungsspannungen Vl und VN.

bo Fig. 1 zeigt in schematischer Darstellung einen Ausschnitt eines Speichersystems, das in integrierter Schaltungstechnik ausgeführt ist, und in dem eine bevorzugte Ausführungsform des erfindungsgemäßen Leseverstärkers verwendet ist. In der Abbildung ist

_b<5 zwar nur eine einzelne Speicherzelle mit Leseverstärker gezeigt; es dürfte jedoch klar sein, daß ein tatsächliches Speichersystem normalerweise zwei separate Anordnungen von Speicherzellen aufweist, die in Zei-

len und Spalten geordnet sind. Im gezeigten Ausführungsbeispiel sind den Spalten von Speicherzellen Wortzugriffleitungcn zugeordnet, und den Zeilen von Speicherzellen sind Bitzugriffsleitungen zugeordnet, wobei für jede Zeile ein einzelner Leseverstärker vorgesehen ist. Obwohl vorzugsweise differentielles Lesen zwischen zwei Speicherzellen-Anordnungen verwendet wird, kann man auch eine einzelne Speicherzellen-Anordnung vorsehen, bei der die Leseverstärker entlang der einen Seite angebracht sind; es müssen dann allerdings bestimmte Modifikationen vorgenommen werden.

Jede Speicherzellen-Anordnung enthält eine Mehrzahl von Ladungsspeicherzellen, mit Durchschalt-Feldcffekttransistor (Durchschalt-FET) 77 zum selektiven Verbinden eines Speicherkondensators CS mit einer Bit/Leseleitung 10 auf Grund eines Adrcssiersignals VW, das von einem Wortdecodierer abgegeben wird, welcher nicht gezeigt ist. Das Signal I/H'steuert außerdem eine Anzahl weiterer Speicherzellen an, welche durch das Bezugszeichen 12 angedeutet sind, und welche zu anderen Bitstellen gehören. Mit jeder Bit/Leseleitung ist außerdem eine Anzahl weiterer Speicherzellen 14 und 14' verbunden, welche zu anderen Wortleitungen gehören. Die Bit/Leseleitung 10 hat eine eigene Kapazität CB/S, die ziemlich groß ist im Vergleich zum Speicherkondensator CS. An der anderen Seite des Leseverstärkers ist eine zweite Bit/Leseleitung 16 angeordnet, mit welcher normalerweise - wie allgemein bekannt - die gleiche Anzahl von Speicherzellen verbunden ist wie mit der Bit/Leseleitung 10. Jeder Bit/Leseleitung ist überdies eine Vorrichtung zur Abgabe eines Referenzpegels, oder eine »Leerzelle«, zugeordnet, die z. B. ein Element 712 enthält, welches auf ein Leerzellen-Auswahlsignal D WL anspricht, sowie einen Kondensator CD. Das Signa! DWL steuert außerdem weitere Leerzellen an, die mit dem Bezugszeichen 13 angedeutet sind. Solche Leerzellen werden auch häufig als Referenz- oder Biindspeicherzellen bezeichnet.

Während jedes Lesezyklus wird diejenige Leerzelle ausgewählt, welche der Bit/Leseleitung zugeordnet ist, mit welcher keine Speicherzelle adressiert wird. Da im Ausführungsbeispiel nur auf die Speicherzelle Bezug genommen wird, welche an der linken Bit/Lescleitung liegt, ist in der Abbildung nur die rechte Lecrzelle gezeigt.

Jeder Bit/Leseleitung sind außerdem die Voraufladcelemcntc 79 und 710 zugeordnet, weiche vom Taktsignal CPl angesteuert werden; sie laden die Bit/Leseleitungcn auf ein mittleres Potential VI auf, wenn das Signal CPZ den Wert »EIN« hat (mit »EIN« und »AUS« werden hier die beiden möglichen Binärwcrtc bezeichnet); im vorliegenden Fall von /!-Kanal MOSFET-Elementcn also, wenn das Signal CPl positiv ist. Da man Daten vorzugsweise beim höchsten verfügbaren Versorgungspegel speichert, sind die Rückstcllelemente 78 und 711 vorgesehen, welche zur Taktzeit CP4 ein hohes Potential VH an die Bitlcsclcitungcn anlegen.

Der Leseverstärker enthält ein Paar Bitleitungs-Trcnnelementc 7Ί und 72, die auf Grund der Taktimpulse CP3 normalerweise leitend und im linearen Arbeitsbereich sind. 71 und 72 koppeln Eingangssignale an den Leseverstärker; sie isolieren (trennen) iindercrscils den Vcrkstärker von der ziemlich großen Bit/Leseleitungskapazität CVJAS', was später noch genauer erklärt wird. Im Leseverstärker befinden sich die kreuzweise miteinander verbundenen Elemente 7*3 und 74, welche auch mit den Trennelementen 71 und Tl verbunden sind. Die Drain- und Gate-Elektroden von 73 und 74 sind kreuzweise so miteinander ^r> verbunden, daß sich eine regenerative Rückkopplung ergibt.

Den Drain-Elektroden von 73 und 7'4 sind die Streukapazitäten CS und C6 zuzuordnen. Die Source-Elektroden von 73 und 74 sind - separat -

ni mit einem Paar von Schalterelementen 75 und 76 zum Durchschalten auf niedriges Potential verbunden, welche von den Taktimpulsen CPlD angesteuert werden. 75 und 76 dienen dazu, die Sourcc-Anschlüssc von 73 und 7'4 auf niedrigem, d. h. ncgati-

i^r) vem, Potential VN zu halten, wenn das bistabile Kippglied gesetzt werden soll. Die Kondensatoren Cl und Ci sind ebenfalls mit den Source-Elektroden von 73 und 74 verbunden; sie werden vom Taktsignal CfI angesteuert, welches den Lese/Verstärkungsteil des

2» Speicherzyklus einleitet.

Daten können mittels unterschiedlicher Verfahren in den Speicher eingegeben bzw. aus dem Speicher ausgelesen werden. Eingabe/Ausgabesignale I/O werden vorzugsweise über die Bit/Leseleitung 16

2) übertragen, wie in Fig. 1 gezeigt. Ebensogut könnten aber auch beide Bitleitungen verwendet werden; auch könnte man ein Eingabe/Ausgabesignal direkt an den Knotenpunkten C und D eingeben bzw. abnehmen.

Die Arbeitsweise des Leseverstärkers wird nun-

Ki mehr an Hand der Fig. 1 und 2 beschrieben. Es werden drei Versorgungsspannungen verwendet: VH bezeichnet die höchste verfügbare Versorgungsspannung - normalerweise VDD -, VN bezeichnet die niedrigste Versorgungsspannung - normalerweise

j) VSS —, und Vl bezeichnet ein mittleres Potential zwischen VH und VN. VI kann so gewählt werden, daß das Potential auf der Bit/Leseleitung gleich groß wie oder größer als das Potential wird, welches durch Ladungen auf einem Speicherkondensator aufgebracht

4» werden soll. Es sei angenommen, daß der Verstärker zunächst so eingestellt ist, daß die Bit/Leseleitung 10 (Knotenpunkt A) auf dem Potential » VH-Vt« liegtwobei Vl die Schwellenwertspannung von 78 ist -, und zwar infolge vorheriger Aufladung über 78 durch CPA und daß sich die Bit/Leseleitung 16 (Knotenpunkt B) auf dem Potential VN befindet, nachdem sie über die Elemente TL, 74 und 76 entladen wurde. Unmittelbar vor dem Zeitpunkt i0 sind die Signale CP3 auf VH; CPl auf Vl; CPl, CPA und VW auf VN und CPlD auf VH. Zum Zeitpunkt rO geht CPl auf VH; die Bit/Leseleitung 10 beginnt sich gegen VI zu entladen, und die Bit/Leseleitung 16 beginnt sich gegen VI zu laden. CPl D bleibt solange auf VH, daß die Knotenpunkte E und F sich auf jeden Fall von einem Potential, das unter VI- Vl liegt, aufzuladen beginnen, bis ihr Potential noch etwa eine Schwellcnwertspannung niedriger ist als die Enspannungcn an den Knotenpunkten C bzw. D. Die Knotenpunkte E und F kommen infolge ihrer unterschiedlichen

ho Schwcllenwertspannungen auf unterschiedliche Potcntialpegel. Die Bit/Lcseleitungcn 10 und 16 gelangen wie die Knotenpunkte C und D auf Potential Vl, während CPl und CT3 den Wert von VH haben. Knotenpunkt E kommt auf ein Potential, das um die

i,5 Schwellcnwcrtspannung Vi3 von 73 niedriger ist als das Potential von Knotenpunkt D ( VI), und Knotenpunkt /-kommt auf ein Potential, das um die SchwellenwertspaniHing ViA von 7'4 niedriger ist als das Po-

tential am Knotenpunkt C ( Vl), wobei 73 und 74 nicht-leitend sind, wenn die Source-Streukapazitäten aufgeladen sind. Zum Zeitpunkt ti kehrt das Signal CPl zum Wert VN zurück; dadurch werden 79 und 710 ausgeschaltet, und das Potential VW auf der ·"> Wortleitung (ebenso das Lcerzellen-Wortleitungspotential DWL) steigt von VN auf VH, wodurch 77 eingeschaltet wird und das Signal, welches im Speicherkondensator CS gespeichert ist, zur Bit/Leseleitung 10 koppelt. Zur gleichen Zeit gelangt an die Bit/ i'i Lescleitung 16 ein Referenzpotential, das dem halben Differenzwcrl (dem Mittelwert) zwischen den Spannungen eines voll aufgeladenen Speicherkondcnsators und eines vollständig entladenen Speicherkondensators entspricht. r> Der Verstärker spricht an

a) auf ein Eingangssignal am Knotenpunkt C (D), das gleich oder größer null ist, in Verbindung mit einer Potentialänderung am Knotenpunkt D (C), die gleich einem negativen Schwellenwert -Δ Vl ist, welcher von der Nichtanpassung verschiedener Elemente der Vorrichtung abhängt, oder

b) auf einen Potentialwechsel am Knotenpunkt C

( D), der gleich oder größer —2Δ Vl ist, in Ver- 2, bindung mit einem Potentialwechsel am Knotenpunkt D (C), der gleich -Δ Vl ist.
Zum Zeitpunkt i3 - nachdem Daten am Knotenpunkt C oder D eingegeben wurden - sperrt das Signal C 73 die Elemenie 71 und 72, wodurch die große jo Kapazität CViAV der Bit/Lcseleitung vom Verstärker entkoppelt wird. Gleichzeitig bringt das Signal CP4 durch die Elemente 78 und 711 beide Bit/Leseleitungen auf das Potential VH zurück. Da VW noch auf dem Potential VH ist, wird an den gelesenen Spei- j-, cherkondensator auf jeden Fall eine logische »Eins« angelegt.

Die Leerzelle wird auch auf einen Anfangswert zurückgebracht. Der Anstieg von CP4 bewirkt, daß CfI gegen den Wert VN hin abzufallen beginnt. CFl bewirkt, daß eine lineare Spannungsänderung ( -Δ V, konstante Rate) über die Kapazitäten Cl und C3 so auf die Knotenpunkte E und F gekoppelt wird, daß deren Potential abfäll gemäß einer Funktion, die dem Verhältnis von Cl zu Cl und von C3 zu C4 entspricht. Die Source-Potentiale von 73 und 74 können, infolge verschiedener Schwellenwcrtspannungen, unterschiedliche Werte haben; wichtig ist, daß die Änderung der Gate-Treiberspannung - d. h. » VG-Vt-VS'«. wobei VG = Gate-Potential und KV = Source-Potential - über der Zeit linear ist, um eine einwandfreie Arbeitsweise der Schaltung zu gewährleisten. Da 73 und 74 vorher nicht-leitend waren, werden sie durch -A V veranlaßt, im Sättigungsbereich eben gerade einzuschalten. 73 und 7'4 arbeiten als Konstantstromelemente, um eine exakte Kopplung der Ladung Q von den Knotenpunkten E und F zu bewirken. Eines der beiden kreuzweise verbundenen Elemente 73 und 74. nämlich das mit der höheren Gate-Treiberspannung, wird sich einschalten, wo- (,ti durch entweder Knotenpunkt Coder Knotenpunkt D mit einer Geschwindigkeit entladen wird, die eine Funktion des kapazitiven Verhältnisses zwischen den Drain- und Source-Elektroden von 73 und 74 sowie der Potentialänderung -Δ V ist, welche von dem (,5 Source-Knotenpunkt her ausgekoppelt wird. Wenn man die Streukapazität an der isolierten Drain-Elektrode (Knotenpunkt C oder D) von 73 und 74 minimisiert, wird die verstärkte Spannung zwischen dei Knotenpunkten C und D groß genug, um jedi Schwellenwert-Ungleichheit zwischen den Elemente! 73 und 74 vollständig zu überdecken. Wenn anfang: das Potential der Source-Elektrode des kreuzweise gekoppelten Elementes abfällt, wird am Drain-Kno tcnpunkl eine Ladungsübertragungs-Verstärkung erfolgen; mit weiterer Zunahme von -Δ V beginnt da; leitende Element im linearen Bereich zu arbeiten, wodurch entweder Knotenpunkt Coder Knotenpunkt L rasch auf das angelegte Source-Potential abfallen. Dai andere kreuzweise gekoppelte Element bleibt nichtleitend, weil die Gate-Treiberspannung im wesentlichen konstant bleibt infolge der regenerativen Rückkopplung, welche sicherstellt, daß das Gate-Potentia mindestens so schnell wie das Source-Potential abfällt Zum Zeitpunkt /5 schaltet das Signal CPlD die Elemente 75 und 7"6 ein, wodurch die Knotenpunkte £ und F an das Potential VN gelegt werden. Dadurch wird das Differenzsignal zwischen den Knotenpunkten C und D weiter verstärkt. Zum Zeitpunkt /6 fäll] das Signal CP4 auf VN ab, wodurch die Bit/Leseleitungen von VH abgetrennt werden. Danach steigl CP3 auf VH an, so daß die Bit/Leseleitungen an die Knotenpunkte C und D gekoppelt werden. Wegen des kreuzgekoppelten Zustands von 73 und 74 wird eine der Bitleitungen auf das Potential VN entladen. Beim Lesen einer logischen »Eins«, welche einem aul VH aufgeladenen Speieherkondensator entspricht, wird die Bit/Leseleitung 16 entladen. Zum Zeiptunkl fSgeht VW auf das Potential VN zurück. Damit wird das richtige Potential am Speicherkondensator CS festgehalten, und der Zyklus ist beendet.

Fig. 3 zeigt eine Schaltung, die zur Erzeugung des Taktsignals CPl aus den Taktsignalen CP3 und CPA und den Versorgungspotentialen Vl und VN benutz! werden kann. Während der Zeit, in der CP3 positiv ist, legt das Element 713 das Potential VI an den Ausgang. Wenn CPA positiv ist, legt 714 das Potential VN an den Ausgang.

Die Erfindung benutzt Ladungsübertragungsverstärkung, um eine zusätzliche Verstärkung des Eingangssignals zu erreichen; es ist jedoch möglich, daß man aus technologischen Gründen das richtige Verhältnis zwischen Drain-Kapazität und Source-Kapazität nicht erreichen kann. In einem solchen Fall kann man die regenerative Rückkopplung allein dazu benutzen, die zum Einstellen des Kippgliedes nötige Spannungsdifferenz bereitzustellen. Es können auch andere Leseeinrichtungen oder Kippglicdanordnungen benutzt werden, welche auf die verstärkte Differenzspannung zwischen den Knotenpunkten C und D ansprechen.

Das Einschreiben von Daten erfolgt in ähnlicher Weise, wobei allerdings der Pegel auf der betreffenden Bit/Lescleitung auf ein höheres Potential gebracht wird, als es beim Lesen eines geladenen Speicherkondensators benutzt wird, bzw. auf ein niedrigeres Potential, als es beim Lesen eines ungeladenen Speicherkondensators benutzt wird.

Herkömmliche Kippglied-Leseverstärker haben eine Eingangseinpfindlichkeit von etwa 250...500 Millivolt. Der hier beschriebene Leseverstärker hat eine Eingangsempfindlichkeit von 2... 20 Millivolt, je nach den geforderten Bedingungen. Diese verbesserte Eigenschaft ist bedingt durch das anfängliche Vor-Aufladen der Source-Anschlußpunktc der kreuzgekoppelten Elemente und durch den linearen Abfall

der Source-Potentiale. Es sei darauf hingewiesen, daß durch Änderungen der Impulsamplituden und der Zeitsignale erreicht werden kann, daß keine Leerzelle benötigt wird, oder daß die Elemente 71 und Tl als Ladungsübertragungsverstärker benutzt werden können.

Es sind auch andere Ausführungsformen der Erfindung möglich als die beschriebene. Da die kreuzweise

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gekoppelten Feldeffekttransistoren während des Verstärkungsintervalls eines Lesezyklus im Sättigungsbereich arbeiten, könnten auch andere strombegrenzende leitende Elemente verwendet werden, die einen steuerbaren Schwellenwert haben. Auch können obwohl das Ausführungsbeispicl mit Einzel-Feldeffekttransistor/ Kondensator-Speicherzellen arbeitet, andere Ladungsspcicherelemente verwendet werden.

Hierzu 1 Blatt Zeichnungen

Claims (6)

1. Patentansprüche:

   I. Leseverstärker für Speicherzellen mit Ladungsspeicher, mit einem ersten und einem zweiten Feldeffekttransistor mit je einer Steuer-Elektrode sowie einer ersten und einer zweiten Stromleitungselektrodc, wobei die beiden Feldeffekttransistoren durch kreuzweise Verbindung ihrer Steuer-Elektroden und ersten Stromleitungs-Elektroden zu einem Paar kombiniert sind, deren Kreuzverbindungsknotenpunkten Lesesignale zuführbar sind, und wobei erste Schahmittel vorgesehen sind, mit denen an die Steuer-Elektroden des ersten und zweiten Feldeffekttransistors eine Vorlade-Spannung angelegt werden kann, dadurch gekennzeichnet, ('aß die zweiten Stromleitungs-Elektroden der beiden Feldeffekttransistoren (73, 74) isoliert voneinander vorgesehen und die Kapazitäten (C'2, C4) der zugehörigen Schaltungsknoten (E, F) durch die ersten Schaltmittel auf eine Spannung aufladbur sind, die der Vorlade-Spannung abzüglich einer Schwellenwertspannung des betreffenden Feldeffekttransistors entspricht; daß weiterhin signalgesteuerte zweite Schaltmittel (Cl, Ci) je mit einander entsprechenden Stromleitungs-Elektroden (Knoten E, F) der beiden Feldeffekttransistoren (73, 7'4) verbunden sind, um bei Anlegen eines Steuersignals (CPl) die Potentialdifferenz zwischen der Steuer-Elektrode und der zweiten Stromleitungs-Elektrode jedes der beiden Feldeffekttransistoren gleichmäßig zu erhöhen.
2. 2. Leseverstärker nach Anspruch 1, dadurch gekennzeichnet, daß dritte signalgesteuerte Schaltmittel (T , 7*6) vorgesehen sind zum Anlegen einer Referenzspannung ( VN) an die zweiten Stromleitungs-Elektroden (Knoten E, F) zwecks Festhalten eines sich einstellenden Schaltzustandes des Feldeffekttransistor-Paares.
3. 3. Leseverstärker nach Anspruch 1 oder 2, dadurch gekennzeichnet, daß die zweiten Schaltmittel ein Paar von Kapazitäten (Cl, Ci) sind, die hinsichtlich eines Anschlusses gemeinsam mit einer Steuersignalleitung (CPl) und hinsichtlich ihres anderen Anschlusses mit je einer der zweiten Stromleitungs-Elektroden der beiden Feldeffekttransistoren verbunden sind.
4. 4. Leseverstärker nach Anspruch 2, dadurch gekennzeichnet, daß die dritten Schaltmittcl ein dritter (7'5) und ein vierter (7"6) Feldeffekttransistor sind, deren Steuer-Elektroden gemeinsam mit einer Steuersignalleitung (CPlD) verbunden sind, deren erste Stromleitungs-Elektroden mit je einer zweiten Stromleitungs-Elektrode (Knoten E, F) des ersten (73) und zweiten (7*4) Feldeffekttransistors verbunden sind, und deren zweite Stromleitungs-Elektroden an einem Referenzpotential (VN) liegen.
5. 5. Verfahren zum Betrieb eines Leseverstärkers nach einem der vorhergehenden Patentansprüche, dadurch gekennzeichnet, daß zum Lesen des Inhaltes einer Speicherzelle zuerst über die mit den ersten Stromleitungselektroden verbundenen Steuerelektrode!! (Knoten C, D) der Feldeffekttransistoren des Leseverstärkers mindestens die mit den zweiten Stromleitungs-Elektroden (Knoten E, F) verbundenen Kapazitäten aufgeladen

   und die beiden Feldeffekttransistoren gesperrt werden, daß dann dem einen Knotenpunkt (C bzw. D) des Feldeffekttransistorpaares das Lesesignal aus einer Speicherzelle zugeführt wird, und daß außerdem den zweiten Schaltmitteln (Cl, Ci) ein Steuersignal (CPl) zugeführt wird, um die Potentialdifferenz zwischen der Steuer-Elektrode und der zweiten Stromleitungs-Elektrode beider Feldeffekttransistoren zeitlich etwa linear zu erhöhen, so daß einer der beiden Feldeffekttransistoren leitend wird, während der andere infolge der Kreuzkopplung im nicht-leitenden Zustand verbleibt.
6. 6. Verfahren nach Anspruch 5, dadurch gekennzeichnet, daß beim Anlegen des Lesesignals an einen der Knotenpunkte (C bzw. D) des Feldeffekttransistorpaares an den anderen Knotenpunkt (D bzw. C) ein Referenzsignal, vorzugsweise aus einer Referenzspeicherzelle, angelegt wird.