DE69613424T2

DE69613424T2 - Schaltung und Verfahren zur Verminderung der Kompensation eines ferroelektrischen Kondensators durch Anlegung an die Plattenleitung von mehreren Impulsen nach einer Schreiboperation

Info

Publication number: DE69613424T2
Application number: DE69613424T
Authority: DE
Inventors: Steven D. Traynor; Donald J. Verhaeghe
Original assignee: Ramtron International Corp
Current assignee: Ramtron International Corp
Priority date: 1995-04-10
Filing date: 1996-04-10
Publication date: 2001-10-04
Anticipated expiration: 2016-04-11
Also published as: EP0737983B1; DE69613424D1; EP0737983A3; US5592410A; US5815430A; EP0737983A2; JPH08287694A

Description

HINTERGRUND DER ERFINDUNG

Die vorliegende Erfindung betrifft allgemein das Gebiet ferroelektrischer Direktzugriffs-Speichervorrichtungen. Die vorliegende Erfindung betrifft insbesondere eine Schaltung und ein Verfahren zum Verringern der Kompensation eines ferroelektrischen Kondensators durch Mehrfachplattenleitungspulsen nach einem "Schreib"-Vorgang.
Ferroelektrische Speichervorrichtungen in der Art der FRAM®-Familie von Ramtron International Corporation, Colorado Springs, Colorado erhältlicher integrierter Festkörper- Direktzugriffsspeicher-("RAM")-Schaltungen ("ICs") bilden einen nichtflüchtigen Datenspeicher durch Verwendung eines ferroelektrischen, dielektrischen Materials, das in einer oder einer anderen Richtung polarisiert werden kann, um einen binären Wert zu speichern. Der ferroelektrische Effekt ermöglicht infolge der Ausrichtung interner Dipole innerhalb der Perovskit-Kristalle in dem dielektrischen Material das Aufrechterhalten einer stabilen Polarisation bei Abwesenheit eines angelegten elektrischen Felds. Dieses Ausrichten kann selektiv durch Anlegen eines elektrischen Felds erreicht werden, das das Koerzitivfeld des Materials übersteigt. Umgekehrt kehrt eine Umkehr des angelegten Felds die internen Dipole um.
Eine Hysteresekurve, bei der die Abszisse und die Ordinate die angelegte Spannung bzw. die sich ergebenden Polarisationszustände darstellen, kann abgetragen werden, um das Ansprechen der Polarisation eines ferroelektrischen Kondensators auf die angelegte Spannung darzustellen, wie in der durchgezogenen Kurve 11 der anliegenden Fig. 1 gezeigt ist. Eine vollständigere Beschreibung dieser charakteristischen Hysteresekurve ist beispielsweise in den auf den Erwerber der vorliegenden Erfindung übertragenen US-Patenten 4 914 627 und 4 888 733 dargelegt.
In einer ferroelektrischen Speicherzelle gespeicherte Daten werden durch Anlegen eines elektrischen Felds an den Zellenkondensator "gelesen". Falls das Feld in einer Richtung angelegt wird, in der die internen Dipole umgeschaltet werden, wird mehr Ladung verschoben als wenn die Dipole nicht umgekehrt werden. Dadurch können Leseverstärker die an den Zellenbitleitungen anliegende Ladung messen und an den Ausgangsstiften des ICs eine logische "1" oder eine logische "0" erzeugen. Bei einer herkömmlichen ferroelektrischen Zwei- Transistor/Zwei-Kondensator-("2T/2C")-Speicherzelle werden zwei gepaarte Datenspeicherelemente verwendet, wobei jedes in entgegengesetzter Richtung polarisiert ist. Zum "Lesen" des Zustands einer 2T/2C-Speicherzelle werden beide Elemente in der gleichen Richtung polarisiert, und die Leseverstärker messen die Differenz zwischen den von den Zellen zu einem Paar komplementärer Bitleitungen übertragenen Ladungsmengen. Weil das "Lesen" eines ferroelektrischen Speichers in beiden Fällen ein destruktiver Vorgang ist, werden die richtigen Daten dann während eines Voraufladevorgangs in der Zelle wiederhergestellt.
Bei einem einfachen "Schreib"-Vorgang wird ein elektrisches Feld an den Zellenkondensator angelegt, um ihn in den gewünschten Zustand zu polarisieren. Kurz gesagt umfaßt der herkömmliche Schreibmechanismus für eine 2T/2C-Speicherzelle das Umkehren der Dipole eines Zellenkondensators und das für einen nominalen Zeitraum von 100 Nanosekunden ("ns") erfolgende Halten der Elektrode oder Platte auf einem positiven Potential, das größer ist als die in Fig. 1 dargestellte Koerzitivspannung. Die Elektrode wird dann für den anderen Zellenkondensator auf die Schaltungsmasse zurückgebracht, um für zusätzliche nominal 100 ns geschrieben zu werden. Weil ferroelektrische Kondensatoren jedoch zum "Kompensieren" neigen (wie durch die unterbrochene Kurve 13 aus Fig. 1 dargestellt ist, wobei sich die Hystereseschleife so zu verschieben scheint, daß der gespeicherte Zustand infolge eines Ladungsaufbaus begünstigt wird), kann diese Kompensation nach dem Ausführen aufeinanderfolgender "Lese"-Vorgänge dazu führen, daß an die Leseverstärker ein viel geringeres Signal angelegt wird, wodurch möglicherweise während eines Tests ein Vorrichtungsausfall angezeigt wird.
EP-A-0 495 572, worauf der Oberbegriff des Anspruchs 1 beruht, betrifft ein Verfahren und eine Vorrichtung zum Auffrischen eines ferroelektrischen Materials durch während eines Lesevorgangs erfolgendes Anlegen einer Spannung, die größer als eine normale Betriebsspannung ist.

ZUSAMMENFASSUNG DER ERFINDUNG

Die Schaltung und das Verfahren gemäß der vorliegenden Erfindung ermöglichen das Zurücksetzen der Position der Hystereseschleife zu ihrer unkompensierten Position durch immer dann, wenn ein "Schreib"-Vorgang in das Array auftritt, ein oder mehrere zusätzliche Male erfolgendes Pulsen der Elektroden der Speicherzellenkondensatoren über die Speicherarray-Plattenleitung. Dabei liefern die ferroelektrischen Kondensatoren nach einem nachfolgenden "Lese"-Vorgang ein stärkeres Signal an die Leseverstärker. Weil die Plattenleitung weiterhin ohne ein Ändern der Daten gepulst wird, treten keine Ermüdungszyklen auf, die andernfalls dazu neigen, die Gesamtdauerhaftigkeit des ICs für Lesevorgänge zu verringern. Eine erhebliche Verbesserung des Nutzens wurde bei Verwendung der hier offenbarten Kompensationsverringerungstechnik beobachtet.
Die Plattenpulsschaltung und das Verfahren gemäß der vorliegenden Erfindung bringen die Speicherzellenkondensator- Elektrode oder -Platte, die mit der Plattenleitung verbunden ist, nach einem "Schreib"-Vorgang wieder auf einen "hohen" Zustand, wodurch die neu geschriebenen entgegengesetzten Daten weiter verstärkt werden. Dies kann beispielsweise für nominal 100 ns geschehen, wenngleich auch andere Pulsbreiten und Wiederholungsraten verwendet werden können. Bei einer hier beschriebenen speziellen Ausführungsform kann dieses zusätzliche Plattenpulsen 8-10mal unter Verwendung von 25 - 300 ns dauernden Pulsen geschehen, wobei abhängig von der Maskenprogrammierung des ICs ein ähnlicher Abstand zwischen den Pulsen liegt. Nach der programmierten Anzahl zusätzlicher Plattenpulse können die Voraufladungsvorgänge des ICs in herkömmlicher Weise fortgesetzt werden.
Allgemein ausgedrückt sind eine Schaltung und ein Verfahren zum Verringern der Kompensation eines ferroelektrischen Kondensators durch Pulsen der Elektroden nach einem "Schreib"-Vorgang offenbart.
Die Erfindung sieht eine ferroelektrische Speichervorrichtung gemäß Anspruch 1 vor.
Die Erfindung sieht auch ein Verfahren zum Schreiben von Daten in eine ferroelektrische Speichervorrichtung gemäß Anspruch 17 vor.

KURZBESCHREIBUNG DER ZEICHNUNG

Die Merkmale und Aufgaben der vorliegenden Erfindung und die Art, in der sie erreicht werden, werden am besten beim Lesen der folgenden Beschreibung einer bevorzugten Ausführungsform zusammen mit der anliegenden Zeichnung verständlich werden, in der
Fig. 1 eine graphische Darstellung der zuvor beschriebenen Hysteresekurve ist, wobei die Abszisse die angelegte Spannung ("V") darstellt und wobei die Ordinate den sich ergebenden Polarisationszustand ("Q") für einen unkompensierten (durchgezogene Linie) und einen kompensierten (unterbrochene Linie) ferroelektrischen Kondensator darstellt,
Fig. 2 teilweise ein Blockdiagramm und teilweise ein Logikvorrichtungsdiagramm einer seriellen integrierten ferroelektrischen Speichervorrichtungsschaltung als beispielhafte Verwirklichung der Schaltung und des Verfahrens gemäß der vorliegenden Erfindung zum Verringern der Kompensation eines ferroelektrischen Kondensators durch mehrfaches Pulsen der Elektroden nach einem "Schreib"-Vorgang ist,
Fig. 3A eine detaillierte schematische Darstellung einer Dummyspeicherzelle ist, die allgemein im Array aus Fig. 2 dargestellt ist, wobei angegeben ist, daß sie anders als die in der folgenden Fig. 3B angegebene Speicherzelle keine Verbindung mit den komplementären Bitleitungen des Arrays aufweist,
Fig. 3B eine detaillierte schematische Darstellung einer Zwei-Transistor/Zwei-Kondensator-("2T/2C")-Speicherzelle aus dem Stand der Technik ist, die auch im Array aus Fig. 2 dargestellt ist, um das Verständnis des Betriebs der Schaltung und des Verfahrens gemäß der vorliegenden Erfindung in Zusammenhang mit den folgenden Figuren zu erleichtern,
Fig. 4 eine Reihe als Beispiel dienender Wellenformen ist, die die auf der Wortleitung, der Plattenleitung und den komplementären Bitleitungen der 2T-2C-Speicherzelle aus Fig. 3A vorhandenen Signale darstellen,
Fig. 5 ein detaillierteres Funktionslogikblockdiagramm der in Fig. 2 dargestellten Mehrfachplattenpuls-"MPP"-Logik ist, in der die verschiedenen von der Speichervorrichtungssteuerlogik empfangenen Eingangssignale und die Wechselbeziehung zwischen der MPP-Steuerung, dem MPP-Zähler und den Plattenzeitgeber-Logikblöcken dargestellt sind,
Fig. 6 eine detaillierte schematische Darstellung der MPP-Steuerlogik aus Fig. 5 ist, in der die verschiedenen Eingangs- und Ausgangssignale von dieser dargestellt sind,
Fig. 7 eine detaillierte schematische Darstellung des MPP-Zählers aus Fig. 5 ist, in der die verschiedenen von der MPP-Steuerlogik empfangenen Eingangssignale und das ansprechend darauf erzeugte programmierbare Ausgangssignal dargestellt sind,
Fig. 8 eine detaillierte schematische Darstellung eines als Beispiel dienenden von den Plattenzeitgeber-Logikblöcken der MPP-Logik aus Fig. 5 ist, in der die Eingangs- und Ausgangssignale von diesem dargestellt sind, und
die Fig. 9A, 9B und 9C als Beispiel dienende Wellenformen sind, die die Signale auf ausgewählten Signalleitungen während eines standardmäßigen "Schreib"- und "Lese"-Vorgangs einer ferroelektrischen Speichervorrichtung darstellen, wobei ein "Schreib"-Vorgang zwei Plattenleitungsimpulse aufweist, denen jeweils ein "Lese"-Vorgang folgt, und ein "Schreib"- Vorgang acht Plattenleitungsimpulse aufweist, denen jeweils ein "Lese"-Vorgang folgt.

BESCHREIBUNG EINER BEVORZUGTEN AUSFÜHRUNGSFORM

In Fig. 2 ist eine ferroelektrische Direktzugriffs-Speichervorrichtung ("FRAM®"-Speichervorrichtung) 10 dargestellt. Die Speichervorrichtung 10 enthält im zugehörigen Teil ein Speicherarray 12, das mehrere Zwei-Transistor/Zwei- Kondensator-("2T/2C")-Zellen 14&sub0; - 14n aufweist, die in einer Matrix angeordnet sind, welche eine Anzahl von Zeilen und Spalten aufweist, die die Speichergröße und die Abmessungen der Speichervorrichtung 10 festlegen. Das Array 12 umfaßt auch eine Anzahl von Dummyzellen 16&sub0; - 16n (die nachfolgend mit Bezug auf Fig. 3A in näheren Einzelheiten beschrieben werden), die zwischen den Zellen 14 und Leseverstärkern 22 der Speichervorrichtung 10 angeordnet sind, jedoch keine elektrische Verbindung zu den komplementären Bitleitungen aufweisen. Das Adressieren des Arrays 12 wird wie dargestellt in herkömmlicher Weise durch eine Anzahl von Spaltendecodern 18 und Wortleitungsdecodern 20 erreicht. Die Leseverstärker 22 sind ebenso wie die Spaltendecoder 18 mit den verschiedenen Bitleitungen (bit 0, bit 0, bit 1, bit 1... bit n, bit n) verbunden. Die Bitleitungen sind dann die Datenleitungen für das Array 12, wenn die Daten von den Speicherzellen 14 während eines Zugriffs auftreten. Bei Verwendung einer 2T/2C-Zellenstruktur, wie dargestellt, gibt es für jede Zelle 14 eine Wahr-(bit)- und eine Komplement-(bit)-Leitung. Die Wortleitungsdecoder 20 sind an den verschiedenen Wortleitungen (WL&sub0;... WLm) und Plattenleitungen (PLo - PLm) mit dem Array 12 verbunden, und sie sind an einer Dummywortleitung ("DWL") und einer Dummyplattenleitung ("DPL") wie dargestellt mit Dummyzellen 160 - 16" verbunden. Das Dummywortleitungssignal "DWL" und die Dummyplattenleitungs-"DPL"- Signale aktivieren jeden Zugriffszyklus zum Liefern von Zeitinformationen an die Steuerlogik 50 (wie nachfolgend vollständiger beschrieben wird) und bilden die realen ausgewählten Wort- bzw. Plattenleitungssignale nach.
Die Wottleitungsdecoder 20 enthalten ein ODER-Gatter 30, das als Eingaben ein Signal "a" und "a" aufweist. Die Ausgabe des ODER-Gatters 30 wird als eine Eingabe einem UND-Gatter 32 sowie der Dummywortleitung "DWL" zur Eingabe in die Dummyzellen 16&sub0; - 16n zugeführt. Eine zusätzliche Eingabe in das UND-Gatter 32 wird auf einer plclk-Leitung 82 zugeführt, wie nachfolgend vollständiger beschrieben wird. Die Wortleitungsdecoder 20 enthalten weiterhin eine Anzahl von UND-Gattern 34&sub0; - 34 m mit mehreren Eingängen, die als Eingaben die Signale "a", "b" und "c" sowie die komplementären Signale "a", "b" und "c" (und die verschiedenen Permutationen von diesen) aufweisen, um die geeigneten Wortleitungen der verschiedenen Zellen 14&sub0; - 14n des Arrays 12 auszuwählen. Die Signale "a", "b" und "c" und die komplementären Signale "a", "b" und "c" sind die an der ersten Stufe decodierten Adressensignale, die den Wortleitungsdecodern 20 zugeführt werden, um eine einzige Wortleitung WL&sub0; - WLm zu decodieren, wobei nur eine Wortleitung für einen gegebenen Speicherzugriff aktiv ist. Die Ausgaben der verschiedenen UND-Gatter 340 - 34 m bilden die verschiedenen Wortleitungssignale WL&sub0; - WLm und werden als eine Eingabe einer Reihe von UND-Gattern 360 - 36 m zugeführt, die als eine zusätzliche Eingabe das "plclk"- Signal aufweisen, wie nachfolgend vollständiger beschrieben wird. Die Ausgaben der verschiedenen UND-Gatter 36&sub0; 36 m bilden die Plattenleitungssignale PL&sub0; - PLm zur Eingabe in die verschiedenen Zellen 14&sub0; - 14n des Arrays 12. Nur eines der Plattenleitungssignale PL&sub0; - PLm ist während eines Speicherzugriffs aktiv.
Wie zuvor beschrieben wurde, sind die Spaltendecoder 18 mit den verschiedenen Bitleitungen des Arrays 12 verbunden, und sie sind über einen bidirektionalen Bus 40 bidirektional mit einem Schieberegister 38 verbunden. Das Schieberegister 38 liefert der Speichervorrichtung 10 eine einzige serielle Ein-/Ausgabe ("E/A"), die durch eine E/A-Leitung 42 zum Eingang des Schieberegisters 38 zurückgekoppelt wird. Ein bidirektionaler Bus 40 verbindet die Spaltenadressensignale zwischen den Spaltendecodern 18 und dem Schieberegister 38. Ein Bus 44 verbindet das Schieberegister 38 mit einem Adreßregister 46, das wiederum durch einen Adreßbus 48 mit den Wortleitungsdecodern 20 und Spaltendecodern 18 verbunden ist, um auf eine bestimmte Zelle 140 - 14n des Arrays 12 zuzugreifen. Der Bus 44 verbindet auch das Schieberegister 38 mit einer Steuerlogik 50, die als eine Eingabe eine einzige externe Takteingabe ("CLK") in die Speichervorrichtung 10 aufweist.
Die Steuerlogik 50 liefert an ihrem Ausgang eine Anzahl von Steuersignalen zum wirkungsmäßigen Steuern der Speichervorrichtung 10. Ein Chipfreigabesperre-("ceb")-, ein Platte- Hoch-Sperre-("plthib")- und ein Spaltenfreigabe-("colen")- Signal werden auf Leitungen 56, 58 bzw. 60 wie dargestellt einer Plattenpulslogik 52 zugeführt. In gleicher Weise werden ein Vor-Schreibfreigabe-("prewen")-, ein Bitleitungs-Voraufladungs-("blpc")- und ein Plattenleitung-3-("p13")-Signal auf Leitungen 62, 64 bzw. 66 einer Mehrfachplattenpuls-("mpp")- Logik 54 zugeführt. Die mpp-Logik 54 liefert der Steuerlogik 50 wie dargestellt auf einer Leitung 68 ein Neue-Plattenleitung-3-("newp13")-Signal. Die mpp-Logik 54 liefert auch einem NAND-Gatter 80 wie dargestellt auf einer Leitung 78 ein Extra-Plattentakt-Sperre-("xplclkb")-Signal.
Die Plattenpulslogik 52 enthält ein ODER-Gatter 70, das als Eingaben die "plthib"- und "colen"-Signale auf den Leitungen 58 bzw. 60 aufweist. Das "plthib"-Signal ist aktiv "niedrig" und gibt an, wenn die Plattenleitung (über das "dpl"-Signal) während des normalen Plattenpulsbetriebs zum ersten Mal einen "hohen" Pegel erreicht hat. Es wird verwendet, um das "plclk"-Signal wieder auf einen "niedrigen" Pegel zurückzuführen. Das "colen"-Signal ist normalerweise "niedrig", bis die Bitleitungen auf das volle Potential gelegt werden. Sobald dies geschieht, geht das "colen"-Signal auf "hohen" Pegel und drängt das "plclk"-Signal zum zweiten Mal auf den "hohen" Pegel, wobei dies der letzte Puls für die Plattenleitung ist, falls keine mehrfache Plattenpulsgebung verwendet wird. Das "ceb"-Signal wird einem Invertierer 72 für eine Eingabe in ein NAND-Gatter 74 zugeführt, dessen andere Eingabe die Ausgabe des ODER-Gatters 70 ist. Das "ceb"-Signal liegt normalerweise auf "hohem" Pegel, und es geht auf den "niedrigen" Pegel, um den Beginn eines Speicherzugriffs anzugeben. Wenn der Zugriff abgeschlossen ist und das Array 12 für das Voraufladen bereit ist, kehrt "ceb" wieder in den "hohen" Zustand zurück. Die Ausgabe des NAND- Gatters 74 wird auf einer Leitung 76 als andere Eingabe dem NAND-Gatter 80 zugeführt, das als Ausgabe das Signal "plclk" auf der Leitung 82 aufweist, das in die verschiedenen UND- Gatter 32, 36&sub0; - 36 m der Wortleitungsdecoder 20 einzugeben ist.
Ein Dummyplattenleitungs-("dpl")-Signal von den Dummyzellen 16&sub0; - 16n des Speicherarrays 12 wird als eine Eingabe einem Schmitt-Trigger zugeführt, dessen Ausgang an einen Invertierer 88 angeschlossen ist, um ein Plattenleitungssperre-Sperre-("plbb")-Signal auf einer Leitung 90 zur Eingabe in die mpp-Logik 54 zuzuführen, um Informationen hinsichtlich der Plattenleitung der ausgewählten Speicherzelle 14 des Arrays 12 bereitzustellen, das sie direkt verfolgt. Das heißt, daß sich das "plbb"-Signal für jede ausgewählte Zeile von Speicherzellen 14 genauso wie das eigentliche Plattensignal verhält.
In Fig. 3A ist weiterhin eine Dummyzelle 16 dargestellt, die in Zusammenhang mit einer herkömmlichen 2T/2C-Speicherzelle 14 zu verwenden ist, die einen Teil des Speicherarrays 12 aus Fig. 2 bildet. In der Dummyzelle 16 werden komplementäre Paare von Transistoren und ferroelektrischen Kondensatoren ebenso wie in der Speicherzelle 14 verwendet. Jeder Teil der Dummyzelle 16 weist einen Durchgangstransistor 101, 103 auf, bei dem ein Anschluß auf die Schaltungsmasse gelegt ist und bei dem ein anderer Anschluß an einen Anschluß eines ferroelektrischen Kondensators 105 bzw. 107 angeschlossen ist. Die Gate-Anschlüsse der jeweiligen Durchgangstransistoren 101, 103 sind wie dargestellt an die Dummywortleitung ("DWL") angeschlossen. Der andere Anschluß der ferroelektrischen Kondensatoren 105, 107 ist an die Dummyplattenleitung ("DPL") angeschlossen.
In Fig. 3B ist weiterhin eine herkömmliche 2T/2C-Zelle 14 dargestellt, die einen Teil des Speicherarrays 12 aus Fig. 2 bildet. Bei einer herkömmlichen 2T/2C-Zelle 14 werden komplementäre Paare von Transistoren und ferroelektrischen Kondensatoren verwendet. Jeder Teil der Zelle 14 weist einen Durchgangstransistor 100, 102 auf, bei dem ein Anschluß an eine Bitleitung ("BL") oder ("BL") angeschlossen ist und bei dem ein anderer Anschluß an einen Anschluß eines ferroelektrischen Kondensators 104 bzw. 106 angeschlossen ist. Die Gate- Anschlüsse der jeweiligen Durchgangstransistoren 100, 102 sind wie dargestellt an eine Wortleitung ("WL") angeschlossen. Die anderen Anschlüsse der ferroelektrischen Kondensatoren 104, 106, die wie dargestellt einen Kondensator CA bzw. einen Kondensator CB aufweisen, sind an eine Plattenleitung ("PL") angeschlossen.
Bei einer 1T/1C-Speicherzelle ähnelt die Zellenstruktur beispielsweise derjenigen einer standardmäßigen dynamischen Direktzugriffsspeicher-("DRAM")-Zelle, bei der nur ein einziger Durchgangstransistor (beispielsweise der Transistor 100), der mit einem einzigen ferroelektrischen Kondensator (beispielsweise dem Kondensator 102) verbunden ist, verwendet wird, wobei der Unterschied in einer dritten aktiven Leitung an der Kondensatorplatte besteht. Statt einer differentiellen Zellenstruktur in der Art der dargestellten 2T/2C-Struktur ist eine einzige Bitleitung mit einem Anschluß des Transistors verbunden und ist die Wortleitung wiederum mit dem Gate-Anschluß verbunden, wie dargestellt ist. Wenn der Inhalt einer 1T/1C-Zelle gelesen wird, wird der Kondensator (beispielsweise der Kondensator 102) polarisiert, und die übertragene Ladung wird mit einer Bezugszelle oder einem anderen festgelegten Pegel verglichen, und das Ergebnis dieses Vergleichs bestimmt, ob eine logische "Eins" oder "Null" in der Zelle gespeichert war.
Die Darstellung der 2T/2C-Zelle 14 aus Fig. 3B ist zum Verstehen des Betriebs der Schaltung und des Verfahrens gemäß der vorliegenden Erfindung in Verbindung mit Fig. 4 nützlich, wenngleich bemerkt sei, daß die Grundgedanken der vorliegenden Erfindung in gleicher Weise auf ferroelektrische Einzeltransistor/Einzelkondensator-("1T/1C")-Speichervorrichtungen sowie beliebige ferroelektrische Speicherzellen in der Art von 2T/1C-Zellen oder kompliziertere Zellen anwendbar sind, die jede beliebige Kombination der Anzahl der Transistoren und Kondensatoren (beispielsweise 12T/4C) aufweisen.
Mit Bezug auf Fig. 4 und die folgende Tabelle 1 können die Arbeitsweise der Schaltung und des Verfahrens einer Ausführungsform der vorliegenden Erfindung besser verstanden werden. Tabelle 1:
Zur Zeit t&sub0; sind die Anfangsbedingungen dargestellt, wobei die Wortleitung "WL", die Plattenleitung "PL", die Bitleitung "BL" und die Bitleitungssperre-"BL"-Leitungen alle auf einem "niedrigen" ("0") Logikzustand vorliegen, wobei die anfänglichen Polarisationsbedingungen darin bestehen, daß der Kondensator CA eine logische "1" enthält und daß der Kondensator CB eine logische "0" enthält. Die Polarisationsbedingungen sind in Tabelle 1 als ein Dipol im Kondensator CA dargestellt, der nach unten zeigt, während der Dipol im Kondensator CB nach oben zeigt.
Zur Zeit t1 geht die Wortleitung "WL" auf den "hohen" Pegel ("1"), und die Plattenleitung "PL" geht danach zur Zeit t2 auch in einen "hohen" Logikzustand über, wobei die Dipole am Kondensator CA invertiert werden, um die logische "1" auszulesen. Dies ist ein destruktiver "Lesevorgang". Gleichzeitig wird der gleiche Dipolzustand am Kondensator CB verstärkt, wie in Tabelle 1 durch das "R" angegeben ist.
Zur Zeit t3 geht das Signal auf der Plattenleitung "PL" in einen "niedrigen" Zustand über, wobei die lineare Ladung von beiden Bitleitungen "BL" und "BL" subtrahiert wird. Danach schalten die Leseverstärker 22 zur Zeit t&sub4;, wodurch die Bitleitung "BL" auf einen "hohen" Logikzustand und die Bitleitung "BL" auf einen "niedrigen" Logikzustand getrieben wird. Die Dipole des Kondensators CA kippen wiederum um, um den ursprünglichen Zustand wiederherzustellen.
Zur Zeit t&sub5; geht die Plattenleitung "PL" zum zweiten Mal in den "hohen" Zustand über, wodurch die Polarisationsbedingung innerhalb des Kondensators CB verstärkt wird.
Zur Zeit t&sub6; tritt ein Schreiben entgegengesetzter Daten auf. Zu dieser Zeit geht die Bitleitung "BL" in einen "niedrigen" Zustand über, während die Bitleitung "BL" in einen "hohen" Zustand übergeht. Die Dipole innerhalb des Kondensators CA werden umgekippt, um diesen neuen Zustand darzustellen.
Zur Zeit t&sub7; geht die Plattenleitung "PL" in den "niedrigen" Zustand über, und die Dipole des Kondensators CB kippen nun um, um den neuen Zustand darzustellen. Bei einer herkömmlichen ferroelektrischen Speichervorrichtung endet hier die Plattenpulsoperation während eines "Schreibens". An diesem Punkt ist beim Kondensator CA nur eine Umkehr in den neuen Zustand aufgetreten. Beim Kondensator CB ist auch nur eine Umkehr aufgetreten, weil die Elektroden jedoch nicht in einen "niedrigen" Logikzustand zurückgekehrt sind, verstärkt die Ladung auf der oberen Elektrode des Kondensators im wesentlichen den neuen Zustand des Kondensators CB für einige Millisekunden, bis die Ladung fortleckt.
Zur Zeit t&sub8; tritt das Pulsschema der neuen Plattenleitung "PL" auf, wobei die Plattenleitung "PL" wiederum in den "hohen" Zustand übergeht. Die Dipole auf dem Kondensators CA werden nun für den neuen Zustand verstärkt.
Zur Zeit t&sub9; wird die Plattenleitung "PL" wiederum auf den "niedrigen" Zustand gelegt, wobei die Dipole im Kondensator CB auch verstärkt werden. Es sei unter besonderem Bezug auf das in Fig. 4 dargestellte Mehrfachplattenleitungs-"PL"-Pulsschema klar herausgestellt, daß, wenngleich nur ein zusätzlicher Übergang der Plattenleitung "PL" dargestellt ist, die zur Zeit t&sub8; - t&sub9; auftretenden Operationen beliebig oft wiederholt werden können, um die Dipole auf dem Kondensator CA zu verstärken.
Nach Abschluß der Operation zur Zeit t&sub1;&sub0; werden die Bitleitungen "BL" und "BL" wieder zu einem "niedrigen" Logikzustand zurück voraufgeladen, und die Wortleitung "WL" kann auch in einen "niedrigen" Logikzustand zurückgeführt werden.
Weiterhin sind in Fig. 5 weitere Einzelheiten der Mehrfachplattenpuls-("MPP")-Logik 54 der Speichervorrichtung 10 dargestellt. Die MPP-Logik 54 weist im zugehörigen Teil eine MPP-Steuerung ("mppctl") 110, einen MPP-Zähler ("mppctr") 112 und ein Paar von Plattenzeitgebern 114, 116 auf. Der MPP- Zähler 112 ermöglicht in der hier beschriebenen Verwirklichung, daß 1 bis 8 zusätzliche Pulse der Plattenleitung "PL" eingeleitet werden. Der Plattenzeitgeber 114 legt die Breite des zusätzlichen Pulses fest, während der Plattenzeitgeber 116 die Zeit zwischen den Pulsen der Plattenleitung "PL" festlegt.
Wie dargestellt empfängt die MPP-Steuerung 110 ein "prewen"-Signal auf der Leitung 62 von der Steuerlogik 50 (Fig. 1), das anzeigt, daß in der Speichervorrichtung 10 ein "Schreibzyklus" ausgeführt wird. Das "prewen"-Signal wird auch von der MPP-Logik 54 verwendet, um anzugeben, daß mehrere Impulse für diesen Vorgang erforderlich sind. Es sei bemerkt, daß die hier beschriebene Mehrfachplattenpulstechnik nicht für "Lesevorgänge" sondern nur für "Schreibvorgänge" verwendet wird. Die MPP-Steuerung 110 empfängt auch ein "blpc"-Signal auf der blpc-Leitung 64. Dieses Signal wird von der MPP-Logik 54 verwendet, um die gesamte Logik zurückzusetzen, um anzugeben, daß der Speicherzugriff einschließlich der Voraufladungsphase vollständig abgeschlossen ist. Das "p13"- Signal auf der p13-Leitung 66 gibt an, daß die normale Plattenpulssequenz (aus 2 Pulsen) vollständig ist. Nach dem Aktivieren des "p13"-Signals beginnt die MPP-Logik 54 mit Operationen und übernimmt die Steuerung des "plclk"-Signals auf der plclk-Leitung 82, das in die Wortleitüngsdecoder 20 eingegeben wird (Fig. 2). Ein "plbb"-Signal auf der plbb-Leitung 90 verfolgt die Plattenleitung "PL" über die Durnmyplattenleitung "dpl". Das "plbb"-Signal wird verwendet, um der MPP- Logik 54 Zeitsteuerungsinformationen zuzuführen, so daß das "plclk"-Signal zur geeigneten Zeit aufwärts und abwärts gepulst werden kann. Das "plbb"-Signal liefert auch ein Mittel zum Aufladen beider Plattenzeitgeber 114, 116 in der MPP- Logik 54 für ihren ersten Zyklus.
Die MPP-Steuerung 110 liefert ein Inkrementsignal "xinc" auf einer xinc-Leitung 118, um den MPP-Zähler 112 zu informieren, daß er seinen Zählwert um Eins inkrementieren muß. Das Signal "xinc" aktiviert mit jeder ansteigenden Flanke des Signals "dischg4" auf einer dischg4-Leitung 122 auch die Ausgabe von der MPP-Steuerung 110.
Die MPP-Steuerung 110 liefert auch das "xplclkb"-Signal auf einer xplclkb-Leitung 78, das in das NAND-Gatter 80 einzugeben ist (Fig. 2). Weiterhin liefert die MPP-Steuerung 110 auch das "newp13"-Signal auf der newp13-Leitung 68, das in die Steuerlogik 50 einzugeben ist (Fig. 2). Das "xplclkb"- Signal liegt auf dem aktiven "niedrigen" Pegel und wird verwendet, um das Signal "plclk" für die zusätzlichen Plattenleitungs-"PL"-Pulse direkt zu steuern. Die zum Ausführen dieser Funktion verwendete Logik ist in Fig. 2 dargestellt. Das Signal "newp13' wird durch die MPP-Logik 54 erzeugt, um anzugeben, wenn das Ausführen der zusätzlichen Plattenpulsgebung beendet wurde. Wenn das "newp13"-Signal aktiviert wird, beendet die Steuerlogik vollständig die Voraufladungsphase, wodurch alle Signale wieder in ihren voraufgeladenen Zustand zurückgeführt werden.
Die Mehrfachplattenpulssteuerung 110 liefert auch ein "chg4"-Signal auf einer chg4-Leitung 120. Das "chg4"-Signal lädt den Plattenzeitgeber 114 auf, der die Breite des "EIN"- Abschnitts des Pulses während Pulsoperationen der Mehrfachplattenleitung "PL" steuert. Das "chg4"-Signal ist aktiv, wenn der entgegengesetzte Plattenzeitgeber 116 entladen wird. Das auf einer dischg4-Leitung 122 von der MPP-Steuerung 110 ausgegebene "dischg4"-Signal entlädt den Plattenzeitgeber 114. Wie zuvor erwähnt wurde, steuert der Plattenzeitgeber 114 die Breite des "EIN"-Abschnitts des Pulses während Mehrfachplattenpulsoperationen. Das "dischg4"-Signal ist aktiv, wenn der Plattenzeitgeber 116 geladen wird.
Umgekehrt liefert die MPP-Steuerung 110 ein "chg5"-Signal auf einer chg5-Leitung 126, das in den Plattenzeitgeber 116 einzugeben ist. Das "chg5"-Signal lädt den Plattenzeitgeber 116 auf, der die Breite des "AUS"-Abschnitts des Pulses während Mehrfachplattenleitungs-"PL"-Pulsoperationen steuert. Das "chg5"-Signal ist aktiv, wenn der Plattenzeitgeber 114 entladen wird. In gleicher Weise liefert die MPP-Steuerung 110 ein "dischg5"-Signal auf einer dischg5-Leitung 124, das in den Plattenzeitgeber 116 einzugeben ist. Das "dischg5"- Signal entlädt den Plattenzeitgeber 116 während Mehrfachplattenpulsoperationen. "dischg5" ist aktiv, wenn der Plattenzeitgeber 114 aufgeladen wird.
Die MPP-Steuerung 110 liefert auch das "xrstb"-Signal auf einer xrstb-Leitung 128, das in den MPP-Zähler 112 einzugeben ist. Das "xrstb"-Signal ist das Rücksetzsignal für den MPP- Zähler 112, das von der MPP-Steuerung 110 erzeugt wird. Das "xrstb"-Signal liegt auf dem aktiven "niedrigen" Pegel und ist normalerweise aktiviert. Es wird nur während Mehrfachplattenpulsoperationen ausgeschaltet, und das Signal "xrstb" hält den MPP-Zähler 112 normalerweise zurückgesetzt.
Der MPP-Zähler 112 liefert ein "Ausgeführt"-Signal auf einer Ausgeführt-Leitung 134 an die MPP-Steuerung 110. Das "Ausgeführt"-Signal wird durch den MPP-Zähler 112 erzeugt und aktiviert, wenn die gewünschte Anzahl von Pulsen erzeugt wurde. Wenn die MPP-Steuerung 110 dieses Signal empfängt, beendet sie den letzten Plattenpulszyklus und schließt ihre Operationen ab. Die Plattenzeitgeber 114, 116 liefern beide auf einer xplhi-Leitung 130 bzw. einer xpllo-Leitung 132 ein "Zeitablauf"-Signal an die MPP-Steuerung 110. Das "xplhi"- Signal ist das vom Plattenzeitgeber 114 erzeugte "Zeitablauf"-Signal, das die Breite des "EIN"-Abschnitts des Pulses zeitlich festlegt. Es gibt an, daß die Plattenleitung "PL" lange genug auf dem "hohen" Pegel gelegen hat, damit der "niedrige" Abschnitt des Pulses nun beginnen kann. Umgekehrt ist das "xpllo"-Signal vom Plattenzeitgeber 116 das "Zeitablauf"-Signal, das die Breite des "AUS"-Abschnitts des Pulses zeitlich festlegt. Das Signal "xpllo" gibt an, daß die Plattenleitung "PL" lange genug auf dem "niedrigen" Pegel gelegen hat, damit der "hohe" Abschnitt des Pulses nun beginnen kann.
In Fig. 6 ist weiterhin eine detailliertere Ansicht der MPP-Steuerung 110 dargestellt. In der folgenden Beschreibung sind gleiche Strukturen und Signale, die mit Bezug auf die vorhergehenden Figuren beschrieben wurden, gleich numeriert, und die vorhergehende Beschreibung soll daher dafür genügen.
Die prewen-Leitung 62 ist über einen Invertierer 140 mit der Gate-Elektrode eines P-Kanal-Transistors 142 verbunden, der in Serie mit einem N-Kanal-Transistor 144 zwischen eine Versorgungsspannungsquelle und die Schaltungsmasse geschaltet ist. Das Signal an der Gate-Elektrode des P-Kanal-Transistors 142 ist mit "pwenb" bezeichnet. Die blpc-Leitung 64 ist an die Gate-Elektrode des Transistors 144 angeschlossen und über einen Invertierer 148 so verbunden, daß sie als ein Eingang dem NAND-Gatter 150 zuzuführen ist. Die Ausgabe des Invertierers 148 ist das Signal "blpcb". Die Ausgabe des NAND-Gatters 150 wird auf der dischg4-Leitung 122 zugeführt.
Das Signal am Knoten zwischen dem Transistor 142 und dem Transistor 144 wird als Eingabe einem Invertierer 152 zugeführt, der einen parallel geschalteten Invertierer 154 aufweist, wobei diese zusammen eine Latch-Stufe zum Liefern eines Signals "mppb" bilden. Der Ausgang des Invertierers 152 ist an einen Invertierer 156 angeschlossen, um das eine Eingabe für ein UND-Gatter 158 bildende Signal "mpp" bereitzustellen. Die Ausgabe des Invertierers 156 wird als eine Eingabe einem NAND-Gatter 160 zugeführt, dessen Ausgang auf der dischg5-Leitung 124 liegt. Das "mpp"-Signal am Ausgang des Invertierers 156 wird auch als eine Eingabe einem UND- Gatter 162 zugeführt, dessen Ausgang auf der chg4-Leitung 120 liegt. Das "mpp"-Signal wird auch als eine Eingabe dem UND- Gatter 164 zugeführt, dessen Ausgang auf der chg5-Leitung 126 liegt. Schließlich wird die Ausgabe des Invertierers 156 mit dem Signal "mpp" der Gate-Elektrode eines N-Kanal-Transistors 166 zugeführt, der in Serie mit einem P-Kanal-Transistor 168 und einem N-Kanal-Transistor 170 geschaltet ist, welcher zwischen eine Versorgungsspannungsquelle und die Schaltungsmasse geschaltet ist.
Die Ausgabe der die Invertierer 152, 154 aufweisenden Latch-Stufe wird als eine Eingabe einem UND-Gatter 172 zugeführt, dessen Ausgang als ein Eingang mit einem NOR-Gatter 174 verbunden ist, das wiederum ein Signal über einen Invertierer 176 der newpl3-Leitung 68 zuführt. Die Ausgabe des NOR-Gatters 174 wird auch als eine Eingabe dem NAND-Gatter 146 zugeführt, dessen Ausgang als der verbleibende Eingang mit dem NAND-Gatter 160 verbunden ist.
Das Signal auf der p13-Leitung 66 ist wie dargestellt als eine zusätzliche Eingabe an das UND-Gatter 158 und das UND- Gatter 172 angelegt. Zusätzlich ist das Signal auf der p13- Leitung 66 an die Gate-Elektrode des Transistors 168 angelegt. Das Signal auf der plbb-Leitung 90 ist über einen Invertierer 180 gekoppelt und bildet eine Eingabe für ein UND- Gatter 182 mit drei Eingängen, dessen Ausgang ein Eingang eines UND-Gatters 184 ist. Die Ausgabe des UND-Gatters 184 wird als die restliche Eingabe dem NOR-Gatter 174 zugeführt. Weiterhin wird die Ausgabe des Invertierers 180 als ein "plbbb"-Signal als eine zusätzliche Eingabe dem UND-Gatter 162 zugeführt. Weiterhin wird dasselbe Signal als eine zusätzliche Eingabe dem NAND-Gatter 146 zugeführt. Das "plbbb"-Signal wird auch durch einen Invertierer 186 invertiert, um ein "plbb2"-Signal zu bilden, das eine Eingabe für ein NAND-Gatter 178 und eine zusätzliche Eingabe für das UND- Gatter 164 bildet. Die Ausgabe des NAND-Gatters 178 wird' als restliche Eingabe dem NAND-Gatter 150 zugeführt.
Das "Ausgeführt"-Signal auf der Ausgeführt-Leitung 134 wird wie dargestellt als eine zusätzliche Eingabe dem UND- Gatter 182 zugeführt. Die xplhi-Leitung 130 ist mit der Gate- Elektrode eines N-Kanal-Transistor s 188 verbunden, der in Serie mit einem P-Kanal-Transistor 190 zwischen eine Versorgungsspannungsquelle und die Schaltungsmasse geschaltet ist. Das "xplhi"-Signal wird auch als eine Eingabe einem Invertierer 198 zugeführt und als eine zusätzliche Eingabe an das NAND-Gatter 146 angelegt. Die restliche Eingabe in das NAND- Gatter 146 wird auch am Ausgang des Invertierers 140 entnommen und enthält das Signal "pwenb". Weiterhin ist die xplhi- Leitung 130 mit der Gate-Elektrode des Transistors 170 verbunden. Der Knoten zwischen den Transistoren 168 und 170 ist mit einer Latch-Stufe verbunden, die die Parallelkombination von Invertierern 200 und 202 aufweist, die wiederum als ein restlicher Eingang auf der xrstb-Leitung 128 mit dem UND- Gatter 182 verbunden sind.
Die xpllo-Leitung 132 ist als ein Eingang an ein NAND- Gatter 204 sowie an einen Invertierer 206 angeschlossen, um das "xinc"-Signal auf der xinc-Leitung 118 zu erzeugen. Der Ausgang des NAND-Gatters 204 ist mit der Gate-Elektrode des Transistors 190 verbunden. Der Knoten zwischen den Transistoren 188 und 190 ist über eine Latch-Stufe, die die Parallelkombination von Invertierern 194 und 196 aufweist, mit der xplclkb-Leitung 78 verbunden. Die restliche Eingabe in das NAND-Gatter.204 und das NAND-Gatter 184 wird am Ausgang des UND-Gatters 158 entnommen und enthält wie dargestellt das Signal "mppp13". Das Signal "mppp13" wird auch als die restliche Eingabe dem NAND-Gatter 178 zugeführt. Ein Transistor 192 verbindet den Knoten zwischen den Transistoren 188 und 190 mit der Schaltungsmasse, und seine Gate-Elektrode ist an den Ausgang der die Invertierer 152, 154 aufweisenden Latch- Stufe angeschlossen, die das Signal "mppb" liefert.
In Fig. 7 ist weiterhin der mpp-Zähler 112 in näheren Einzelheiten dargestellt. Der mpp-Zähler 112 enthält im zugehörigen Teil eine Anzahl von "D"-Flipflops 210, 212 und 214. Die Rücksetzsperre-("resetb")-Eingänge der Flipflops 210, 212 und 214 sind mit der xrstb-Leitung 128 verbunden. Die Eingabe in den mpp-Zähler 112 wird auf der xinc-Leitung 118 dem "Takt"-Eingang des Flipflops 214 zugeführt, dessen "Daten"- und "q-Sperre"-("qb")-Anschlüsse an den "Takt"-Eingang des Flipflops 212 angeschlossen sind, der ein Signal "qOb" aufweist. Die "q" = Ausgabe des Flipflops 214, die das Signal "q0" aufweist, wird dem UND-Gatter 216 mit drei Eingängen, dessen Ausgang mit der Ausgeführt-Leitung 134 verbunden ist, als eine Eingabe zugeführt. Der "Daten"- und der "qb"-Anschluß des Flipflops 212 sind wiederum zusammen mit dem "Takt"-Eingang des Flipflops 210 verbunden, der das Signal "q1b" aufweist. Die das Signal "q1" aufweisende "q"-Ausgabe des Flipflops 212 wird als eine zusätzliche Eingabe dem UND- Gatter 216 zugeführt. Schließlich sind der "Daten"-Eingang und der "qb"-Eingang des Flipflops 210 dort miteinander verbunden, wo das Signal "q2b" gebildet wird. Der das Signal "q2" aufweisende "q"-Ausgang des Flipflops 212 bildet den letzten Eingang für das UND-Gatter 216. Der q0-, der q1- und der q2-Eingang des UND-Gatters 216 sind mit dem qOb-, qlb- und q2b-Ausgang der Flipflops 210, 212 und 214 metallmaskenprogrammierbar, um entsprechend der Mehrfachplattenpulsschaltung und dem Verfahren gemäß der vorliegenden Ausführungsform zwischen 1 und 8 zusätzliche Plattenleitungs-"PL"-Pulse zuzuführen.
In Fig. 8 ist weiterhin der Plattenzeitgeber 114 in näheren Einzelheiten dargestellt. Wenngleich die bezüglich Fig. 8 vorgenommene Beschreibung hinsichtlich des Plattenzeitgebers 114 gegeben wird, sind der Aufbau und die Funktion des Plattenzeitgebers 116 analog, und die folgende Beschreibung der Schaltungsanordnung hinsichtlich des Plattenzeitgebers 114 genügt daher. Ein "Lade"-Signal, beispielsweise auf der chg4-Leitung 120, wird als eine Eingabe dem Plattenzeitgeber 114 zugeführt und über einen Invertierer 220 an die Gate- Elektrode eines P-Kanal-Transistors 222 angelegt, der in Serie mit einem N-Kanal-Transistor 224 zwischen eine Versorgungsspannungsquelle und die Schaltungsmasse geschaltet ist. Der Knoten zwischen den Transistoren 222 und 224 ist über einen Kondensator 226 mit der Schaltungsmasse und auch mit dem Eingang eines Schmitt-Triggers 228, der wie dargestellt eine Anzahl von Transistoren aufweist, verbunden. Der Ausgang des Knotens zwischen den Transistoren 222 und 224, der das Signal "plt" aufweist, wird auch einem Anschluß eines N- Kanal-Transistors 246 zugeführt, der in Serie mit einem N- Kanal-Transistor 248 an die Schaltungsmasse angeschlossen ist.
Die Ausgabe des Schmitt-Triggers 228 wird durch einen Invertierer 230 invertiert und als eine Eingabe dem NAND- Gatter 236 zugeführt, an dessen anderen Eingang ein "Entlade"-Signal, beispielsweise das Signal auf der dischg4- Leitung 122, angelegt ist. Die Ausgabe des Invertierers 230 wird über einen Invertierer 232 dem Gate-Anschluß eines Transistors 246 sowie einem Eingang eines UND-Gatters 234 zugeführt, dessen Ausgang so angeschlossen ist, daß ein "Zeitablauf"-Signal, beispielsweise auf der xplhi-Leitung 130, bereitgestellt wird. Die "Entlade"-Signaleingabe in das NAND-Gatter 236 wird auch als eine Eingabe dem UND-Gatter 234 sowie dem Gate-Anschluß eines Transistors 248 zugeführt.
Die Ausgabe des NAND-Gatters 236 wird als eine Eingabe dem Gate-Anschluß eines P-Kanal-Transistors 238 zugeführt, der in Serie mit einem P-Kanal-Transistor 242 und einem N- Kanal-Transistor 244 zwischen eine Versorgungsspannungsquelle und die Schaltungsmasse geschaltet ist. Der Knoten zwischen den Transistoren 242 und 244 ist an den Gate-Anschluß des Transistors 224 angeschlossen und führt diesem ein Bezugssignal ("ref") zu. Die Gate-Anschlüsse der Transistoren 242 und 244 sind auch an den Gate-Anschluß des Transistors 224 sowie an einen Anschluß des N-Kanal-Transistors 240 angeschlossen, dessen Ausgangsanschluß an die Schaltungsmasse angeschlossen ist. Der Gate-Anschluß des Transistors 240 ist auch an den Ausgang des NAND-Gatters 236 angeschlossen.
In Fig. 9A sind weiterhin in Zusammenhang insbesondere mit Fig. 6 die entsprechenden als Beispiel dienenden Wellenformen der verschiedenen in Fig. 6 angegebenen Signale in Zusammenhang mit einem herkömmlichen "Schreib"- und "Lese"- Vorgang dargestellt. In Zusammenhang mit den Wellenformen aus Fig. 9A ist ersichtlich, daß keine zusätzlichen Plattenleitungs-"PL"-Pulse verwendet werden, um die Dipole in einem der Kondensatoren der 2T/2C-Zelle 14 zu verstärken.
In Fig. 9B ist weiterhin ersichtlich, daß das Signal "plbb" zwei zusätzliche Plattenleitungs-"PL"-Pulse gemäß der Mehrfachplattenpulsschaltung und dem Verfahren gemäß der vorliegenden Ausführungsform aufweist, wobei die zusätzlichen zwei Pulse in dem mpp-Zähler 112 programmiert sind (Fig. 5).
In Fig. 9C sind weiterhin die Schaltung und das Verfahren gemäß der vorliegenden Ausführungsform beim Betrieb in Zusammenhang mit acht zusätzlichen Plattenleitungs-"PL"-Pulsen dargestellt, wie insbesondere mit Bezug auf das Signal "plbb" ersichtlich ist. Wie bei den in Fig. 9B dargestellten Wellenformen wird die Breite der zusätzlichen Pulse durch den Plattenzeitgeber 114 festgelegt, während die Zeit zwischen den zusätzlichen Pulsen durch den in Fig. 5 dargestellten Plattenzeitgeber 116 festgelegt wird.
Wenngleich oben die Grundgedanken der vorliegenden Erfindung mit Bezug auf spezielle Schaltungsanordnungen und Ausführungsformen beschrieben wurden, sei bemerkt, daß die vorhergehende Beschreibung nur als Beispiel dient und den durch die anliegenden Ansprüche definierten Schutzumfang der Erfindung nicht einschränken soll. Insbesondere ist die hier offenbarte Mehrfachplattenpulstechnik auf ferroelektrische Speichervorrichtungen anwendbar, die 1T/1C-Speicherzellen oder eine andere Speicherzellenkonfiguration aufweisen, die mindestens einen ferroelektrischen Kondensator aufweist, und es kann jede beliebige Anzahl zusätzlicher Plattenleitungspulse verwendet werden, um die Dipole im Speicherzellenkondensator zu verstärken. Es sei auch bemerkt, daß die Pulsbreite der zusätzlichen Pulse nach Bedarf zusätzlich zur Zeitsteuerung zwischen den Pulsen variiert werden kann, ohne daß vom Schutzumfang der vorliegenden Erfindung abgewichen wird.
Bei der oben erwähnten Ausführungsform ging ein Lesevorgang jedem Schreibvorgang voraus, dies ist jedoch nicht erforderlich. Das Anwenden von Verstärkungspulsen kann immer dann auftreten, wenn Daten geschrieben werden, oder es kann nur dann auftreten, wenn das Schreiben der Daten eine Änderung des Zustands des ferroelektrischen Materials hervorruft.

Claims

1. Ferroelektrische Speichervorrichtung (10) mit einem Array von Speicherzellen (14), jedweils zur Aufrechterhaltung von mindestens einem ein in ihr enthaltenes individuelles Datenbit darstellenden ersten oder einem zweiten Dipol, wobei die Speicherzellen (14) selektiv zwischen eine Bitleitung (BL) und einer Plattenleitung (PL) geschaltet sind, und die Speichervorrichtung weiterhin umfaßt:

mindestens einen einen ersten und einen zweiten Anschluß aufweisenden ferroelektrischen Kondensator (104), der jeweils einer der Speicherzellen zugeordnet ist, um einen in ihr gespeicherten Zustand eines ersten oder eines zweiten Dipols aufrechtzuerhalten, wobei der erste Anschluß des Kondensators mit der Plattenleitung (PL) verbunden ist;

mindestens einen einen ersten, einen zweiten und einen Steueranschluß aufweisenden Transistor (100), wobei der erste und der zweite Anschluß des Transistors (100) entsprechenderweise mit der Bitleitung (BL) und mit dem zweiten Anschluß des Kondensators (104) verbunden ist, wobei der Steueranschluß mit einer Wortleitung (WL) verbunden ist, um den Transistor (100) zum Schalten des Kondensators (104) zwischen die Bit- und die Plattenleitung (BL, PL) selektiv zu aktivieren;

dadurch gekennzeichnet, daß die Vorrichtung weiterhin umfaßt:

eine Vorrichtung (54) zum Verstärken des gespeicherten Zustands des Dipols, die so angeordnet ist, daß nach einem auf einen entgegengesetzten Zustand gerichteten Schreibvorgang an die Plattenleitung (PL) ein verstärkendes Potential in Richtung des Dipols selektiv angelegt wird.

2. Ferroelektrische Speichervorrichtung nach Anspruch 1, wobei die Verstärkungsvorrichtung (54) das verstärkende Potential für eine einzelne vorgewählte Zeitdauer an die Plattenleitung anlegt.

3. Ferroelektrische Speichervorrichtung nach Anspruch 2, wobei die vorgewählte Zeitdauer im wesentlichen 100 nsec entspricht.

4. Ferroelektrische Speichervorrichtung nach Anspruch 1, wobei die Verstärkungsvorrichtung (54) das verstärkende Potential für eine Vielzahl vorgewählter Zeitdauern an die Plattenleitung (PL) anlegt.

5. Ferroelektrische Speichervorrichtung nach Anspruch 4, wobei die vorgewählten Zeitdauern im wesentlichen zwischen 25 und 300 nsec liegen.

6. Ferroelektrische Speichervorrichtung nach Anspruch 5, wobei eine Zeitdauer zwischen den vorgewählten Zeitdauern im wesentlichen zwischen 25 und 300 nsec liegt.

7. Ferroelektrische Speichervorrichtung nach Anspruch 4, wobei die Zahl der vorgewählten Zeitdauern kleiner oder gleich acht ist.

8. Ferroelektrische Speichervorrichtung nach einem der vorhergehenden Ansprüche, wobei die Verstärkungsvorrichtung umfaßt:

eine auf ein Eingangstaktsignal ansprechende Steuerlogik (50),

eine auf die Steuerlogik ansprechende Plattenpulslogik (52) zum selektiven Anlegen eines Potentials an die Plattenleitung (PL), und

eine auf die Steuerlogik ansprechende Mehrfachplattenpulslogik (54) zum selektiven Anlegen eines verstärkenden Potentials an die Plattenleitung (PL)

9. Ferroelektrische Speichervorrichtung nach einem der vorhergehenden Ansprüche, wobei die Speicherzellen weiterhin einen zusätzlichen ferroelektrischen Kondensator (106) und einen zugehörigen Transistor (102) umfassen, wobei der zusätzliche ferroelektrische Kondensator (106) und der Transistor (102) selektiv zwischen die Plattenleitung (PL) und eine komplementäre Bitleitung (BL) geschaltet sind.

10. Ferroelektrische Speichervorrichtung nach einem der vorhergehenden Ansprüche, wobei die Bitleitung (BL) zwischen einen Leseverstärker (22) und einen Spaltendecoder (18) geschaltet ist und die Plattenleitung mit einem Wortleitungsdecoder (20) verbunden ist, wobei das ferroelektrische Speichervorrichtung weiterhin ein mit den Spalten- und Wortleitungsdecodern (18, 20) verbundenes Adreßregister (46) zum Auswählen einer gewünschten Speicherzelle in dem, Array aufweist.

11. Ferroelektrische Speicherarrayvorrichtung nach Anspruch 10, wobei das ferroelektrische Speichervorrichtung weiterhin aufweist:

eine Anzahl von mit dem Wortleitungsdecoder (20) verbundenen Dummyzellen (16), die einer jeweiligen Spalte der Speicherzellen zugeordnet sind; und

einen mit mindestens einer der Dummyzellen verbundenen, ein Dummyplattenleitungssignal erzeugenden Schaltkreis zur Erzeugung eines Dummyplattenleitungssignals;

wobei das Dummyplattenleitungssignal direkt einem Plattenleitungssignal irgendeiner ausgewählten Reihe von Speicherzellen entspricht.

12. Speichervorrichtung nach Anspruch 11, weiterhin umfassend:

eine auf ein Eingangstaktsignal ansprechende Steuerlogik (50);

eine auf die Steuerlogik (50) ansprechende Plattenpulslogik (52) zum selektiven Anlegen eines Potentials an die Plattenleitung; und

eine Mehrfachplattenpulslogik (54), die auf die Steuerlogik (50) und die Erzeugungsvorrichtung anspricht, um zu einem durch das Dummyplattenleitungssignal bestimmten Zeitpunkt selektiv ein verstärkendenes Potential an die Plattenleitung (PL) anzulegen.

13. Speichervorrichtung nach Anspruch 12, wobei die Mehrfachplattenpulslogik (54) mindestens einen auf die Erzeugungsvorrichtung ansprechenden Plattenzeitgeber (114) umfaßt, um die Pulsbreite des verstärkenden Potentials zu bestimmen.

14. Speichervorrichtung nach Anspruch 12, wobei die Mehrfachplattenpulslogik (54) mindestens einen zusätzlichen auf die Erzeugungsvorrichtung ansprechenden Plattenzeitgeber (116) zur Bestimmung eines Intervalls zwischen aufeinanderfolgenden Pulsen des verstärkenden Potentials umfaßt.

15. Speichervorrichtung nach Anspruch 11, wobei der das Dummyplattenleitungssignal erzeugende Schaltkreis weiterhin einen das Dummyplattenleitungssignal konditionierenden Schaltkreis umfaßt, um ein konditioniertes Dummyplattenleitungssignal zu erzeugen.

16. Speichervorrichtung nach Anspruch 15, wobei der das Dummyplattenleitungssignal konditionierende Schaltkreis einen Schmitt-Trigger enthält.

17. Verfahren, um Daten in eine ferroelektrische Speicherzelle zu schreiben, in der während eines Schreibzyklus ein Potential von durch den gewünschten Schreibzustand bestimmter Polarität angelegt wird, um somit die Umkehrung der Polarisierung der Zelle zu bewirken, falls sich die Zelle vorher in einem zum Schreibzustand entgegengesetzten Zustand befunden hat, dadurch gekennzeichnet, daß der Schreibzyklus die Anwendung von mindestens einem weiteren Puls der besagten Polaritat auf die Zelle einschließt, um die Kompensationseffekte zumindest zu reduzieren.

18. Verfahren nach Anspruch 17, wobei die ferroelektrische Speicherzelle mindestens einen ferroelektrischen Kondensator (104) mit einem vorbestimmten gespeicherten Dipolzustand, der in ihr aufrecht erhalten wird, und einen in Reihe geschalteten Transistor (100), der ansprechend auf eine mit einem Steueranschluß des Transistors (100) verbundene Wortleitung selektiv zwischen eine Plattenleitung (PL) und eine Bitleitung (BL) geschaltet ist, umfaßt, wobei das Verfahren die Schritte:

zuerst ein Potential an die Wortleitung (WL) anzulegen, um den Transistor (100) freizugeben;

als zweites ein erstes Potential an die Plattenleitung (PL) anzulegen, um einen entgegengesetzten gespeicherten Dipolzustand in den Kondensator (104) einzubringen;

als drittes das erste Potential von der Plattenleitung (PL) zu entfernen;

als viertes ein Potential an die Bitleitung (BL) anzulegen, um den entgegengesetzten gespeicherten Dipolzustand in den vorbestimmten gespeicherten Dipolzustand in dem Kondensator (104) zurückzubringen;

als fünftes wiederum das erste Potential an die Plattenleitung (PL) anzulegen;

als sechstes das Potential von der Bitleitung (BL) zu entfernen, um wiederum den entgegengesetzten gespeicherten Dipolzustand in den Kondensator (104) einzubringen;

als siebtes das erste Potential von der Plattenleitung (PL) zu entfernen;

als achtes wiederum das erste Potential an die Plattenleitung (PL) anzulegen;

als neuntes wiederum das erste Potential von der Plattenleitung (PL) zu entfernen; und

als zehntes die Bitleitung (BL) und die Wortleitung (WL) in eine zugehörige Anfangsbedingung zurückzubringen, umfaßt.

19. Verfahren nach Anspruch 18, wobei der achte Schritt zum Anlegen und der neunte Schritt zum wiederum Entfernen des ersten Potentials vor dem zehnten Schritt des Zurückbringens iterativ mit einer vorbestimmten Anzahl wiederholt werden.

20. Verfahren nach Anspruch 19, wobei die vorbestimmte Anzahl kleiner oder gleich acht ist.

21. Verfahren nach Anspruch 18, wobei der achte Schritt zum Wiederanlegen des ersten Potentials im wesentlichen zwischen 25 und 300 nsec dauert.

22. Verfahren nach Anspruch 18, wobei der neunte Schritt zum Wiederentfernen des ersten Potentials im wesentlichen zwischen 25 und 300 nsec dauert.

23. Verfahren nach Anspruch 17 mit folgenden Schritten:

(a) Anlegen eines Potentials von vorbestimmter Polarität und Stärke an den ferroelektrischen Kondensator (104), um einen einen entgegengesetzten Datenzustand der Speicherzelle (14) darstellenden entgegengesetzten gespeicherten Dipol in den Kondensator (104) einzubringen;

(b) Entfernen des Potentials an dem ferroelektrischen Kondensator (104);

(c) Wiederanlegen des Potentials derselben Polarität und Stärke an den ferroelektrischen Kondensator (104); und

(d) Wiederholen der Schritte (b) und (c) gemäß einer vorbestimmten Anzahl.

24. Verfahren nach Anspruch 23, wobei die vorbestimmte Anzahl kleiner oder gleich acht ist.

25. Verfahren nach Anspruch 23, wobei das Potential an dem ferroelektrischen Kondensator (104) in Schritt (b) für einen Zeitraum zwischen ungefähr 25 und 300 nsec entfernt wird.

26. Verfahren nach Anspruch 23, wobei das Potential an dem ferroelektrischen Kondensator (104) im Schritt (c) für einen Zeitraum zwischen ungefähr 25 und 300 nsec wieder angelegt wird.