JP3228154B2 - 半導体記憶装置 - Google Patents
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- Microelectronics & Electronic Packaging (AREA)
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Description
【０００１】
【発明の属する技術分野】本発明は、半導体記憶装置に
関し、特にメモリセルへ高速にリストアを行うダイナミ
ック型半導体記憶装置に関する。
関し、特にメモリセルへ高速にリストアを行うダイナミ
ック型半導体記憶装置に関する。
【０００２】
【従来の技術】近時、ダイナミックランダムアクセスメ
モリ（「ＤＲＡＭ」という）においては、高集積化、及
び高速化というように、高性能ＤＲＡＭが求められてい
る。
モリ（「ＤＲＡＭ」という）においては、高集積化、及
び高速化というように、高性能ＤＲＡＭが求められてい
る。
【０００３】この高集積化により、ビット線間隔が狭く
なり、ビット線の容量が大きくなってきている。
なり、ビット線の容量が大きくなってきている。
【０００４】さらに、セル占有率（チップ面積に対する
メモリセル部の面積）を上げるために、１つのセンスア
ンプに多くのメモリセルを付けることで、センスアンプ
の個数を減らしている。例えば、１本のビット線に１２
８個のメモリセルを付けるという方式が主流とされてい
たが、現在では、１本のビット線に２５６個のメモリセ
ルを付けることが主流となってきている。
メモリセル部の面積）を上げるために、１つのセンスア
ンプに多くのメモリセルを付けることで、センスアンプ
の個数を減らしている。例えば、１本のビット線に１２
８個のメモリセルを付けるという方式が主流とされてい
たが、現在では、１本のビット線に２５６個のメモリセ
ルを付けることが主流となってきている。
【０００５】この結果、ビット線の長さが長くなり、容
量が大きくなる。
量が大きくなる。
【０００６】そして、ビット線の容量が大きくなると、
ビット線を充放電するのに時間がかかり、高速化を妨げ
ることになる。
ビット線を充放電するのに時間がかかり、高速化を妨げ
ることになる。
【０００７】また高集積化に伴ない、メモリセルの容量
を大きくとるために、容量膜を薄くされているため、メ
モリセルの絶縁破壊耐圧が低くなっており、このため、
メモリセル部の電源電圧を、外部電源電圧よりも低くし
て使用している。
を大きくとるために、容量膜を薄くされているため、メ
モリセルの絶縁破壊耐圧が低くなっており、このため、
メモリセル部の電源電圧を、外部電源電圧よりも低くし
て使用している。
【０００８】例えば６４ＭＤＲＡＭでは外部電圧ＶCC＝
３．３Ｖであるのに対し、メモリセル部は、内部降圧電
圧ＶINT＝２．２Ｖで使用している。
３．３Ｖであるのに対し、メモリセル部は、内部降圧電
圧ＶINT＝２．２Ｖで使用している。
【０００９】そこで、読み出し時間を高速化させるため
に、図５に示すような回路が提案されている。
に、図５に示すような回路が提案されている。
【００１０】図５を参照すると、センスアンプ活性化信
号φを入力してセンスアンプを活性化するセンスアンプ
駆動回路（ＳＡＰＮドライバ）１と、センスアンプ活性
化信号φを入力してセンスアンプに供給する電位ＳＡＰ
を制御する電位制御信号φPを出力する電位制御回路４
と、センスアンプ活性化信号φを入力してトランスファ
ゲートを活性化するトランスファゲート活性化信号φT
を出力するトランスファゲート制御回路（ＴＧ制御回
路）３と、トランスファ活性化信号φTを入力してトラ
ンスファゲートを制御するトランスファゲート制御信号
ＴＧを出力するトランスファゲート駆動回路（ＴＧドラ
イバ）２と、を備えて構成されている。
号φを入力してセンスアンプを活性化するセンスアンプ
駆動回路（ＳＡＰＮドライバ）１と、センスアンプ活性
化信号φを入力してセンスアンプに供給する電位ＳＡＰ
を制御する電位制御信号φPを出力する電位制御回路４
と、センスアンプ活性化信号φを入力してトランスファ
ゲートを活性化するトランスファゲート活性化信号φT
を出力するトランスファゲート制御回路（ＴＧ制御回
路）３と、トランスファ活性化信号φTを入力してトラ
ンスファゲートを制御するトランスファゲート制御信号
ＴＧを出力するトランスファゲート駆動回路（ＴＧドラ
イバ）２と、を備えて構成されている。
【００１１】センスアンプ駆動回路１は、ドレインをセ
ンスアンプ駆動信号線ＳＡＮに接続し、ゲートにセンス
アンプ活性化信号φを入力し、ソースを接地したＮ型Ｍ
ＯＳトランジスタＱ3と、センスアンプ活性化信号φを
入力とするインバータＩＮＶ１と、ソースを内部降圧電
位ＶINTに接続し、ゲートをインバータＩＮＶ１の出力
に接続したＰ型ＭＯＳトランジスタＱ2と、ソースを外
部電源電位ＶCCに接続し、ゲートを電位制御信号φPに
接続したＰ型ＭＯＳトランジスタＱ1と、を備え、Ｐ型
ＭＯＳトランジスタＱ1、Ｑ2のドレインは共通接続され
センスアンプ駆動信号線ＳＡＰに接続している。
ンスアンプ駆動信号線ＳＡＮに接続し、ゲートにセンス
アンプ活性化信号φを入力し、ソースを接地したＮ型Ｍ
ＯＳトランジスタＱ3と、センスアンプ活性化信号φを
入力とするインバータＩＮＶ１と、ソースを内部降圧電
位ＶINTに接続し、ゲートをインバータＩＮＶ１の出力
に接続したＰ型ＭＯＳトランジスタＱ2と、ソースを外
部電源電位ＶCCに接続し、ゲートを電位制御信号φPに
接続したＰ型ＭＯＳトランジスタＱ1と、を備え、Ｐ型
ＭＯＳトランジスタＱ1、Ｑ2のドレインは共通接続され
センスアンプ駆動信号線ＳＡＰに接続している。
【００１２】トランスファゲート制御回路（ＴＧ制御回
路）３は、センスアンプ活性化信号φを入力とする遅延
回路（ディレイ回路）Ｄ１と、遅延回路Ｄ１の出力を入
力とするインバータＩＮＶ２と、センスアンプ活性化信
号φとインバータＩＮＶ２の出力を入力とする否定論理
積ゲートＮＡＮＤ１と、を備えている。
路）３は、センスアンプ活性化信号φを入力とする遅延
回路（ディレイ回路）Ｄ１と、遅延回路Ｄ１の出力を入
力とするインバータＩＮＶ２と、センスアンプ活性化信
号φとインバータＩＮＶ２の出力を入力とする否定論理
積ゲートＮＡＮＤ１と、を備えている。
【００１３】電位制御回路４は、センスアンプ活性化信
号φを入力とする遅延回路（ディレイ回路）Ｄ２と、遅
延回路Ｄ２の出力を入力とするインバータＩＮＶ３と、
センスアンプ活性化信号φとインバータＩＮＶ３の出力
を入力とする否定論理積ゲートＮＡＮＤ２とを備えてい
る。
号φを入力とする遅延回路（ディレイ回路）Ｄ２と、遅
延回路Ｄ２の出力を入力とするインバータＩＮＶ３と、
センスアンプ活性化信号φとインバータＩＮＶ３の出力
を入力とする否定論理積ゲートＮＡＮＤ２とを備えてい
る。
【００１４】図５に示した回路を、図２に示したメモリ
セル部およびセンスアンプ部の回路図、及び図６の波形
図を参照して説明する。
セル部およびセンスアンプ部の回路図、及び図６の波形
図を参照して説明する。
【００１５】図２には、１つのメモリセルＣ10、１本の
ワード線ＷＬ、１組のビット線対ＢＬ、ＢＬ￣、センス
アンプを構成するトランジスタＱ20、Ｑ21、Ｑ24、
Ｑ25、トランスファゲートＱ11、Ｑ12が示されている。
センスアンプはそれぞれ入出力が交叉接続されてビット
線対ＢＬ、ＢＬ￣に接続されたＮ型ＭＯＳトランジスタ
Ｑ20、Ｑ21、Ｐ型ＭＯＳトランジスタＱ24、Ｑ25を備
え、Ｎ型ＭＯＳトランジスタＱ20、Ｑ21のソースは共通
接続されてセンスアンプ駆動線信号ＳＡＮに接続されて
おり、Ｐ型ＭＯＳトランジスタＱ24、Ｑ25のソースは共
通続されてセンスアンプ駆動線信号ＳＡＰに接続されて
いる。また図２のトランスファゲートを構成するＮ型Ｍ
ＯＳトランジスタＱ11、Ｑ12のゲートは、トランスファ
ゲート制御信号ＴＧ（図５のＴＧドライバ２の出力）に
共通接続されている。
ワード線ＷＬ、１組のビット線対ＢＬ、ＢＬ￣、センス
アンプを構成するトランジスタＱ20、Ｑ21、Ｑ24、
Ｑ25、トランスファゲートＱ11、Ｑ12が示されている。
センスアンプはそれぞれ入出力が交叉接続されてビット
線対ＢＬ、ＢＬ￣に接続されたＮ型ＭＯＳトランジスタ
Ｑ20、Ｑ21、Ｐ型ＭＯＳトランジスタＱ24、Ｑ25を備
え、Ｎ型ＭＯＳトランジスタＱ20、Ｑ21のソースは共通
接続されてセンスアンプ駆動線信号ＳＡＮに接続されて
おり、Ｐ型ＭＯＳトランジスタＱ24、Ｑ25のソースは共
通続されてセンスアンプ駆動線信号ＳＡＰに接続されて
いる。また図２のトランスファゲートを構成するＮ型Ｍ
ＯＳトランジスタＱ11、Ｑ12のゲートは、トランスファ
ゲート制御信号ＴＧ（図５のＴＧドライバ２の出力）に
共通接続されている。
【００１６】メモリセルＣ10に“Ｈ”データが蓄えられ
ているとし、動作について説明する。
ているとし、動作について説明する。
【００１７】時刻ｔ0でワード線ＷＬが“Ｈ”レベルに
なると、トランジスタＱ10がオンし、ビット線ＢＬがわ
ずかに上昇する。
なると、トランジスタＱ10がオンし、ビット線ＢＬがわ
ずかに上昇する。
【００１８】トランスファゲート制御信号ＴＧが“Ｈ”
レベルであるため、トランスファゲートＱ11、Ｑ12はオ
ンしており、トランスファゲートＱ11、Ｑ12を介してビ
ット線対ＢＬ、ＢＬ￣に接続される、センスアンプ内
の、ビット線対ＢＬ′、ＢＬ′￣にも伝わり、ＢＬ′も
わずかに上昇する。
レベルであるため、トランスファゲートＱ11、Ｑ12はオ
ンしており、トランスファゲートＱ11、Ｑ12を介してビ
ット線対ＢＬ、ＢＬ￣に接続される、センスアンプ内
の、ビット線対ＢＬ′、ＢＬ′￣にも伝わり、ＢＬ′も
わずかに上昇する。
【００１９】その後、時刻ｔ1で、センスアンプ活性化
信号φが“Ｈ”レベルになると、ＳＡＰＮドライバ１に
おいて、センスアンプ活性化信号φはＮ型ＭＯＳトラン
ジスタＱ3のゲートに入力されると共に、インバータＩ
ＮＶ４を介してＰ型ＭＯＳトランジスタＱ2、Ｑ3のゲー
トに入力され、トランジスタＱ2、Ｑ3がオンする。
信号φが“Ｈ”レベルになると、ＳＡＰＮドライバ１に
おいて、センスアンプ活性化信号φはＮ型ＭＯＳトラン
ジスタＱ3のゲートに入力されると共に、インバータＩ
ＮＶ４を介してＰ型ＭＯＳトランジスタＱ2、Ｑ3のゲー
トに入力され、トランジスタＱ2、Ｑ3がオンする。
【００２０】また電位制御回路４により、ワンショット
の電位制御信号φPが作られ、トランジスタＱ1もオンす
る。よって、センスアンプ駆動信号ＳＡＮはＧＮＤレベ
ルへ、ＳＡＰは外部供給電位ＶCCレベルへ引き上げよう
とする。
の電位制御信号φPが作られ、トランジスタＱ1もオンす
る。よって、センスアンプ駆動信号ＳＡＮはＧＮＤレベ
ルへ、ＳＡＰは外部供給電位ＶCCレベルへ引き上げよう
とする。
【００２１】さらにＴＧ回路２によりトランスファゲー
ト活性化信号φTが作られ、トランスファゲート制御信
号ＴＧが時刻ｔ2で“Ｌ”になり、トランスファゲート
Ｑ11、Ｑ12がオフするため、センスアンプからビット線
対ＢＬ、ＢＬ￣の容量が見えなくなり、センスアンプ駆
動信号ＳＡＰ、ＳＡＮは高速に開く（ＳＡＰとＳＡＮの
電位差がひらく）。
ト活性化信号φTが作られ、トランスファゲート制御信
号ＴＧが時刻ｔ2で“Ｌ”になり、トランスファゲート
Ｑ11、Ｑ12がオフするため、センスアンプからビット線
対ＢＬ、ＢＬ￣の容量が見えなくなり、センスアンプ駆
動信号ＳＡＰ、ＳＡＮは高速に開く（ＳＡＰとＳＡＮの
電位差がひらく）。
【００２２】センスアンプ部のビット線対ＢＬ′、Ｂ
Ｌ′￣も、ほぼセンスアンプ駆動信号ＳＡＰ、ＳＡＮに
追従する。
Ｌ′￣も、ほぼセンスアンプ駆動信号ＳＡＰ、ＳＡＮに
追従する。
【００２３】時刻ｔ3で電位制御信号φPが“Ｈ”レベル
となり、Ｐ型ＭＯＳトランジスタＱ1はオフになる。よ
って、センスアンプ駆動信号ＳＡＰは内部降圧電位Ｖ
INTで駆動される。電位制御信号φPのワンショット幅
（時刻ｔ1〜ｔ3）は、ＳＡＰが内部降圧電位ＶINTを超
えないように設計される。
となり、Ｐ型ＭＯＳトランジスタＱ1はオフになる。よ
って、センスアンプ駆動信号ＳＡＰは内部降圧電位Ｖ
INTで駆動される。電位制御信号φPのワンショット幅
（時刻ｔ1〜ｔ3）は、ＳＡＰが内部降圧電位ＶINTを超
えないように設計される。
【００２４】以上のように、センスアンプがセンス開始
時に、センスアンプ駆動信号ＳＡＰを一定時間、内部降
圧電位ＶINTよりも高い電位の外部供給電位ＶCCと接続
することによって高速にセンス増幅が行える。
時に、センスアンプ駆動信号ＳＡＰを一定時間、内部降
圧電位ＶINTよりも高い電位の外部供給電位ＶCCと接続
することによって高速にセンス増幅が行える。
【００２５】増幅後、カラム選択線ＹＳＷを“Ｈレベ
ル”にしてビット線対ＢＬ′、ＢＬ′￣をリードアウト
信号ＲＯ、ＲＯ￣（反転）に伝え、高速に読み出すこと
ができる。
ル”にしてビット線対ＢＬ′、ＢＬ′￣をリードアウト
信号ＲＯ、ＲＯ￣（反転）に伝え、高速に読み出すこと
ができる。
【００２６】また時刻ｔ4で、トランスファゲート制御
信号ＴＧを“Ｈ”レベルにすることにより、トランスフ
ァゲートＱ11、Ｑ12がオンし、ビット線対ＢＬ、ＢＬ￣
を介して、センス増幅したデータを、メモリセルＣ10に
リストアする。
信号ＴＧを“Ｈ”レベルにすることにより、トランスフ
ァゲートＱ11、Ｑ12がオンし、ビット線対ＢＬ、ＢＬ￣
を介して、センス増幅したデータを、メモリセルＣ10に
リストアする。
【００２７】また、例えば特開平５−８９６７４号公報
には、リストアを高速化する方法として、ビット線対を
増幅するフリップフロップ型のセンスアンプが複数のセ
ンスアンプ駆動系をもつようにしたダイナミック型半導
体記憶装置が提案されている。これを図７に示す。
には、リストアを高速化する方法として、ビット線対を
増幅するフリップフロップ型のセンスアンプが複数のセ
ンスアンプ駆動系をもつようにしたダイナミック型半導
体記憶装置が提案されている。これを図７に示す。
【００２８】図７を参照すると、トランジスタＱ20、Ｑ
21、Ｑ24、Ｑ25で構成される第１のセンスアンプ、トラ
ンジスタＱ22、Ｑ23、Ｑ26、Ｑ27で構成される第２のセ
ンスアンプと複数のセンスアンプを備え、第１のセンス
アンプはセンスアンプ駆動信号ＳＡＰ、ＳＡＮで駆動さ
れ、第２のセンスアンプはカラムアドレス選択信号ＹＳ
Ｗで駆動されるようになっている。したがってセンス
時、リストア時においてセンスアンプを複数設け、セン
スアンプ駆動信号を分離していることで、センスアンプ
駆動信号の配線のインピーダンスを下げることができ、
高速にセンス増幅、リストアが行える。
21、Ｑ24、Ｑ25で構成される第１のセンスアンプ、トラ
ンジスタＱ22、Ｑ23、Ｑ26、Ｑ27で構成される第２のセ
ンスアンプと複数のセンスアンプを備え、第１のセンス
アンプはセンスアンプ駆動信号ＳＡＰ、ＳＡＮで駆動さ
れ、第２のセンスアンプはカラムアドレス選択信号ＹＳ
Ｗで駆動されるようになっている。したがってセンス
時、リストア時においてセンスアンプを複数設け、セン
スアンプ駆動信号を分離していることで、センスアンプ
駆動信号の配線のインピーダンスを下げることができ、
高速にセンス増幅、リストアが行える。
【００２９】
【発明が解決しようとする課題】図５に示した上記従来
技術の問題点について、図６を参照して説明する。
技術の問題点について、図６を参照して説明する。
【００３０】リストア時、時刻ｔ4で、トランスファゲ
ート制御信号ＴＧが“Ｈ”になると、トランスファゲー
トＱ11、Ｑ12がオンし、ビット線対ＢＬ、ＢＬ￣が接続
される。この時、センスアンプ駆動信号ＳＡＰ、ＳＡＮ
の配線の持つ容量に比べ、センスアンプに接続されるす
べてのビット線の容量の合計が非常に大きいため、セン
スアンプ駆動信号ＳＡＰ、ＳＡＮの電位が大きく下が
る。
ート制御信号ＴＧが“Ｈ”になると、トランスファゲー
トＱ11、Ｑ12がオンし、ビット線対ＢＬ、ＢＬ￣が接続
される。この時、センスアンプ駆動信号ＳＡＰ、ＳＡＮ
の配線の持つ容量に比べ、センスアンプに接続されるす
べてのビット線の容量の合計が非常に大きいため、セン
スアンプ駆動信号ＳＡＰ、ＳＡＮの電位が大きく下が
る。
【００３１】その後、ＳＡＰによりＶINTレベルまで、
またＳＡＮによりＧＮＤレベルまで、チャージされてい
くので、リストアにかかる時間が長くなる。
またＳＡＮによりＧＮＤレベルまで、チャージされてい
くので、リストアにかかる時間が長くなる。
【００３２】このように、リストアにかかる時間が長く
なると、サイクルタイムが長くなり、高速動作のＤＲＡ
Ｍの実現が難しくなる。
なると、サイクルタイムが長くなり、高速動作のＤＲＡ
Ｍの実現が難しくなる。
【００３３】具体的に、リストア開始後、すなわち時刻
ｔ4以降のセンスアンプ駆動信号ＳＡＰの電位ｖは、セ
ンスアンプ駆動信号ＳＡＰに接続されるセンスアンプの
台数、すなわちビット線対の数をＮビット線対の容量Ｃ
D、センスアンプ駆動信号ＳＡＰの配線およびセンスア
ンプ部の容量をＣSA、抵抗をＲSAとすると、次式（１）
で表わされる。
ｔ4以降のセンスアンプ駆動信号ＳＡＰの電位ｖは、セ
ンスアンプ駆動信号ＳＡＰに接続されるセンスアンプの
台数、すなわちビット線対の数をＮビット線対の容量Ｃ
D、センスアンプ駆動信号ＳＡＰの配線およびセンスア
ンプ部の容量をＣSA、抵抗をＲSAとすると、次式（１）
で表わされる。
【００３４】
【数１】
【００３５】そしてセンスアンプ駆動信号ＳＡＰが最大
に落ち込む時の時刻は、ｄｖ／ｄｔ＝０とおいて次式
（２）、（３）となる。
に落ち込む時の時刻は、ｄｖ／ｄｔ＝０とおいて次式
（２）、（３）となる。
【００３６】
【数２】
【００３７】１本のビット線に２５６ビットのメモリセ
ルを持つ６４ＭＤＲＡＭを考えて、
ルを持つ６４ＭＤＲＡＭを考えて、
【００３８】
【数３】
【００３９】とすると、センスアンプ駆動信号ＳＡＰが
最大に落ち込む時刻（ｔ−ｔ4）および電位ｖは ｔ−ｔ4＝３．５９ｎｓ ｖ＝０．６７ＶINT となり、内部降圧電位ＶINTの６７％まで落ち込む。
最大に落ち込む時刻（ｔ−ｔ4）および電位ｖは ｔ−ｔ4＝３．５９ｎｓ ｖ＝０．６７ＶINT となり、内部降圧電位ＶINTの６７％まで落ち込む。
【００４０】この最大に落ち込んだ時刻（３．５９ｎ
ｓ）以降は、メモリセルのリストアレベルとセンスアン
プ駆動信号ＳＡＰの電位とほぼ同じになるから、メモリ
セルのリストアレベルが８０％、８５％および９０％が
リストアに要する時間を計算すると、 ８０％リストア…１９．７８ｎｓ、 ８５％リストア…２３．３２ｎｓ、 ９０％リストア…２８．３０ｎｓ、 となる。
ｓ）以降は、メモリセルのリストアレベルとセンスアン
プ駆動信号ＳＡＰの電位とほぼ同じになるから、メモリ
セルのリストアレベルが８０％、８５％および９０％が
リストアに要する時間を計算すると、 ８０％リストア…１９．７８ｎｓ、 ８５％リストア…２３．３２ｎｓ、 ９０％リストア…２８．３０ｎｓ、 となる。
【００４１】したがってメモリセルのリストアレベルを
８５％として設計を行うと、リストアのために約２３．
３ｎｓ確保する必要がある。
８５％として設計を行うと、リストアのために約２３．
３ｎｓ確保する必要がある。
【００４２】また、上記特開平５−８９６７４号公報に
提案されている、リストアを高速化する方法では、セン
スアンプを複数設けるためチップ面積の増大が著しい。
提案されている、リストアを高速化する方法では、セン
スアンプを複数設けるためチップ面積の増大が著しい。
【００４３】例えば、追加分のセンスアンプの大きさが
約１０μｍとすると、２５６セル／ビット線の６４ＭＤ
ＲＡＭでは、約２．５ｍｍ2チップ面積が増大する。１
２８セル／ビット線ではその倍になる。
約１０μｍとすると、２５６セル／ビット線の６４ＭＤ
ＲＡＭでは、約２．５ｍｍ2チップ面積が増大する。１
２８セル／ビット線ではその倍になる。
【００４４】さらに、第２のセンスアンプ駆動信号にカ
ラムアドレス選択信号を使用していることから、カラム
アドレス選択信号の駆動回路に大きなサイズのトランジ
スタを使う必要があり、これもチップ面積の著しい増大
を招き、現実的ではない。
ラムアドレス選択信号を使用していることから、カラム
アドレス選択信号の駆動回路に大きなサイズのトランジ
スタを使う必要があり、これもチップ面積の著しい増大
を招き、現実的ではない。
【００４５】したがって、本発明は、上記問題点に鑑み
てなされたものであって、その目的は、ダイナミック型
半導体記憶装置のメモリセルにおけるリストアを高速に
行えるようにした半導体記憶装置を提供することにあ
る。
てなされたものであって、その目的は、ダイナミック型
半導体記憶装置のメモリセルにおけるリストアを高速に
行えるようにした半導体記憶装置を提供することにあ
る。
【００４６】
【課題を解決するための手段】前記目的を達成するた
め、本発明の半導体記憶装置は、複数のワード線と複数
のビット線の交点にダイナミック型メモリセルが配置さ
れ、該ビット線と該ビット線を増幅するセンスアンプと
がトランスファゲートを介して接続されている半導体記
憶装置であって、センスアンプ活性化信号を入力とする
第１の遅延回路と、該第１の遅延回路の出力を入力とす
る第１のインバータと、前記センスアンプ活性化信号と
前記第１のインバータの出力とを入力し第１のトランス
ファゲート活性信号を出力する第１の否定論理積ゲート
とを含むトランスファゲート制御回路と、前記センスア
ンプ活性化信号を入力とする第２の遅延回路と、該第２
の遅延回路の出力を入力とする第２のインバータと、前
記センスアンプ活性化信号及び前記第２のインバータの
出力を入力する第２の否定論理積ゲートとを備える第１
の電位制御回路と、前記トランスファゲート制御回路の
前記第１の遅延回路の出力である第２のトランスファゲ
ート活性化信号を入力とする第３の遅延回路と、該第３
の遅延回路の出力を入力とする第３のインバータと、前
記第２のトランスファゲート活性化信号と前記第３のイ
ンバータの出力とを入力する第３の否定論理積ゲートと
を備える第２の電位制御回路と、前記第１の電位制御回
路の前記第２の否定論理積ゲートの出力及び前記第２の
電位制御回路の前記第３の否定論理積ゲートの出力を入
力とする第４の否定論理積ゲートと、前記第４の否定論
理積ゲートの出力に接続され電位制御信号を出力する第
４のインバータと、前記電位制御信号に応じて、前記セ
ンスアンプ駆動線に供給する内部降圧電位を前記内部降
圧電位よりも高い電位に切替えるセンスアンプ駆動回路
と、を備えたことを特徴とする。
め、本発明の半導体記憶装置は、複数のワード線と複数
のビット線の交点にダイナミック型メモリセルが配置さ
れ、該ビット線と該ビット線を増幅するセンスアンプと
がトランスファゲートを介して接続されている半導体記
憶装置であって、センスアンプ活性化信号を入力とする
第１の遅延回路と、該第１の遅延回路の出力を入力とす
る第１のインバータと、前記センスアンプ活性化信号と
前記第１のインバータの出力とを入力し第１のトランス
ファゲート活性信号を出力する第１の否定論理積ゲート
とを含むトランスファゲート制御回路と、前記センスア
ンプ活性化信号を入力とする第２の遅延回路と、該第２
の遅延回路の出力を入力とする第２のインバータと、前
記センスアンプ活性化信号及び前記第２のインバータの
出力を入力する第２の否定論理積ゲートとを備える第１
の電位制御回路と、前記トランスファゲート制御回路の
前記第１の遅延回路の出力である第２のトランスファゲ
ート活性化信号を入力とする第３の遅延回路と、該第３
の遅延回路の出力を入力とする第３のインバータと、前
記第２のトランスファゲート活性化信号と前記第３のイ
ンバータの出力とを入力する第３の否定論理積ゲートと
を備える第２の電位制御回路と、前記第１の電位制御回
路の前記第２の否定論理積ゲートの出力及び前記第２の
電位制御回路の前記第３の否定論理積ゲートの出力を入
力とする第４の否定論理積ゲートと、前記第４の否定論
理積ゲートの出力に接続され電位制御信号を出力する第
４のインバータと、前記電位制御信号に応じて、前記セ
ンスアンプ駆動線に供給する内部降圧電位を前記内部降
圧電位よりも高い電位に切替えるセンスアンプ駆動回路
と、を備えたことを特徴とする。
【００４７】
【発明の実施の形態】本発明の実施の形態について以下
に説明する。本発明は、その好ましい実施の形態におい
て、ビット線対（図２のＢＬ、ＢＬ￣）と、センスアン
プ（図２のトランジスタＱ20、Ｑ21、Ｑ24、Ｑ25）と、
が、トランスファゲート（図２のＱ11、Ｑ12）を介して
接続され、センスアンプを駆動制御する回路として、ト
ランスファゲート（図２のＱ11、Ｑ12）の活性化を制御
するトランスファゲート活性化信号φTの遷移（リスト
ア時の“Ｌ”レベルから“Ｈ”レベルへの遷移、図３の
タイミング波形図参照）から、ワンショット信号を作
り、このワンショット信号を電位制御信号（図１の
φP）として、センスアンプ駆動回路（図１の１）に供
給する電位制御回路（図１の５参照）を備え、センスア
ンプ駆動回路（図１の１）は、この電位制御信号を受け
て、センスアンプ駆動信号（図１、図２のＳＡＰ）を、
駆動電位よりも高い電位（図１では外部電源電位ＶCC）
に接続して駆動することで、センスアンプ駆動信号の落
ち込みを小さくし、高速にリストアできるようにしたも
のである。
に説明する。本発明は、その好ましい実施の形態におい
て、ビット線対（図２のＢＬ、ＢＬ￣）と、センスアン
プ（図２のトランジスタＱ20、Ｑ21、Ｑ24、Ｑ25）と、
が、トランスファゲート（図２のＱ11、Ｑ12）を介して
接続され、センスアンプを駆動制御する回路として、ト
ランスファゲート（図２のＱ11、Ｑ12）の活性化を制御
するトランスファゲート活性化信号φTの遷移（リスト
ア時の“Ｌ”レベルから“Ｈ”レベルへの遷移、図３の
タイミング波形図参照）から、ワンショット信号を作
り、このワンショット信号を電位制御信号（図１の
φP）として、センスアンプ駆動回路（図１の１）に供
給する電位制御回路（図１の５参照）を備え、センスア
ンプ駆動回路（図１の１）は、この電位制御信号を受け
て、センスアンプ駆動信号（図１、図２のＳＡＰ）を、
駆動電位よりも高い電位（図１では外部電源電位ＶCC）
に接続して駆動することで、センスアンプ駆動信号の落
ち込みを小さくし、高速にリストアできるようにしたも
のである。
【００４８】
【実施例】上記した本発明の実施の形態について更に詳
細に説明すべく、本発明の実施例について図面を参照し
て説明する。
細に説明すべく、本発明の実施例について図面を参照し
て説明する。
【００４９】図１は本発明の半導体記憶装置の一実施例
に係るセンスアンプ駆動回路である。
に係るセンスアンプ駆動回路である。
【００５０】図１を参照すると、センスアンプ活性化信
号φによりセンスアンプ駆動信号ＳＡＰ、ＳＡＮを出力
するセンスアンプ駆動回路（ＳＡＰＮドライバ）１と、
センスアンプ活性化信号φを入力してトランスファゲー
ト活性化信号φ1を出力するトランスファゲート活性化
回路３と、トランスファゲート活性化信号φTよりトラ
ンスファゲート制御信号ＴＧを出力するトランスファゲ
ート制御回路（ＴＧドライバ）２と、センスアンプ活性
化信号φ、およびトランスファゲート活性化信号φT′
をそれぞれ入力してセンスアンプ駆動信号ＳＡＰの供給
電位を内部降圧電位ＶINTから外部電源電位ＶCCに変え
る電位制御信号φPを出力する第１、第２の電位制御回
路４、５を備えている。トランスファゲート活性化回路
３から出力されるトランスファゲート活性化信号φT′
は、トランスファゲート活性化回路３においてＴＧドラ
イバ２に供給されるトランスファゲート活性化信号φT
のパルス幅を定めるディレイ回路Ｄ１の出力に接続され
ている。
号φによりセンスアンプ駆動信号ＳＡＰ、ＳＡＮを出力
するセンスアンプ駆動回路（ＳＡＰＮドライバ）１と、
センスアンプ活性化信号φを入力してトランスファゲー
ト活性化信号φ1を出力するトランスファゲート活性化
回路３と、トランスファゲート活性化信号φTよりトラ
ンスファゲート制御信号ＴＧを出力するトランスファゲ
ート制御回路（ＴＧドライバ）２と、センスアンプ活性
化信号φ、およびトランスファゲート活性化信号φT′
をそれぞれ入力してセンスアンプ駆動信号ＳＡＰの供給
電位を内部降圧電位ＶINTから外部電源電位ＶCCに変え
る電位制御信号φPを出力する第１、第２の電位制御回
路４、５を備えている。トランスファゲート活性化回路
３から出力されるトランスファゲート活性化信号φT′
は、トランスファゲート活性化回路３においてＴＧドラ
イバ２に供給されるトランスファゲート活性化信号φT
のパルス幅を定めるディレイ回路Ｄ１の出力に接続され
ている。
【００５１】図１を参照して、センスアンプ駆動回路
１、トランスファゲート活性化回路３の構成は図５に示
した従来技術と同様とされているため構成の説明は省略
する。
１、トランスファゲート活性化回路３の構成は図５に示
した従来技術と同様とされているため構成の説明は省略
する。
【００５２】第１の電位制御回路４は、センスアンプ活
性化信号φを入力してワンショット信号を発生する回路
から構成され、図５に示した電位制御回路の構成と同様
とされる。また、第２の電位制御回路５もその回路構成
は、第１の電位制御回路４と同様とされるが、入力信号
が、トランスファゲート活性化回路３のディレイ回路Ｄ
１の出力であるトランスファゲート活性化信号φT′を
用いていることが相違している。すなわち、第２の電位
制御回路５は、トランスファゲート活性化信号φTが
“Ｌ”から“Ｈ”レベルに遷移するエッジからディレイ
回路Ｄ３の遅延時間で定まるパルス幅の信号を出力す
る。
性化信号φを入力してワンショット信号を発生する回路
から構成され、図５に示した電位制御回路の構成と同様
とされる。また、第２の電位制御回路５もその回路構成
は、第１の電位制御回路４と同様とされるが、入力信号
が、トランスファゲート活性化回路３のディレイ回路Ｄ
１の出力であるトランスファゲート活性化信号φT′を
用いていることが相違している。すなわち、第２の電位
制御回路５は、トランスファゲート活性化信号φTが
“Ｌ”から“Ｈ”レベルに遷移するエッジからディレイ
回路Ｄ３の遅延時間で定まるパルス幅の信号を出力す
る。
【００５３】第１、第２の電位制御回路４、５の出力は
否定論理和ゲートＮＡＮＤ４及びインバータＩＮＶ５を
介して電位制御信号φPとして出力され、センスアンプ
駆動回路１のＰ型ＭＯＳトランジスタＱ1のゲートに入
力されている。
否定論理和ゲートＮＡＮＤ４及びインバータＩＮＶ５を
介して電位制御信号φPとして出力され、センスアンプ
駆動回路１のＰ型ＭＯＳトランジスタＱ1のゲートに入
力されている。
【００５４】図１に示した回路の動作について、メモリ
セル部およびセンスアンプ部の回路構成を示した図２、
及び、動作波形図を示した図３を参照して説明する。
セル部およびセンスアンプ部の回路構成を示した図２、
及び、動作波形図を示した図３を参照して説明する。
【００５５】まず、初期状態としてセンスアンプ駆動信
号ＳＡＰ、ＳＡＮおよびビット線対ＢＬ、ＢＬ￣、セン
スアンプ側のビット線対ＢＬ′、ＢＬ′￣は、内部降圧
電源電位ＶINTの１／２にバランスされ、トランスファ
ゲート制御信号ＴＧは“Ｈ”レベルとされ、トランスフ
ァゲートＱ11、Ｑ12はオンしている。また、カラムアド
レス選択信号ＹＳＷは“Ｌ”レベルとされておりビット
線対は非選択とされ、データ読み出し線ＲＯ、ＲＯ￣は
電位ＶINTにプリチャージされている。
号ＳＡＰ、ＳＡＮおよびビット線対ＢＬ、ＢＬ￣、セン
スアンプ側のビット線対ＢＬ′、ＢＬ′￣は、内部降圧
電源電位ＶINTの１／２にバランスされ、トランスファ
ゲート制御信号ＴＧは“Ｈ”レベルとされ、トランスフ
ァゲートＱ11、Ｑ12はオンしている。また、カラムアド
レス選択信号ＹＳＷは“Ｌ”レベルとされておりビット
線対は非選択とされ、データ読み出し線ＲＯ、ＲＯ￣は
電位ＶINTにプリチャージされている。
【００５６】メモリセルＣ10には、セル“Ｈ”のデータ
が蓄えられているものとし、時刻ｔ 0でワード線ＷＬが
“Ｈ”レベルになると、セルトランジスタＱ10がオン
し、ビット線ＢＬの電位が少しだけ高くなる。
が蓄えられているものとし、時刻ｔ 0でワード線ＷＬが
“Ｈ”レベルになると、セルトランジスタＱ10がオン
し、ビット線ＢＬの電位が少しだけ高くなる。
【００５７】そして時刻ｔ1でセンスアンプ活性化信号
φが“Ｈ”レベルになると、電位制御回路４により電位
制御信号φPが“Ｌ”レベルとなり、ＳＡＰＮドライバ
１のトランジスタＱ1、Ｑ2、Ｑ3がオンし、センスアン
プ駆動信号ＳＡＰは外部電源電位ＶCC、および内部降圧
電位ＶINT、ＳＡＮは接地電位ＧＮＤに接続され、開い
ていく。
φが“Ｈ”レベルになると、電位制御回路４により電位
制御信号φPが“Ｌ”レベルとなり、ＳＡＰＮドライバ
１のトランジスタＱ1、Ｑ2、Ｑ3がオンし、センスアン
プ駆動信号ＳＡＰは外部電源電位ＶCC、および内部降圧
電位ＶINT、ＳＡＮは接地電位ＧＮＤに接続され、開い
ていく。
【００５８】トランスファゲート活性化回路３によりト
ランスファゲート活性化信号φPが“Ｌ”レベルになる
ので、時刻ｔ2でトランスファゲート制御信号ＴＧが
“Ｌ”レベルとなり、トランスファゲートＱ11、Ｑ12が
オフし、ビット線対ＢＬ、ＢＬ￣が切り離されるので容
量が減り、センスアンプ内のビット線対ＢＬ′、ＢＬ′
￣を高速に増幅する。
ランスファゲート活性化信号φPが“Ｌ”レベルになる
ので、時刻ｔ2でトランスファゲート制御信号ＴＧが
“Ｌ”レベルとなり、トランスファゲートＱ11、Ｑ12が
オフし、ビット線対ＢＬ、ＢＬ￣が切り離されるので容
量が減り、センスアンプ内のビット線対ＢＬ′、ＢＬ′
￣を高速に増幅する。
【００５９】時刻ｔ3で、電位制御信号φPが“Ｈ”レベ
ルとなり、センスアンプ駆動回路１のＰ型ＭＯＳトラン
ジスタＱ1がオフし、センスアンプ駆動信号ＳＡＰは内
部降圧電位ＶINTのみから供給される。
ルとなり、センスアンプ駆動回路１のＰ型ＭＯＳトラン
ジスタＱ1がオフし、センスアンプ駆動信号ＳＡＰは内
部降圧電位ＶINTのみから供給される。
【００６０】センスアンプ駆動線ＳＡＰに外部電源電位
ＶCCで供給する時間（ｔ1〜ｔ3）、すなわち第１の電位
制御回路４のワンショット信号のパルス幅（ディレイ回
路Ｄ２の遅延時間で定まる）は、ＳＡＰの電位が内部降
圧電位ＶINTのレベルを超えないように設定してある。
ＶCCで供給する時間（ｔ1〜ｔ3）、すなわち第１の電位
制御回路４のワンショット信号のパルス幅（ディレイ回
路Ｄ２の遅延時間で定まる）は、ＳＡＰの電位が内部降
圧電位ＶINTのレベルを超えないように設定してある。
【００６１】ビット線対ＢＬ′、ＢＬ￣′の増幅後、カ
ラムアドレス選択信号ＹＳＷを“Ｈ”レベルにして、デ
ータをデータ読み出し線ＲＯ、ＲＯ￣に伝え、メモリセ
ルのデータを読み出す。
ラムアドレス選択信号ＹＳＷを“Ｈ”レベルにして、デ
ータをデータ読み出し線ＲＯ、ＲＯ￣に伝え、メモリセ
ルのデータを読み出す。
【００６２】次に、トランスファゲート活性化信号φT
が“Ｈ”レベルとなって、時刻ｔ4でトランスファゲー
ト制御信号ＴＧが“Ｈ”レベルとなり、トランスファゲ
ートＱ11、Ｑ12がオンする。
が“Ｈ”レベルとなって、時刻ｔ4でトランスファゲー
ト制御信号ＴＧが“Ｈ”レベルとなり、トランスファゲ
ートＱ11、Ｑ12がオンする。
【００６３】これによって、センスアンプとビット線Ｂ
Ｌ、ＢＬ￣が接続されて、メモリセルへのリストアが開
始される。
Ｌ、ＢＬ￣が接続されて、メモリセルへのリストアが開
始される。
【００６４】トランスファゲート活性化信号φT′によ
り、第２の電位制御回路５でワンショット信号（パルス
幅は遅延素子Ｄ３で定められる）が作られ、電位制御信
号φPが時刻ｔ5で“Ｌ”レベルになって、センスアンプ
駆動回路１のＰ型ＭＯＳトランジスタＱ1がオンし、セ
ンスアンプ駆動信号ＳＡＰが、再び外部電源電位ＶCCと
接続される。
り、第２の電位制御回路５でワンショット信号（パルス
幅は遅延素子Ｄ３で定められる）が作られ、電位制御信
号φPが時刻ｔ5で“Ｌ”レベルになって、センスアンプ
駆動回路１のＰ型ＭＯＳトランジスタＱ1がオンし、セ
ンスアンプ駆動信号ＳＡＰが、再び外部電源電位ＶCCと
接続される。
【００６５】リストア時には、センスアンプ駆動信号Ｓ
ＡＰの配線容量に比べ、容量の大きなビット線対が接続
されるため、センスアンプ駆動信号ＳＡＰの電位は大き
く落ち込むが、センスアンプ駆動信号ＳＡＰを内部降圧
電位ＶINTよりも高い電位の外部電源電位ＶCCと接続さ
せることによって、落ち込みのレベルを抑えると共に、
高速に充電すなわちリストアを行うことができる。
ＡＰの配線容量に比べ、容量の大きなビット線対が接続
されるため、センスアンプ駆動信号ＳＡＰの電位は大き
く落ち込むが、センスアンプ駆動信号ＳＡＰを内部降圧
電位ＶINTよりも高い電位の外部電源電位ＶCCと接続さ
せることによって、落ち込みのレベルを抑えると共に、
高速に充電すなわちリストアを行うことができる。
【００６６】そして、センスアンプ駆動信号ＳＡＰの電
位が、内部降圧電位ＶINTを超えないようにするため、
一定時間後の時刻ｔ6で、電位制御信号φPを“Ｈ”レベ
ルにして、センスアンプ駆動回路１のＰ型ＭＯＳトラン
ジスタＱ1をオフにして、センスアンプ駆動信号ＳＡＰ
と外部電源電位ＶCCとを切り離す。
位が、内部降圧電位ＶINTを超えないようにするため、
一定時間後の時刻ｔ6で、電位制御信号φPを“Ｈ”レベ
ルにして、センスアンプ駆動回路１のＰ型ＭＯＳトラン
ジスタＱ1をオフにして、センスアンプ駆動信号ＳＡＰ
と外部電源電位ＶCCとを切り離す。
【００６７】このように、リストア開始時に、センスア
ンプ駆動信号ＳＡＰを一定時間外部電源電位ＶCCと接続
することにより、ＳＡＰの電位の落ち込みを小さくし、
高速にリストアを行うことができる。
ンプ駆動信号ＳＡＰを一定時間外部電源電位ＶCCと接続
することにより、ＳＡＰの電位の落ち込みを小さくし、
高速にリストアを行うことができる。
【００６８】リストア開始後の、センスアンプ駆動信号
ＳＡＰの電位をｖ′、ビット線対の数Ｎ、ビット線対の
容量ＣD、ＳＡＰの配線容量およびセンスアンプ部の容
量をＣSA、抵抗をＲSAとすると、次式（４）となる。
ＳＡＰの電位をｖ′、ビット線対の数Ｎ、ビット線対の
容量ＣD、ＳＡＰの配線容量およびセンスアンプ部の容
量をＣSA、抵抗をＲSAとすると、次式（４）となる。
【００６９】
【数４】
【００７０】センスアンプ駆動信号ＳＡＰを外部電源電
位ＶCCに接続する時刻を、リストア開始時刻、すなわち
ｔ5＝ｔ4とし、１本のビット線に２５６ビットのメモリ
セルを持つ６４ＭＤＲＡＭを考えて、次のようになる。
位ＶCCに接続する時刻を、リストア開始時刻、すなわち
ｔ5＝ｔ4とし、１本のビット線に２５６ビットのメモリ
セルを持つ６４ＭＤＲＡＭを考えて、次のようになる。
【００７１】
【数５】
【００７２】また、内部子降圧電位ＶINT、外部電源電
位ＶCCをそれぞれ、 ＶINT＝２．２Ｖ、 ＶCC＝３．３Ｖ、 とすると、センスアンプ駆動信号ＳＡＰの電位が最大に
落ち込む時の時刻とその電位は、 ｔ−ｔ4＝１．７１ｎｓ ｖ＝０．８５ＶINT となり、内部降圧電位ＶINTの８５％までしか落ち込ま
ない。
位ＶCCをそれぞれ、 ＶINT＝２．２Ｖ、 ＶCC＝３．３Ｖ、 とすると、センスアンプ駆動信号ＳＡＰの電位が最大に
落ち込む時の時刻とその電位は、 ｔ−ｔ4＝１．７１ｎｓ ｖ＝０．８５ＶINT となり、内部降圧電位ＶINTの８５％までしか落ち込ま
ない。
【００７３】また、従来技術と同様に、メモリセルのリ
ストアレベルが８０％、８５％、９０％になるまで要す
る時間を計算すると、 ８０％リストア…３．１５ｎｓ ８５％リストア…３．５８ｎｓ ９０％リストア…３．９８ｎｓ と高速に行うことができる。
ストアレベルが８０％、８５％、９０％になるまで要す
る時間を計算すると、 ８０％リストア…３．１５ｎｓ ８５％リストア…３．５８ｎｓ ９０％リストア…３．９８ｎｓ と高速に行うことができる。
【００７４】さらにセンスアンプ駆動信号ＳＡＰと外部
電源電位ＶCCを接続する時間すなわち、第２の電位制御
回路５のワンショットパルス幅の時間は、センスアンプ
駆動信号ＳＡＰの電位がＶINTを超えないようにするた
めに、 ｔ4〜ｔ5＝４．７２ｎｓ 以下にすればよい。
電源電位ＶCCを接続する時間すなわち、第２の電位制御
回路５のワンショットパルス幅の時間は、センスアンプ
駆動信号ＳＡＰの電位がＶINTを超えないようにするた
めに、 ｔ4〜ｔ5＝４．７２ｎｓ 以下にすればよい。
【００７５】実際には、安全を見込んでさらに小さい値
にするため、上記のリストア時間はもう少し長くなる
が、従来に比べ大きく短縮できる。
にするため、上記のリストア時間はもう少し長くなる
が、従来に比べ大きく短縮できる。
【００７６】図４に、本発明の第２の実施例の構成を示
す。図４を参照すると、本実施例は、前記第１の実施例
の構成を示す図１において、センス開始時に動作する第
１電位制御回路４と、リストア開始時に動作する第２の
電位制御回路５を１つの電位制御回路６で構成したもの
である。すなわち、電位制御回路６は、トランスファゲ
ート活性化信号φTを入力とするディレイ回路Ｄ２と、
インバータＩＮＶ３と、トランスファゲート活性化信号
φTとインバータＩＮＶ３の出力を入力とする、否定論
理積ゲートＮＡＮＤ２、及び否定論理和ゲートＮＯＲ１
と、ＮＯＲ１の出力を入力とするインバータＩＮＶ４
と、否定論理積ゲートＮＡＮＤ２とインバータＩＮＶ４
の出力を入力とする否定論理積ゲートＮＡＮＤ３と、か
ら構成され、否定論理積ゲートＮＡＮＤ３の出力はイン
バータＩＮＶ５を介して電位制御信号φPとして出力さ
れる。
す。図４を参照すると、本実施例は、前記第１の実施例
の構成を示す図１において、センス開始時に動作する第
１電位制御回路４と、リストア開始時に動作する第２の
電位制御回路５を１つの電位制御回路６で構成したもの
である。すなわち、電位制御回路６は、トランスファゲ
ート活性化信号φTを入力とするディレイ回路Ｄ２と、
インバータＩＮＶ３と、トランスファゲート活性化信号
φTとインバータＩＮＶ３の出力を入力とする、否定論
理積ゲートＮＡＮＤ２、及び否定論理和ゲートＮＯＲ１
と、ＮＯＲ１の出力を入力とするインバータＩＮＶ４
と、否定論理積ゲートＮＡＮＤ２とインバータＩＮＶ４
の出力を入力とする否定論理積ゲートＮＡＮＤ３と、か
ら構成され、否定論理積ゲートＮＡＮＤ３の出力はイン
バータＩＮＶ５を介して電位制御信号φPとして出力さ
れる。
【００７７】ディレイ回路は、通常インバータのチェー
ンで構成されるため、本実施例の電位制御回路６におい
ては、ディレイ回路Ｄ２を１つにすることで素子数を減
らし、チップ面積を小さくしている。
ンで構成されるため、本実施例の電位制御回路６におい
ては、ディレイ回路Ｄ２を１つにすることで素子数を減
らし、チップ面積を小さくしている。
【００７８】本実施例の動作については、前記第１の実
施例と同様であり、リストア時にセンスアンプ駆動信号
ＳＡＰを一定時間ＶCCと接続することにより、高速にリ
ストアが行える。
施例と同様であり、リストア時にセンスアンプ駆動信号
ＳＡＰを一定時間ＶCCと接続することにより、高速にリ
ストアが行える。
【００７９】
【発明の効果】以上説明したように、本発明によれば、
メモリセルへのリストア時にセンスアンプ駆動信号を高
い電位の外部電源電位と一定時間接続するように構成し
たことにより、メモリセルのリストア時間を短くするこ
とができるという効果を奏する。
メモリセルへのリストア時にセンスアンプ駆動信号を高
い電位の外部電源電位と一定時間接続するように構成し
たことにより、メモリセルのリストア時間を短くするこ
とができるという効果を奏する。
【図面の簡単な説明】
【図１】本発明の一実施例の回路構成を示す図である。
【図２】本発明の一実施例のセンスアンプ駆動回路が適
用されるメモリセル部およびセンスアンプ部の回路構成
の一例を示す図である。
用されるメモリセル部およびセンスアンプ部の回路構成
の一例を示す図である。
【図３】本発明の一実施例の動作を説明するための各部
における信号波形を示すタイミング波形図である。
における信号波形を示すタイミング波形図である。
【図４】本発明の別の実施例の回路構成を示す図であ
る。
る。
【図５】従来技術の回路構成を示す図である。
【図６】図５に示した従来技術の各部における信号波形
を示すタイミング波形図である。
を示すタイミング波形図である。
【図７】別の従来技術の回路構成を示す図である。
１ センスアンプ駆動回路 ２ トランスファゲート制御回路 ３ トランスファゲート活性化回路 ４〜６ 電位制御回路
───────────────────────────────────────────────────── フロントページの続き (58)調査した分野(Int.Cl.7，ＤＢ名) G11C 11/407
Claims (1)
- 【請求項１】複数のワード線と複数のビット線の交点に
ダイナミック型メモリセルが配置され、該ビット線と該
ビット線を増幅するセンスアンプとがトランスファゲー
トを介して接続されている半導体記憶装置であって、 センスアンプ活性化信号を入力とする第１の遅延回路
と、該第１の遅延回路の出力を入力とする第１のインバ
ータと、前記センスアンプ活性化信号と前記第１のイン
バータの出力とを入力し第１のトランスファゲート活性
信号を出力する第１の否定論理積ゲートとを含むトラン
スファゲート制御回路と、 前記センスアンプ活性化信号を入力とする第２の遅延回
路と、該第２の遅延回路の出力を入力とする第２のイン
バータと、前記センスアンプ活性化信号及び前記第２の
インバータの出力を入力する第２の否定論理積ゲートと
を備える第１の電位制御回路と、 前記トランスファゲート制御回路の前記第１の遅延回路
の出力である第２のトランスファゲート活性化信号を入
力とする第３の遅延回路と、該第３の遅延回路の出力を
入力とする第３のインバータと、前記第２のトランスフ
ァゲート活性化信号と前記第３のインバータの出力とを
入力する第３の否定論理積ゲートとを備える第２の電位
制御回路と、 前記第１の電位制御回路の前記第２の否定論理積ゲート
の出力及び前記第２の電位制御回路の前記第３の否定論
理積ゲートの出力を入力とする第４の否定論理積ゲート
と、 前記第４の否定論理積ゲートの出力に接続され電位制御
信号を出力する第４のインバータと、 前記電位制御信号に応じて、前記センスアンプ駆動線に
供給する内部降圧電位を前記内部降圧電位よりも高い電
位に切替えるセンスアンプ駆動回路と、 を備えたことを特徴とする半導体記憶装置。
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