KR100303043B1 - 단일-칩다이나믹랜덤액세스메모리시스템및그시스템의동작방법 - Google Patents

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Abstract

다이나믹 랜덤 액세스 메모리 (DRAM) 시스템을 더 고속으로 동작시키기 위해 그리고 DRAM 시스템을 더 소형으로 만들기 위해, DRAM 시스템은 DRAM 셀에 접속된 제 1 비트 라인을 갖는 DRAM 셀 어레이를 포함하며, 이때 상기 DRAM 셀은 제 2 전압보다 더 낮은 제 1 전압을 저장하며, 센스 증폭기부는 제 2 비트 라인을 가지며 상기 제 2 라인의 데이터를 상기 제 1 전압으로 증폭한다. 상기 센스 증폭기부는, 상기 제 1 비트 라인과 상기 제 2 비트 라인을 전기적으로 접속하며, 상기 제 1 비트 라인 및 상기 제 2 비트 라인이 전기적으로 접속될 때 상기 제 2 전압보다 더 높은 제 3 전압을 상기 제 2 비트 라인으로 공급하며, 상기 제 2 비트 라인의 전압이 상기 제 1 전압에 도달하기 전 상기 제 3 전압의 공급을 중단시킨다.

Description

단일-칩 다이나믹 랜덤 액세스 메모리 시스템 및 그 시스템의 동작 방법{SINGLE-CHIP DYNAMIC RANDOM ACCESS MEMORY (DRAM) SYSTEM AND METHOD FOR OPERATING THE SYSTEM}
본 발명은 일반적으로 단일-칩 다이나믹 랜덤 액세스 메모리 (RAM) 시스템에 관한 것으로, 특히, 고속 동작 및 고 집적도를 실현하는 DRAM 시스템에 관한 것이다.
최근의 단일-칩 다이나믹 랜덤 액세스 메모리 (DRAM) 시스템의 제조에 대한 기술적 진보에 따라, DRAM 시스템들이 고집적화되고 있으며, DRAM 시스템의 칩 크기가 더욱 작아지고 있다.
예를들면, 이전의 종래의 DRAM 시스템에서는 일 비트 라인에 128 DRAM 셀을 부착하였으나, 오늘날의 시스템에서는, 일 비트 라인에 256 DRAM 셀을 부착하고 있다. 따라서, DRAM 셀의 갯수가 종래의 DRAM 시스템에서의 갯수와 같으면, 현재의 기술에 따르면, 비트 라인들에 접속된 센스 증폭기의 갯수가 감소하게 된다. 그 결과, 현재의 기술에 따른 DRAM 시스템이 이전의 DRAM 시스템보다 더 작아지게 된다.
그러나, 비트 라인에 256 DRAM 셀을 접속하기 때문에, 비트 라인의 길이가 더 길어지게 된다. 그 결과, 비트 라인의 용량이 더 커지게 된다. 따라서, 현재의 기술에 따른 DRAM 시스템의 동작 속도가 이전의 DRAM 시스템의 동작속도보다 더 느려지게 된다.
또한, 현재의 기술에 따른 DRAM 시스템에서는, DRAM 메모리 셀들을 동작시키는데 사용하는 내부 전압이 DRAM 시스템 칩의 외부로부터 DRAM 시스템으로 공급하는 외부전압보다 더 낮다. 또, DRAM 셀들은 가능한 한 작게 제조하고 있다.그 결과, DRAM 셀들의 절연파괴 전압이 낮아지게 된다. 예를들어, 64 M DRAM 에서는, 외부전압 (VCC) 을 VCC= 3.3 V 로, 내부전압 (VINT) 을 VINT= 2.2 V 로 설정한다.
그러므로, DRAM 셀들을 보호하기 위하여 DRAM 시스템을 동작시키는데 고전압을 사용하지 않기 때문에, 현재 기술에 따른 DRAM 시스템의 동작 속도가 이전의 DRAM 시스템의 동작속도보다 더 느려지게 된다.
이와 같은 문제를 해결하기 위해, 다음과 같이, DRAM 시스템을 제조한다. 도 1 및 도 2 는 종래의 (관련 기술이나 선행 기술은 아님) DRAM 시스템을 나타낸 것이다. 특히, 도 1 은 센스 증폭기를 제어하는 신호 발생기를 나타내며, 도 2 는 종래의 DRAM 시스템에서의 센스 증폭기를 나타낸다.
도 1 에 나타낸 신호 발생기는 센스 증폭기 활성화 신호 (φ)를 수신하며, 그 센스 증폭기 활성화 신호 (φ) 를 이용하여, 전송 게이트 활성화 신호 (TG), 제 1 기준 전압 신호 (SAN), 및 제 2 기준 전압 신호 (SAP) 를 발생한다.
신호 발생기는 증폭기 활성화 신호 (φ) 및 제 2 제어 신호 (φP) 를 수신하고 제 1 기준 전압 신호 (SAN) 및 제 2 기준 전압 신호 (SAP) 를 발생하는 센스 증폭기 활성화 회로 (1), 제 1 제어 신호 (φT)수신하고 전송 게이트 활성화 신호 (TG) 를 발생하는 전송 게이트 활성화 회로 (2), 증폭기 활성화 신호 (φ) 를 수신하고 제 1 제어 신호 (φT)를 발생하는 제 1 제어 신호 발생기 (3), 및 증폭기 활성화 신호 (φ) 를 수신하고 제 2 제어 신호 (φP) 를 발생하는 제 2 제어 신호 발생기 (4) 를 포함한다.
제 1 제어 신호 발생기 (3) 는 증폭기 활성화 신호 (φ) 를 수신하는 노드 (ND1); 상기 노드 (ND1) 에 접속된 입력 노드 및 지연된 증폭기 활성화 신호 (φ) 를 출력하는 출력 노드를 가지는 지연 회로 (D1) (예를들면, 여기서 지연 회로 (D1) 의 지연 시간은 미리 정해짐); 상기 지연 회로 (D1) 의 출력 노드에 접속된 입력 노드 및 상기 지연된 증폭기 활성화 신호 (φ) 의 반전 신호를 출력하는 출력 노드를 가지는 인버터 (INV2); 및 상기 노드 (ND1) 에 접속된 제 1 입력 노드와 상기 인버터 (INV2) 의 출력 노드에 접속된 제 2 입력 노드 및 상기 제 1 제어 신호 (φT)를 출력하는 출력 노드를 갖는 NAND 회로 (NAND1) 를 포함한다.
전송 게이트 활성화 회로 (2) 는 제 1 제어 신호 (φT) 를 증폭하고, 그 증폭된 제 1 제어 신호 (φT)를 전송 게이트 활성화 신호 (TG) 로서 출력한다.
제 2 제어 신호 발생기 (4) 는 증폭기 활성화 신호 (φ) 를 수신하는 노드 (ND2); 상기 노드 (ND2) 에 접속된 입력 노드 및 지연된 증폭기 활성화 신호 (φ) 출력하는 출력 노드를 가지는 지연 회로 (D2) (예를들어, 여기서 지연 회로 (D2) 의 지연 시간은 미리 정해짐); 상기 지연 회로 (D2) 의 출력 노드에 접속된 입력 노드 및 상기 지연된 증폭기 활성화 신호 (φ) 의 반전 신호를 출력하는 출력 노드를 가지는 인버터 (INV3); 및 상기 노드 (ND2) 에 접속된 제 1 입력 노드와 상기 인버터 (INV3) 의 출력 노드에 접속된 제 2 입력 노드와 출력 노드를 갖는 NAND 회로 (NAND2) 를 포함한다.
센스 증폭기 활성화 회로 (1) 는 증폭기 활성화 신호 (φ) 를 수신하는 노드 (ND3); 상기 노드 (ND3) 에 접속된 게이트 및 제 1 기준 전압 (예를들면, 접지 전압) 과 노드 (ND4) 사이의 소오스-드레인 경로를 갖는 N-형 금속 산화물 반도체 (MOS) 트랜지스터 (Q3); 상기 노드 (ND3) 에 접속된 입력 노드 및 반전된 증폭기 활성화 신호 (φ) 를 출력하는 출력 노드를 갖는 인버터 (INV1); 상기 인버터 (INV1) 의 출력 노드에 접속된 게이트 및 노드 (ND5) 와 제 2 기준 전압 (예를들면, 내부 전압 (VINT)) 사이의 소오스-드레인 경로를 갖는 P-형 MOS 트랜지스터 (Q2); 및 상기 노드 (ND5) 와 제 3 기준 전압 (예를들면, 외부 전압 (VCC)) 사이의 소오스-드레인 경로를 갖는 P-형 MOS 트랜지스터 (Q1) 을 포함한다. 제 1 기준 전압 신호 (SAN) 는 노드 (ND4) 로부터 출력되며, 제 2 기준 전압 신호 (SAP) 는 노드 (ND5) 로부터 출력된다.
도 1 에서, NAND 회로 (NAND2) 의 출력 노드는 NAND 회로 (NAND2) 의 출력 노드의 전압을 증폭하여 제 2 제어 신호 (φP) 를 출력하기 위해, 직렬로 접속된 인버터 (INV4 및 INV5) 를 통해 P-형 MOS 트랜지스터 (Q1) 의 게이트에 접속된다. 그러나, NAND 회로 (NAND2) 의 출력 노드의 전압이 충분한 값을 갖는 경우에는, NAND 회로 (NAND2) 의 출력 노드를 P-형 MOS 트랜지스터 (Q1) 의 게이트에 직접 접속할 수도 있다. 이 경우, 인버터 (INV4 및 INV5) 는 생략한다.
또한, 제 1 제어 신호 (φT) 가 충분한 값을 갖는 경우에는, 전송 게이트 활성화 회로 (2) 에 의한 증폭 없이, 제 1 제어 신호 (φT)를 전송 게이트 활성화 신호 (TG) 로 사용할 수 있다. 이 경우, 전송 게이트 활성화 회로 (2) 는 생략한다.
도 2 는 도 1에 나타낸 신호 발생기에 의해 제어되는 센스 증폭기를 나타낸 것이다.
이 센스 증폭기는 제 1 기준 전압 신호 (SAN) 을 수신하는 노드 (ND11); 상기 제 2 기준 전압 신호 (SAP) 를 수신하는 노드 (ND12); 노드 (ND11) 와 노드 (ND13) 사이의 소오스-드레인 경로, 및 상기 노드 (ND14) 에 접속된 게이트를 갖는 N-형 MOS 트랜지스터 (Q20); 노드 (ND11) 와 노드 (ND14) 사이의 소오스-드레인 경로, 및 상기 노드 (ND13) 에 접속된 게이트를 갖는 N-형 MOS 트랜지스터 (Q21); 노드 (ND12) 와 노드 (ND13) 사이의 소오스-드레인 경로, 및 노드 (ND14) 에 접속된 게이트를 갖는 P-형 MOS 트랜지스터 (Q24); 노드 (ND12) 와 노드 (ND14) 사이의 소오스-드레인 경로, 및 노드 (ND13) 에 접속된 게이트를 갖는 P-형 MOS 트랜지스터 (Q25); 및 노드 (ND13) 및 노드 (ND14) 에 각각 접속된 한 쌍의 비트 라인 (BL' 및 BL'￣) 를 포함한다.
또, 센스 증폭기는 기준 전압 (VSS) 를 수신하는 노드 (ND15); 노드 (ND15) 와 노드 (ND16) 사이의 소오스-드레인 경로, 및 상기 비트 라인 (BL') 에 접속된 게이트를 갖는 N-형 MOS 트랜지스터 (Q30); 노드 (ND15) 와 노드 (ND17) 사이의 소오스-드레인 경로, 및 상기 비트 라인 (BL'￣) 에 접속된 게이트를 갖는 N-형 MOS 트랜지스터 (Q31); 노드 (ND16) 과 데이터 라인 (RO) 사이의 소오스-드레인 경로, 및 열 어드레스 선택 라인 (YSW) 에 접속된 게이트를 갖는 N-형 MOS 트랜지스터 (Q32); 및 노드 (ND17) 과 데이터 라인 (RO￣) 사이의 소오스-드레인 경로, 및 열 어드레스 선택 라인 (YSW) 에 접속된 게이트를 갖는 N-형 MOS 트랜지스터 (Q33) 을 포함한다.
또한, 센스 증폭기는 비트 라인 (BL') 과 (BL) 사이의 소오스-드레인 경로, 및 상기 전송 게이트 활성화 신호 (TG) 를 수신하는 게이트를 갖는 N-형 MOS 트랜지스터 (Q11); 및 비트 라인 (BL'￣) 과 (BL￣) 사이의 소오스-드레인 경로, 및 상기 전송 게이트 활성화 회로 (TG) 를 수신하는 게이트를 갖는 N-형 MOS 트랜지스터 (Q12) 를 포함한다.
비트 라인 쌍 (BL 및 BL￣) 은 DRAM 셀 어레이 내에 포함된다. DRAM 셀 어레이는 복수의 비트 라인 쌍, 워드 라인, 및 DRAM 셀들을 포함한다. 그러나, 도 2 에서는, 단지 하나의 DRAM 셀만을 예로서 나타내었다. DRAM 셀은 워드 라인 (WL) 에 접속된 게이트, 및 비트 라인 (BL) 과 노드 (ND18) 사이의 소오스-드레인 경로를 갖는 N-형 MOS 트랜지스터 (Q10); 및 노드 (ND18) 과 기준 전압 (예를들면, 접지 전압) 사이에 접속된 커패시터 (C10) 을 포함한다.
도 3 은 데이터 판독시, 도 1 에 나타낸 신호 발생기 및 도 2 에 나타낸 센스 증폭기의 동작을 설명하는 타이밍도이다.
예를들면, 커패시터 (C10) 은 액티브 레벨 (예를들면, "1" 또는 "H") 을 나타내는 전압을 갖는다.
시간 t0 에서, MOS 트랜지스터 (Q10) 는, 워드 라인 (WL) 이 액티브 레벨 (예를들면, "1" 또는 "H") 로 활성화되기 때문에, 턴온된다. 그 결과, 비트라인 (BL) 의 전압이 약간 증가하게 된다. 이 때, 전송 게이트인 MOS 트랜지스터 (Q11 및 Q12) 는, 전송 게이트 제어 신호 (TG) 가 액티브 레벨 (예를들면, "1" 또는 "H") 를 갖기 때문에, 온이다. 따라서, 비트 라인 쌍 (BL 및 BL￣) 이 비트 라인 쌍 (BL' 및 BL'￣) 에 전기적으로 접속되게 된다. 그 결과, 비트 라인 (BL) 의 전압이 비트 라인 (BL') 로 전송되게 된다.
시간 t1 에서, 센스 증폭기 활성화 신호 (φ) 는 인액티브 레벨 (예를들면, "0" 또는 "L") 로부터 액티브 레벨 (예를들면, "1" 또는 "H") 로 변화한다. 따라서, 제 1 제어 신호 발생기 (3) 는, 제 1 제어 신호 (φT)를 시간 t1 과 시간 t4 사이에 액티브 레벨 (예를들면, "1" 또는 "H") 로부터 인액티브 레벨 (예를들면, "0" 또는 "L") 로 변화시키고, 제 2 제어 신호 발생기 (4) 는, 제 2 제어 신호 (φP)를 시간 t1 과 시간 t3 사이에 액티브 레벨 (예를들면, "1" 또는 "H") 로부터 인액티브 레벨 (예를들면, "0" 또는 "L") 로 변화시킨다.
이 때, 전송 게이트 제어 신호 (TG) 는 제 1 제어 신호 (φT)에 응답하여 인액티브 레벨 (예를들면, "0" 또는 "L") 로 변화된다. 따라서, 비트 라인 쌍 (BL' 및 BL'￣) 이 비트 라인 쌍 (BL 및 BL￣) 과 전기적으로 단절되게 된다.
또, 시간 t1 과 시간 t3 사이에서, 노드 (ND5 및 ND12) 는 제 2 기준 전압 (예를들면, 내부 전압 (VINT)) 과 전기 접속되며, 아울러 종래의 시스템의 내부에서 외부 전압 (VCC)를 사용하지 않는 경우에도, 비트 라인 (BL') 을 더 빨리 충전시키기 위해 제 3 기준 전위 (예를들면, 외부 전압 (VCC)) 에 전기적으로 접속된다.
그 결과, 비트 라인 (BL') 의 전압이 즉시 내부 전압 (VINT) 까지 도달하며, 비트 라인 (BL'￣) 의 전압이 0 V (예를들면, 접지 전압) 로 된다.
시간 t1 및 시간 t3 사이의 기간은, 노드 (ND5 및 ND12) 의 전압이 DRAM 셀을 보호하기 위해 내부 전압 (VINT)를 초과하지 않도록 설계하여야 한다.
시간 t3' 에서, 열 주소 선택 라인 (YSW) 의 전압은 인액티브 레벨 (예를들면, "0" 또는 "L") 로부터 액티브 레벨 (예를들면, "1" 또는 "H") 로 변화한다. 따라서, 이 시점에서는, 비트 라인 (BL') 의 전압이 제 2 기준 전압 (예를들면, 내부 전압 (VINT)) 이기 때문에, 기준 전압 (VSS) 이 MOS 트랜지스터 (Q30 및 Q32) 를 통하여 데이터 라인 (RO) 로 출력되게 된다. 반면, 비트 라인 (BL'￣) 의 전압이 제 1 기준 전압 (예를들면, 접지 전압) 이기 때문에, 기준 전압 (VSS) 이 MOS 트랜지스터 (Q31 및 Q33) 을 통하여 데이터 라인 (RO￣) 로 출력되지 않게 된다.
이상 설명한 바와 같이, 도 1 및 도 2 에 나타낸 종래의 DRAM 시스템은, 비트 라인들을 충전하기 위해 일시적으로 외부 전압을 사용하기 때문에, 더 빨리 데이터를 증폭 및 출력할 수 있다.
그러나, 상술한 종래의 DRAM 시스템은, 센스 증폭기에 의해 증폭한 데이터를 DRAM 셀에 저장 (예를들면, 재저장) 하는 경우에, 문제점을 여전히 갖고 있다.DRAM 시스템에서는 데이터를 재저장하는 동작이 필수적이므로, 상기 문제점은 종래의 DRAM 시스템의 주된 단점이 되고 있다.
도 3 에 나타낸 바와 같이, 시간 t4 에서, 전송 게이트 제어 신호 (TG) 는 제 1 제어 신호 (φT) 에 응답하여 액티브 레벨로 변경된다. 따라서, 비트 라인 쌍 (BL' 및 BL'￣) 이 비트 라인 상 (BL 및 BL￣) 에 전기적으로 접속된다. 즉, 비트 라인 (BL 및 BL￣) 의 커패시티가 비트 라인 (BL' 및 BL'￣) 의 커패시티보다 훨씬 더 커지게 된다. 그 결과, 제 1 기준 전압 신호 (SAN) 의 전압 (예를들면, 노드 (ND4 및 ND11) 의 전압) 은, 자동적으로 회복될 때까지, 제 1 기준 전압 (예를들면, 접지 전압) 보다 일시적으로 더 높아지게 된다. 반면, 제 2 기준 전압 신호 (SAP) 의 전압 (예를들면, 노드 (ND5 및 ND12) 의 전압) 은, 자동으로 회복될 때까지, 제 2 기준 전압 (예를들면, 내부 전압 (VINT)) 보다 일시적으로 더 낮아지게 된다.
따라서, 종래의 DRAM 시스템은, 전압 강하를 회복할 때까지는, 데이터 라인 (RO 및 RO￣) 으로 출력된 데이터를 재저장할 수 없다. 이러한 시스템은, 판독 동작에서처럼 기입 동작에 있어서도 동일한 문제점을 갖고 있다. 따라서, 데이터를 DRAM 에 기입하는 기입 동작에 대한 설명은 생략한다.
그 결과, 종래의 DRAM 시스템은, 데이터를 출력하는 속도가 더 고속으로 됨에도 불구하고, 명령어들을 고속으로 연산할 수 없게 된다.
이하, DRAM 에 데이터를 재저장하는 시간을 계산한다.
시간 t5 후에, 노드 (ND5) 의 전압 (v) 는 수학식 1 로 표현되며, 이때 비트 라인 쌍의 개수는 N (예를들면, N 은 정수) 이고, 비트 라인 쌍의 커패시턴스는 CD이고, 노드 (ND5 및 ND12) 의 배선 및 센스 증폭기의 커패시턴스는 CSA이며, 노드 (ND5 및 ND12) 의 배선 및 센스 증폭기의 저항은 RSA이다.
Figure pat00001
제 2 기준 전압 신호 (SAP) 가 가장 낮은 레벨까지 하강하는 경우, dv/dt = 0 이다. 따라서, 다음 수학식 2 및 수학식 3 이 얻어진다.
Figure pat00002
Figure pat00003
예를 들어, 비트 라인 당 256-비트 메모리 셀을 갖는 64 M DRAM 에 대해, N = 512, CD≒ 0.15 pF, CSA≒ 10.0 pF, 및 RSA≒ 150 Ω 이 얻어진다. 따라서, 수학식 2 및 수학식 3 을 사용하여, t-t4 = 3.59 ns 및 V = 0.67 VINT가 얻어진다. 따라서, 시간 t4 후에는, 제 2 기준 전압 신호 (SAP) 의 전압이 내부 전압 (VINT) 의 67% 까지 하강하게 된다.
이 제 2 기준 전압 신호 (SAP) 의 전압은, 시간 t4 후 3.59 ns 가 경과한 후에, 내부 전압 (VINT) 으로 회복한다. 전압이 각각 내부 전압 (VINT) 의 80%,85% 및 90% 일 때에 데이터를 DRAM 셀에 재저장하는 경우, 80%에서는 t4 로부터 19.78 ns 가 요구되며, 85%에서는 t4 로부터 23.32 ns 가 요구되며, 90%에서는 t4 로부터 28.30 ns 가 각각 요구된다.
따라서, 종래의 DRAM 메모리 시스템을, 비트 라인의 전압이 내부 전압 (VINT) 의 85% 일 때에 데이터를 재저장하도록, 설계하는 경우에는, 최소한 23.3 ns 가 요구되게 된다.
명령어들을 고속으로 동작시키는 방법으로, 일본 특개평 5-89674 호는 각 쌍의 비트 라인들에 복수의 센스 증폭기를 갖는 DRAM 시스템을 개시하고 있다. 그러나, 이 DRAM 시스템은 매우 커지게 되므로, 바람직하지 않다.
상술한 바와 같이, 종래의 DRAM 시스템은 더 소형의 반도체 칩에서, 고속 동작 및 고 집적화를 동시에 달성할 수는 없다. 이것이 문제점이다.
따라서, 본 발명의 목적은, 종래의 DRAM 시스템의 상술한 문제점들을 고려한 것으로, 개선된 단일-칩 반도체 DRAM 시스템을 제공하는데 있다.
또한, 본 발명의 또다른 목적은, 개선된 DRAM 시스템의 동작 방법을 제공하는데 있다.
도 1 은 종래의 다이나믹 랜덤 액세스 메모리 (DRAM) 시스템 (관련 기술이며 선행기술은 아님) 에서의 신호 발생기의 회로도.
도 2 는 종래의 DRAM 에서의 센스 증폭기의 회로도.
도 3 은 종래의 DRAM 시스템의 판독 동작을 도시하는 타이밍도.
도 4 는 본 발명에 따른 단일-칩 DRAM 시스템 및 외부 중앙 처리 장치 (CPU) 의 다이아그램.
도 5 는 본 발명의 제 1 실시예에 따른 신호 발생기의 회로도.
도 6 은 본 발명에 따른 단일-칩 반도체 DRAM 시스템의 판독 동작을 도시하는 타이밍도.
도 7 은 본 발명의 제 2 실시예에 따른 신호 발생기의 회로도.
도 8 은 본 발명에 따른 단일-칩 반도체 DRAM 시스템 및 내부 CPU 의 다이아그램.
제 1 양태에서, 본 발명에 따른 DRAM 시스템은 제 2 전압 미만의 제 1 전압을 저장하는 DRAM 셀에 접속된 제 1 비트라인을 갖는 DRAM 셀 어레이, 제 2 비트 라인을 가지고 그 제 2 비트 라인의 데이터를 제 1 전압으로 증폭하는 센스 증폭기부를 포함한다. 이 센스 증폭기부는 제 1 비트 라인과 제 2 비트 라인을전기적으로 접속하며, 그 제 1 비트 라인과 제 2 비트 라인이 전기적으로 접속되는 경우 제 2 전압보다 더 큰 제 3 전압을 제 2 비트 라인에 인가하고, 제 2 비트 라인의 전압이 제 1 전압에 도달하기 전에 제 3 전압의 공급을 중단한다.
본 발명의 독특한 구조로 인해, 제 1 및 제 2 비트 라인이 상호 접속될 때, 센스 증폭기부는 제 3 전압을 제 2 비트 라인에 인가한다. 따라서, 제 1 및 제 2 비트 라인이 종래의 DRAM 시스템에 비해 더 빨리 충전되게 된다. 그 결과, 본 발명에 따른 DRAM 시스템은 고속으로 동작하면서도 DRAM 시스템은 종래의 시스템에 비해 비교적 높은 집적도를 갖게 된다.
상기 및 다른 목적, 특징 및 이점들을, 첨부도면을 참조한 본 발명의 바람직한 실시예에 대한 다음의 상세한 설명으로부터 알수 있을 것이다.
이하, 도면, 특히 도 4 내지 도 6 을 참조하여, 본 발명의 제 1 실시예에 따른 단일-칩 반도체 다이나믹 랜덤 액세스 메모리 (DRAM) 시스템 (100)을 설명한다.
도 1 및 도 2 에서의 부분과 동일한 도 4 및 도 5 의 부분은 도 1 및 도 2 의 참조 부호와 동일하게 표시한다. 여기서는, 간결성을 위해, 이들 부분에 대한 설명을 생략한다.
제 1 실시예에서, DRAM 시스템 (100) 은, 복수의 비트 라인 (BL), 워드 라인 (WL) 및 DRAM 셀을 포함하는 DRAM 어레이 (10), 행 디코더 (11), 열 디코더 (13), 센스 증폭기부 (12), 신호 발생기 (14), 출력 회로 (15), 입력 회로 (16), 및 제어 회로 (17) 를 포함한다.
또, DRAM 시스템 (100) 은, 명령을 실행하는 외부 중앙처리 장치 (CPU) (101) 에 접속된다.
CPU (101) 는 DRAM 시스템으로부터의 데이터를 사용하여 명령을 실행하고, 행 어드레스 스트로브 (RAS) 신호, 열 어드레스 스트로브 (CAS) 신호 및 어드레스 신호를 출력한다.
CPU (101) 가 RAS 신호를 인액티브 레벨 (예를들면, "0") 로부터 액티브 레벨 (예를들면, "1") 로 변화하면, 행 디코더 (11) 는 상기 어드레스 신호를 디코드하고, 상기 어드레스 신호에 대응하는 워드 라인 (WL) 을 활성화(선택)한다. CPU (101) 가 CAS 신호를 인액티브 레벨 (예를들면, "0") 로부터 액티브 레벨 (예를들면, "1") 로 변화하면, 열 디코더 (13) 는 상기 어드레스 신호를 디코드하고, 상기 어드레스 신호에 대응하는 비트 라인 (BL) 을 활성화(선택)한다.
제어 회로 (17) 는, RAS 신호가 액티브 레벨로 변화하면, 증폭기 활성화 신호 (φ) 를 인액티브 레벨 (예를들면, "0") 로부터 액티브 레벨 (예를들면, "1") 로 변화시킨다. 또, 제어 회로 (17) 는 RAS 신호 및 CAS 신호의 타이밍이 DRAM 어레이 (10) 내에 데이터를 기록하는 기입동작을 나타내는 경우에, 입력 제어 신호 (IC) 를 증폭기 활성화 신호 (φ) 를 인액티브 레벨 (예를들면, "0") 로부터 액티브 레벨 (예를들면, "1") 로 변화시킨다. 또, 제어 회로 (17) 는 RAS 신호 및 CAS 신호의 타이밍이 DRAM 어레이 (10) 로부터 데이터를 판독하는 판독동작을 나타내는 경우에, 출력 제어 신호 (OC) 를 증폭기 활성화 신호 (φ) 를 인액티브 레벨 (예를들면, "0") 로부터 액티브 레벨 (예를들면, "1") 로 변화시킨다.
입력 회로 (16) 는 입력 제어 신호 (IC) 가 액티브 레벨을 갖는 경우, 데이터를 CPU (101) 로부터 센스 증폭기부 (12) 로 전송하고, 입력 제어 신호 (IC) 가 인액티브 레벨을 갖는 경우에는, 데이터를 CPU (101) 로부터 센스 증폭기부 (12) 로 전송하지 않는다.
출력 회로 (15) 는 출력 제어 신호 (OC) 가 액티브 레벨을 갖는 경우에, 데이터를 센스 증폭기부 (12) 로부터 CPU (101) 로 전송하고, 출력 제어 신호 (OC) 가 인액티브 레벨을 갖는 경우에는, 데이터를 센스 증폭기부 (12) 로부터 CPU (101) 로 전송하지 않는다.
센스 증폭기부 (12) 는, 도 2 에 나타낸 바와 같이, 한 쌍의 비트 라인 (BL 및 BL￣) 에 대응하는 복수의 센스 증폭기들을 포함한다.
신호 발생기 (14) 는, 증폭기 활성화 신호 (φ) 에 응답하여, 제 1 기준 전압 신호 (SAN), 제 2 기준 전압 신호 (SAP), 및 전송 게이트 활성화 신호 (TG) 를 발생한다.
도 5 는 신호 발생기 (14) 의 회로도를 나타낸 것이다.
신호 발생기 (14) 는 도 1 에서와 유사하게, 센스 증폭기 활성화 회로 (1), 전송 게이트 활성화 회로 (2), 제 1 제어 신호 발생기 (3), 및 제 2 제어 신호 발생기 (4)를 포함한다. 신호 발생기 (14) 는 제 3 제어 신호 발생기 (5), NAND 회로 (NAND4), 및 인버터 (INV7) 을 더 포함한다.
제 3 제어 신호 발생기 (5) 는 제 1 제어 신호 발생기 (3) 내의 지연 회로 (D1) 의 출력 노드에 접속되며 지연된 증폭기 활성화 신호 (φ) (예를들어, 여기서, 지연된 증폭기 활성화 신호 (φ) 는 신호 (φT') 임) 를 수신하는 노드 (ND6); 상기 노드 (ND6) 에 접속된 입력 노드 및 지연된 신호 (φT') 를 출력하는 출력 노드를 가지는 지연 회로 (D3) (예들들어, 여기서, 지연 회로 (D3) 의 지연 시간은 미리 정해짐); 상기 지연 회로 (D3) 의 출력 노드에 접속된 입력 노드 및 상기 지연된 신호 (φT') 의 반전 신호를 출력하는 출력 노드를 가지는 인버터 (INV6); 및 상기 노드 (ND6) 에 접속된 제 1 입력 노드, 상기 인버터 (INV6) 의 출력 노드에 접속된 제 2 입력 노드 및 출력 노드를 갖는 NAND 회로 (NAND3) 를 포함한다.
NAND 회로 (NAND4) 는 NAND 회로 (NAND2) 의 출력 노드에 접속된 제 1 입력 노드, NAND 회로 (NAND3) 의 출력 노드에 접속된 제 2 입력 노드 및 출력 노드를 갖는다.
인버터 (INV7) 은 NAND 회로 (NAND4) 의 출력 노드에 접속된 입력 노드, 및 MOS 트랜지스터 (Q1) 의 게이트에 접속된 출력 노드를 갖는다.
도 6 은 데이터 판독 시, 도 5 에 나타낸 신호 발생기 (14) 및 도 4 에 나타낸 센스 증폭기부 (12) (도 2 에는 센스 증폭기부 (12) 의 일부를 도시함) 의 동작을 설명하는 타이밍도를 나타낸 것이다. 이 예의 동작에서, 커패시터 (C10) 는 액티브 레벨 (예를들면, "1") 을 나타내는 전압을 갖는다.
시간 t0 에서, MOS 트랜지스터 (Q10) 은 워드 라인 (WL) 이 액티브 레벨 (예를들면, "1") 로 활성화되기 때문에 턴온된다. 그 결과, 비트 라인 (BL) 의 전압이 약간 상승하게 된다. 이때, 전송 게이트인 MOS 트랜지스터 (Q11 및 Q12) 는 전송 게이트 제어 신호 (TG) 가 액티브 레벨 (예를들면, "1" 또는 "H")을가지기 때문에, 온이다. 따라서, 비트 라인 쌍 (BL 및 BL￣) 은 비트 라인 쌍 (BL' 및 BL'￣) 에 전기적으로 접속된다. 그 결과, 비트 라인 (BL) 의 전압이 비트 라인 (BL') 으로 전송되게 된다.
시간 t1 에서, 센스 증폭기 활성화 신호 (φ) 는 인액티브 레벨 (예를들면, "0") 로부터 액티브 레벨 (예를들면, "1") 로 변화한다. 따라서, 제 1 제어 신호 발생기 (3) 는 제 1 제어 신호 (φT)를 시간 t1 과 시간 t4 동안에 액티브 레벨 (예를들면, "1") 로부터 인액티브 레벨 (예를들면, "0") 로 변화시키고, 제 2 제어 신호 발생기 (4) 는, 제 2 제어 신호 (φP)를 시간 t1 과 시간 t3 의 사이의 기간동안 액티브 레벨 (예를들면, "1") 로부터 인액티브 레벨 (예를들면, "0") 로 변화시킨다.
이때, 전송 게이트 제어 신호 (TG) 는, 제 1 제어 신호 (φT)에 응답하여 인액티브 레벨 (예를들면, "0") 로 변화한다. 따라서, 비트 라인 쌍 (BL' 및 BL'￣) 이 비트 라인 쌍 (BL 및 BL￣) 과 전기적으로 단절되게 된다.
또, 시간 t1 과 시간 t3 사이에서, 노드 (ND5 및 ND12) 는 제 2 기준 전압 (예를들면, 내부 전압 (VINT)) 에 더하여, 비트 라인 (BL') 을 더 빨리 충전시키기 위한 제 3 기준 전위 (예를들면, 외부 전압 (VCC)) 에 전기적으로 접속된다.
그 결과, 비트 라인 (BL') 의 전압이 즉시 내부 전압 (VINT) 까지 도달하게 되며, 비트 라인 (BL'￣) 의 전압이 0 V (예를들면, 접지 전압) 로 즉시 된다.
시간 t1 및 시간 t3 사이의 기간은, DRAM 셀을 보호하기 위하여 노드 (ND5 및 ND12) 상의 전압이 내부 전압 (VINT)를 초과하지 않도록, 설계하여야 한다.
시간 t3' 에서, 열 어드레스 선택 라인 (YSW) 의 전압은, 인액티브 레벨 (예를들면, "0") 로부터 액티브 레벨 (예를들면, "1") 로 변화한다. 따라서, 이 시점에서는, 비트 라인 (BL') 의 전압이 제 2 기준 전압 (예를들면, 내부 전압 (VINT)) 이기 때문에, 기준 전압 (VSS) 이 MOS 트랜지스터 (Q30 및 Q32) 를 통하여 데이터 라인 (RO) 로 출력되게 된다. 반면, 이 시점에서 비트 라인 (BL'￣) 의 전압이 제 1 기준 전압 (예를들면, 접지 전압) 이기 때문에, 기준 전압 (VSS) 이 MOS 트랜지스터 (Q31 및 Q33) 을 통하여 데이터 라인 (RO￣) 으로 출력되지 않게 된다.
시간 t4 에서, 전송 게이트 제어 신호 (TG) 는 제 1 제어 신호 (φT)에 응답하여 액티브 레벨로 변화한다. 따라서, 비트 라인 쌍 (BL' 및 BL'￣) 이 비트 라인 쌍 (BL 및 BL￣) 과 전기적으로 단절되게 된다.
그 결과, 제 1 기준 전압 신호 (SAN) 의 전압 (예를들면, 노드 (ND4 및 ND11) 의 전압) 이 제 1 기준 전압 (예를들면, 접지 전압) 보다 더 높아지기 시작하며, 제 2 기준 전압 신호 (SAP) 의 전압 (예를들면, 노드 (ND5 및 ND12) 의 전압) 은 제 2 기준 전압 (예를들면, 내부 전압 (VINT)) 보다 더 낮아지기 시작한다 (예를들면, 전압강하).
그러나, 이 제 1 실시예에서, DRAM 시스템 (100) 은, 다음과 같이, 종래의 DRAM 시스템보다 더 신속하게 전압 강하를 회복한다.
시간 t5 에서, 제 2 제어 신호 발생기 (4) 는 제 2 제어 신호 (φP)를 액티브 레벨 (예를들면, "1") 로부터 인액티브 레벨 (예를들면, "0") 로 변화시키고, 시간 t5 및 t6 사이에 인액티브 레벨로 유지한다.
따라서, 시간 t5 과 시간 t6 사이에서는, 노드 (ND5 및 ND12) 를 제 2 기준 전압 (예를들면, 내부 전압 (VINT)) 에 더하여 제 3 기준 전위 (예를들면, 외부 전압 (VCC)) 에 전기적으로 접속함으로써, 전압 강하를 중지시켜, 비트 라인 (BL 및 BL') 을 더 빨리 충전한다.
그 결과, 비트 라인 (BL 및 BL') 의 전압이 내부 전압 (VINT) 까지 상승하게 되며, 비트 라인 (BL￣ 및 BL'￣) 의 전압이 도 1 에 나타낸 종래의 DRAM 시스템에서 보다 더 빨리 0 V (예를들면, 접지 전압) 까지 감소하게 된다.
시간 t5 및 시간 t6 사이의 기간은, (여기서 이 기간에 대응하는 펄스 폭은 지연 회로 (D3) 에 의해 발생함) DRAM 셀을 보호하기 위하여 노드 (ND5 및 ND12) 상의 전압이 내부 전압 (VINT) 를 초과하지 않도록, 설계하여야 한다.
상술한 바와 같이, 이 DRAM 시스템 (100) 은, 비트 라인 (BL) 을 비트 라인 (BL') 에 접속한 후, 비트 라인 (BL 및 BL') 을 일시적으로 제 3 기준 전압 (예를들면, 외부 전압 (VCC)) 에 접속하기 때문에, 종래의 DRAM 시스템보다 더 빨리판독 및 재저장 동작을 수행할 수 있다.
이하, DRAM 셀에 데이터를 재저장하는 기간을 계산한다.
시간 t5' 이후의 노드 (ND5) 의 전압 (v') 은 하기 수학식 4 으로 표현되며, 이때 비트 라인 쌍의 갯수는 N (예를들면, N 은 정수) 이고, 비트 라인 쌍의 커패시턴스는 CD이고, 노드 (ND5) 와 노드 (ND12) 사이의 배선 및 센스 증폭기의 커패시턴스는 CSA이고, 노드 (ND5) 와 노드 (ND12) 사이의 배선 및 센스 증폭기의 저항은 RSA이다.
Figure pat00004
예를 들어, 비트 라인 당 256-비트 메모리 셀을 갖는 64 M DRAM 에 대해, N = 512, CD≒ 0.15 pF, CSA≒ 10.0 pF, 및 RSA≒ 150 Ω 이 얻어진다. 이때, 내부 전압 (VINT) 가 VINT= 2.2 V, 외부 전압 (VCC) 가 VCC= 3.3 V 이고 t5 = t4 인 경우, 수학식 2 및 3 을 사용하여, t-t4 = 1.71 ns 및 V = 0.85 VINT가 얻어진다. 따라서, 시간 t4 후 제 2 기준 전압 신호 (SAP) 의 전압은 내부 전압 (VINT) 의 85% 까지 하강하지만, 내부 전압 (VINT) 의 85% 미만까지는 하강하지 않게 된다.
이 제 2 기준 전압 신호 (SAP) 의 전압은, 시간 t4 후 1.71 ns 가 경과한 후에, 내부 전압 (VINT) 까지 회복된다. 전압이 각각 내부 전압 (VINT) 의 80%, 85% 및 90% 일 때에 데이터를 DRAM 셀에 재저장하는 경우에는, 80%에서는 t4 로부터 3.15 ns 가 필요하며, 85%에서는 t4 로부터 3.58 ns 가 필요하고, 90%에서는 t4 로부터 3.98 ns 가 필요하다.
상술한 바와 같이, DRAM 셀 (100) 의 전압 강하는 도 1 의 종래의 DRAM 시스템의 전압강하보다 훨씬 더 빨리 회복한다. 따라서, DRAM 시스템 (100) 이 종래의 DRAM 시스템보다 더 빨리 판독 및 재저장 동작을 수행하게 된다.
또, 이 DRAM 시스템 (100) 은 센스 증폭기부 (12) 에 각각의 비트 라인 쌍 당 (예를들면, 단일의) 센스 증폭기를 갖는다. 상술한 바와 같이, 일본 특개평 5-89674 호는 각 비트 라인 쌍 당 복수의 센스 증폭기들을 갖는 DRAM 시스템을 개시하고 있다. 따라서, 이 DRAM 시스템 (100) 의 칩 사이즈는 일본 특개평 5-89674 호에 개시된 종래의 DRAM 시스템의 그것보다 더 작다. 따라서, 본 발명에 따른 DRAM 시스템은 고속 동작 및 고 집적화를 달성한다.
이하, 도 7 을 참조하여, 본 발명의 제 2 실시예에 따른 신호 발생기 (14)를 설명한다.
도 7에서, 도 5 에서의 부분과 동일한 부분은 도 5 에서와 동일한 참조부호로 표기하고, 여기서는 간결성을 위해, 이들 부분에 대한 설명을 생략한다.
이 제 2 실시예에서, 신호 발생기 (24) 는 센스 증폭기 활성화 회로 (1), 전송 게이트 활성화 회로 (2), 및 제 1 제어 신호 발생기 (3) 를 포함한다. 신호 발생기 (24) 는 제 3 및 제 4 제어 신호 발생기 (4 및 5), NAND 회로 (NAND4) 및 인버터 (INV7) 대신에, 제 4 제어 신호 발생기 (6) 및 인버터 (INV10) 을 포함한다.
제 4 제어 신호 발생기 (6) 는 제 1 제어 신호 발생기 (3) 내의 NAND 회로 (NAND1) 의 출력 노드에 접속되며 제 1 제어 신호 (φT) 를 수신하는 노드 (ND7); 상기 노드 (ND7) 에 접속된 입력 노드, 및 지연된 제 1 제어 신호 (φT) 를 출력하는 출력 노드를 가지는 지연 회로 (D4) (예를들어, 여기서 지연 회로 (D4) 의 지연 시간은 미리 정해짐); 상기 지연 회로 (D4) 의 출력 노드에 접속된 입력 노드, 및 상기 지연된 제 1 제어 신호 (φT) 의 반전 신호를 출력하는 출력 노드를 가지는 인버터 (INV8); 상기 노드 (ND7) 에 접속된 제 1 입력 노드, 상기 인버터 (INV8) 의 출력 노드에 접속된 제 2 입력 노드, 및 출력 노드를 갖는 NAND 회로 (NAND5); 상기 노드 (ND7) 에 접속된 제 1 입력 노드, 상기 인버터 (INV8) 의 출력 노드에 접속된 제 2 입력 노드 및 출력 노드를 갖는 NOR 회로 (NOR1); 상기 NOR 회로 (NOR1) 의 출력 노드에 접속된 입력 노드 및 출력 노드를 가지는 인버터 (INV9); 상기 NAND 회로 (NAND5) 의 출력 노드에 접속된 제 1 입력 노드, 상기 인버터 (INV9) 의 출력 노드에 접속된 제 2 입력 노드 및 출력 노드를 갖는 NAND 회로 (NAND6) 을 포함한다.
인버터 (INV10) 은 NAND 회로 (NAND6) 의 출력 노드에 접속된 입력 노드 및 MOS 트랜지스터 (Q1) 의 게이트에 접속된 출력 노드를 갖는다.
도 7 에 나타낸 신호 발생기 (24) 의 동작을 설명하는 타이밍도는, 도 6에나타낸 타이밍도와 동일하다. 따라서, 설명의 간결성을 위해, 이의 동작에 대한 설명은 생략하기로 한다.
이 제 2 실시예에서, 신호 발생기 (24) 의 소자 갯수는, 도 5에 나타낸 신호 발생기 (14) 의 소자 갯수보다 더 작다. 특히, 지연 회로가 일반적으로 직렬로 접속한 복수의 인버터들을 포함하는 경우에도, 지연 회로들의 갯수가 적어지게 된다. 따라서, DRAM 시스템 (100) 의 칩 사이즈가 제 1 실시예에서의 칩 사이즈보다 더 작아지며, 더구나 여전히 고속 동작이 달성하게 된다.
상술한 바와 같이, 제 1 및 제 2 실시예에서, DRAM 시스템 (100) 은 외부 CPU 에 의해 작동한다. 그러나, 선택적으로, CPU (예를들면, 온-칩(on-chip) CPU) 는, 도 8 에 나타낸 바와 같이, 단일-칩 반도체 DRAM 에 포함될 수 있다.
도 8 은 내부 CPU (201) 를 포함하는 단일-칩 반도체 DRAM 시스템 (1000) 을 나타낸 것이다. 내부 CPU (201) 는 외부 CPU (101) 와 동일하게 동작한다. 도 4 의 부분과 동일한 도 8 의 부분은, 도 4 와 동일한 참조 부호로 표시하고, 설명의 간결성을 위해, 이들 부분에 대한 설명은 생략한다.
이들 실시예에서는, 당업자들에게 알려져 있는 바와 같이, DRAM 시스템의 설계에 따라서 MOS 트랜지스터의 타입 (예를들면, N-형, P-형) 을 변경할 수도 있다.
이상 본 발명의 바람직한 실시예를 설명하였지만, 당업자는 첨부된 청구범위의 기술사상 및 범위 내에서 본 발명을 변경하여 구현할 수 있음을 알 수 있다.
이상 설명한 바와 같이, 본 발명에 따르면, 제 1 및 제 2 비트 라인이 상호 접속될 때, 센스 증폭기부는 제 3 전압을 제 2 비트 라인에 접속함으로써, 제 1 및 제 2 비트 라인을 종래의 DRAM 시스템에서 보다 더 신속하게 충전하여, 고속의 DRAM 시스템을 얻음과 동시에, 고집적도의 DRAM 시스템을 구현할 수 있는 효과가 있다.

Claims (23)

  1. 제 2 전압보다 더 낮은 제 1 전압을 저장하는 DRAM 셀에 접속된 제 1 비트 라인을 갖는 DRAM 셀 어레이; 및
    제 2 비트 라인을 가지며, 상기 제 2 비트 라인의 데이터를 상기 제 1 전압으로 증폭하는 센스 증폭기부를 포함하며,
    상기 센스 증폭기부는 상기 제 1 비트 라인과 상기 제 2 비트 라인을 전기적으로 접속하여, 상기 제 1 비트 라인과 상기 제 2 비트 라인이 전기적으로 접속될 때 상기 제 2 전압보다 더 큰 제 3 전압을 상기 제 2 비트 라인에 공급하고, 상기 제 2 비트 라인의 전압이 상기 제 1 전압에 도달하기 전에 상기 제 3 전압의 공급을 중지시키며,
    상기 제 2 전압은 상기 DRAM 셀의 브레이크 다운 전압을 포함하며,
    상기 DRAM 셀 어레이는 제 3 비트 라인을 더 포함하며, 상기 센스 증폭기부는 제 4 비트 라인 및 상기 제 2 비트 라인과 상기 제 4 비트 라인에 접속된 센스 증폭기를 더 포함하며,
    상기 센스 증폭기부는 상기 제 3 비트 라인과 상기 제 4 비트 라인을 전기적으로 접속하여, 상기 제 3 비트 라인과 상기 제 4 비트 라인이 전기적으로 접속될 때 상기 제 3 전압을 상기 제 2 비트 라인에 공급하며, 상기 제 2 비트 라인의 전압이 상기 제 1 전압에 도달하기 전에 상기 제 3 전압의 공급을 중지시키며,
    상기 센스 증폭기부는, 상기 데이터가 상기 DRAM 셀에 저장될 때, 상기 제1 비트 라인과 상기 제 2 비트 라인을, 그리고 상기 제 3 비트 라인과 상기 제 4 비트 라인을 전기적으로 접속하며,
    상기 센스 증폭기는,
    제 1 노드와 제 3 노드 사이의 소오스-드레인 경로, 및 제 4 노드에 접속된 게이트를 가지는 제 1 금속 산화 반도체 (MOS) 트랜지스터;
    상기 제 1 노드와 상기 제 4 노드 사이의 소오스-드레인 경로, 및 상기 제 3 노드에 접속된 게이트를 가지는 제 2 MOS 트랜지스터;
    제 2 노드와 상기 제 3 노드 사이의 소오스-드레인 경로, 및 상기 제 4 노드에 접속된 게이트를 가지는 제 3 MOS 트랜지스터; 및
    상기 제 2 노드와 상기 제 4 노드 사이의 소오스-드레인 경로, 및 상기 제 3 노드에 접속된 게이트를 가지는 제 4 MOS 트랜지스터를 포함하며,
    상기 제 2 노드는 상기 제 3 전압을 수용하며, 상기 제 1 노드는 상기 제 1 전압보다 더 낮은 제 4 전압을 수용하는 것을 특징으로 하는 DRAM 시스템.
  2. 제 1 항에 있어서, 상기 센스 증폭기부는,
    상기 제 1 및 제 2 비트 라인들에 접속된 소오스-드레인 경로를 가지는 제 5 MOS 트랜지스터; 및
    상기 제 3 및 제 4 비트 라인들에 접속된 소오스-드레인 경로를 가지는 제 6 MOS 트랜지스터를 더 포함하며,
    상기 제 5 및 제 6 MOS 트랜지스터는, 상기 데이터가 상기 DRAM 셀에 저장될 때, 활성화되는 것을 특징으로 하는 DRAM 시스템.
  3. 제 2 항에 있어서,
    상기 센스 증폭기부는,
    제 1 신호를 수신하고, 상기 제 5 및 제 6 MOS 트랜지스터에 의해 수신된 제 2 신호를 상기 제 1 신호가 액티브 레벨로 변경될 때까지 제 1 소정의 기간 동안 상기 제 5 및 제 6 MOS 트랜지스터를 비활성화하는 인액티브 레벨로 변경시키며, 상기 제 1 신호가 액티브 레벨로 변경될 때까지 상기 제 1 소정의 기간 내에 포함된 제2 소정의 기간 동안에 상기 제 3 전압을 상기 제 2 노드로 공급하고, 상기 제 1 소정의 기간이 경과한 후 제 3 소정의 기간 동안 상기 제 2 노드로 상기 제 3 전압을 공급하는 신호 발생부를 더 포함하는 것을 특징으로 하는 DRAM 시스템.
  4. 제 3 항에 있어서,
    상기 신호 발생부는,
    상기 제 1 신호를 수신하는 제 3 노드;
    상기 제 3 노드에 접속된 입력 노드, 및 출력 노드를 갖는 제 1 지연 회로;
    상기 제 1 지연 회로의 상기 출력 노드에 접속된 입력 노드, 및 출력 노드를 갖는 제 1 인버터;
    상기 제 3 노드에 접속된 제 1 입력 노드, 상기 제 1 인버터의 상기 출력 노드에 접속된 제 2 입력 노드, 및 상기 제 5 및 제 6 MOS 트랜지스터의 게이트들에 접속된 출력 노드를 갖는 제 1 NAND 회로;
    상기 제 1 신호를 수신하는 제 4 노드;
    상기 제 4 노드에 접속된 입력 노드, 및 출력 노드를 갖는 제 2 지연 회로;
    상기 제 2 지연 회로의 상기 출력 노드에 접속된 입력 노드, 및 출력 노드를 갖는 제 2 인버터;
    상기 제 4 노드에 접속된 제 1 입력 노드, 상기 제 2 인버터의 상기 출력 노드에 접속된 제 2 입력 노드, 및 출력 노드를 갖는 제 2 NAND 회로;
    상기 제 1 지연 회로의 상기 출력 노드에 접속된 제 5 노드;
    상기 제 5 노드에 접속된 입력 노드, 및 출력 노드를 갖는 제 3 지연 회로;
    상기 제 3 지연 회로의 상기 출력 노드에 접속된 입력 노드, 및 출력 노드를 갖는 제 3 인버터;
    상기 제 5 노드에 접속된 제 1 입력 노드, 상기 제 3 인버터의 상기 출력 노드에 접속된 제 2 입력 노드, 및 출력 노드를 갖는 제 3 NAND 회로;
    상기 제 2 NAND 회로의 출력 노드에 접속된 제 1 입력 노드, 상기 제 3 NAND 회로의 상기 출력 노드에 접속된 제 2 입력 노드, 및 출력 노드를 갖는 제 4 NAND 회로;
    상기 제 4 NAND 회로의 상기 출력 노드에 접속된 입력 노드, 및 출력 노드를 갖는 제 4 인버터;
    상기 제 1 신호를 수신하는 제 6 노드;
    상기 제 6 노드에 접속된 게이트, 및 상기 제 1 노드와 상기 제 4 전압을 공급하는 제 1 전압원 사이에 접속된 소오스-드레인 경로를 갖는 제 7 MOS 트랜지스터;
    상기 제 6 노드에 접속된 입력 노드, 및 출력 노드를 갖는 제 5 인버터;
    상기 제 5 인버터의 상기 출력 노드에 접속된 게이트, 및 상기 제 2 노드와 상기 제 5 전압을 공급하는 제 2 전압원 사이에 접속된 소오스-드레인 경로를 갖는 제 8 MOS 트랜지스터; 및
    상기 제 4 인버터의 상기 출력 노드에 접속된 게이트, 및 상기 제 2 노드와 상기 제 3 전압을 공급하는 제 3 전압원 사이에 접속된 소오스-드레인 경로를 갖는 제 9 MOS 트랜지스터를 포함하는 것을 특징으로 하는 DRAM 시스템.
  5. 제 4 항에 있어서,
    상기 제 1, 제 2, 제 5, 제 6 및 제 7 MOS 트랜지스터는 각각 제 1 도전형의 MOS 트랜지스터를 포함하며, 상기 제 3, 제 4, 제 8 및 제 9 MOS 트랜지스터는 각각 제 2 도전형의 MOS 트랜지스터를 포함하는 것을 특징으로 하는 DRAM 시스템.
  6. 제 5 항에 있어서,
    상기 제 1 도전형은 N-형이고, 상기 제 2 도전형은 P-형인 것을 특징으로 하는 DRAM 시스템.
  7. 제 6 항에 있어서,
    상기 제 4 전압은 접지 전압을 포함하는 것을 특징으로 하는 DRAM 시스템.
  8. 제 7 항에 있어서,
    상기 DRAM 시스템은 단일 반도체 칩 상에 형성되는 것을 특징으로 하는 DRAM 시스템.
  9. 제 8 항에 있어서,
    상기 DRAM 시스템은 온-칩 (on-chip) 중앙처리장치 (CPU) 에 의해 동작하는 것을 특징으로 하는 DRAM 시스템.
  10. 제 8 항에 있어서,
    상기 DRAM 시스템은 오프-칩 (off-chip) 중앙처리장치 (CPU) 에 의해 동작하는 것을 특징으로 하는 DRAM 시스템.
  11. 제 3 항에 있어서,
    상기 신호 발생부는,
    상기 제 1 신호를 수신하는 제 3 노드;
    상기 제 3 노드에 접속된 입력 노드, 및 출력 노드를 갖는 제 1 지연 회로;
    상기 제 1 지연 회로의 상기 출력 노드에 접속된 입력 노드, 및 출력 노드를갖는 제 1 인버터;
    상기 제 3 노드에 접속된 제 1 입력 노드, 상기 제 1 인버터의 상기 출력 노드에 접속된 제 2 입력 노드, 및 상기 제 5 및 제 6 MOS 트랜지스터의 상기 게이트들에 접속된 출력 노드를 갖는 제 1 NAND 회로;
    상기 제 1 신호를 수신하는 제 4 노드;
    상기 제 4 노드에 접속된 입력 노드, 및 출력 노드를 갖는 제 2 지연 회로;
    상기 제 2 지연 회로의 상기 출력 노드에 접속된 입력 노드, 및 출력 노드를 갖는 제 2 인버터;
    상기 제 4 노드에 접속된 제 1 입력 노드, 상기 제 2 인버터의 상기 출력 노드에 접속된 제 2 입력 노드, 및 출력 노드를 갖는 제 2 NAND 회로;
    상기 제 4 노드에 접속된 제 1 입력 노드, 상기 제 2 인버터의 상기 출력 노드에 접속된 제 2 입력 노드, 및 출력 노드를 갖는 제 1 NOR 회로;
    상기 제 1 NOR 회로의 상기 출력 노드에 접속된 입력 노드, 및 출력 노드를 갖는 제 3 인버터;
    상기 제 2 NAND 회로의 상기 출력 노드에 접속된 제 1 입력 노드, 상기 제 3 인버터의 상기 출력 노드에 접속된 제 2 입력 노드, 및 출력 노드를 갖는 제 3 NAND 회로;
    상기 제 3 NAND 회로의 상기 출력 노드에 접속된 입력 노드, 및 출력 노드를 갖는 제 4 인버터;
    상기 제 1 신호를 수신하는 제 5 노드;
    상기 제 5 노드에 접속된 게이트, 및 상기 제 1 노드와 상기 제 4 전압을 공급하는 제 1 전압원 사이에 접속된 소오스-드레인 경로를 갖는 제 7 MOS 트랜지스터;
    상기 제 5 노드에 접속된 입력 노드, 및 출력 노드를 갖는 제 5 인버터;
    상기 제 5 인버터의 상기 출력 노드에 접속된 게이트, 및 상기 제 2 노드와 상기 제 1 전압을 공급하는 제 2 전압원 사이에 접속된 소오스-드레인 경로를 갖는 제 8 MOS 트랜지스터; 및
    상기 제 4 인버터의 상기 출력 노드에 접속된 게이트, 및 상기 제 2 노드와 상기 제 3 전압을 공급하는 제 3 전압원 사이에 접속된 소오스-드레인 경로를 갖는 제 9 MOS 트랜지스터를 포함하는 것을 특징으로 하는 DRAM 시스템.
  12. 제 11 항에 있어서,
    상기 제 1, 제 2, 제 5, 제 6 및 제 7 MOS 트랜지스터는 각각 제 1 도전형의 MOS 트랜지스터를 포함하며, 상기 제 3, 제 4, 제 8 및 제 9 MOS 트랜지스터는 각각 제 2 도전형의 MOS 트랜지스터를 포함하는 것을 특징으로 하는 DRAM 시스템.
  13. 제 12 항에 있어서,
    상기 제 1 도전형은 N-형이고, 상기 제 2 도전형은 P-형인 것을 특징으로 하는 DRAM 시스템.
  14. 제 13 항에 있어서,
    상기 제 4 전압은 접지 전압을 포함하는 것을 특징으로 하는 DRAM 시스템.
  15. 제 14 항에 있어서,
    상기 DRAM 시스템은 단일 반도체 칩 상에 형성되는 것을 특징으로 하는 DRAM 시스템.
  16. 제 15 항에 있어서,
    상기 DRAM 시스템은 온-칩 (on-chip) 중앙처리장치 (CPU) 에 의해 동작하는 것을 특징으로 하는 DRAM 시스템.
  17. 제 16 항에 있어서,
    상기 DRAM 시스템은 오프-칩 (off-chip) 중앙처리장치 (CPU) 에 의해 동작하는 것을 특징으로 하는 DRAM 시스템.
  18. DRAM 셀에 접속되는 제 1 비트 라인을, 센스 증폭기에 접속되는 제 2 비트 라인에 접속하는 단계;
    상기 DRAM 셀에 저장된 데이터가 상기 제 2 비트 라인으로 전송된 후, 상기 제 1 비트 라인을 상기 제 2 비트 라인으로부터 단절시키는 단계;
    상기 제 2 비트 라인으로 전송된 상기 데이터를 상기 센스 증폭기에 의해 증폭하는 단계;
    상기 증폭 단계 후, 상기 제 1 비트 라인을 상기 제 2 비트 라인에 접속하는 단계;
    상기 제 1 및 제 2 비트 라인들의 전압이 제 2 전압에 이를 때까지, 상기 제 1 전압을 공급하는 제 1 전압원을 상기 제 2 비트 라인에 접속하는 단계; 및
    상기 데이터로서의 상기 제 2 전압을 상기 DRAM 셀에 저장하는 단계를 포함하는 것을 특징으로 하는 다이나믹 랜덤 액세스 메모리 (DRAM) 시스템의 동작 방법.
  19. 제 18 항에 있어서,
    상기 제 1 전압은 상기 DRAM 셀의 브레이크 다운 전압보다 더 높으며, 상기 제 2 전압은 상기 브레이크 다운 전압보다 더 낮은 것을 특징으로 하는 DRAM 시스템의 동작 방법.
  20. 비트라인;
    상기 비트라인을 제 1 부분과 제 2 부분으로 분리하기 위하여 상기 비트라인에 직렬로 삽입된 전송 스위치;
    상기 제 1 부분에 결합된 메모리 셀;
    전원 전압선을 갖고 상기 제 2 부분에 결합된 센스 증폭기;
    상기 전송 스위치를 턴온시켜 상기 제 1 부분을 통하여 상기 메모리 셀에 기억된 데이터에 관련된 전압을 상기 제 2 부분으로 전송한 후, 상기 전송 스위치를 턴오프시켜 상기 센스 증폭기로 하여금 상기 제 2 부분으로 전송된 전압을 증폭한 후, 상기 전송 스위치를 다시 턴온시켜 상기 센스 증폭기로 하여금 상기 메모리 셀에 데이터를 기억하는 제 1 제어회로; 및
    상기 전송 스위치가 턴오프되는 경우에 제 1 전원전압을 상기 센스 증폭기의 상기 전원전압선으로 인가하고, 상기 전송 스위치가 턴온되는 경우에 상기 제 1 전원전압보다 더 큰 제 2 전원전압을 상기 센스 증폭기의 상기 전원전압선으로 인가하는 제 2 제어회로를 포함하는 것을 특징으로 하는 반도체 메모리 장치.
  21. 제 20 항에 있어서,
    상기 제 2 제어회로는, 소정 기간 동안에 상기 제 2 제어회로가 상기 제 2 전압을 상기 전원전압선에 인가한 후, 상기 제 1 전압을 다시 상기 전원전압선에 인가하는 것을 특징을 하는 반도체 메모리 장치.
  22. 제 21 항에 있어서,
    상기 제 2 제어회로는
    감지 신호를 지연시켜 제 1 및 제 2 지연신호를 각각 발생하는 제 1 및 제 2 지연회로;
    상기 제 1 전원전압을 인가하는 제 1 전원전압선과 상기 센스 증폭기의 상기 전원전압선의 사이에 접속된 제 1 트랜지스터; 및
    상기 제 2 전원전압을 인가하는 제 2 전원전압선과 상기 센스 증폭기의 상기 전원전압선의 사이에 접속된 제 2 트랜지스터를 포함하고,
    상기 제 1 트랜지스터는 상기 제 1 지연신호에 응답하여 턴온되며, 상기 제 2 트랜지스터는 상기 제 2 지연신호에 응답하여 턴온되는 것을 특징으로 하는 반도체 메모리 장치.
  23. 선택된 메모리 셀로부터 독출된 데이터에 응답하여 비트라인상에 나타나는 전압을 감지하여 증폭하는 데이터-감지 상태로 동작하고, 상기 데이터 감지상태이후에 상기 선택된 메모리 셀에 데이터를 기억하는 데이터-기억 상태로 동작하는 센스 증폭기; 및
    상기 데이터-감지 상태에서는 제 1 전원전압으로 동작하고 상기 데이터-기억 상태에서는 상기 제 1 전원전압보다 더 큰 제 2 전원전압으로 동작하도록, 상기 센스 증폭기를 제어하는 제어회로를 포함하는 것을 특징으로 하는 반도체 메모리 장치.
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