JPH0757465A - 半導体回路装置 - Google Patents

半導体回路装置

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JPH0757465A
JPH0757465A JP5195997A JP19599793A JPH0757465A JP H0757465 A JPH0757465 A JP H0757465A JP 5195997 A JP5195997 A JP 5195997A JP 19599793 A JP19599793 A JP 19599793A JP H0757465 A JPH0757465 A JP H0757465A
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JP
Japan
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power supply
ground
node
wiring
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JP5195997A
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Takeshi Kajimoto
毅 梶本
Hiroshi Akamatsu
宏 赤松
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Mitsubishi Electric Corp
Original Assignee
Mitsubishi Electric Corp
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Publication date
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    • G11C5/14—Power supply arrangements, e.g. power down, chip selection or deselection, layout of wirings or power grids, or multiple supply levels
    • G11C5/145—Applications of charge pumps; Boosted voltage circuits; Clamp circuits therefor
    • G—PHYSICS
    • G05—CONTROLLING; REGULATING
    • G05F—SYSTEMS FOR REGULATING ELECTRIC OR MAGNETIC VARIABLES
    • G05F1/00—Automatic systems in which deviations of an electric quantity from one or more predetermined values are detected at the output of the system and fed back to a device within the system to restore the detected quantity to its predetermined value or values, i.e. retroactive systems
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    • G05F1/46—Regulating voltage or current wherein the variable actually regulated by the final control device is dc
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    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
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    • G11C11/4091—Sense or sense/refresh amplifiers, or associated sense circuitry, e.g. for coupled bit-line precharging, equalising or isolating

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Abstract

(57)【要約】 【目的】 配線抵抗により生じる、センスアンプが受け
る電位の変動を抑制する。 【構成】 センスアンプＳＡ１，ＳＡ２のノードＮ４に
負電源回路３がＮＭＯＳトランジスタＱ１４を介して接
続される。ワンショットパルス発生回路４２がＮＭＯＳ
トランジスタＱ１４にワンショットパルス信号を与え
る。ＮＭＯＳトランジスタＱ１４は、ワンショットパル
ス信号が与えられるとオンし、負電源回路３をノードＮ
４に接続する。これにより、ノードＮ４の電位が負電位
まで下げられる。その結果、配線抵抗Ｒ２により生じる
ノードＮ４の電位の上昇が防がれる。

Description

【発明の詳細な説明】
【０００１】
【産業上の利用分野】この発明は、半導体回路装置に関
し、特に、センスアンプ等の負荷回路を備えた半導体回
路装置に関するものである。
【０００２】
【従来の技術】半導体回路装置の一例として半導体記憶
装置がある。この半導体記憶装置は、各種の負荷回路を
備えている。この負荷回路においては、電源配線を介し
て電源電位が与えられ、接地配線を介して接地電位が与
えられる。
【０００３】図１７は、負荷回路の接続態様を示す模式
的ブロック図である。図１７を参照して、電源ノードＮ
１は電源電位ＶCCを受ける。接地ノードＮ２は接地電位
ＶSSを受ける。負荷回路５には、電源ノードＮ１から電
源配線Ｌ１を介して電源電位ＶCCが与えられる。さら
に、負荷回路５には、接地ノードＮ２から接地配線Ｌ２
を介して接地電位ＶSSが与えられる。電源配線Ｌ１に
は、寄生的な配線抵抗Ｒ１が存在する。接地配線Ｌ２に
は、寄生的な配線抵抗Ｒ２が存在する。
【０００４】このように接続された負荷回路５が動作す
ると、電源ノードＮ１から電源配線Ｌ１を介して負荷回
路５に負荷電流Ｉ１が流れるとともに負荷回路５から接
地配線Ｌ２を介して接地ノードＮ２に負荷電流Ｉ２が流
れる。
【０００５】このような負荷回路の代表例としては、信
号の増幅を行なうためのセンスアンプが挙げられる。図
１８は、従来のセンスアンプ回路を構成した半導体回路
の回路図である。この図１８においては、センスアンプ
回路の一例として、共通の電源を用いる２つのセンスア
ンプＳＡ１，ＳＡ２が示される。
【０００６】センスアンプＳＡ１は、１対のビット線Ｂ
Ｌ１，／ＢＬ１の間の電位差を増幅するためのものであ
る。センスアンプＳＡ２は、１対のビット線ＢＬ２，／
ＢＬ２の間の電位差を増幅するためのものである。セン
スアンプＳＡ１，ＳＡ２のそれぞれは、電源電位ＶCCを
受ける電源ノードＮ１と接地電位ＶSSを受ける接地ノー
ドＮ２との間に設けられる。
【０００７】センスアンプ１は、ＰＭＯＳトランジスタ
Ｑ１，Ｑ２，Ｑ５とＮＭＯＳトランジスタＱ３，Ｑ４，
Ｑ６とを含む。
【０００８】トランジスタＱ１およびＱ２は、ソース同
士が接続される。トランジスタＱ１のドレインおよびト
ランジスタＱ２のゲートがビット線ＢＬ１に接続され
る。トランジスタＱ１のゲートおよびトランジスタＱ２
のドレインがビット線／ＢＬ１に接続される。
【０００９】トランジスタＱ３およびＱ４は、ソース同
士が接続される。トランジスタＱ３のドレインおよびト
ランジスタＱ４のゲートがビット線ＢＬ１に接続され
る。トランジスタＱ３のゲートおよびトランジスタＱ４
のドレインがビット線／ＢＬ１に接続される。
【００１０】トランジスタＱ１およびＱ２の間のノード
Ｎ３は、トランジスタＱ５および電源配線Ｌ１を介して
電源ノードＮ１に接続される。トランジスタＱ５は、セ
ンスアンプＳＡ１，ＳＡ２を駆動させるための制御信号
φ２をゲートに受ける。トランジスタＱ３およびＱ４の
間のノードＮ４は、トランジスタＱ６および接地配線Ｌ
２を介して接地ノードＮ２に接続される。トランジスタ
Ｑ６は、センスアンプＳＡ１，ＳＡ２を駆動させるため
の制御信号φ１をゲートに受ける。
【００１１】このような構成のセンスアンプＳＡ１にお
いては、電源配線Ｌ１に寄生的な配線抵抗Ｒ１が存在
し、接地配線Ｌ２に寄生的な配線抵抗Ｒ２が存在する。
【００１２】センスアンプＳＡ２は、センスアンプＳＡ
１と同じ構成であり、トランジスタＱ７〜Ｑ１２がトラ
ンジスタＱ１〜Ｑ６と同様の態様で接続される。
【００１３】ビット線ＢＬ１にメモリセルＭＣ１が接続
される。メモリセルＭＣ１は、データを記憶するキャパ
シタＣ１およびＮＭＯＳトランジスタＴ１を含む。トラ
ンジスタＴ１は、キャパシタＣ１とビット線ＢＬ１との
間に接続され、そのゲートがワード線ＷＬに接続され
る。
【００１４】ビット線ＢＬ２にメモリセルＭＣ２が接続
される。メモリセルＭＣ２は、データを記憶するキャパ
シタＣ２およびＮＭＯＳトランジスタＴ２を含む。トラ
ンジスタＴ２は、キャパシタＣ２とビット線ＢＬ２との
間に接続され、そのゲートがワード線ＷＬに接続され
る。
【００１５】次に、図１８のセンスアンプ回路の動作に
ついて説明する。まず、センスアンプＳＡ１の動作につ
いて説明する。
【００１６】ワード線ＷＬが活性化されることにより、
メモリセルＭＣ１に蓄積されている電荷がビット線ＢＬ
１に伝達される。その結果、ビット線ＢＬ１および／Ｂ
Ｌ１の間に微小な電位差が生じる。この状態で、制御信
号φ１がハイレベルに変化するとともに制御信号φ２が
ローレベルに変化する。
【００１７】この状態において、トランジスタＱ１のゲ
ートが受ける電位がトランジスタＱ２のゲートが受ける
電位よりも低いためにトランジスタＱ１のオン抵抗がト
ランジスタＱ２のオン抵抗よりも小さくなる。その結
果、ビット線ＢＬ１の電位が電源電位ＶCCに向けて上昇
させられる。
【００１８】また、トランジスタＱ４のゲートが受ける
電位がトランジスタＱ３のゲートが受ける電位よりも高
いためにトランジスタＱ４のオン抵抗がトランジスタＱ
３のオン抵抗よりも小さくなる。その結果、ビット線／
ＢＬ１の電位が接地電位ＶSSに向けて低下させられる。
【００１９】したがって、センスアンプＳＡ１では、ビ
ット線ＢＬ１および／ＢＬ１の間の微小な電位差が電源
電位ＶCCと接地電位ＶSSとの間の電位差を目標として増
幅される。
【００２０】センスアンプＳＡ２も、センスアンプＳＡ
１と同様の動作を行なう。したがって、センスアンプＳ
Ａ２では、ビット線ＢＬ２および／ＢＬ２の間の微小な
電位差が電源電位ＶCCと接地電位ＶSSとの間の電位差を
目標として増幅される。
【００２１】また、半導体回路においては、図１７に示
されるような負荷回路５が複数個１本の電源配線Ｌ１お
よび１本の接地配線Ｌ２に接続される場合がある。図１
９は、１本の電源配線および１本の接地配線に複数の負
荷回路が接続された半導体回路の模式的回路図である。
【００２２】図１９を参照して、電源配線Ｌ１および接
地配線Ｌ２には、複数の負荷回路５１，５２，５３，５
４が接続される。言い換えると、複数の負荷回路５１，
５２，５３，５４は、電源を共有する。
【００２３】このような半導体回路においては、電源配
線Ｌ１において、負荷回路５１〜５４のそれぞれの接続
ノードが存在し、接地配線Ｌ２においても負荷回路５１
〜５４のそれぞれの接続ノードが存在する。電源配線Ｌ
１においては、負荷回路５１の接続ノードと電源ノード
Ｎ１との間に配線抵抗Ｒ１１が存在し、さらに、接続ノ
ードのそれぞれの間にも配線抵抗Ｒ１２，Ｒ１３，Ｒ１
４がそれぞれ存在する。
【００２４】同様に、接地配線Ｌ２においては、負荷回
路５４の接続ノードと接地ノードＮ２との間に配線抵抗
Ｒ２４が存在し、さらに、接続ノードのそれぞれの間に
も配線抵抗Ｒ２１，Ｒ２２，Ｒ２３がそれぞれ存在す
る。
【００２５】負荷回路５１は、電源電位として電位Ｖ
CC1 を受け、接地電位として電位ＶSS 1 を受ける。負荷
回路５２は、電源電位として電位ＶCC2 を受け、接地電
位として電位ＶSS2 を受ける。負荷回路５３は、電源電
位として電位ＶCC3 を受け、接地電位として電位ＶSS3
を受ける。負荷回路５４は、電源電位として電位ＶCC4
を受け、接地電位として電位ＶSS4 を受ける。
【００２６】負荷回路５１〜５４のそれぞれは、すべて
が同時に動作を行なうわけではなく、ある負荷回路が動
作している場合にその他の負荷回路が動作をしていない
場合がある。以下、このように動作している負荷回路を
選択回路と呼び、このように動作していない負荷回路を
非選択回路と呼ぶ。
【００２７】このような負荷回路５１〜５４の各々の代
表例としては、図１８に示されるような１つのセンスア
ンプが挙げられる。この負荷回路５１〜５４のそれぞれ
がセンスアンプである場合、負荷回路５１〜５４は、メ
モリセルからハイレベルを読み出すためのハイ読み出し
センスアンプと、メモリセルからローレベルを読み出す
ためのロー読み出しセンスアンプとに分けられる。
【００２８】このようなハイ読み出しセンスアンプとロ
ー読み出しセンスアンプとには、センスアンプ駆動のた
めの制御信号が同時に与えられる。このように同時に制
御信号が与えられた場合、ハイ読み出しセンスアンプの
方がロー読み出しセンスアンプよりも少し先に動作を開
始する。
【００２９】それは、次のような理由による。たとえ
ば、図１８のトランジスタＱ３，Ｑ４に着目する。ハイ
読み出しセンスアンプの場合はトランジスタＱ４がトラ
ンジスタＱ３よりも強くオンしてビット線／ＢＬ１の電
位を下げる。一方、ロー読み出しセンスアンプの場合
は、トランジスタＱ３がトランジスタＱ４よりも強くオ
ンしてビット線ＢＬ１の電位を下げる。
【００３０】このような場合、ハイ読み出しセンスアン
プのトランジスタＱ４の最初のゲート電圧がロー読み出
しセンスアンプのトランジスタＱ３の最初のゲート電圧
よりも高いため、ハイ読み出しセンスアンプのトランジ
スタＱ４がロー読み出しセンスアンプのトランジスタＱ
３よりも早くオンする。したがって、ハイ読み出しセン
スアンプがロー読み出しセンスアンプよりも先に動作す
る。
【００３１】このように、負荷回路としてハイ読み出し
センスアンプとロー読み出しセンスアンプとを含む半導
体回路では、ハイ読み出しセンスアンプが動作している
場合にロー読み出しセンスアンプがまだ動作を開始して
いない状態が生じる。このため、ハイ読み出しセンスア
ンプは、前記選択回路の一種であると言うことができ、
ロー読み出しセンスアンプは前記非選択回路の一種であ
ると言うことができる。
【００３２】
【発明が解決しようとする課題】しかし、前述したよう
な、センスアンプを負荷回路として含む半導体回路にお
いては、次のような問題があった。
【００３３】まず、図１７の半導体回路を参照して、負
荷回路５が動作すると、電源ノードＮ１から負荷回路５
に負荷電流Ｉ１が流れ、負荷回路５から接地ノードＮ２
に電流Ｉ２が流れる。負荷電流Ｉ１が流れると、配線抵
抗Ｒ１に起因して電位の降下が生じ、負荷回路５が電源
ノードＮ１から受ける電位が電源電位ＶCCよりも低くな
る。また、負荷電流Ｉ２が流れると、配線抵抗Ｒ２によ
って電位の上昇が生じ、負荷回路５が接地ノードＮ２か
ら受ける電位が接地ＶSSよりも高くなる。
【００３４】このように負荷回路５において、電源ノー
ドＮ１および接地ノードＮ２から受ける電位が変動する
と、負荷回路５が正常に動作しなくなるという問題が生
じる。特に、図１８に示されるようなセンスアンプにお
いては、具体的に次のような問題が生じる。
【００３５】図１８を参照して、負荷電流Ｉ１が流れる
と、配線抵抗Ｒ１に起因してノードＮ３の電位が電源電
位ＶCCよりも低下する。また、負荷電流Ｉ２が流れる
と、抵抗Ｒ２に起因してノードＮ４の電位が接地電位Ｖ
SSよりも上昇する。このようにセンスアンプにおいて
は、ノードＮ３の電位が電源電位ＶCCよりも低下し、ノ
ードＮ４の電位が接地電位ＶSSよりも上昇すると、セン
ス動作に要する時間が長くなるという問題があった。
【００３６】この問題を解決する方法としては、電源配
線および接地配線のそれぞれを太くすることが考えられ
る。しかし、このように電源配線および接地配線を太く
する場合、半導体チップにおいて、これらの配線が大き
い面積を占めるという問題があるため、このような方法
は有効なものではなかった。
【００３７】また、図１９を参照して、負荷回路５１〜
５４のうちの選択回路が動作すると、その動作に起因し
て電源配線Ｌ１および接地配線Ｌ２に負荷電流が流れ
る。
【００３８】このように負荷電流が流れると、負荷回路
５１〜５４のそれぞれが受ける電位ＶCC1 〜ＶCC4 およ
びＶSS1 〜ＶSS2 が、配線抵抗Ｒ１１〜Ｒ１４およびＲ
２１〜２４に起因して変動するという問題がある。この
場合、負荷回路５１〜５４のうちの選択回路が受ける電
位が変動するのはもちろんのこと、非選択回路が受ける
電位までもが変動する。
【００３９】このように、選択回路の動作により非選択
回路が受ける電位が変動すると、負荷回路５１〜５４が
センスアンプである場合には、次のような具体的な問題
が生じる。選択回路であるハイ読み出しセンスアンプの
動作により、非選択回路であるロー読み出しセンスアン
プが受ける電位が変動して接地電位側の電位が上昇する
と、たとえば、図１８のトランジスタＱ３がオンせず、
ロー読み出しセンスアンプが正常に動作しない現象が生
じる。
【００４０】以上に説明したように、電源配線および接
地配線を介して電位を受ける負荷回路としてのセンスア
ンプにおいては、配線抵抗によって電位の変動が生じ、
センスアンプが正常に動作しないという問題があった。
【００４１】この発明は、このような問題を解決するた
めになされたものであり、配線抵抗により生じる、セン
スアンプが受ける電位の変動を抑制する半導体回路装置
を提供することを目的とする。
【００４２】
【課題を解決するための手段】請求項１に記載の本発明
は、センスアンプ、負電源手段、スイッチング用ＮＭＯ
Ｓトランジスタおよびワンショットパルス発生手段を含
む。
【００４３】センスアンプは、ＰＭＯＳトランジスタお
よびＮＭＯＳトランジスタを含む。負電源手段は、負の
電位を発生させる。
【００４４】スイッチング用ＮＭＯＳトランジスタは、
前記センスアンプのＮＭＯＳトランジスタと前記負電源
手段との間に設けられる。
【００４５】ワンショットパルス発生手段は、前記スイ
ッチング用トランジスタにワンショットパルス信号を与
える。
【００４６】請求項２に記載の本発明は、接地ノード、
負荷回路、第１の接地配線、第２の接地配線、差動増幅
手段、電位発生手段および接続手段を含む。
【００４７】接地ノードは、接地電位を受ける。負荷回
路は、少なくとも前記接地ノードから電位が供給され
る。
【００４８】第１の接地配線は、前記接地ノードと前記
負荷回路との間に設けられる。第２の接地配線は、電流
の流入が制限されており、前記接地ノードから接地電位
を取り出す。
【００４９】差動増幅手段は、前記第１の接地配線を介
して前記負荷回路に供給される電位と前記第２の接地配
線から取り出される電位との電位差を差動増幅して出力
する。電位発生手段は、前記接地電位よりも低い電位を
発生させる。
【００５０】接続手段は、前記差動増幅手段の出力信号
を受け、その出力信号に応答して前記電位発生手段を前
記第１の接地配線に接続する。
【００５１】請求項３に記載の本発明は、電源ノード、
負荷回路、第１の電源配線、第２の電源配線、差動増幅
手段、電位発生手段および接続手段を含む。
【００５２】電源ノードは、電源電位を受ける。負荷回
路は、少なくとも前記電源ノードから電位が供給され
る。
【００５３】第１の電源配線は、前記電源ノードと前記
負荷回路との間に設けられる。第２の電源配線は、電流
の流入が制限されており、前記電源ノードから電源電位
を取り出す。
【００５４】差動増幅手段は、前記第１の電源配線を介
して前記負荷回路に供給される電位と前記第２の電源配
線から取り出される電位との電位差を差動増幅して出力
する。電位発生手段は、前記電源電位よりも高い電位を
発生させる。
【００５５】接続手段は、前記差動増幅手段の出力信号
を受け、その出力信号に応答して前記電位発生手段を前
記第１の電源配線に接続する。
【００５６】請求項４に記載の本発明は、電源ノード、
接地ノード、負荷回路、第１の電源配線、第２の電源配
線、第１の接地配線、第２の接地配線、第１の差動増幅
手段、第２の差動増幅手段、第１の電位発生手段、第２
の電位発生手段、第１の接続手段および第２の接続手段
を含む。
【００５７】電源ノードは、電源電位を受ける。接地ノ
ードは、接地電位を受ける。負荷回路は、少なくとも前
記電源ノードおよび前記接地ノードから電位が供給され
る。
【００５８】第１の電源配線は、前記電源ノードと前記
負荷回路との間に設けられる。第２の電源配線は、電流
の流入が制限されており、前記電源ノードから電源電位
を取り出す。
【００５９】第１の接地配線は、前記接地ノードと前記
負荷回路との間に設けられる。第２の接地配線は、電流
の流入が制限されており、前記接地ノードから接地電位
を取り出す。
【００６０】第１の差動増幅手段は、前記第１の電源配
線を介して前記負荷回路に供給される電位と前記第２の
電源配線から取り出される電位との電位差を差動増幅し
て出力する。
【００６１】第２の差動増幅手段は、前記第１の接地配
線を介して前記負荷回路に供給される電位と前記第２の
接地配線から取り出される電位との電位差を差動増幅し
て出力する。
【００６２】第１の電位発生手段は、前記電源電位より
も高い電位を発生させる。第２の電位発生手段は、前記
接地電位よりも低い電位を発生させる。
【００６３】第１の接続手段は、前記第１の差動増幅手
段の出力信号を受け、その出力信号に応答して前記第１
の電位発生手段を前記第１の電源配線に接続する。
【００６４】第２の接続手段は、前記第２の差動増幅手
段の出力信号を受け、その出力信号に応答して前記第２
の電位発生手段を前記第１の接地配線に接続する。
【００６５】請求項５に記載の本発明は、接地ノード、
複数の負荷回路、第１の接地配線、第２の接地配線、差
動増幅手段、電位発生手段および複数の接続手段を含
む。
【００６６】接地ノードは、接地電位を受ける。複数の
負荷回路は、少なくとも前記接地ノードから電位が供給
される。
【００６７】第１の接地配線は、前記接地ノードと前記
複数の負荷回路のそれぞれとの間に共通に設けられる。
第２の接地配線は、電流の流入が制限されており、前記
接地ノードから接地電位を取り出す。
【００６８】複数の差動増幅手段は、前記複数の負荷回
路のそれぞれに対応して設けられ、各々が、前記第１の
接地配線を介して対応する負荷回路に供給される電位と
前記第２の接地配線から取り出される電位との電位差を
差動増幅して出力する。電位発生手段は、前記接地電位
よりも低い電位を発生させる。
【００６９】複数の接続手段は、前記複数の負荷回路お
よび前記複数の差動増幅手段にそれぞれ対応して設けら
れる。複数の接続手段の各々は、対応する差動増幅手段
の出力信号を受け、その出力信号に応答して前記電位発
生手段を対応する負荷回路について設けられた前記第１
の接地配線の部分に接続する。
【００７０】請求項６に記載の本発明は、電源ノード、
複数の負荷回路、第１の電源配線、第２の電源配線、複
数の差動増幅手段、電位発生手段および複数の接続手段
を含む。
【００７１】電源ノードは、電源電位を受ける。複数の
負荷回路は、少なくとも前記電源ノードから電位が供給
される。
【００７２】第１の電源配線は、前記電源ノードと前記
複数の負荷回路のそれぞれとの間に共通に設けられる。
第２の電源配線は、電流の流入が制限されており、前記
電源ノードから電源電位を取り出す。
【００７３】複数の差動増幅手段は、前記複数の負荷回
路のそれぞれに対応して設けられ、各々が、前記第１の
電源配線を介して対応する負荷回路に供給される電位と
前記第２の電源配線から取り出される電位との電位差を
差動増幅して出力する。電位発生手段は、前記電源電位
よりも高い電位を発生させる。
【００７４】複数の接続手段は、前記複数の負荷回路お
よび前記複数の差動増幅手段にそれぞれ対応して設けら
れる。複数の接続手段の各々は、対応する差動増幅手段
の出力信号を受け、その出力信号に応答して前記電位発
生手段を対応する負荷回路について設けられた前記第１
の電源配線の部分に接続する。
【００７５】
【作用】請求項１に記載の本発明によれば、センスアン
プによるセンス動作開始時に、ワンショットパルス発生
手段からスイッチング用ＮＭＯＳトランジスタにワンシ
ョットパルス信号が与えられると、スイッチング用ＮＭ
ＯＳトランジスタが所定期間オンする。スイッチング用
ＮＭＯＳトランジスタがオンすることにより、センスア
ンプのＮＭＯＳトランジスタが負電源手段に接続され
る。これにより、センスアンプには、接地電位よりも低
い電位が与えられる。その結果、配線抵抗に起因して接
地側の電位が接地電位よりも高くなることが防がれ得
る。
【００７６】請求項２に記載の本発明によれば、第２の
接地配線は、電流の流入が制限されているため、接地電
位がほぼそのまま取り出される。負荷回路の動作により
負荷回路から第１の接地配線を介して接地ノードに電流
が流れると、接地ノードから第１の接地配線を介して負
荷回路に供給される電位が、第１の接地配線の配線抵抗
に起因して接地電位よりも上昇する。
【００７７】このようにして第１の接地配線を介して負
荷回路に供給される電位が上昇すると、差動増幅手段の
出力信号の電圧が大きくなる。その出力信号の電圧が大
きくなると、電位発生手段が第１の接地配線に接続され
る。これにより、負荷回路から第１の接地配線を介して
接地ノードに向かって流れる電流が減少し、負荷回路か
ら第１の電源配線を介して電位発生手段に向かって流れ
る電流が増加する。
【００７８】その結果、第１の接地配線に存在する配線
抵抗に起因する電位の上昇が抑制される。
【００７９】請求項３に記載の本発明によれば、第２の
電源配線は、電流の流入が制限されているため、電源電
位がほぼそのまま取り出される。負荷回路の動作により
電源ノードから第１の電源配線を介して負荷回路に電流
が流れると、電源ノードから第１の電源配線を介して負
荷回路に供給される電位が、第１の電源配線の配線抵抗
に起因して低下する。
【００８０】このようにして第１の電源配線を介して負
荷回路に供給される電位が低下すると、差動増幅手段の
出力信号の値が大きくなる。その出力信号の値が大きく
なると、電位発生手段が第１の電源配線に接続される。
これにより、電源ノードから第１の電源配線を介して負
荷回路に流れる電流が減少し、電位発生手段から第１の
電源配線を介して負荷回路に流れる電流が増加する。
【００８１】その結果、第１の電源配線に存在する配線
抵抗に起因する電位の低下が抑制される。
【００８２】請求項４に記載の本発明によれば、第２の
電源配線および第２の接地配線は、ともに電流の流入が
制限されている。したがって、第２の電源配線からは電
源電位がそのまま取り出され、第２の接地配線からは接
地電位がそのまま取り出される。
【００８３】負荷回路の動作により電源ノードから第１
の電源配線を介して負荷回路に電流が流れると、電源ノ
ードから第１の電源配線を介して負荷回路に供給される
電位が電源電位よりも低下する。この電位の低下は第１
の電源配線の配線抵抗に起因する。同様に、負荷回路の
動作により負荷回路から第１の接地配線を介して接地ノ
ードに電流が流れると、接地ノードから第１の接地配線
を介して負荷回路に供給される電位が上昇する。この電
位の上昇は第１の接地配線の配線抵抗に起因する。
【００８４】電源ノードから第１の電源配線を介して負
荷回路に供給される電位が低下すると、第１の差動増幅
手段の出力信号の値が大きくなる。同様に、接地ノード
から第１の接地配線を介して負荷回路に供給される電位
が低下すると、第２の差動増幅手段の出力信号の値が大
きくなる。
【００８５】第１の差動増幅手段の出力信号の値が大き
くなると、第１の電位発生手段が第１の電源配線に接続
される。これにより、電源ノードから第１の電源配線を
介して負荷回路に流れる電流が減少し、第１の電位発生
手段から第１の電源配線を介して負荷回路に流れる電流
が増加する。その結果、第１の電源配線に存在する配線
抵抗に起因する電位の低下が抑制される。
【００８６】第２の差動増幅手段の出力信号の値が大き
くなると、第２の電位発生手段が第１の接地配線に接続
される。これにより、負荷回路から第１の接地配線を介
して接地ノードに流れる電流が減少し、負荷回路から第
１の接地配線を介して第２の電位発生手段に流れる電流
が増加する。その結果、第１の接地配線に存在する配線
抵抗に起因する電位の上昇が抑制される。
【００８７】請求項５に記載の本発明によれば、第２の
接地配線は、電流の流入が制限されているため、第２の
接地配線からは、接地電位がほぼそのまま取り出され
る。複数の負荷回路のうちのいずれかの負荷回路の動作
により、その負荷回路から第１の接地配線を介して接地
ノードに電流が流れると、接地ノードから第１の接地配
線を介して各負荷回路に供給される電位が上昇する。こ
の電位の上昇は第１の接地配線の配線抵抗に起因する。
【００８８】このようにして接地ノードから第１の接地
配線を介して負荷回路に供給される電位が上昇すると、
各負荷回路に対応する差動増幅手段の出力信号の値が大
きくなる。各差動増幅手段の出力信号の値が大きくなる
と、対応する接続手段によって、対応する負荷回路につ
いて設けられた第１の接地配線の部分に電位発生手段が
接続される。
【００８９】このため、動作している負荷回路から第１
の接地配線を介して接地ノードに流れる電流が減少し、
動作している負荷回路から第１の接地配線を介して電位
発生手段に流れる電流が増加する。その結果、第１の接
地配線に存在する配線抵抗に起因する各負荷回路の電位
の上昇が抑制される。
【００９０】請求項６に記載の本発明によれば、第２の
電源配線は、電流の流入が制限されているため、第２の
電源配線からは電源電位がほぼそのまま取り出される。
複数の負荷回路のうちのいずれかの負荷回路の動作によ
り、電源ノードから第１の電源配線を介して負荷回路に
電流が流れると、電源ノードから第１の電源配線を介し
て各負荷回路に供給される電位が低下する。この電位の
低下は第１の電源配線の配線抵抗に起因する。
【００９１】このようにして電源ノードから第１の電源
配線を介して各負荷回路に供給される電位が低下する
と、各負荷回路に対応する差動増幅手段の出力信号の値
が大きくなる。各差動増幅手段の出力信号の値が大きく
なると、対応する接続手段によって、対応する負荷回路
について設けられた第１の電源配線の部分に電位発生手
段が接続される。
【００９２】このため、電源ノードから第１の電源配線
を介して動作している負荷回路に流れる電流が減少し、
電位発生手段から第１の電源配線を介して動作している
負荷回路に流れる電流が増加する。その結果、第１の電
源配線に存在する配線抵抗に起因する各負荷回路の電位
の上昇が抑制される。
【００９３】
【実施例】次に、本発明の実施例を図面に基づいて詳細
に説明する。
【００９４】第１実施例 図１は、第１実施例による半導体回路の構成を示す回路
図である。図１の半導体回路において図１８の半導体回
路と一致する部分には同一の参照番号を付してある。
【００９５】図１の半導体回路が図１７の半導体回路と
異なるのは、昇圧電源回路２、スイッチング用のＰＭＯ
ＳトランジスタＱ１３、負電源回路３、スイッチング用
のＮＭＯＳトランジスタＱ１４、およびワンショットパ
ルス発生回路４１，４２が設けられていることである。
【００９６】なお、制御信号φ１は、制御信号発生回路
１２により発生させられ、制御信号φ２は、制御信号発
生回路１１により発生させられる。制御信号発生回路１
１，１２では、行アドレスストローブ信号／ＲＡＳを受
け、その信号に応答して制御信号φ１，φ２を発生す
る。
【００９７】以下、図１の半導体回路について、図１７
の半導体回路と異なる部分の説明を行なう。
【００９８】図１を参照して、昇圧電源回路２は、電源
電位ＶCCよりも高い電位を発生させるためのものであ
る。昇圧電源回路２とノードＮ３との間にトランジスタ
Ｑ１３が接続される。ワンショットパルス発生回路４１
は、行アドレスストローブ信号／ＲＡＳを受ける。ワン
ショットパルス発生回路４１からトランジスタＱ１３の
ゲートには、トランジスタＱ１３をオンオフさせるため
のワンショットパルス信号φ４が与えられるようになっ
ている。
【００９９】負電源回路３は、接地電位ＶSSよりも低い
電位を発生させるためのものである。負電源回路３とノ
ードＮ４との間にトランジスタＱ１４が接続される。ワ
ンショットパルス発生回路４２は、行アドレスストロー
ブ信号／ＲＡＳを受ける。ワンショットパルス発生回路
４２からトランジスタＱ１４のゲートには、トランジス
タＱ１４をオンオフさせるためのワンショットパルス信
号φ３が与えられるようになっている。
【０１００】図２は、図１に示された昇圧電源回路２の
詳細な構成を示すブロック図である。昇圧電源回路２
は、クランプ回路２１、ディテクタ回路２２、サステイ
ンポンプ２３、ディテクタポンプ２４および／ＲＡＳポ
ンプ２５を含む。
【０１０１】サステインポンプ２３は、制御信号φ５を
受ける。制御信号φ５は、電源が投入されている場合に
常時ハイレベルになる信号である。サステインポンプ２
３は、制御信号φ５がハイレベルになっている場合に動
作し、昇圧電圧ＶPPを所定の電位に昇圧する。／ＲＡＳ
ポンプ２５は、行アドレスストローブ信号／ＲＡＳを受
ける。／ＲＡＳポンプ２５は、行アドレスストローブ信
号／ＲＡＳがローレベルになった場合に動作し、昇圧電
位ＶPPを所定の電圧に昇圧する。
【０１０２】クランプ回路２１は、昇圧電位ＶPPが予め
定められた第１の設定値よりも高くなると動作し、昇圧
電位ＶPPを前記第１の設定値にクランプする。このクラ
ンプ回路２１によって昇圧電位ＶPPの上限値が決められ
る。ディテクタ回路２２は、昇圧電位ＶPPが予め定めら
れた第２の設定値よりも低くなった場合に、ディテクタ
ポンプ２４に制御信号を与える。前記第２の設定値は前
記第１の設定値よりも低い設定値である。ディテクタポ
ンプ２４は、ディテクタ回路２２からの駆動信号に応答
して動作し、昇圧電位ＶPPを昇圧する。
【０１０３】このような昇圧電源回路２では、これらの
ポンプの働きによって一定の昇圧電位ＶPPを発生する。
【０１０４】図３は、図１に示された負電源回路３の詳
細な構成を示すブロック図である。負電源回路３は、ク
ランプ回路３１、ディテクタ回路３２、サステインポン
プ３３、ディテクタポンプ３４および／ＲＡＳポンプ３
５を含む。
【０１０５】サステインポンプ３３は、制御信号φ５を
受ける。サステインポンプ３３は、制御信号φ５がハイ
レベルになっている場合、すなわち電源が投入されてい
る場合に動作し、負電位ＶEEを所定の電位にする。／Ｒ
ＡＳポンプ３５は、行アドレスストローブ信号／ＲＡＳ
を受ける。／ＲＡＳポンプ３５は、行アドレスストロー
ブ信号／ＲＡＳがローレベルになった場合に動作し、負
電位ＶEEを所定の電位にする。
【０１０６】クランプ回路３１は、負電位ＶEEが予め定
められた第１の設定値よりも低くなると動作し、負電位
ＶEEを第１の設定値にクランプする。このクランプ回路
３１によって負電位ＶEEの下限値が決められる。ディテ
クタ回路３２は、負電位ＶEEが予め定められた第２の設
定値よりも高くなった場合に、ディテクタポンプ３４に
駆動信号を与える。前記第２の設定値は前記第１の設定
値よりも高い設定値である。ディテクタポンプ３４は、
ディテクタ回路３２からの駆動信号に応答して動作し、
負電位ＶEEを降圧する。
【０１０７】このような負電源回路３では、これらのポ
ンプの働きによって負電位ＶEEを発生させる。
【０１０８】次に、図１の半導体回路の動作について説
明する。図４は、図１の半導体回路の動作タイミングを
示すタイミングチャートである。このタイミングチャー
トには、行アドレスストローブ信号／ＲＡＳ、ワード線
ＷＬ、ワンショットパルス信号φ３，φ４、制御信号φ
１，φ２、ノードＮ３，Ｎ４およびビット線ＢＬ，／Ｂ
Ｌのそれぞれの電位が示される。
【０１０９】センスアンプＳＡ１，ＳＡ２のそれぞれが
センス動作を開始する前には、ノードＮ３，Ｎ４のそれ
ぞれは、１／２ＶCCの電位にプリチャージされている。
行アドレスストローブ信号／ＲＡＳがローレベルに立下
がると、その後にワード線ＷＬが活性化される。これに
よって、メモリセルＭＣ１に蓄積されている電荷がビッ
ト線ＢＬ１に伝達され、ビット線ＢＬ１，／ＢＬ１の間
に微小な電位差が生じる。
【０１１０】そして、行アドレスストローブ信号／ＲＡ
Ｓが立下がってから所定期間経過後に、ワンショットパ
ルス信号φ３がハイレベルに立上がると同時にワンショ
ットパルス信号φ４がローレベルに立下がる。これによ
り、トランジスタＱ１３，Ｑ１４が同時にオンする。そ
の結果、負電源回路３がノードＮ４に接続され、昇圧電
源回路２がノードＮ３に接続される。
【０１１１】これにより、ノードＮ４の電位が負電位Ｖ
EEまで低下させられ、ノードＮ３の電位が、昇圧電位Ｖ
PPまで上昇させられる。そして、センスアンプＳＡ１の
センス動作が開始される。トランジスタＱ１〜Ｑ４の動
作により、ビット線ＢＬ１の電位が昇圧電位ＶPPまで強
制的に上昇させられ、ビット線／ＢＬ１の電位が負電位
ＶEEまで強制的に低下させられる。
【０１１２】その後、ワンショットパルス信号φ３がロ
ーレベルに立下がり、ワンショットパルス信号φ４がハ
イレベルに立上がる。このときには、トランジスタＱ１
〜Ｑ４のソース電位であるノードＮ３，Ｎ４のそれぞれ
の電位が安定しており、ノードＮ３の電位が十分に高
く、ノードＮ４の電位が十分に低くなっている。そし
て、ビット線ＢＬ１，／ＢＬ１の間には、十分な電位差
が生じている。
【０１１３】そして、制御信号φ１がハイレベルに立上
がり、制御信号φ２がローレベルに立下がる。これによ
り、ノードＮ４の電位が接地電位ＶSSの近くまで上が
り、ノードＮ３の電位が電源電位ＶCCの近くまで下が
る。それに従って、ビット線ＢＬ１の電位が少し低下
し、ビット線／ＢＬ１の電位が少し上昇する。
【０１１４】この場合の制御信号φ１がハイレベルに立
上がるタイミングおよび制御信号φ２がローレベルに立
下がるタイミングは、図４に示されるようにビット線Ｂ
Ｌ１，／ＢＬ１の間の電位差が十分に大きい電位差にな
っているタイミングであることが望ましい。その理由
は、トランジスタＱ５，Ｑ１５およびトランジスタＱ
６，Ｑ１４が同時にオンすると、昇圧電源回路２から電
源ノードＮ１に向けて電流が流れるとともに接地ノード
Ｎ２から負電源回路３に向けて電流が流れてしまうから
である。
【０１１５】また、センスアンプＳＡ２は、前述したよ
うなセンスアンプＳＡ１の動作と同様の動作を行なう。
【０１１６】このような図１の半導体回路では、次のよ
うな効果が得られる。昇圧電源回路２によってノードＮ
３の電位を電源電位ＶCCよりも高くすることができ、負
電源回路３によってノードＮ４の電位を接地電位ＶSSよ
りも低くすることができるので、センスアンプＳＡ１，
ＳＡ２を構成するトランジスタＱ１〜Ｑ４，Ｑ７〜Ｑ１
０を強くオンさせることができる。その結果、センス動
作が高速化される。
【０１１７】さらに、図１の半導体回路では、センス動
作時において、昇圧電源回路２がセンスアンプＳＡ１，
ＳＡ２のそれぞれに接続され、ビット線ＢＬ１，／ＢＬ
１の間の電位差が大きくなった後に電源ノードＮ１およ
び接地ノードＮ２がノードＮ３およびＮ４に接続され
る。このため、配線抵抗Ｒ１によって生じる電位の低下
と、配線抵抗Ｒ２によって生じるノードＮ４の電位の上
昇とが配線抵抗Ｒ１およびＲ２の値とは無関係に防がれ
る。したがって、配線抵抗Ｒ１，Ｒ２のそれぞれを小さ
くするために、電源配線Ｌ１および接地配線Ｌ２を太く
する必要がない。
【０１１８】第２実施例 次に、第２実施例について説明する。図５は、第２実施
例による半導体回路の回路図である。図５において、図
１と一致する部分には同一の参照符号を付してある。
【０１１９】図５の半導体回路が図１の半導体回路と異
なるのは、次の部分である。すなわち、電源ノードＮ
１、電源配線Ｌ１、接地ノードＮ２、接地配線Ｌ２、ト
ランジスタＱ５，Ｑ６およびワンショットパルス発生回
路４１，４２が取り除かれたこと、昇圧電源回路２とノ
ードＮ３との間にトランジスタＱ１３１，Ｑ１３２が設
けられたこと、および負電源回路３とノードＮ４との間
にトランジスタＱ１４１，Ｑ１４２が設けられたことで
ある。
【０１２０】トランジスタＱ１３１，Ｑ１３２のそれぞ
れは、ゲートに制御信号発生回路１１から出力される制
御信号φ６を受ける。トランジスタＱ１４１，Ｑ１４２
のそれぞれは、ゲートに制御信号発生回路１２から出力
される制御信号φ５を受ける。
【０１２１】次に、図５の半導体回路の動作について説
明する。図６は、図５の半導体回路の動作タイミングを
示すタイミングチャートである。このタイミングチャー
トには、行アドレスストローブ信号／ＲＡＳ、ワード線
ＷＬ、制御信号φ５，φ６、ノードＮ３，Ｎ４およびビ
ット線ＢＬ１，／ＢＬ１のそれぞれの電位が示される。
【０１２２】図６を参照して、ビット線ＢＬ１，／ＢＬ
１の間に微小な電位差が生じるまでの動作は、図４のタ
イミングチャートと同じである。
【０１２３】行アドレスストローブ信号／ＲＡＳが立下
がってから所定期間経過後に、制御信号φ５が立上が
り、そして制御信号φ６が立下がる。これにより、トラ
ンジスタＱ１４１，Ｑ１４２と、トランジスタＱ１３
１，Ｑ１３２とがオンする。その結果、負電源回路３が
ノードＮ４に接続され、昇圧電源回路２がノードＮ３に
接続される。
【０１２４】これにより、ノードＮ４の電位が負電位Ｖ
EEまで低下させられ、ノードＮ３の電位が昇圧電位ＶPP
まで上昇させられる。それに従って、トランジスタＱ１
〜Ｑ４のセンス動作により、ビット線ＢＬ１の電位が昇
圧電位ＶPPまで上昇させられ、ビット線／ＢＬ１の電位
が負電位ＶEEまで低下させられる。
【０１２５】センスアンプＳＡ２については、前述した
ようなセンスアンプＳＡ１の動作と同様の動作を行な
う。
【０１２６】このように、図５の半導体回路では、セン
ス動作時において、昇圧電源回路２によってノードＮ３
の電位が電源電位ＶCCよりも高くされ、負電源回路３に
よってノードＮ４の電位が接地電位ＶSSよりも低くされ
る。したがって、センスアンプＳＡ１，ＳＡ２のそれぞ
れを構成するトランジスタＱ１〜Ｑ４，Ｑ７〜Ｑ１０を
強くオンさせることができる。その結果、センス動作が
高速化される。
【０１２７】さらに、電源ノードＮ１および接地ノード
Ｎ２から電位を供給される必要がないので、配線抵抗に
よる供給電位の変動をなくすことができる。
【０１２８】第３実施例 次に、第３実施例について説明する。図７は、第３実施
例による半導体回路の回路図である。図７において図１
７と一致する部分には同一の参照符号を付してある。
【０１２９】図７を参照して、図７の半導体回路が図１
７の半導体回路と異なるのは、第１の接地配線Ｌ２とは
別に第２の接地配線Ｌ３が設けられていること、差動増
幅器８、スイッチング用のＮＭＯＳトランジスタＱ１５
および負電源回路３０が設けられていることである。
【０１３０】以下、図７の半導体回路について、図１７
の半導体回路と異なる部分について説明する。
【０１３１】図７を参照して、負電源回路３０は、接地
電位ＶSSよりも低い負の電位ＶEEを発生させる回路であ
り、トランジスタＱ１５を介して第１の接地配線Ｌ２の
中途に接続される。この負電源回路３０は、たとえば、
図３に示された負電源回路と同様のものである。差動増
幅器８の正側入力端子は、第１の接地配線Ｌ２の中途に
接続される。差動増幅器８の負側入力端子は、第２の接
地配線Ｌ３の一端に接続される。差動増幅器８の出力端
子は、トランジスタＱ１５のゲートに接続される。
【０１３２】このように構成された半導体回路において
は、第１の接地配線Ｌ２に配線抵抗Ｒ２が存在し、第２
の接地配線Ｌ３にも配線抵抗Ｒ３が存在する。第１の接
地配線Ｌ２には、電流パスが存在する。このために、第
１の接地配線Ｌ２から取り出される電位ＶSS1 は、配線
抵抗Ｒ２によって接地電位ＶSSよりも上昇する。
【０１３３】しかし、第２の接地配線Ｌ３には電流パス
が存在しない。このために第２の接地配線Ｌ３から取り
出される電位ＶSS0 は、接地電位ＶSS（０Ｖ）とほぼ等
しくなる。
【０１３４】このため、第２の接地配線Ｌ３から取り出
される電位ＶSS0 は、差動増幅器８における基準電位と
して用いられる。以下、電位ＶSS0 を基準電位ＶSS0 と
呼ぶ。
【０１３５】次に、差動増幅器８について説明する。図
８は、図７に示される差動増幅器８の詳細な回路図であ
る。図８を参照して、差動増幅器８は、ＰＭＯＳトラン
ジスタＱ１６，Ｑ１７，Ｑ１８と、ＮＭＯＳトランジス
タＱ１９，Ｑ２０とを含む。
【０１３６】電源ノードＮ１と、負電位ＶEEを受けるノ
ードＮ５との間にトランジスタＱ１６，Ｑ１７，Ｑ１９
が直列に接続される。トランジスタＱ１６とノードＮ５
との間にトランジスタＱ１８，Ｑ２０が直列に接続され
る。
【０１３７】トランジスタＱ１６，Ｑ１８のそれぞれの
ゲートが基準電位ＶSS0 を受ける。トランジスタＱ１７
のゲートが電位ＶSS1 を受ける。トランジスタＱ１９，
Ｑ２０のそれぞれのゲートがトランジスタＱ１７および
Ｑ１９の間のノードに接続される。トランジスタＱ１８
およびＱ２０の間のノードＮ６がトランジスタＱ１５の
ゲートに接続される。
【０１３８】次に、図７の半導体回路の動作について説
明する。図７を参照して、電位ＶSS 1 が基準電位ＶSS0
よりも高い場合には、差動増幅器８からトランジスタＱ
１５のゲートに与えられる電位が上昇する。ここで図８
を参照して、差動増幅器８においては、電位ＶSS1 が基
準電位ＶSS0 よりも高い場合にトランジスタＱ１８がト
ランジスタＱ１７よりも深くバイアスされ、ノードＮ６
の電位が上昇する。その結果、トランジスタＱ１５のゲ
ート電位が上昇する。
【０１３９】そして、トランジスタＱ１５のゲート電位
がトランジスタＱ１５のしきい値電圧よりも高くなると
トランジスタＱ１５がオンする。これにより、電位Ｖ
SS1 から負電位ＶEEに向かって負荷電流Ｉ２０が流れ
る。したがって、図７を参照して、第１の接地配線Ｌ２
から負電源回路３０に向かって負荷電流Ｉ２０が流れる
ことになる。
【０１４０】その結果、負荷回路５から流れ出す負荷電
流は、負荷電流Ｉ２と負荷電流Ｉ２０とに分流される。
このために負荷電流Ｉ２が減少する。したがって、配線
抵抗Ｒ２による電位ＶSS1 の電位の上昇が抑制される。
この場合、負荷電流Ｉ２０は、電位ＶSS1 の変動に応じ
て増減するため、ノイズに起因する接地電位ＶSSの変動
による電位ＶSS1 の変動幅を小さくする働きもある。
【０１４１】第４実施例 次に第４実施例について説明する。第４実施例は、共通
の電源に、図７に示される半導体回路が複数接続された
例を示すものである。図９は、第４実施例による半導体
回路の回路図である。図９において、図１８と一致する
部分には、同一の参照符号を付してある。
【０１４２】図９の半導体回路が図１８の半導体回路と
異なるのは、第１の接地配線Ｌ２とは別に第２の接地配
線Ｌ３が設けられていること、差動増幅器８１〜８４、
ＮＭＯＳトランジスタＱ１５１〜Ｑ１５４および負電源
回路３０が設けられていることである。
【０１４３】差動増幅器８１〜８４のそれぞれは、図８
に示される差動増幅器８と同じ機能を有するものであ
る。トランジスタＱ１５１〜Ｑ１５４のそれぞれは、図
８に示されるトランジスタＱ１５と同じ機能を有するも
のである。
【０１４４】差動増幅器８１およびトランジスタＱ１５
１は、負荷回路５１に対応して設けられる。差動増幅器
８２およびトランジスタＱ１５２は、負荷回路５２に対
応して設けられる。差動増幅器８３およびトランジスタ
Ｑ１５３は、負荷回路５３に対応して設けられる。差動
増幅器８４およびトランジスタＱ１５４は、負荷回路５
４に対応して設けられる。負電源回路３０は、負荷回路
５１〜５４のそれぞれについて共通に設けられる。
【０１４５】第２の接地配線Ｌ３には、第１の接地配線
Ｌ２と同様に配線抵抗Ｒ３１〜Ｒ３４が存在する。しか
し、第２の接地配線Ｌ３には、電流パスが存在しないた
め差動増幅器８１〜８４のそれぞれに与えられる基準電
位ＶSS01〜ＶSS04は、接地電位ＶSSとほぼ等しくなる。
【０１４６】負電源回路３０とトランジスタＱ１５１〜
Ｑ１５４のそれぞれとの間の配線Ｌ４にも配線抵抗Ｒ４
１〜Ｒ４４が存在する。しかし、これらの配線抵抗Ｒ４
１〜Ｒ４４が存在してもトランジスタＱ１５１〜Ｑ１５
４のそれぞれが受ける電位Ｖ EE1 〜ＶEE4 が負電位にな
るように負電源回路３０の発生電位を設定しておけば、
差動増幅器８１〜８４とトランジスタＱ１５１〜Ｑ１５
４との働きにより、電位ＶSS1 〜ＶSS4 のそれぞれの上
昇を抑制することができる。
【０１４７】次に、図９の半導体回路の動作について説
明する。ここで、たとえば、負荷回路５２が選択回路、
負荷回路５１が非選択回路であり、負荷回路５２が動作
するときには負荷回路５１が動作しない場合を仮定して
説明する。この場合、負荷回路５２が動作すると、配線
抵抗Ｒ２２，Ｒ２３，Ｒ２４によって負荷回路５２が受
ける電位ＶSS2 が上昇する。それに従って、負荷回路５
１が受ける電位ＶSS1も上昇する。
【０１４８】しかし、電位ＶSS1 が上昇すると、差動増
幅器８１およびトランジスタＱ１５１が動作して、電位
ＶSS1 が低下させられる。したがって、選択回路の動作
により生じる非選択回路の電位の上昇が抑制されること
になる。
【０１４９】一方、選択回路である負荷回路５２におい
ても、差動増幅器８２およびトランジスタＱ１５２が動
作して、電位ＶSS2 が低下させられる。したがって、選
択回路自体の電位の上昇が抑制される。
【０１５０】次に、図９の半導体回路の負荷回路５１〜
５４をさらに具体化した例について説明する。図１０
は、図９の負荷回路５１，５２を具体化した回路図であ
る。図１０において、図１および図１８と一致する部分
には同一の参照符号を付してある。
【０１５１】図１０を参照して、負荷回路５１は、たと
えば、図１および図１８に示されたセンスアンプＳＡ１
と同じ構成のセンスアンプＳＡ５１により構成される。
負荷回路５２は、たとえば、図１および図１８に示され
たセンスアンプＳＡ２と同じ構成のセンスアンプＳＡ５
２により構成される。
【０１５２】負荷回路５１のセンスアンプＳＡ５１に
は、電源電位として電位ＶCC1 が与えられ、接地電位と
して電位ＶSS1 が与えられる。負荷回路５２のセンスア
ンプＳＡ５２には、電源電位として電位ＶCC2 が与えら
れ、接地電位として電位ＶSS2が与えられる。センスア
ンプＳＡ５１は、ロー読み出しセンスアンプであり、セ
ンスアンプＳＡ５２は、ハイ読み出しセンスアンプであ
る。前述したように、前記ハイ読み出しセンスアンプは
一種の選択回路であり、前記ロー読み出しセンスアンプ
は一種の非選択回路である。
【０１５３】次に、動作について説明する。選択回路で
あるセンスアンプＳＡ５２が動作すると、前述したよう
に配線抵抗によって電位ＶSS1 が上昇しようとする。非
選択回路であるセンスアンプＳＡ５１においては、電位
ＶSS1 が上昇するとトランジスタＱ３，Ｑ４がオンし難
くなる。しかし、この場合、図９に示された差動増幅器
８１およびトランジスタＱ１５１の動作によって電位Ｖ
SS1 が低下させられるので、トランジスタＱ３，Ｑ４が
オンし難くなることが防がれる。
【０１５４】また、センスアンプＳＡ５２についてもそ
れ自体の動作によって電位ＶSS2 が上昇しようとする
が、差動増幅器８２およびトランジスタＱ１５２の動作
により電位ＶSS2 の上昇が防がれる。
【０１５５】第５実施例 次に、第５実施例について説明する。図１１は、第５実
施例による半導体回路の回路図である。図１１におい
て、図１７と一致する部分には同一の参照符号を付して
ある。
【０１５６】図１１を参照して、図１１の半導体回路が
図１７の半導体回路と異なるのは、第１の電源配線Ｌ１
とは別に第２の電源配線Ｌ５が設けられていること、差
動増幅器９、スイッチング用のＰＭＯＳトランジスタＱ
２１および昇圧電源回路２０が設けられていることであ
る。
【０１５７】以下、図１１の半導体回路について図１７
の半導体回路と異なる部分について説明する。
【０１５８】図１１を参照して、昇圧電源回路２０は、
昇圧電位ＶDDを発生させる回路であり、トランジスタＱ
２１を介して第１の電源配線Ｌ１に接続される。この昇
圧電源回路２０は、たとえば、図２に示されたものと同
様のものである。差動増幅器９の負側入力端子は、第１
の電源配線Ｌ１の中途に接続される。差動増幅器９の正
側入力端子は、第２の電源配線Ｌ５の一端に接続され
る。差動増幅器９の出力端子は、トランジスタＱ２１の
ゲートに接続される。
【０１５９】このように構成された半導体回路において
は、第１の電源配線Ｌ１に配線抵抗Ｒ１が存在し、第２
の電源配線Ｌ５にも配線抵抗Ｒ５が存在する。第１の電
源配線Ｌ１には電流パスが存在する。このために第１の
電源配線から取り出される電位ＶCC1 は、配線抵抗Ｒ１
によって電源電位ＶCCよりも低下する。一方、第２の電
源配線Ｌ５には電流パスが存在しない。このために第２
の電源配線Ｌ５から取り出される電位ＶCC0 は、電源電
位ＶCCとほぼ等しい。
【０１６０】このため、第２の電源配線Ｌ５から取り出
される電位ＶCC0 は、差動増幅器９における基準電位と
して用いられる。以下、電位ＶCC0 を基準電位ＶCC0 と
呼ぶ。
【０１６１】次に、差動増幅器９について説明する。図
１２は、差動増幅器９の詳細な構成を示す回路図であ
る。差動増幅器９は、ＰＭＯＳトランジスタＱ２２，Ｑ
２３と、ＮＭＯＳトランジスタＱ２４，Ｑ２５，Ｑ２６
とを含む。
【０１６２】昇圧電位ＶDDを受けるノードＮ７と接地ノ
ードＮ２との間にトランジスタＱ２２，Ｑ２４，Ｑ２６
が直列に接続される。ノードＮ７とトランジスタＱ２４
およびＱ２６の間のノードとの間にトランジスタＱ２
３，Ｑ２５が直列に接続される。
【０１６３】トランジスタＱ２５，Ｑ２６のそれぞれの
ゲートが基準電位ＶCC0 を受ける。トランジスタＱ２４
のゲートが電位ＶSS1 を受ける。トランジスタＱ２２，
Ｑ２３のそれぞれのゲートがトランジスタＱ２２および
Ｑ２４の間のノードに接続される。トランジスタＱ２３
およびＱ２５の間のノードＮ８がトランジスタＱ２１の
ゲートに接続される。
【０１６４】次に、図１１の半導体回路の動作について
説明する。図１１を参照して、電位ＶCC1 が基準電位Ｖ
CC0 よりも低い場合には、差動増幅器９からトランジス
タＱ２１のゲートに与えられる電位が低下する。ここ
で、図１２を参照して、差動増幅器９においては、電位
ＶCC1 が基準電位ＶCC0 よりも低い場合にトランジスタ
Ｑ２５がトランジスタＱ２４よりも深くバイアスされ、
ノードＮ８の電位が低下する。その結果、トランジスタ
Ｑ２１のゲート電位が低下する。
【０１６５】そして、トランジスタＱ２１のゲート電位
がトランジスタＱ２１のしきい値電圧よりも低くなる
と、トランジスタＱ２１がオンする。これにより、昇圧
電位Ｖ DDから電位ＶCC1 に向かって負荷電流Ｉ１０が流
れる。したがって、図１１を参照して、昇圧電源回路２
０から第１の電源配線Ｌ１に向かって負荷電流Ｉ１０が
流れることになる。
【０１６６】このため、負荷回路５に向けて流れる負荷
電流は、負荷電流Ｉ１と負荷電流Ｉ１０とになる。その
結果、負荷電流Ｉ１が減少する。したがって、配線抵抗
Ｒ１による電位ＶCC1 の低下が抑制される。この場合、
負荷電流Ｉ１０は、電位ＶCC 1 の変動に応じて増減する
ため、ノイズに起因する電源電位ＶCCの変動による電位
ＶCC1 の変動幅を小さくする働きもある。
【０１６７】第６実施例 次に、第６実施例について説明する。第６実施例は、図
１１に示される半導体回路が共通の電源に複数接続され
た例を示すものである。図１３は、第６実施例による半
導体回路の回路図である。
【０１６８】負荷回路５１〜５４のそれぞれは、第１の
電源配線Ｌ１および接地配線Ｌ２に接続される。第１の
電源配線Ｌ１において、負荷回路５４の接続ノードと電
源ノードＮ１との間に配線抵抗Ｒ１４が存在する。さら
に、第１の電源配線Ｌ１における負荷回路５１〜５４の
接続ノードのそれぞれの間にも配線抵抗Ｒ１１〜Ｒ１３
が存在する。
【０１６９】同様に、接地配線Ｌ２において、負荷回路
５１の接続ノードと接地ノードＮ２との間に配線抵抗Ｒ
２１が存在する。さらに、接地配線Ｌ２における負荷回
路５１〜５４の接続ノードのそれぞれの間にも配線抵抗
Ｒ２２〜Ｒ２４が存在する。
【０１７０】また、第１の電源配線Ｌ１とは別に第２の
電源配線Ｌ５が設けられる。差動増幅器９１〜９４は、
図１１に示される差動増幅器９と同じ機能を有するもの
である。トランジスタＱ２１１〜Ｑ２１４は、図１１に
示されるトランジスタＱ２１と同じ機能を有するもので
ある。
【０１７１】差動増幅器９１およびトランジスタＱ２１
１は、負荷回路５１に対応して設けられる。差動増幅器
９２およびトランジスタＱ２１２は、負荷回路５２に対
応して設けられる。差動増幅器９３およびトランジスタ
Ｑ２１３は、負荷回路５３に対応して設けられる。差動
増幅器９４およびトランジスタＱ２１４は、負荷回路５
４に対応して設けられる。昇圧電源回路２０は、負荷回
路５１〜５４のそれぞれについて共通に設けられる。
【０１７２】第２の電源配線Ｌ５には、第１の電源配線
Ｌ１と同様に配線抵抗Ｒ５１〜Ｒ５４が存在する。しか
し、第２の電源配線Ｌ５には、電流パスが存在しない。
このため差動増幅器９１〜９４のそれぞれに与えられる
基準電位ＶCC01〜ＶCC04は、ほぼ電源電位ＶCCと等しく
なる。
【０１７３】昇圧電源回路２０とトランジスタＱ２１１
〜Ｑ２１４のそれぞれとの間の配線Ｌ６にも配線抵抗Ｒ
６１〜Ｒ６４が存在する。しかし、これらの配線抵抗Ｒ
６１〜Ｒ６４が存在してもトランジスタＱ２１１〜Ｑ２
１４のそれぞれが受ける電位ＶDD1 〜ＶDD4 が電源電位
ＶCCよりも高くなるように昇圧電源回路２０の発生電位
を設定しておけば、差動増幅器９１〜９４とトランジス
タＱ２１１〜Ｑ２１４との働きにより、負荷回路５１〜
５４のそれぞれが受ける電位ＶCC1 〜ＶCC4 の低下を抑
制することができる。
【０１７４】次に、図１３の半導体回路の動作について
説明する。ここで、たとえば、負荷回路５２が選択回
路、負荷回路５１が非選択回路であり、負荷回路５２が
動作しているときには負荷回路５１が動作しない場合を
仮定して説明する。この場合、負荷回路５２が動作する
と、配線抵抗Ｒ１２，Ｒ１３，Ｒ１４により負荷回路５
２が受ける電位ＶCC2 が低下する。それに従って、負荷
回路５１が受ける電位Ｖ CC1 も低下する。
【０１７５】しかし、電位ＶCC1 が低下すると、差動増
幅器９１およびトランジスタＱ２１１が動作して、電位
ＶCC1 が上昇させられる。したがって、選択回路の動作
により生じる非選択回路の電位の低下が抑制されること
になる。
【０１７６】一方、選択回路である負荷回路５２におい
ても、差動増幅器９２およびトランジスタＱ２１２が動
作して、電位ＶCC2 が上昇させられる。したがって、選
択回路自体の電位の低下が抑制される。
【０１７７】図１３の半導体回路において、負荷回路５
１〜５４をさらに具体化した例は、図１０に示された回
路と同様のものになる。このため、その説明は省略す
る。
【０１７８】第７実施例 次に、第７実施例について説明する。図１４は、第７実
施例による半導体回路の回路図である。図１４において
図１７と一致する部分には同一の参照符号を付してあ
る。
【０１７９】図１４を参照して、図１４の半導体回路が
図１６の半導体回路と異なるのは、第２の電源配線Ｌ５
および第２の接地配線Ｌ３が設けられていること、差動
増幅器８，９、スイッチング用のトランジスタＱ１５，
Ｑ２１、昇圧電源回路２０および負電源回路３０が設け
られていることである。
【０１８０】差動増幅器８、トランジスタＱ１５および
負電源回路３０のそれぞれは、図７に示される半導体回
路と同様に接続され、それと同様の動作を行なう。ま
た、差動増幅器９、トランジスタＱ２１および昇圧電源
回路２０は、図１１の半導体回路と同様に接続され、そ
れと同様の動作を行なう。
【０１８１】したがって、図１４の半導体回路において
は、配線抵抗Ｒ１による電位ＶCC1の電位の低下が抑制
されるとともに配線抵抗Ｒ２による電位ＶSS1 の電位の
上昇が抑制される。
【０１８２】以上に説明した図７、図９、図１１、図１
３および図１４に示される負荷回路５および負荷回路５
１〜５４の具体例としては、センスアンプを示したが、
これに限らず、負荷回路５および負荷回路５１〜５４の
それぞれの具体例としては、半導体メモリ装置に用いら
れる入力バッファ（カラムアドレスバッファ）も挙げら
れる。また、その他には、単なるインバータ回路も挙げ
られる。
【０１８３】図１５は、負荷回路の一例としてのカラム
アドレスバッファの回路図である。図１５を参照して、
このカラムアドレスバッファは、ＰＭＯＳトランジスタ
Ｑ２７，Ｑ２８、ＮＭＯＳトランジスタＱ２９，Ｑ３０
およびインバータ１０１〜１０７を含む。
【０１８４】入力ノードＮＩは、外部入力信号Ａｉｎを
受ける。電源ノードＮ１と接地ノードＮ２との間にトラ
ンジスタＱ２７，Ｑ２８，Ｑ２９が直列に接続される。
トランジスタＱ２８およびＱ２９の間のノードＮ９と接
地ノードＮ２との間にトランジスタＱ３０が接続され
る。トランジスタＱ２７，Ｑ２９のそれぞれのゲート
は、入力ノードＮＩから外部入力信号Ａｉｎを受ける。
内部信号ＣＡＩがインバータ１０１を介してトランジス
タＱ２８，Ｑ３０のそれぞれのゲートに与えられる。
【０１８５】ノードＮ９と出力ノードＮＯとの間にイン
バータ１０２，１０３，１０４，１０５，１０６が直列
に接続される。インバータ１０３および１０４の間のノ
ードＮ１０と、インバータ１０４および１０５の間のノ
ードＮ１１との間にインバータ１０７が接続される。こ
のインバータ１０７は、入力端子がノードＮ１１に接続
され、出力端子がノードＮ１０に接続される。
【０１８６】またインバータ１０３，１０７のそれぞれ
には、内部信号ＺＣＡＬおよびＣＡＬが与えられる。こ
れらのインバータ１０１〜１０７のそれぞれは、電源ノ
ードＮ１および接地ノードＮ２に接続され、電源電位Ｖ
CCおよび接地電位ＶSSを受けて動作する。
【０１８７】図１６は、図１５に示されるカラムアドレ
スバッファにおける各信号のタイミングチャートであ
る。この図１６においては、外部入力信号Ａｉｎ、内部
信号ＣＡＩ、内部信号ＺＣＡＬ、内部信号ＣＡＬおよび
出力信号ＣＡＮＦが示される。
【０１８８】図１６を参照して、外部入力信号Ａｉｎ
は、ＶIHをハイレベルとし、ＶILをローレベルとする外
部アドレス信号である。カラムアドレスバッファにおい
ては、入力ノードＮＩにおいて外部アドレスである外部
入力信号Ａｉｎを受け、その信号を内部アドレスである
出力信号ＣＡＮＦに変換し、その信号を出力ノードＮＯ
から出力する。
【０１８９】このようなカラムアドレスバッファでは、
初段のＮＯＲ回路の論理しきい値Ｖ THがＶIH／ＶILを決
定する。このため、ノイズなどにより接地電位ＶSSが上
昇すると、外部入力信号Ａｉｎにおけるローレベルに近
いハイレベルをローレベルであると誤判定するという問
題が生じる。また、電源電位ＶCCが低く設定されている
カラムアドレスバッファでは、電源電位ＶCCが低下する
と、外部入力信号Ａｉｎにおけるハイレベルに近いロー
レベルをハイレベルであると誤判定するという問題もあ
った。
【０１９０】このため、カラムアドレスバッファにおい
ては、電源電位ＶCCおよび接地電位ＶSSを安定化させる
必要がある。したがって、図７、図９、図１１、図１３
および図１４に示される負荷回路５，５１〜５４がカラ
ムアドレスバッファを含む場合、前述のようなカラムア
ドレスバッファ特有の問題を解消することができる。
【０１９１】
【発明の効果】請求項１に記載の本発明によれば、スイ
ッチング用ＮＭＯＳトランジスタがオンすると、負電源
手段によってセンスアンプのＮＭＯＳトランジスタが受
ける電位が負の電位にされる。このため、センスアンプ
の駆動時において、配線抵抗によるＮＭＯＳトランジス
タの電位の上昇を抑制できる。したがって、センスアン
プが受ける電位の変動を抑制することができる。それに
伴い、センスアンプのセンス動作を高速化できる。
【０１９２】請求項２に記載の本発明によれば、接地ノ
ードから第１の接地配線を介して負荷回路に供給される
接地電位が配線抵抗によって上昇すると、電位発生手段
が第１の接地配線に接続される。このため、接地電位よ
りも低い電位が負荷回路に供給され、負荷回路に与えら
れる電位の上昇が抑制される。その結果、負荷回路が受
ける電位の変動が抑制できる。したがって、この負荷回
路がセンスアンプである場合は、センスアンプが受ける
電位の変動が抑制できる。
【０１９３】請求項３に記載の本発明によれば、電源ノ
ードから第１の電源配線を介して負荷回路に供給される
電源電位が配線抵抗によって低下すると、電位発生手段
が第１の電源配線に接続される。このため、電源電位よ
りも高い電位が負荷回路に供給され、負荷回路に与えら
れる電位の低下が抑制される。その結果、負荷回路が受
ける電位の変動が抑制できる。したがって、この負荷回
路がセンスアンプである場合は、センスアンプが受ける
電位の変動が抑制できる。
【０１９４】請求項４に記載の本発明によれば、電源ノ
ードから第１の電源配線を介して負荷回路に供給される
電源電位が配線抵抗によって低下すると、第１の電位発
生手段が第１の電源配線に接続される。この場合、電源
電位よりも高い電位が負荷回路に供給される。また、接
地ノードから第１の接地配線を介して負荷回路に供給さ
れる接地電位が配線抵抗によって上昇すると、第２の電
位発生手段が第１の接地配線に接続される。この場合、
接地電位よりも低い電位が負荷回路に供給される。この
ように負荷回路に与えられる電位の上昇および低下が抑
制される。その結果、負荷回路が受ける高い電位の変動
および低い電位の変動がともに抑制できる。したがっ
て、この負荷回路がセンスアンプである場合は、センス
アンプが受ける高い電位の変動および低い電位の変動が
抑制できる。
【０１９５】請求項５に記載の本発明によれば、接地ノ
ードから第１の接地配線を介して複数の負荷回路に供給
される接地電位が配線抵抗によって上昇すると、供給さ
れる電位が上昇した負荷回路に設けられた第１の接地配
線に電位発生手段が接続される。このため、供給される
電位が上昇した負荷回路に接地電位よりも低い電位が供
給される。これにより、その負荷回路に与えられる電位
の上昇が抑制される。その結果、各負荷回路が受ける電
位の変動が抑制できる。したがって、各負荷回路がセン
スアンプである場合は、センスアンプが受ける電位の変
動が抑制できる。
【０１９６】請求項６に記載の本発明によれば、電源ノ
ードから第１の電源配線を介して複数の負荷回路に供給
される電源電位が配線抵抗によって低下すると、供給さ
れる電位が低下した負荷回路に設けられた第１の電源配
線に電位発生手段が接続される。このため、供給される
電位が低下した負荷回路に接地電位よりも高い電位が供
給される。これにより、その負荷回路に与えられる電位
の変動が抑制できる。その結果、各負荷回路が受ける電
位の変動が抑制できる。したがって、各負荷回路がセン
スアンプである場合は、センスアンプが受ける電位の変
動が抑制できる。
【図面の簡単な説明】
【図１】第１実施例による半導体回路の回路図である。
【図２】昇圧電源回路の詳細な構成を示すブロック図で
ある。
【図３】負電源回路の詳細な構成を示すブロック図であ
る。
【図４】図１の半導体回路の動作タイミングを示すタイ
ミングチャートである。
【図５】第２実施例による半導体回路の回路図である。
【図６】図５の半導体回路の動作タイミングを示すタイ
ミングチャートである。
【図７】第３実施例による半導体回路の回路図である。
【図８】図７に示される差動増幅器の詳細な構成を示す
回路図である。
【図９】第４実施例による半導体回路の回路図である。
【図１０】図９の負荷回路を具体化した回路図である。
【図１１】第５実施例による半導体回路の回路図であ
る。
【図１２】図１１の差動増幅器の詳細な説明を示す回路
図である。
【図１３】第６実施例による半導体回路の回路図であ
る。
【図１４】第７実施例による半導体回路の回路図であ
る。
【図１５】負荷回路の一例としてのカラムアドレスバッ
ファの回路図である。
【図１６】図１５のカラムアドレスバッファにおける各
信号のタイミングチャートである。
【図１７】従来の負荷回路の接続態様を示す模式的ブロ
ック図である。
【図１８】従来のセンスアンプの回路図である。
【図１９】１本の電源配線および１本の接地配線に複数
の負荷回路が接続された従来の半導体回路の回路図であ
る。
【符号の説明】
２，２０ 昇圧電源回路 ３，３０ 負電源回路 ５，５１〜５４ 負荷回路 ４１，４２ ワンショットパルス発生回路 ８，９，８１〜８４，９１〜９４ 差動増幅器 Ｎ１ 電源ノード Ｎ２ 接地ノード Ｑ１，Ｑ２，Ｑ７，Ｑ８，Ｑ２１，Ｑ２１１〜Ｑ２１４
ＰＭＯＳトランジスタ Ｑ３，Ｑ４，Ｑ９，Ｑ１０，Ｑ１４，Ｑ１５，Ｑ１５１
〜Ｑ１５４ ＮＭＯＳトランジスタ ＳＡ１，ＳＡ２ センスアンプ

Claims (6)

    【特許請求の範囲】
  1. 【請求項１】 ＰＭＯＳトランジスタおよびＮＭＯＳト
    ランジスタを含むセンスアンプと、 負の電位を発生させる負電源手段と、 前記センスアンプのＮＭＯＳトランジスタと前記負電源
    手段との間に設けられたスイッチング用ＮＭＯＳトラン
    ジスタと、 前記スイッチング用トランジスタにワンショットパルス
    信号を与えるワンショットパルス発生手段とを備えた、
    半導体回路装置。
  2. 【請求項２】 接地電位を受ける接地ノードと、 少なくとも前記接地ノードから電位が供給される負荷回
    路と、 前記接地ノードと前記負荷回路との間に設けられた第１
    の接地配線と、 電流の流入が制限されており、前記接地ノードから接地
    電位を取り出すための第２の接地配線と、 前記第１の接地配線を介して前記負荷回路に供給される
    電位と前記第２の接地配線から取り出される電位との電
    位差を差動増幅して出力する差動増幅手段と、 前記接地電位よりも低い電位を発生させる電位発生手段
    と、 前記差動増幅手段の出力信号を受け、その出力信号に応
    答して前記電位発生手段を前記第１の接地配線に接続す
    る接続手段とを備えた、半導体回路装置。
  3. 【請求項３】 電源電位を受ける電源ノードと、 少なくとも前記電源ノードから電位が供給される負荷回
    路と、 前記電源ノードと前記負荷回路との間に設けられた第１
    の電源配線と、 電流の流入が制限されており、前記電源ノードから電源
    電位を取り出すための第２の電源配線と、 前記第１の電源配線を介して前記負荷回路に供給される
    電位と前記第２の電源配線から取り出される電位との電
    位差を差動増幅して出力する差動増幅手段と、 前記電源電位よりも高い電位を発生させる電位発生手段
    と、 前記差動増幅手段の出力信号を受け、その出力信号に応
    答して前記電位発生手段を前記第１の電源配線に接続す
    る接続手段とを備えた、半導体回路装置。
  4. 【請求項４】 電源電位を受ける電源ノードと、 接地電位を受ける接地ノードと、 少なくとも前記電源ノードおよび前記接地ノードから電
    位が供給される負荷回路と、 前記電源ノードと前記負荷回路との間に設けられた第１
    の電源配線と、 電流の流入が制限されており、前記電源ノードから電源
    電位を取り出すための第２の電源配線と、 前記接地ノードと前記負荷回路との間に設けられた第１
    の接地配線と、 電流の流入が制限されており、前記接地ノードから接地
    電位を取り出すための第２の接地配線と、 前記第１の電源配線を介して前記負荷回路に供給される
    電位と前記第２の電源配線から取り出される電位との電
    位差を差動増幅して出力する第１の差動増幅手段と、 前記第１の接地配線を介して前記負荷回路に供給される
    電位と前記第２の接地配線から取り出される電位との電
    位差を差動増幅して出力する第２の差動増幅手段と、 前記電源電位よりも高い電位を発生させる第１の電位発
    生手段と、 前記接地電位よりも低い電位を発生させる第２の電位発
    生手段と、 前記第１の差動増幅手段の出力信号を受け、その出力信
    号に応答して前記第１の電位発生手段を前記第１の電源
    配線に接続する第１の接続手段と、 前記第２の差動増幅手段の出力信号を受け、その出力信
    号に応答して前記第２の電位発生手段を前記第１の接地
    配線に接続する第２の接続手段とを備えた、半導体回路
    装置。
  5. 【請求項５】 接地電位を受ける接地ノードと、 少なくとも前記接地ノードから電位が供給される複数の
    負荷回路と、 前記接地ノードと前記複数の負荷回路のそれぞれとの間
    に共通に設けられた第１の接地配線と、 電流の流入が制限されており、前記接地ノードから接地
    電位を取り出すための第２の接地配線と、 前記複数の負荷回路のそれぞれに対応して設けられ、各
    々が、前記第１の接地配線を介して対応する負荷回路に
    供給される電位と前記第２の接地配線から取り出される
    電位との電位差を差動増幅して出力する複数の差動増幅
    手段と、 前記接地電位よりも低い電位を発生させる電位発生手段
    と、 前記複数の負荷回路および前記複数の差動増幅手段にそ
    れぞれ対応して設けられた複数の接続手段とを備え、 前記複数の接続手段の各々が、対応する差動増幅手段の
    出力信号を受け、その出力信号に応答して前記電位発生
    手段を対応する負荷回路について設けられた前記第１の
    接地配線の部分に接続する、半導体回路装置。
  6. 【請求項６】 電源電位を受ける電源ノードと、 少なくとも前記電源ノードから電位が供給される複数の
    負荷回路と、 前記電源ノードと前記複数の負荷回路のそれぞれとの間
    に共通に設けられた第１の電源配線と、 電流の流入が制限されており、前記電源ノードから電源
    電位を取り出すための第２の電源配線と、 前記複数の負荷回路のそれぞれに対応して設けられ、各
    々が、前記第１の電源配線を介して対応する負荷回路に
    供給される電位と前記第２の電源配線から取り出される
    電位との電位差を差動増幅して出力する複数の差動増幅
    手段と、 前記電源電位よりも高い電位を発生させる電位発生手段
    と、 前記複数の負荷回路および前記複数の差動増幅手段にそ
    れぞれ対応して設けられた複数の接続手段とを備え、 前記複数の接続手段の各々が、対応する差動増幅手段の
    出力信号を受け、その出力信号に応答して前記電位発生
    手段を対応する負荷回路について設けられた前記第１の
    電源配線の部分に接続する、半導体回路装置。
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