KR100477814B1 - 반도체메모리장치의 워드라인 부트스트랩회로 - Google Patents

반도체메모리장치의 워드라인 부트스트랩회로 Download PDF

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Abstract

본 발명은 에스램의 워드라인 부트스트랩회로에 관한 것으로, 본 발명은 펄스형 워드라인신호와 기준전압신호를 입력하는 입력부와, 상기 입력부의 출력신호에 응답하여 펌핑구동신호를 공급하는 구동부와, 상기 구동부의 출력신호에 응답하여 워드라인신호를 승압 펌핑하는 제1펌핑부와, 상기 구동부의 출력신호에 응답하여 워드라인신호를 승압 펌핑하되 상기 제1펌핑부와 교대로 펌핑하는 제2펌핑부와, 상기 워드라인신호가 출력되는 노드에 연결되어 이 출력노드를 프리차지 및 클램프시키는 수단을 각가 포함하는 출력노드제어부와, 상기 입력부의 출력신호를 입력하여 상기 출력노드제어부의 클램프수단을 펌핑동작시 오프시켜 전류패스 형성을 차단하는 전류패스제어수단을 구비하여, 에스램의 워드라인 전압승압시 전류소비를 줄이는 부트스트랩회로를 제공한다.

Description

반도체메모리장치의 워드라인 부트스트랩회로
본 발명은 반도체메모리장치인 에스램(Static RAM)에 관한 것으로, 특히 셀 워드라인(cell wordline)에 고전압을 공급하는 부트스트랩(bootstrap)회로에 관한 것이다.
반도체메모리장치는 점점 고집적화 및 고속동작화되어가고 있다. 특히 에스램은 집적도에서는 다이나믹램(dynamic RAM)보다 뒤떨어져 있지만, 고속특성 및 저소비전류특성이 우수하여 캐시메모리(cache memory)와 같이 저전력 및 고속동작을 요하는 곳에 주로 이용된다.
도1은 에스램의 메모리셀 구조를 나타낸 회로도이다. 도시된 바와 같이, 2개의 저항과 4개의 트랜지스터로 구성된 래치가 하나의 메모리셀을 형성한다. 도1의 구성에서 2개의 엔모스트랜지스터 N3,N4는 패스(pass)트랜지스터(일명, 억세스트랜지스터)로서 워드라인(Word line)의 선택에 따라 셀의 데이터를 비트라인(Bit line, /Bit line)을 통해 입/출력하게 된다. 여기서 워드라인에 실리는 전압 pump는 패스트랜지스터 N3,N4를 충분히 온시키도록 고전압레벨을 갖는다. 이는 패스트랜지스터 N3,N4가 엔모스트랜지스터인 관계로 전압강하현상이 발생하는 것으로부터 데이터의 충분한 전송을 보장하기 위함이다.
도2a 및 도3b는 도1의 워드라인에 전압을 공급하기 위한 신호발생과정을 간략하게 나타낸 블록도이다. 도2a는 펄스형 워드라인신호 pwl을 발생하는 구성이고, 도2b는 펄스형 워드라인신호 pwl과 기준전압신호 vref를 이용하여 워드라인에 전압신호 pump를 발생시키는 구성이다. 이를 상세히 설명하면, 도2a를 참조시, 어드레스신호 Ain을 어드레스버퍼(2)가 입력하고, 이 어드레스버퍼(2)의 출력신호를 이용하여 어드레스의 전이(transition)를 어드레스전이검출기(4)가 검출하고, 이 어드레스전이검출기(4)의 출력신호를 이용하여 비트라인등화신호 EQ발생기(6)가 등화신호 EQ를 발생한다. 한편 데이터신호 Din는 데이터입력버퍼(8)를 거쳐 데이터전이검출기(10)를 통해 그 전이가 검출되고, 이로부터 데이터라인등화신호 DEQ발생회로(12)에 의해 데이터라인 등화신호 DEQ가 발생한다. 그리고 비트라인등화신호 EQ와 데이터라인등화신호 DEQ를 입력하여 펄스발생회로(14)가 펄스형 워드라인신호 pwl을 발생한다. 도2b를 참조시 제어신호 cstb를 입력하여 기준전압신호 vref가 기준전압발생기(16)로부터 발생하면, 부트스트랩회로(18)가 펄스형 워드라인신호 pwl와 기준전압신호 vref를 입력하여 메모리셀의 워드라인에 워드라인 전압으로 되는 pump를 공급한다. 그래서 특정 메모리셀이 선택되면서 데이터의 리드/라이트가 이루어진다.
한편 여기서 부트스트랩회로(18)는 워드라인전압신호 pump를 펌핑(pumping)하여 공급한다. 이는 도1의 메모리셀의 패스트랜지스터 N3, N4가 완전하게 스위칭 온되어 데이터의 흐름이 전압강하없이 이루어지도록 하기 위함이다. 그러나 워드라인 부트스트랩회로는 피크전류를 발생시키기 쉬워서, 에스램의 특성상 전류소비를 최소한으로 줄이면서 저전력환경에 적합하도록 워드라인 부트스트랩회로가 설계되어야 한다.
도3은 종래에 제시된 부트스트랩회로를 도시하고 있다.
도3의 구성은, 도2a의 펄스형 워드라인신호 pwl과 기준전압신호 ref를 입력하여 워드라인에 펌핑된 전압을 공급시키는 구성으로서, 펄스형 워드라인신호 pwl과 기준전압신호 ref를 입력하는 입력부(20A)와, 상기 입력부(20A)의 출력신호에 응답하여 펌핑구동신호 pd를 공급하는 구동부(20B)와, 상기 구동부(20B)의 출력신호에 응답하여 워드라인신호 pump1을 펌핑하는 펌핑부(20C)와, 상기 워드라인신호pump1가 출력되는 노드에 연결되어 출력노드를 프리차지 및 안정화시키는 출력노드제어부(20D)로 구성된다. 상기 구성에서 펌핑부(20C)는 엔모스 캐패시터(50)로 구성되었다. 그리고 출력노드제어부(20C)는 출력노드(pump1)를 프리차지하는 트랜지스터(58)와, 출력노드(pump1)를 클램프(clamp)시키는 트랜지스터(60)와, 구동부(20B)의 제2출력신호에 따라 제어되는 트랜지스터들(52,54,56)로 구성된다.
한편 상기 구성에서 기준전압신호 ref는 도4와 같은 일반적인 기준전압발생회로로부터 출력된다.
상기 구성에 따른 종래의 워드라인 부트스트랩회로의 작용을 설명하겠다. 펄스형 워드라인신호 pwl이 로우로 입력되거나 또는 기준전압신호 ref가 로우로 입력될 시에는 입력부(20A)의 낸드게이트(22)는 하이 출력을 하고, 이로부터 펌핑구동신호 pd는 로우로 출력된다. 그리고 출력노드(pump1)의 전압레벨을 프리차지 레벨로 차아지(charge)된다. 그러다가 특정 전원전압레벨에서 기준전압신호 ref가 논리 하이(high)가 되고, pwl이 로우(low)에서 하이로 전이(transition)되면 구동부(20B)의 출력신호 pd는 로우에서 하이로 된다. 그리고 이에 따라 출력노드(pump1)는 하이로 프리차지(precharge)되어 있다가 바뀐 pd신호에 따라 전원전압(Vcc) 이상의 전압레벨로 차지펌핑(charge pumping)된다. 그래서 특정 메모리셀의 선택이 활성화된다.
그러나 도3의 종래의 부트스트랩회로는 전류소비와 노이즈에 있어서 다음과 같은 문제가 발생되어 왔다. 즉, 펌핑동작이 진행될시에, 이때의 전류패스(current path)는 클램프수단인 엔모스트랜지스터(60)이고, 이 값은 출력노드(pump1)의 전압에 따라 좌우된다. 즉, 펌핑된 전압레벨이 크면 클수록 항상 온(on)상태에 있는 엔모스트랜지스터(60)를 통해서 빠져나가는 전류량은 커지게 된다. 그리고 엔모스트랜지스터(60)는 출력노드(pump1)가 펌핑된 레벨에서 움직이지 않을 때에도 항상 온상태에 있기 때문에 원하지 않는 전류가 흐르는 패스(path)가 형성된다. 그리고 다른 문제는 차지펌핑이 엔모스로 구성된 펌핑캐패시터(50)에 의해 한꺼번에 이루어지기 때문에 부트스트랩회로의 피크전류가 커지게 되어 노이즈의 원인이 되기도 한다. 또한 엔모스트랜지스터(60)는 출력노드(pump1)의 전압레벨이 펌핑된 레벨에서 다시 프리차지레벨로 내려올 때 언더슈트(undershoot)의 원인이 되어 피모스트랜지스터(56)로 전류가 흐르게하여 전류소모량이 늘어난다.
언급되지 않은 미설명 도면부호는 이후의 본 발명 설명에서 상세히 언급될 것 이다.
본 발명은 상기 문제점을 해결하기 위하여 안출된 것으로써, 피크전류의 발생을 낮추어 전류소모를 줄이면서 노이즈를 억제하는 워드라인 부트스트랩회로를 제공하는 것을 목적으로 한다.
또한 본 발명은 펌핑동작시에 원하지 않는 전류패스의 형성을 없애는 워드라인 부트스트랩회로를 제공하는 것을 다른 목적으로 한다.
또한 본 발명은 펌핑레벨에서 다시 차아지레벨로 복귀시에 언더슈트의 발생을 제거하는 워드라인 부트스트랩회로를 제공하는 것을 다른 목적으로 한다.
상기 목적을 달성하기 위한 본 발명의 워드라인 부트스트랩회로는, 펄스형 워드라인신호와 기준전압신호를 입력하는 입력부와, 상기 입력부의 출력신호에 응답하여 펌핑구동신호를 공급하는 구동부와, 상기 구동부의 출력신호에 응답하여 워드라인신호를 승압 펌핑하는 제1펌핑부와, 상기 구동부의 출력신호에 응답하여 워드라인신호를 승압 펌핑하되 상기 제1펌핑부와 교대로 펌핑하는 제2펌핑부와, 상기 워드라인신호가 출력되는 노드에 연결되어 이 출력노드를 프리차지 및 안정화시키는 출력노드제어부를 구비함을 특징으로 한다. 이러한 구성에서 제1펌핑부와 제2펌핑부는 시간지연을 통해 서로 펌핑이 교대로 되도록 설계된다.
또한 상기 다른 목적을 달성하기 위한 본 발명의 워드라인 부트스트랩회로는, 펄스형 워드라인신호와 기준전압신호를 입력하는 입력부와, 상기 입력부의 출력신호에 응답하여 펌핑구동신호를 공급하는 구동부와, 상기 구동부의 출력신호에 응답하여 워드라인신호를 승압 펌핑하는 펌핑부와, 상기 워드라인신호가 출력되는 노드에 연결되어 이 출력노드를 프리차지 및 클램프시키는 각각의 수단을 포함하여 구성되는 출력노드제어부와, 상기 입력부의 출력신호를 입력하여 상기 출력노드제어부의 클램프수단을 펌핑동작시 오프시켜 전류패스 형성을 차단하는 전류패스제어수단을 구비함을 특징으로 한다.
또한 본 발명에 의한 워드라인 부트스트랩회로는, 펄스형 워드라인신호와 기준전압신호를 입력하는 입력부와, 상기 입력부의 출력신호에 응답하여 펌핑구동신호를 공급하는 구동부와, 상기 구동부의 출력신호에 응답하여 워드라인신호를 승압 펌핑하는 제1펌핑부와, 상기 구동부의 출력신호에 응답하여 워드라인신호를 승압 펌핑하되 상기 제1펌핑부와 교대로 펌핑하는 제2펌핑부와, 상기 워드라인신호가 출력되는 노드에 연결되어 이 출력노드를 프리차지 및 클램프시키는 각각의 수단을 포함하여 구성되는 출력노드제어부와, 상기 입력부의 출력신호를 입력하여 상기 출력노드제어부의 클램프수단을 펌핑동작시 오프시켜 전류패스 형성을 차단하는 전류패스제어수단을 구비함을 특징으로 한다.
이하, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자가 본 발명의 기술적 사상을 용이하게 실시할 수 있을 정도로 상세히 설명하기 위하여, 본 발명의 가장 바람직한 실시예를 첨부된 도면을 참조하여 설명하기로 한다. 도면에서 종래기술과 동일한 구성요소에 대하여는 동일한 도면 부호를 인용하였다.
도5는 본 발명에 의한 워드라인 부트스트랩회로의 실시구성을 도시하고 있다. 그 구성은, 펄스형 워드라인신호 pwl와 기준전압신호 ref를 입력하는 입력부(20A)와, 상기 입력부(20A)의 출력신호 F5에 응답하여 펌핑구동신호 F1을 공급하는 구동부(20B)와, 상기 구동부(20B)의 출력신호 F1에 응답하여 워드라인신호(pump1)를 승압 펌핑하는 제1펌핑부(20C)와, 상기 구동부(20B)의 출력신호 F1에 응답하여 워드라인신호(pump1)를 승압 펌핑하되 상기 제1펌핑부(20C)와 교대로 펌핑하는 제2 펌펑부(20E 또는 20F)와, 상기 워드라인신호(pump1)가 출력되는 노드에 연결되어 이 출력노드(pump1)를 프리차지(precharge) 및 클램프(clamp)시키는 출력노드제어 부(20D)와, 상기 입력부(20A)의 출력신호 F5를 입력하여 상기 출력노드제어부(20D)의 클램프수단(60)을 펌핑동작시 오프(off)시켜 전류패스 형성을 차단하는 전류패스제어수단(20G)로 구성된다.
도5에서 입력부(20A)는, 펄스형 워드라인신호 pwl와 기준전압신호 ref를 입력하는 낸드게이트(22)와, 낸드게이트(22)의 출력신호를 입력하여 입력부 출력신호F5를 출력하는 인버터(24)로 실시구성되었다. 여기서 워드라인신호 pwl은 전술한 도2a를 이용하여 발생되고, 기준전압신호 ref는 도4를 통해 발생된다. 상기 입력부(20A)는 종래와 동일하게 구성 실시하였다.
도5에서 구동부(20B)는, 입력부(20A)의 출력신호 F5를 공통 입력하는 3개의 모스(MOS)트랜지스터로 구성된 제1반전논리수단(26,28,30)과, 상기 제1반전논리수단(26,28,30)의 출력신호를 공통 입력하는 3개의 모스(M0S)트랜지스터로 구성된 제2반전논리수단(32,34,36)과, 상기 제2반전논리수단(32,34,36)의 출력신호를 입력하는 인버터(38)와, 상기 인버터(38)의 출력신호를 입력하는 인버터(40)와, 상기 입력부(20A)의 출력신호 F5와 상기 인버터(40)의 출력신호를 입력하여 구동신호 F1을 출력하는 낸드게이트(42)로 실시구성되었다. 상기 군동부(20B)는 종래와 동일하게 구성 실시하였다.
도5에서 제l펌핑부(20C)는, 상기 구동부(20B)의 출력신호 F1을 입력하는 3개의 직렬연결 인버터(44, 46, 48)와, 상기 인버터(48)의 출력신호 F3를 입력레벨에 응답하여 펌핑동작하는 펌핑캐패시터(50)로 실시구성되었다. 상기 펌핑캐패시터(50)는 엔모스캐패시터로 구성되었다.
도5에서 출력노드제어부(20D)는, 출력노드(pump1)와 전원전압단 사이에 형성되는 피모스트랜지스터(56)와, 상기 출력노드(pump1)와 피모스트랜지스터(56)의 게이트단자 사이에 형성되고 상기 구동부(20B)의 인버터(38)의 출력신호를 게이트입력하는 피모스트랜지스터(54)와, 상기 구동부(20B)의 인버터(38)의 출력신호의 게이트입력에 응답하여 상기 피모스트랜지스터(56)의 게이트전압을 방전시키는 엔모스트랜지스터(52)와, 상기 출력노드(pump1)와 전원전압단 사이에 형성되어 상기 출력노드(pump1)를 프리차지(precharge)하는 프리차지수단(58)과, 상기 출력노드(pump1)와 전원전압단 사이에 형성되어 상기 출력노드(pump1)를 클램프(clamp)하는 클램프수단(60)으로 실시구성되었다.
도5에서 제2펌핑부(E)는, 'METHOD1'블록에 도시된 바와 같이, 인버터(44)의 출력신호인 F2를 입력하여 이를 지연시키는 딜레이수단(80)와, 상기 인버터(44)의 출력신호인 F2와 딜레이수단(80)의 출력신호를 입력하는 낸드게이트(82)와, 낸드게이트(82)의 출력신호를 반전하는 인버터(84)와, 상기 인버터(84)의 출력신호의 입력에 응답하여 출력노드(pump1)을 펌핑하는 펌핑캐패시터(86)로 실시 구성되었다.
한편 도5에서 제2펌핑부(F)는, 'METHOD2'블록에 도시된 바와 같이, 구동부(20B)의 출력신호인 F1을 입력하여 이를 지연시키는 딜레이수단(90)과, 상기 딜레이수단(90)의 출력신호를 게이트입력하고 인버터(48)의 출력신호 F3를 소오스입력하는 피모스트랜지스터(92)와, 상기 딜레이수단(90)의 출력신호를 게이트입력하고 상기 피모스트랜지스터(92)와 결합하여 인버터구성되는 엔모스트랜지스터(94)와, 상기 인버터로직(92,94)의 출력신호의 입력에 응답하여 출력노드(pump1)을 펌핑하는 펌핑캐패시터(96)로 실시 구성될 수 있다.
도5에서 전류패스제어수단(20G)은, 입력부(20A)의 출력신호 F5를 입력하여 상기 출력노드제어부(20D)의 클램프수단(60)의 온 동작을 제어하는 인버터(88)로 실시구성되었다.
상기 구성에 따른 본 발명에 의한 워드라인 부트스트랩회로의 작용을 설명하겠다.
본 발명에 따른 워드라인 부트스트랩회로는 펌핑용 캐패시터를 2개로 나누어서 시간지연이 되어 동작하도록하여 피크전류(peak current)를 낮추며, 출력노드클 램프수단이 출력노드가 펌핑된 상태로 될 시에는 오프(off)되어 전류가 흐르지 못하도록 하는 구성에 발명의 요지가 있다.
먼저, 도5에서 'METHOD1'인 경우를 예로 들겠다. 펄스형 워드라인신호 pwl이 로우로 입력되거나 또는 기준전압신호 ref가 로우로 입력될 시에는 입력부(20A)의 낸드게이트(22)는 하이 출력을 하고, 이로부터 입력부(20A) 출력신호 F5는 로우로 출력된다. 그리고 출력노드(pump1)의 전압레벨은 프리차지 레벨로 차아지(charge)된다. 그러다가 특정 전원전압레벨에서 기준전압신호 ref가 논리 하이(high)가 되고, pwl이 로우(low)에서 하이로 전이(transition)되면 인버터(44)의 출력신호 F2가 로우에서 하이로 된다. 그리고 인버터(48)의 출력신호 F3은 임의의 시간 T1에서 로우에서 하이가 되고 신호 F4는 딜레이수단(80)에 의해 지연된 시간 T2(이 T2는 상기 T1보다 지연된 시점임)에서 로우에서 하이로 전이된다. 이렇게 동작함에 따라 출력노드(pump1)는 단계적으로 펌핑되어 결과적으로 피크전류가 작아지게 된다.
다음으로 도5에서 'METHOD2'인 경우는 다음과 같다. 구동부(20B)의 출력신호 F1은 펄스형 워드라인신호 pwl이 로우에서 하이로 전이할 때 하이에서 로우가 되어 결과적으로 소정시간 경과후 엔모스트랜지스터(94)가 오프된다. 이때 피모스트랜지스터(92)가 온되기 때문에 전류패스가 형성되어 신호 F4는 릴레이수단(90)에 의해 지연된 시간 T2에 로우에서 하이가 된다. 이렇게 동작함에 따라 출력노드(pump1)는 단계적으로 펌핑(pumping)되어 그 결과 전술한 'METHOD1'과 마찬가지로 피크전류가 작아지게 된다.
한편 도5에서 출력노드제어부(20D)의 클램프수단(60)을 F5로 제어되도록하여 펄스형 워드라인신호 pwl이 로우에서 하이로 될 때에는 F6이 로우가 되어 오프시키고 펄스형 워드라인신호 pwl이 하이에서 로우가 될 때에는 출력노드(pump1)가 펌핑레벨에서 전원전압레벨로 내려오기 전에 F6이 하이로 되어 클램프수단(60)이 온되어 출력노드(pump1)의 전압레벨이 내려오는 것을 쉽게 해 준다. 이렇게 함으로써 전류흐름을 차단하므로서 전력소모를 줄일 수 있다. 아울러서 출력노드(pump1)가 펌핑(pump)레벨에서 차아지(charge)레벨로 복귀시에 발생할 수 있는 언더슈트현상을 방지하게 된다.
도6은 종래기술과 대비되는 본 발명에 의한 워드라인 부트스트랩회로의 전류특성을 보여주는 파형도이다. 도6a는 펌핑캐패시터에서 발생되는 피크전류의 양을 보여준다. 본 발명에 의한 워드라인 부트스트랩회로의 피크전류가 낮게 나타나고 있슴이 나타난다. 도6b는 출력노드제어부(20D)에서 발생되는 전류소모의 양을 나타내고 있다. 본 발명에 의한 부트스트랩회로의 소비전류가 낮게 나타나고 있슴이 나타난다.
이와 같이 본 발명에 의한 워드라인 부트스트랩회로는 피크전류를 줄여서 노이즈를 적게 하면서 원하지 않는 전류패스를 차단하므로서 전류소모를 줄여 전체 특성을 개선하게 된다.
전술한 본 발명의 기술 사상은 상기 바람직한 실시예에 따라 구체적으로 기술되었으나, 상기한 실시예는 그 설명을 위한 것이며 그 제한을 위한 것이 아님을 주의하여야 한다. 또한, 본 발명의 기술 분야의 통상의 전문가라면 본 발명의 기술사상의 범위내에서 다양한 실시예가 가능함을 이해할 수 있을 것이다.
상술한 바와 같이, 본 발명에 의한 워드라인 부트스트랩회로는, 펌핑용 캐패시터를 2개로 나누어서 시간지연이 되어 동작하도록하여 피크전류를 낮추며, 출력 노드클램프수단이 출력노드가 펌핑된 상태로 될 시에는 오프되어 전류가 흐르지 못하도록하므로서 전류소모를 줄여 전체 특성을 개선하는 효과가 얻어진다. 또한 출력노드가 펌핑레벨에서 차아지레벨로 복귀시에 발생할 수 있는 언더슈트현상을 방지하게 된다.
도1은 에스램의 메모리셀 회로도.
도2a 및 도2b는 워드라인신호의 발생과정을 나타낸 개략적 블록구성도.
도3은 종래기술에 의한 부트스트랩 회로도.
도4는 일반적인 기준전압 발생회로도.
도5는 본 발명에 의한 부트스트랩 회로도.
도6a 및 도6b는 종래기술에 대비되는 본 발명에 의한 부트스트랩회로의 전류특성을 보여주는 파형도.

Claims (10)

  1. 반도체 메모리장치에 있어서,
    펄스형 워드라인신호와 기준전압신호를 입력하는 입력부;
    상기 입력부의 출력신호에 응답하여 펌핑구동신호를 공급하는 구동부;
    상기 구동부의 출력신호에 응답하여 워드라인신호를 승압 펌핑하는 제1펌핑부;
    상기 구동부의 출력신호에 응답하여 워드라인신호를 승압 펌핑하되 상기 제1펌핑부와 교대로 펌핑하는 제2펌핑부; 및
    상기 워드라인신호가 출력되는 노드에 연결되어 이 출력노드를 프리차지 및 클램프시키는 출력노드제어부
    를 포함하여 이루어진 워드라인 부트스트랩회로.
  2. 제1항에 있어서,
    상기 제2펌핑부는 상기 구동부의 출력신호를 지연시키는 딜레이수단을 포함하여 구성됨을 특징으로 하는 워드라인 부트스트랩회로.
  3. 제2항에 있어서,
    상기 제2펌핑부는 상기 제1펌핑부가 상기 출력노드를 펌핑한 후, 단계적으로 상기 출력노드를 펌핑함을 특징으로 하는 워드라인 부트스트랩회로.
  4. 제1항에 있어서,
    상기 출력노드제어부는 상기 입력부의 출력신호의 입력레벨에 응답하여 오프동작이 제어되는 클램프수단을 포함하여 구성됨을 특징으로 하는 워드라인 부트스트랩회로.
  5. 반도체 메모리장치에 있어서,
    펄스형 워드라인신호와 기준전압신호를 입력하는 입력부;
    상기 입력부의 출력신호에 응답하여 펌핑구동신호를 공급하는 구동부;
    상기 구동부의 출력신호에 응답하여 워드라인신호를 승압 펌핑하는 펌핑부;
    상기 워드라인신호가 출력되는 노드에 연결되어 이 출력노드를 프리차지 및 클램프시키는 각각의 수단을 포함하여 구성되는 출력노드제어부; 및
    상기 입력부의 출력신호를 입력하여 상기 출력노드제어부의 클램프수단을 펌핑동작시 오프시켜 전류패스 형성을 차단하는 전류패스제어수단
    을 포함하여이루어진 워드라인 부트스트랩회로.
  6. 제5항에 있어서,
    상기 구동부의 출력신호를 지연시키는 딜레이수단과, 상기 딜레이수단의 출력신호에 응답하여 상기 워드라인신호를 승압펌핑하는 펌핑캐패시터를 포함하여 구성되는 제2펌핑부를 더 구비함을 특징으로 하는 워드라인 부트스트랩회로.
  7. 제6항에 있어서,
    상기 제2펌핑부는 상기 제1펌핑부가 상기 출력노드를 펌핑한 후, 단계적으로 상기 출력노드를 펌핑함을 특징으로 하는 워드라인 부트스트랩회로.
  8. 제5항에 있어서,
    상기 전류패스제어수단은 인버터로 구성됨을 특징으로 하는 워드라인 부트스트랩회로.
  9. 반도체 메모리장치에 있어서,
    펄스형 워드라인신호와 기준전압신호를 입력하는 입력부;
    상기 입력부의 출력신호에 응답하여 펌핑구동신호를 공급하는 구동부;
    상기 구동부의 출력신호에 응답하여 워드라인신호를 승압 펌핑하는 제1펌핑부;
    상기 구동부의 출력신호에 응답하여 워드라인신호를 승압 펌핑하되 상기 제1펌핑부와 교대로 펌핑하는 제2펌핑부;
    상기 워드라인신호가 출력되는 노드에 연결되어 이 출력노드를 프리차지 및 클램프시키는 각각의 수단을 포함하여 구성되는 출력노드제어부; 및
    상기 입력부의 출력신호를 입력하여 상기 출력노드제어부의 클램프수단을 펌핑동작시 오프시켜 전류패스 형성을 차단하는 전류패스제어수단
    을 포함하여 이루어진 워드라인 부트스트랩회로.
  10. 제9항에 있어서,
    상기 전류패스제어수단은 인버터로 구성됨을 특징으로 하는 워드라인 부트스트랩회로.
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