JP3679178B2 - オフセット補償電流源を用いる電圧参照回路 - Google Patents
オフセット補償電流源を用いる電圧参照回路 Download PDFInfo
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Description
【０００１】
【発明の属する技術分野】
本発明は、集積回路の分野に関し、特に集積回路において有用な参照電圧回路に関する。
【０００２】
【従来の技術】
本出願は、米国における出願番号08/360,228（代理人案件Ｎｏ． 94-C-116），出願番号08/359,397（代理人案件Ｎｏ． 94-C-123），出願番号08/359,927（代理人案件Ｎｏ． 94-C-124），出願番号359,926（代理人案件番号Ｎｏ． 94-C-125），出願番号360,227（代理人案件番号Ｎｏ． 94-C-126）の出願に関連し、すべてが本出願と同時に提出されている。これら全ての出願はＳＧＳ−トムソン・マイクロエレクトロニクス社に譲渡されている。
【０００３】
近代のデジタル集積回路において、特に良く知られた相補型メタルオキサイド半導体（ＣＭＯＳ）技術に従って生産されたデジタル集積回路において、回路動作は、しばしば安定な参照電圧を得られるか否かに影響を受けることが多い。例えば、集積回路の内部の数多くの機能的回路は、安定な電流を流す電流源に依存している。そのような機能的回路の例としては、差動増幅器、カレントミラー回路、演算増幅器、レベルシフト回路および自身が参照電圧を発生する回路がある。電流源は一般的にｎチャネル電界効果トランジスタによって実施されているので、電流源の安定性は、ｎチャネル電界効果トランジスタのゲートに印加される参照電圧の安定性に依存する。
【０００４】
図１１を参照すると、カレントミラー回路に基づく従来の参照電圧発生回路が示されている。図１１の電圧参照回路は、カレントミラー式に接続されたｐチャネルトランジスタ１，３を含んでおり、それらのソースはＶccにバイアスされ、それらのゲートは一緒にトランジスタ１のドレインに接続されている。トランジスタ１のドレインは、ｎチャネルトランジスタ７のドレインに接続されており、トランジスタ７のゲートは、電圧分割器５によって決定されるＶccの分割電圧を受け取るように接続されている。トランジスタ１，７は、カレントミラー回路の参照用枝回路を構成している。トランジスタ３のドレインは、そこにおいて参照電圧Ｖref が生成されるｎチャネルトランジスタ９のドレインとゲートとに接続されている。したがって、トランジスタ３，９は、トランジスタ３によって流された電流が、トランジスタ１によって流された電流を反映するように、カレントミラー回路のミラー用枝回路を構成する。トランジスタ７，９のソースは、一緒に電流源１１に接続され、電流源１１は、本例においては、参照用枝回路とミラー用枝回路を流れる電流の総和である電流ＩBIASを流す。
【０００５】
【発明が解決しようとする課題】
この図１１の従来のカレントミラー回路に基礎を置く電圧参照回路は、ある応用例においては有益である。例えば、もしもトランジスタ３，９がかなり大きく作られているならば（すなわち、チャネル長さに対するチャネル幅の比率が相当大きい）、図１１の回路の出力インピーダンスはかなり低く、ラインＶref における著しい電圧調節なしに、ソースおよびシンク（Sink）に接続された回路に対し相当大きな電流を可能にしている。しかし、もしも、そのように大きなソースおよびシンク電流が得られるならば、その回路によって引かれるＤＣ電流を低減させるため、および電流増幅度を与えるために、ミラー比（すなわちトランジスタ１の大きさに対するトランジスタ３の大きさの比）が大きいことが望ましい。
【０００６】
図１１の回路は、その回路のオフセット電圧の利用如何であることが見て取れる。例えば、もしも大きなソース電流がラインＶref に生成されることが、要求されるならば、トランジスタ９を流れる電流がゼロ近くに低減されるので（ミラー用枝回路における全ての電流は、ラインＶref のソースとされ）、トランジスタ１，７のドレインにおける電圧は降下するであろうことが見つけられていた。所望のソース電流を出力するのに充分に大きなミラー比を要求されたトランジスタ１の小サイズの故に、またそのダイオードの構成によりトランジスタ１は、それのドレインにおける節点を素早く引き上げることができず、このことは、次ぎにラインＶref の電圧が、それの所望の電圧をオーバシュート（トランジスタ３が相当強くオンにされて）するのを可能にしてしまう。ラインＶref におけるこのオーバシュートは、ラインＶref の安定な電圧に依存する回路に印加された場合に、望ましいものではない。
【０００７】
さらに、単位チャネル幅当たりの電流が、ミラー用枝回路に比較し参照用枝回路において異なるので、特にトランジスタ７，９によって誘導されるので、電圧Ｖref は、正しくない恒常的な値に落ち着いてしまう可能性がある。
【０００８】
そこで、本発明の目的は、相当に大きな電流を供給でき、一方オフセット電圧の進展を防止できる電圧参照回路を提供することである。
【０００９】
本発明のもう一つの目的は、改善された過渡応答を有するとともに、安定な出力参照電圧を維持する回路を提供することである。
【００１０】
また、本発明のさらなる目的は、改善されたスイッチング特性を有する回路を提供することである。
【００１１】
また、本発明のさらなる目的は、大きなソースおよびシンク電流が要求されるとき、参照電圧の調節が最少化されるような、比較的に低い出力インピーダンスを有する回路を提供することである。
【００１２】
さらに、本発明の他の目的および利点は、後続の明細書を図面をともに参照することにより、当業者には明らかであろう。
【００１３】
【課題を解決するための手段】
本発明は、カレントミラー回路に基づいた電圧参照回路として、半導体回路に実現されてもよい。カレントミラー回路は参照用枝回路およびミラー用枝回路を含む。この場合、ミラー用枝回路におけるミラー動作をするトランジスタのサイズは、参照用枝回路における参照用トランジスタよりは著しく大きい。参照用枝回路に電流を供給するために、本発明に従って、オフセット補償用電流源が設けられている。この追加された電流は、ミラー用および参照用枝回路増幅装置によって流される単位チャネル幅当たりの電流を等しくするとともに、参照用トランジスタのゲートの電圧を引き下げるのを助力することにより、恒常的なオフセットの進展を除去するように働き、回路の過渡応答を改善する。
【００１４】
【発明の実施の形態】
後続の記載から明らかになるように、本発明は、デジタル出力信号を発生する種々の形式の集積回路に実施されてもよいと考えられている。そのような集積回路の例としては、読み出し専用、プログラム可能な読み出し専用、ランダムアクセス（スタティックまたはダイナミック）、ＦＩＦＯ等のタイプのメモリ回路と、さらに、タイマ回路、マイクロプロセッサ、マイクロコンピュータ、マイクロコントローラ、一般またはプログラム可能なタイプのその他のロジック回路を含む。メモリ回路は、低い電源供給電圧を有する集積回路（例えば、マイクロプロセッサ）に出力データを出力するためにしばしば用いられると考えられるので、記載の目的から、本発明の好ましい実施例は、メモリ集積回路の例について記載される。
【００１５】
図１は、本発明の好ましい実施例が実行されている読み出し／書き込みメモリ１０のブロック図を示している。メモリ１０は、メモリアレイ１６に配列された複数のメモリセルを含んでいる。一般に、メモリ１０は、システムクロック（“ＣＬＫ”と符号がつけられている）に同期してＭビットのアドレスを受け取り、Ｎビットのデータ量を出力するように動作する。整数Ｍ，Ｎは、望ましいメモリ密度およびデータパスサイズにしたがって、設計者によって選択される。メモリアレイ１６の選択されたメモリセルは、従来方法で、下記に述べるように、アドレスレジスタ１２、タイミングおよび制御回路１４、アドレスデコーダ１７の働きによりアクセスされる。データ端子２８は、読み出し／書き込みメモリ１０が授受するデータ通信のために備えられている。また、データ端子２８は、この例においては、共通の入力／出力端子であり、もちろん、代わりに分離された専用の入力端子および出力端子がメモリ１０に実施されてもよいことは理解されよう。データは、読み出し回路１９（従来技術のように、センスアンプ、バッファ回路等を含んでもよい）、出力バッファ２１、出力ドライバ２０を介して、メモリアレイ１６の中の選択されたメモリセルから読み出される。逆に、データは、入力ドライバ１８、書き込み回路２３を介して、メモリアレイ１６の中の選択されたメモリセルに書き込まれる。
【００１６】
アドレスレジスタ１２は、Ａ1からＡMまでのラベルが付けられた整数Ｍの数のアドレス入力端を含む。メモリ技術において知られるように、アドレス入力端は、Ｍビットのアドレスがメモリ１０に印加され、アドレスレジスタ１２に格納されるのを可能にする。この例においてメモリ１０は、アドレス入力端Ａにおけるアドレス値がＣＬＫにより、アドレスレジスタ１２にタイミングをとって格納されるような同期型のものであり、この場合、ＣＬＫは、タイミングおよび制御回路１４からアドレスレジスタ１２に送られる。アドレスが一旦格納されると、アドレスレジスタ１２は、アドレスをアドレスデコーダ１７を介して通常の方法でメモリアレイ１６に与える。タイミングおよび制御回路１４は、概括された一組の制御入力（“ＣＴＲＬ”と表示されている）を有しているように表示されている。この場合、制御入力は、読み出し／書き込みイネーブル、出力イネーブル、バーストモードイネーブル、チップイネーブル等のように、従来技術において知られている種々の制御および／またはタイミング信号を表わすように意図されている。
【００１７】
この例において、メモリ１０は、電力供給端子Ｖccから電力を受け、さらに参照電圧端子ＧＮＤを具備する。本発明の好ましい実施例によれば、メモリ１０は、メモリ１０の電力供給端子Ｖccに加えられた電圧よりも低い電源供給電圧によって電力供給されている他の集積回路に受信させるために、出力データをデータ端子２８に出力しようとする。例えば、メモリ１０の端子Ｖccに加えられた電源供給電圧は、通常５ボルト（端子ＧＮＤにおける電圧に対して）であり、端子２８においてメモリ１０によって出力されたデータを受け取る集積回路は、通常３．３ボルトの電源供給電圧を受けるであろう。この条件を可能にするために、データ端子２８におけるメモリ１０の出力ドライバ２０によって駆動される最大電圧は、下流の集積回路に損傷を与えないように、この低い電源供給電圧またはその近辺（すなわち、３．３ボルトまたはその近辺）になければならない。以下に詳細に記載されるように、本発明の好ましい実施例は、メモリ１０の出力ドライバ２０によって駆動される最大出力高レベル電圧にそのような制限を提供することを意図している。
【００１８】
メモリアレイ１６は、望みの密度およびアーキテクチャに従って寸法が与えられ構築された標準メモリ格納アレイである。一般的に、アレイ１６は、所望の１以上のメモリセルがそれに応じてアクセスを受ける復号化されたアドレス信号を、アドレスデコーダ１７から受け取る。上述したような制御信号の一つは、読み出し操作あるいは書き込み操作のいずれが行なわれるべきか選択する。書き込み操作においては、データ端子２８に与えられ、入力バッファ１８を介して連絡された入力データは、書き込み回路２３により選択されたメモリセルに与えられる。逆に、読み出し操作においては、選択されたメモリセルに格納されたデータは、読み出し回路１９により出力バッファ２１に与えられる。そこで出力バッファ２１は、デジタル出力データ信号をデータ端子２８に出力するために、出力ドライバ２０に対し制御信号を生成する。いずれの場合にも、メモリ１０の内部操作は、従来方法で、タイミングおよび制御回路１４によって制御される。
【００１９】
本発明の好ましい実施例によれば、メモリ１０は、さらに出力バッファバイアス回路２２を含んでいる。出力バッファバイアス回路２２は、出力バッファ２１によって出力された制御信号が、データ端子２８において出力ドライバ２０によって駆動される最大出力電圧を順次に制限するように、出力バッファ２１に出力されるバイアス電圧をラインVOHREFに発生する。図１に示されたように、また、下記により詳細に記載されるように、本発明の好ましい実施例に従う出力バッファバイアス回路２２は、タイミングおよび制御回路１４によって、メモリアクセスサイクルのタイミングに従って制御される。
【００２０】
図２を参照すると、本発明の好ましい実施例に従っての、出力バッファバイアス回路２２の構成、および出力バッファ２１と出力ドライバ２０との出力バッファバイアス回路２２の協働は、さらに詳細に記載される。図２に示されるように、出力バッファバイアス回路２２は、出力端において調節された電圧VOHREFを出力する電圧参照および調節器２４を含んでいる。出力バッファバイアス回路２２は、さらに以下に詳細に記載されるように、タイミングおよび制御回路１４によってラインＣ５０に発生されるクロック信号によって制御されるバイアス電流源２６を含んでいる。バイアス電流源２６は、ラインVOHREFに電圧を発生する際に、電圧参照および調節器２４によって用いられるバイアス電流ｉBIASを生成する。さらに、本発明のこの実施例に従って、電圧参照および調節器２４は、オフセット補償電流源２５からオフセット補償電流ｉNULLを受け取る。出力バッファバイアス回路２２は、さらに、電圧VOHREFを設定するように働くＶtシフト回路３０を含んでいる。出力バッファバイアス回路２２の詳細な構成と動作、およびそれの各構成要素のブロックは、以下に詳細に記載される。
【００２１】
電圧VOHREFは、出力バッファ２１のそれぞれに出力される。そういうものとして、出力バッファバイアス回路２２は、出力バッファ２１の複合したものの役に立つ。多くの場合において、出力バッファ２１の数により、単一の出力バッファバイアス回路２２が、全ての出力バッファ２１を制御するのに充分であるといってもよい。各出力バッファ２１は、読み出し回路１９（図１を参照のこと）によって発生される相補的なデータ入力DATA，DATA* を受け取る。例えば、出力バッファ２１jは、相補的なデータ入力DATAj，DATAj* （＊は論理的に相補であることを示す）を受け取る。各出力バッファ２１は、コントロール信号（出力バッファ２１jに対してPU,PDとして示されている）を対応する出力ドライバ２０に出力する。各出力ドライバ２０は、対応するデータ端子２８を駆動する。一方、図１に示されるように、データ端子は共通な入力／出力端子であって、入力側（すなわち、データ入力バッファ等）は、明確化のために図２には示されていない。
【００２２】
本発明のこの実施例における各出力バッファ２１は、ｎチャネルプシュプルドライバとして実施されている。図２に詳しく示されている特に出力ドライバ２０j（他の出力ドライバ２０も同じように構成されていることが理解される）を参照すると、ｎチャネルプルアップトランジスタ３２のドレインはＶccにバイアスされ、ソースはデータ端子２８jに接続されているとともに、ｎチャネルプルダウントランジスタ３４のドレインはデータ端子２８jに接続され、ソースはグランドにバイアスされている。さらに、従来技術と同様に、出力ドライバ２０は、好ましくも静電気放電保護装置（図示せず）を含んでいる。トランジスタ３２，３４のゲートは、そらぞれ制御信号PU，PDを出力バッファ２１から受ける。当業者によって認められるように、Ｖcc（例えば、通常５ボルト）は、プルアップトランジスタ３２のドレインにバイアスを与えるので、トランジスタ３２が論理１（ＶOH最大値として参照される）を表すためにデータ端子２８j を駆動する最大の電圧が制限（例えば、３．３ボルト）を超えないことを確実にするために、トランジスタ３２のゲートに印加されたラインPUの電圧は適切に制御されなければならない。この制限が本発明の好ましい実施例に従って達成されるという方法が以下に記載される。
【００２３】
図２に示されるように、ｎチャネルプルアップトランジスタ３２の本体節点（body node）は、データ端子２８jにおけるそれのソースにバイアスされるよりも、グランドにバイアスされるのが好ましい。ｎチャネルプルアップトランジスタ３２に対するこの本体節点のバイアスは、ラッチアップし易いのを避けるために好ましいことは当業者に認められよう。しかし、さらに認められるように、トランジスタ３２に対するこのバイアス条件は、閾値電圧を実際に大きくし、出力ドライバ２０によって駆動されるＶOH最大値を制限するのをより困難にしている。この困難性は、トランジスタ３２をオンさせるために、ラインPUが駆動されなければならないより高い電圧に理由がある。本発明の好ましい実施例は、以下に記載されるであろうごとく、トランジスタ３２の本体節点が帰還バイアス（back biased，すなわち、それのソースの電圧以外の電圧に）されるような方法で、この困難性を処理しようとする。
【００２４】
出力バッファ
他の出力バッファ２１も同じように構成されていることが理解されるので、図２に示される出力バッファ２１j の構成が詳細に記載される。出力バッファ２１j は、データ入力ラインDATAj，DATAj* をそれぞれナンド機能部４０，４２（NAND functions）の入力端に受けている。出力イネーブルラインOUTENも、以下に記載されるごとく、出力イネーブル機能を実行するために、各ナンド機能部４０，４２の入力端に受けられている。
【００２５】
ナンド機能部の出力は、ｐチャネルトランジスタ３６とｎチャネルトランジスタ３８とのゲートに印加される。ｐチャネルトランジスタのソースは、出力バッファバイアス回路２２によって発生された電圧VOHREFにバイアスされ、ドレインはラインPUに接続されている。ｎチャネルトランジスタ３８のドレインは、ラインPUに接続され、ソースはグランドにバイアスされている。そのように、トランジスタ３６，３８は、ナンド機能部４０によって出力された論理信号の論理的相補性を有するラインPUを駆動する従来のCMOSインバータを構成する。しかし、ラインPUがトランジスタ３６によって駆動される高電圧は、出力バッファバイアス回路２２によって発生される電圧VOHREFに制限されている。ラインPUは、出力ドライバ２０j のｎチャネルプルアップトランジスタ３２のゲートに向けられているので、電圧VOHREFは、プルアップトランジスタ３２の最大駆動を制御し、したがって、データ端子２８j が駆動される電圧を制御する。
【００２６】
低い側において、ナンド機能部４２の出力は、インバータ４３（本例の場合、Ｖccにバイアスされている）の入力端に印加される。インバータ４３の出力は、ｎチャネルプルダウントランジスタ３４のゲートに加えられるラインPDを駆動する。
【００２７】
作動の際、出力イネーブルラインOUTEN が高論理レベルにあると、ナンド機能部４０，４２の状態は、データ入力ラインDATAj ，DATAj* の状態によって制御され、互いの論理的相補（logical complement）となる（データ入力ラインDATAj ，DATAj* が互いの論理的相補であるから）。このようにラインDATAj の高論理レベルは、ナンド機能部４０の出力において、低論理レベルになり、トランジスタ３６をオンさせる。このことにより、電圧VOHREFがラインPUを介してトランジスタ３２のゲートに印加され、データ端子２８j を高論理レベル（上記したように、VOHREFの電圧によって制限され）に駆動する。この条件におけるナンド機能部４２の出力は高レベルとなり（ラインDATAj* が低レベル）、インバータ４３による反転の後に、出力ドライバ２０j のトランジスタ３４をオフさせる。他のデータ状態においては、ナンド機能部４０の出力は、高レベルとなり（データラインDATAj が低レベル）、トランジスタ３８をオンさせ、ラインPUを低レベルに引き、トランジスタ３２をオフさせる。ナンド機能部４２の出力は、低レベルとなり、インバータ４３にラインPDを高レベルに駆動させ、トランジスタ３４をオンさせ、データ端子２８j を低レベルに引く。出力イネーブルラインOUTENが低論理レベルの場合には、ナンド機能部４０，４２の出力は、データ入力ラインDATAj ，DATAj* によって印加されるデータ状態に無関係に、高レベルに強制される。結果として、トランジスタ３２，３４は、両方ともオフされ、データ端子２８j をハイインピーダンス状態に保つ。
【００２８】
上に記されたように、本発明のこの実施例におけるラインVOHREFの電圧は、出力ドライバ２０のｎチャネルプルアップトランジスタ３２に印加される駆動を決定する。本発明のこの実施例によれば、プルアップトランジスタ３２のゲートに電圧VOHREFを供給する出力バッファ２１の構造は、最少のトランジスタで実施されているので、格別に有利であり、データ端子２８における高速な移行を達成するように、高速で切り替えることを可能にする。加うるに、本発明のこの実施例によれば、ＶOH最大値を制限するために出力ドライバ２０において直列装置が必要とされない。このような直列装置は、必ず出力ドライバ２０の切り替え速度を低減し、静電気放電やラッチアップの悪影響を受けやすくするものである。さらに、本発明のこの実施例によれば、ｎチャネルトランジスタ３２に対するゲート駆動のブートストラッピングが必要でなく、したがって、電圧の立ち上がり速度（voltage slew）や電圧衝突の影響を受けやすいことを避ける。
【００２９】
本発明のこの実施例のメモリ１０が、低い電源供給電圧を持つ集積回路による受信のために、論理的高レベルを安全な最大レベルまで駆動できるように、適切な電圧VOHREFを出力している出力バッファバイアス回路２２の構造が、図２に示された出力バッファバイアス回路２２の各回路機能部に関連して詳細に記載される。
【００３０】
Ｖ t シフトを伴う電圧参照および調節器
図３を参照して、電圧参照および調節器２４の構造と動作とが、出力バッファバイアス回路２２の他の要素と協力して詳細に記載される。
【００３１】
図３に示されるように、電圧参照および調節器２４は、カレントミラー式に構成されている。ｐチャネルトランジスタ４４，４６のそれぞれのソースは、Vcc にバイアスされ、それらのゲートは一緒に接続されている。このカレントミラー回路の参照用枝回路においては、トランジスタ４４のドレインはそれのゲートと、ｎチャネルトランジスタ４８のドレインとに接続されている。ｎチャネルトランジスタ４８のゲートは、Vcc とグランドとの間に直列に接続された抵抗４７，４９から構成された電圧分割器に接続されている。この場合、トランジスタ４８のゲートは、電源供給電圧Vccの所望の分割電圧（例えば、６０％）を受けるために、抵抗４７と４９との間の点に接続されている。この代わりに、抵抗分割器の各枝回路が、初期にはフューズによって短絡され、直列に接続された複数の抵抗から構成され、選択されたフューズを開放状態にすることにより、トランジスタ４８のゲートに印加される電圧のプログラム化を可能にするようにしてもよい。
【００３２】
トランジスタ４８のソースは、バイアス電流源２６に接続されている。このカレントミラー回路のミラー用枝回路では、トランジスタ４６のドレインは、出力節点VOHREFにおいて、ｎチャネルトランジスタ５０のドレインに接続されている。トランジスタ５０のゲートは、以下に詳しく記載される方法で、Ｖt シフト回路３０を介して節点VOHREFに結合されている。ｎチャネルトランジスタ５０のソースは、参照用枝回路のトランジスタ４８のソースと、バイアス電流源２６とに接続されている。上に示されたように、バイアス電流源２６は、電圧参照および調節器２４のカレントミラー回路の参照用枝回路とミラー用枝回路との合計電流（すなわち、トランジスタ４８，５０を通過する合計電流）である電流ｉBIASを流す。電流ｉBIASは、主として、そのドレインがトランジスタ４８，５０のソースに接続され、そのソースがグランドにバイアスされ、そのゲートがバイアス参照回路５４によって制御されるｎチャネルトランジスタ５２によって生成される。さらに以下に詳細に記載されるように、本発明の好ましい実施例によれば、さらに動的バイアス回路６０が、電流ｉBIASを制御するために設けられている。この電流ｉBIASは、メモリアクセスサイクルの種々の部分に対して電圧参照および調節器２４の出力インピーダンスを最適化するために、メモリアクセスサイクルにおけるある回数（クロック信号Ｃ５０の制御下にある）において低減される。
【００３３】
本発明のこの好ましい実施例において、電圧VOHREFが出力ドライバ２１におけるｎチャネルプルアップトランジスタ３２のゲートに印加される（出力バッファ２１を介して）であろうことを考慮して、電圧VOHREFがｎチャネル閾値電圧によって上方にシフトされるのを確実にするために、Ｖt シフト回路３０は、電圧参照および調節器２４のミラー用枝回路のｎチャネルトランジスタ５０のゲートのバイアスを出力する。このシフトが達成される方法が、以下に電圧参照および調節器２４の働きとともに記載される。
【００３４】
その間に出力データがデータ端子２８に出力されることになっているメモリサイクルの一点における電圧参照および調節器２４の働きが詳細に記載される。バイアス参照回路５４は、カレントミラー回路を通して流されるｉBIASの値を設定するために、バイアス電圧をｎチャネルトランジスタ５２のゲートに出力する。動的バイアス回路６０は、このとき実際的にオフされている。ｎチャネルトランジスタ４８のゲートに対する参照電圧として出力される抵抗４７，４９によって発生された分割電圧は、トランジスタ４８がどこまで導通状態であるかの範囲を決定し、ｐチャネルトランジスタ４４のドレインにおけるバイアス条件を決定する。トランジスタ４４によって流される電流は、ミラー用枝回路のトランジスタ４６によって反映させられ、トランジスタ４４によって流される電流の何倍かになろう（以下に述べられるであろうように）。
【００３５】
トランジスタ４６，５０のドレインにおける電圧VOHREFはトランジスタ４４，４８のドレインにおける電圧、回路におけるトランジスタの相互の寸法、Ｖt シフト回路３０の効果によって決定されるであろう。カレントミラー回路の技術においてよく知られているように、電圧参照および調節器２４の差動増幅器効果を考慮に入れ、トランジスタ５０のゲートに対するラインVOHREFの電圧の帰還により、トランジスタ５０のゲート電圧は、トランジスタ４８のゲートにおける電圧に釣り合うようになるであろう。しかし、Ｖt シフト回路３０は、それのゲートは、VOHREFにおいてそれのドレインと接続され、すなわちダイオード形式に接続されたトランジスタ５６を含む。そしてトランジスタ５６のソースは、トランジスタ５０のゲートに接続され、閾値電圧の低下が、ラインVOHREFとトランジスタ５０のゲートとの間に現れる。トランジスタ５６は、出力ドライバ２０のｎチャネルプルアップトランジスタ３２の一つと同じように構成され、特に同じあるいは同様なゲート長を有し、同じ本体節点バイアス（例えば、グランドに）を有する点で同じように構成される。正確な閾値電圧降下がトランジスタ５６を経て現れるように、トランジスタ５６を通った適切な電流伝導を確実にするために、ｎチャネルトランジスタ５８のドレインは、トランジスタ５６のソースに接続され、ゲートはバイアス参照回路５４によって制御される。
【００３６】
Ｖt シフト回路３０の結果として、ラインVOHREFの電圧は、トランジスタ４８のゲートにおいて参照電圧から、出力ドライバ２０のｎチャネルプルアップトランジスタ３２の閾値電圧と正確に釣り合う閾値電圧値によって上昇される。この追加的閾値電圧シフトは、電圧VOHREFが出力ドライバ２０のｎチャネルプルアップトランジスタ３２のゲートに印加され、充分な高レベルドライブを確実にするという必然的な考えである。Ｖt シフトは、電圧参照および調節器２４の出力インピーダンス、特に出力バッファ２１をスイッチングすることにより起こされる電圧ＶＯＨＲＥＦの変動が起きた場合にトランジスタ５０を経て電流を吸収するインピーダンスを増大させない方法で回路３０によって達成される。さらに回路３０の実施は、最小のオフセット電圧を電圧参照および電圧調節器２４に導くとともに、一段の回路をそっくり追加することなしに、２個の追加のトランジスタ５６，５８のみが必要となる。
【００３７】
もちろん、電圧参照および調節器２４によってラインＶＯＨＲＥＦに発生された電圧が、出力バッファ２１のプルアップトランジスタ３６のソース電圧を制御することの好ましい試みに関して上に記載された方法に対する代替方法として出力ドライバ２０の論理レベルハイのドライブを制御するために、適用されてもよいということが考えられる。例えば、ラインＶＯＨＲＥＦに発生された電圧は、出力ドライバ２０のプルアップトランジスタに直列のトランジスタのゲートに直接印加されてもよいし、もう一つの例としては、ラインＶＯＨＲＥＦに発生された電圧は、出力バッファ２１のプルアップトランジスタに直列なトランジスタのゲートに印加されてもよい。これら代替の場合のそれぞれにおいて、ラインＶＯＨＲＥＦの参照電圧は、出力端子に加えられたドライブを制限する。しかし、そのような代替の場合において、当業者の一人は、ラインＶＯＨＲＥＦの参照電圧の絶対レベルは、前の記載で用いられたものからシフトされねばならないということを認識するであろう。
【００３８】
オフセット補償電流源
電圧参照および調節器２４が、極端に低い出力インピーダンスを有することは望ましい。というのは、実質的な電流は、ラインＶＯＨＲＥＦの電圧の意味のある調節なしに、ラインＶＯＨＲＥＦに供給され、ラインＶＯＨＲＥＦから吸収される。上記されたように、ラインＶＯＨＲＥＦの電圧は、最大出力ドライブを行なう一方、データ端子２８の出力論理信号を受け取る集積回路を損傷しないように最大出力ハイレベル電圧VOH最大値を制御するので、ラインＶＯＨＲＥＦの電圧が調節されたレベル近くに安定し続けるということは重要である。
【００３９】
そこで、電圧参照および調節器２４においては、ドライブ能力、したがってトランジスタ４６，５０のトランジスタサイズ（すなわち、チャネル長に対するチャネル幅の比、Ｗ／Ｌ）が極めて大きいということが好ましい。トランジスタ４６，５０の大サイズは、電圧参照および調節器２４が高速に電流を供給し（Vccからトランジスタ４６を通してラインＶＯＨＲＥＦへ）、または電流を吸収する（ラインＶＯＨＲＥＦからトランジスタ５０，５２を通してグランドへ）。例えば、トランジスタ４６のＷ／Ｌは、およそ１２００で、トランジスタ５０のＷ／Ｌは、およそ６００で、トランジスタ４８のＷ／Ｌは、本実施例の場合、およそ３００であってよい。加えて、かなり大きなミラー比が得られ、ラインＶＯＨＲＥＦで得られるソース電流を増加するように、トランジスタ４６のＷ／Ｌがトランジスタ４４のものより大きいことが望ましい。さらに、高い利得のために、トランジスタ４８のＷ／Ｌがトランジスタ４４のものより相当大きいということが望ましい。上の例においては、トランジスタ４４のＷ／Ｌがおよそ６０であり、この場合、電圧参照および調節器２４のミラー比は、およそ２０となろう。最大ソース電流ｉSOURCE MAX は、次ぎのように決定されるであろう。
【００４０】
ｉSOURCE MAX＝ｉBIAS×｛（Ｗ／Ｌ）46／（Ｗ／Ｌ）44｝
上の例において、最大ソース電流ｉSOURCE MAXは、およそｉBIASの２０倍となろう。電圧参照および調節器２４の最大シンク電流は、バイアス電流源２６によって制御されるｉBIASに等しくなるであろう。本発明のこの実施例において、もちろん、本発明のこの実施例にとってソース電流は、それが出力ドライバ２１のプルアップトランジスタ３２のオンするのを制御するとき、より決定的なパラメータとなるであろうことが認められるであろう。
【００４１】
しかしながら、電圧参照および調節器２４の参照用およびミラー用枝回路を通る電流は、お互いに同じではないので、オフセット電圧が節点間で、すなわち、一方はトランジスタ４４，４８のドレインにおける節点と、他方はトランジスタ４６，５０のドレインにおける節点との間で進展する可能性がある。このオフセット電圧は、およそ３００から４００mVになる可能性があり、増加するｉBIASとともに増加する。
【００４２】
さらに、トランジスタ４８のＷ／Ｌは、トランジスタ４４のものよりも実質的に大きく、トランジスタ４４のダイオード構成（ゲートがドレインに接続されている）により、トランジスタ４４は、トランジスタ４８のドレインの電圧（トランジスタ４４，４６のゲート）を、必要なときに高速に引き上げることができない。例えば、出力ドライバ２１の複数のものが、それぞれのプルアップトランジスタ３２を同時にオンさせるとき、電圧参照および調節器２４からの実質的なソース電流は、ラインＶＯＨＲＥＦの電圧を適切なレベルに維持することを要求される。このソース電流は、最初にラインＶＯＨＲＥＦの電圧を引き下げる傾向があり、それは順次に電圧参照および調節器２４の参照用枝回路のトランジスタ４４，４８のドレインの電圧を引き下げるであろう、その理由は、トランジスタ４６によって流される電流の実質的に全てがラインＶＯＨＲＥＦに向けられる故に、トランジスタ４８が、電流ｉBULKの大部分を臨時に供給することを、電流源２６により要求されるであろうからである。しかし、比較的小さな寸法のために（高いミラー比のため）、トランジスタ４４は自身によって自身のドレインの電圧を素早く引き上げることができない。もしも、この電圧が低いままで、一旦ソース電流に対する要求が過ぎてしまうと、トランジスタ４４，４６はそれらのゲートにおける低い電圧により強くオン状態にされるので、電圧ＶＯＨＲＥＦは、それの安定状態電圧をオーバーシュートしてしまうであろう。上に述べたように、電圧ＶＯＨＲＥＦのオーバーシュートは、低い電源供給電圧を有する下流の集積回路を損傷する可能性がある。
【００４３】
そこで、本発明の好ましい実施例にしたがって、電圧参照および調節器２４のトランジスタ４４，４８のドレインに電流ｉNULLを供給するために、オフセット補償電流源２５が用意されている。そこで、バイアス電流源トランジスタ５２の寸法は、カレントミラー回路を超えて電圧参照および調節器２４の参照用枝回路に供給されるであろう追加の電流ｉNULLを流すために適切でなければならない。もちろん、この追加の電流を流すために、追加のトランジスタが、トランジスタ５２に並列に配置されてもよい。電流ｉNULLは、トランジスタ４８によって流される単位チャネル幅当たりの電流を、トランジスタ５０によって流される単位チャネル幅当たりの電流と等しくするように意図されており、オフセット電圧は起こらず、トランジスタ４４にかかるトランジスタ４８の負荷を和らげ、トランジスタ４４，４８のドレインのドレインの電圧、したがって、トランジスタ４４，４６のゲートの電圧が必要なときに素早く引き上げられることを可能にしている。このように、ラインＶＯＨＲＥＦの電圧のオーバーシュートは、阻止される。
【００４４】
図４を参照して、オフセット補償電流源２５の構造が詳細に記載される。本発明のこの特別な実施例において、オフセット補償電流源２５は、実現のために必要とされるトランジスタの数を最少にするために、バイアス電流源２６のバイアス参照回路５４によって制御される。もちろん、望みであれば、オフセット補償電流源は、自身のバイアス参照回路網を具備していてもよい。
【００４５】
バイアス参照回路５４は、ソースがＶccにバイアスされ、ゲートが参照電圧PVBIASによってバイアスされたｐチャネルトランジスタ６２によって実施される。この参照電圧PVBIASは、従来の電圧参照回路によって発生されてもよく、メモリ１０の他の所で使われているかもしれないし、あるいは、この参照電圧PVBIASは、この参照によってここに組み込まれ、SGS-Thomson Microelectronics, Inc.,に譲渡され、“補償されたバイアス電圧を供給する回路”と題され、１９９１年１２月１６日に出願された共通出願の08/357,664（代理人案件Ｎｏ． 94-C-114）に記載の補償バイアス電圧参照回路によって好適に発生される。ｎチャネルトランジスタ６４は、それのゲートとドレインとがトランジスタ６４のドレインに接続されたダイオード形式で接続されている。トランジスタ６２，６４の寸法は、ｐチャネルトランジスタ６２が特定電圧PVBIASに対し飽和状態で留まることを確実にするために選択されている。例えば、約２ボルトの電圧PVBIASに対し、約１５のＷ／Ｌ比を持ったトランジスタ６２，６４が、トランジスタ６２を、Ｖccが普通に５ボルトである場合の飽和状態に保つであろう。トランジスタ６２，６４のドレインにおける共通節点は、バイアス電流源２６のトランジスタ５２のゲートとオフセット補償電流源２５とに印加される参照電圧ISVRを出力する。
【００４６】
温度に関して予測される工程パラメータと電源供給電圧との大きな変化と同様に、電圧参照および調節器２４に流される大きな電流という理由から、バイアス参照回路５４の動作は出来るだけ安定であることが望ましい。図４に示されるバイアス参照回路５４の構造は、そのような安定性を提供する。上の例において、シミュレーションの結果は、温度と工程パラメータと電源供給電圧との変化に関して、節点ISVRにおけるゲート電圧を設定するためにバイアス参照回路５４を用いて、バイアス電流源２６のトランジスタ５２によって流される最小電流に対する最大電流の比は約１．１７であるということを示している。
【００４７】
本発明のこの実施例によるオフセット補償電流源２５は、参照用枝回路がｐチャネルトランジスタ６６とｎチャネルトランジスタ６８とを含むカレントミラー回路によって実行される。トランジスタ６６，６８のソースは、それぞれＶccとグランドとにバイアスされ、ドレインは一緒に接続される。ｎチャネルトランジスタ６８のゲートは、節点ISVRにおける参照電圧をバイアス参照回路５４から受け取り、ｐチャネルトランジスタ６６のゲートは、トランジスタ６６，６８の共通ドレイン節点と、ミラー用枝回路のｐチャネルトランジスタ６９のゲートとに、典型的なカレントミラー回路形式に接続されている。トランジスタ６９は、それのドレイン電流が電流ｉNULLを供給するように、Ｖccにバイアスされたソースを有する。トランジスタ６６，６９の相互の寸法は、もちろん、ミラー比、および電流ｉNULLを決定する。およそ２．５mAの電流ｉNULLを生成するために、およそ５のミラー比は典型的であろう。上に示されたように、この追加的電流ｉNULLを流すためには、充分な電流能力がトランジスタ５２に与えられなければならない。追加的電流ｉNULLを釣り合った形で流すために、ゲートがラインISVRによって制御され、トランジスタ６６，６８，６９からなるミラー回路の寸法に釣り合う寸法を有するｎチャネルトランジスタがトランジスタ５２と並列に設けられるのが好ましい。
【００４８】
図５および図６を参照して、電圧参照および調節器２４の動作に対するオフセット補償電流源２５の効果が、シミュレーションに基づいて記載される。図５は、電流ｉNULLがゼロ、換言すれば、オフセット補償電流源２５が存在しないような場合の電圧参照および調節器２４の動作を示している。図５は、電圧参照および調節器２４の出力端における電圧VOHREFと、トランジスタ４４，４８の共通ドレイン節点における電圧Ｖ44と、データ端子２８の一つにおける出力電圧DQとを示している。時間ｔ0は、全てのデータ端子２８が低出力電圧を駆動している場合において、これらの電圧の安定状態条件を示している。例えば、安定状態において、電圧VOHREFは、３．３ボルト（メモリ１０から出力データを受け取る集積回路の低い側の電源供給電圧）にｎチャネル閾値電圧（出力ドライバ２０のプルアップトランジスタ３２がｎチャネル装置であるということを考えて）を加えたものであるのが好ましい。時間ｔ1において、データ端子２８は、新しいデータ状態への切り替えを始める。この例において、最悪の場合の条件は、全ての（例、１８個）データ端子２８が低論理レベルから高論理レベルに切り替わることである。図５に示されるように、電圧DQが上昇を開始することにより表されるように一旦切り替えが開始すると、ラインVOHREFの電圧を引き下げるラインVOHREF上の出力バッファ２１によって要求される大きなソース電流のために、電圧VOHREFと電圧Ｖ44とは沈み込む。この時に電圧Ｖ44も沈み込むが、その理由は、トランジスタ５０を通過する電流がゼロ近くに低減され（ミラー用枝回路の全ての電流が出力バッファ２１によって要求されている）、トランジスタ４８が実質的に電流ｉBIASの全てを流すようにトランジスタ４８を強制しているからである。トランジスタ４８によるこの追加の電流が、こんどは節点Ｖ44の電圧を下げる。時間ｔ2は、ソース電流要求が減少し始め、電圧参照および調節器２４の動作によりラインVOHREFの電圧が上昇するのを可能にさせるような出力過渡特性の終了を表わしている。しかし、上記したように、出力バッファ２１によって要求されたソース電流を出力するのに充分に大きいミラー比のために要求されたトランジスタ４４の小さな寸法とダイオード構成との理由により、節点Ｖ44の電圧は相当な時間の間低いままであり、時間ｔ3まで上昇（緩やかに）し始めない。節点Ｖ44の電圧が、トランジスタ４４，４６を強く導通された状態に保つ安定状態値以下に留まる限り、ラインVOHREFの電圧は、上昇することを可能にされており、実際に相当のマージン（ＶOS）分だけ安定状態値を超えて上昇している。そこで、所望の値を超えるVOHREFのこの上昇は、出力バッファ２１および出力ドライバ２０を介して、データ端子２８に接続された低電源供給集積回路に実際に損傷を引き起こす程にデータ端子２８に反映されることがある。
【００４９】
図６を参照すると、例えば、電流ｉNULLが２．５mAである場合の電圧参照および調節器２４の動作が、図５に示されたと同じ条件のシミュレーションに基づくとともに、図５と同じ時間スケールを持って示されている。前のように、時間ｔ1に起きた切り替えは、電圧VOHREFと電圧Ｖ44とを沈み込ませる。しかしながら、トランジスタ４４，４６の共通ドレイン節点に印加された追加的電流ｉNULLは、この節点に充電するのを助け、結果として、電圧Ｖ44が上昇しようとする時間ｔ3は、初期の切り替え時間ｔ1の後にずっと直ぐに上昇し始める。この場合、電圧Ｖ44は非常に速く上昇を始めるので、電圧VOHREFは、ｉNULL＝０の図５の場合のように大きく、また、同じように長い時間、安定状態値をオーバーシュートすることは不可能である。このようにして、データ端子２８に接続された低電源供給集積回路の損傷は避けられる。
【００５０】
バイアス電流の動的制御
前述の記載から明らかなように、電圧参照および調節器２４の出力インピーダンスは、出力バッファ２１および出力ドライバ２０がデータ端子２８の状態を切り替える期間において、できるだけ低いことが望ましい。この低い出力インピーダンスは、大きなソースおよびシンク電流が、電圧VOHREFの大きな調節なしに、電圧参照および調節器２４によって供給されるのを可能にする。しかしながら、そのような低い出力インピーダンスは、電圧参照および調節器２４を通る直流電流が大きいこと、したがって、全てが望ましくないところの、大きな安定状態電力の消失、それに応じる温度の上昇、信頼性の低下、システム電源供給に対する負荷を引き起こすような直流電流が大きいことを必要とする。
【００５１】
図７を参照して、メモリアクセスサイクル内でバイアス電流ｉBIASを制御している動的バイアス回路６０の構成と動作とが詳しく記載される。動的バイアス回路６０は、それによって引かれる安定状態電流を低減する目的で、電圧参照および調節器２４における選択自由の機能部として配置されている。図７に示されるように、動的バイアス回路６０は、クロック信号Ｃ５０を受け取り、それをインバータ７１を介して、ｎチャネルトランジスタ７２のゲートに印加する。トランジスタ７２は、バイアス参照回路５４の出力端および電流源トランジスタ５２のゲートにおける節点ISVRに接続されたドレインを有する。トランジスタ７２のソースは、節点ISVRに接続されたゲートとグランドにバイアスされたソースとを有するｎチャネルトランジスタ７４のドレインに接続されている。
【００５２】
クロック信号Ｃ５０が高レベルを保っている間の動作において、トランジスタ７２は、オフとなり、動的バイアス回路６０は、トランジスタ５２のゲートのバイアスに影響を与えないし、また、それによって流される電流ｉBIASの値にも影響を与えない。しかしながら、クロック信号Ｃ５０が低レベルの場合には、トランジスタ７２はオン状態にされるとともに、節点ISVRをグランド方向に引き、それによって流される電流を低減するトランジスタ７２，７４のために、トランジスタ５２のゲートの電圧は低減されよう。
【００５３】
トランジスタ５２のゲートバイアスが動的バイアス６０により低減される範囲は、当業者に明らかなように、バイアス参照回路５４のトランジスタ６４の寸法に関連するとともに、トランジスタ５２の寸法に関連したトランジスタ７４の寸法によって決定される。この寸法取りは、トランジスタ７４のソースに対するゲートの電圧が、バイアス参照回路５４のトランジスタ６４のソースに対するゲートの電圧と同じになろうことを考えて、簡単に決定される。トランジスタ７４のソースに対するドレインの電圧は、トランジスタ６４のそれよりも、オン状態のトランジスタ７２のソースに対するドレインの電圧分だけ少なくなろう。オン状態のトランジスタ７２のソースに対するドレインの電圧は、一般に相当小さく、例えばおよそ１００mVである。飽和状態における両方のトランジスタ６４，７４に関して、トランジスタ６４，７４はトランジスタ７２がオンであるとき、互いに並列であると考えられるので、それらのドレイン電流は、それらのソースに対するドレイン電圧により、大きく影響されない。トランジスタ５２の電流はトランジスタ６４（トランジスタ７２がオンであるとき、トランジスタ７４と並列）の電流を反映するので、クロック信号Ｃ５０は、トランジスタ５２に対するトランジスタ６４のカレントミラー比を効果的に変更する電流ｉBIASを制御する。
【００５４】
例えば、出力切り替え期間を除いて、電流ｉBIASが完全な値の５０％に低減される場合には、もしも、この例のように、トランジスタ６４，５２のチャネル幅とチャネル長とが同じであるならば、トランジスタ６４，７４のチャネル幅とチャネル長とは同じになろう。トランジスタ７２がオフ状態にされた場合、電流ｉBIASは、バイアス参照回路５４のトランジスタ６４を通る電流ｉ64に等しくなるであろう。上記したように、トランジスタ７２がオン状態（クロック信号Ｃ５０が低レベル）にされた場合、トランジスタ６４，７４は、事実上互いに並列になり、この例ではトランジスタ５２のチャネル幅の事実上２倍になるチャネル幅を有する。カレントミラー比は１／２になる。その理由は、
Ｗ52／（Ｗ64＋Ｗ74）＝１／２
この場合、Ｗ52，Ｗ64，Ｗ74は、トランジスタ５２，６４，７４のチャネル幅（チャネル長は同じと考えられている）である。合計Ｗ64＋Ｗ74は、互いに並列になったトランジスタ６４，７４の有効チャネル幅である。したがって、電流ｉBIASは、クロック信号Ｃ５０が低レベルの期間、１／２に低減される。
【００５５】
図８を参照して、動的バイアス回路６０の動作と、メモリアクセスサイクル内のバイアス電流ｉBIASに対する影響とが記載される。時間ｔ0は、安定状態における前のサイクルの終わりにおけるメモリ１０の状態を示している。データ端子DQは、前のサイクルからの出力データ値DATA0を示している。このときクロックＣ５０は、この時点では出力切り替えが起きていないので、低レベルである。したがって、トランジスタ７２（図７）がインバータ７１によってオン状態にされ、トランジスタ７４をバイアス参照回路５４のトランジスタ６４に並列にし、トランジスタ５２のミラー比を低減しているので、電流ｉBIASは最大値の半分である。このことは、出力切り替えが期待されないメモリアクセスサイクルの期間、および前のデータ状態（すなわち、DATA0）が保たれる期間に、電圧参照および調節器２４によって引かれる電流ｉBIASを低減する。電圧参照および調節器２４の出力インピーダンスは、この期間比較的に高いであろうが、ラインVOHREFの電圧は、正しい安定状態レベルに保たれるであろう。
【００５６】
時間ｔ1において、新しいメモリアクセスサイクルが、アクティブになろうとする入力クロックCLKにより開始される。代わりには、例えば、完全にスタティックなメモリにおいては、クロックCLKは、メモリのアドレス入力端子またはデータ入力端子の変化の検出によって発生されるエッジ変化検出パルスに一致してもよい。クロックCLKの立ち上がりエッジに応答して、確実に短いメモリの最小予想読み出しアクセス時間に対応する選択された遅延の後にクロック信号Ｃ５０がアクティブにされる。一旦、クロック信号Ｃ５０が時間ｔ2にアクティブになると、トランジスタ７２は、インバータ７１の動作によりオフされる。したがって、トランジスタ５２のカレントミラー比は、出力バッファ２１と出力ドライバ２０とがデータ端子２８を新しいデータ状態（すなわち、DATA1）に駆動するのを開始するときに先立ち、最大値（この例では、１（unity））に回復される。新しいデータ状態DATA1が安定であることを確実にするのに充分なもう一つの遅延の後に、クロック信号Ｃ５０は、図８の時間ｔ3 に示されるように低レベルに戻る。このことは、再びトランジスタ７２をオン状態にし、この例においては、ｉBIASをそれの最大値の５０％に低減し、電圧参照および調節器２４を通して引かれる直流電流を低減する。
【００５７】
可変バイアス電流源
図９を参照して、本発明の他の実施例に従ってバイアス電流源２６’が詳細に記載される。バイアス電流源２６’は、電圧参照および調節器２４のために、上述した動的バイアス回路６０の場合におけるようにクロック信号によるか、あるいはプログラムするフューズによって制御可能である電流ｉBIASの複数レベルの調整機能を備えている。
【００５８】
バイアス電流源２６’は、以前のように電圧参照および調節器２４に接続され、バイアス参照回路５４と電流源トランジスタ５２とを組み込んでいる。追加するに、図７に関連して上述されたように、トランジスタ７２がオン状態にされるとき、電流ｉBIASを前の値の５０％に低減するために、トランジスタ７２，７４が設けられている。しかし、この場合、トランジスタ７２のゲートは、一方の入力端にクロック信号Ｃ５０を受け、他方の入力端に節点ＦＥＮ５０* 上のフューズ回路７５の出力を受けるナンド機能部７３によって制御される。
【００５９】
フューズ回路７５は、トランジスタ７２の状態のプログラム可能性を永続する形式で設けている。そのようなプログラム可能性は、ｉBIASの最適値がまだ決定されていないメモリ１０の設計および生産の初期段階において有用であろう。さらに、もしもメモリ１０の生産における工程変更が、ｉBIASの最適値はメモリ１０の初期試験の後に設定されるのが好ましいというほどに充分大幅に変わるならば、ｉBIASの値のプログラム可能性は望ましいことである。例えば、もしもメモリ１０が非常に短いチャネル幅を持つように処理されているならば、ｉBIASの値は、トランジスタ７２を常時オン状態に保つために、プログラムするフューズ回路７５によって低減されるのが好ましいであろう。さらに、望みの出力立ち上がり速度を選択するために、フューズ回路７５をプログラムしてもよい。
【００６０】
フューズ回路７５の構造は、数多くの従来の方法の一つで達成されてよい。図９の例は、その出力で節点FEN５０* を駆動するインバータ７７の入力端とＶccとの間に接続されたフューズ７６を単に具備している。トランジスタ７８，７９は、インバータ７７の入力端とグランドとの間に接続されたソース／ドレイン路を有する。トランジスタ７８のゲートは、リセット信号POR の電力を受け、メモリ１０の電力アップの際には、トランジスタ７８はインバータ７７の入力端をグランドに引く。トランジスタ７８のゲートは、節点FEN５０*におけるインバータ７７の出力端に接続されている。フューズ７６をそのままにした動作においては、節点FEN５０* は、インバータ７７の働きによって低レベルに保たれる。フューズ７６が開放状態の場合、ラインPOR 上のパルスは、インバータ７７の入力端を引き下げ、節点FEN５０* を高レベルに駆動し、この状態を保つためにトランジスタ７８をオン状態にするであろう。
【００６１】
動作において、ナンド機能部７３の出力は、もしもクロック信号Ｃ５０または節点FEN５０*が低レベルであるならば、高レベルとなるであろう。したがって、開放になるようにフューズ７６を飛ばさなければ、ナンド機能部７３の出力を高レベルに保ち、トランジスタ７２を無条件にオン状態に保ち、節点FEN５０*は、低レベルに保たれるであろう。フューズ７６が開放状態にされた場合には、クロック信号Ｃ５０は、上述された図８の場合におけるように、トランジスタ７２の状態を、制御するであろう。
【００６２】
もちろん、メモリ１０は、トランジスタ７２の状態がフューズ回路７５のプログラムされた状態にのみ依存するように、クロック信号Ｃ５０無しに実施されてもよいということは考えられる。
【００６３】
さらに、本発明のこの他の実施例によるバイアス電流源２６’は、前に記載されたトランジスタ７２，７４と同様な形式にされていて、節点ISVRとグランドとの間に直列に接続されたトランジスタ７２’，７４’を含んでいる。トランジスタ７２’のゲートは、クロック信号Ｃ６７の状態と、節点FEN６７*を介したフューズ回路７５’とに応答して、ナンド機能部７３’によって同様に制御される。しかし、トランジスタ７４’の寸法は、トランジスタ７２’がクロック信号Ｃ６７あるいはフューズ回路７５’によってオン状態にされるとき、電流ｉBIASが最大値の種々の分割電流値となるように選択されるように、トランジスタ７４の寸法とは異なるように選択されている。たとえば、もしも、トランジスタ７４’のチャネル幅がトランジスタ５２と、バイアス参照回路５４のトランジスタ６４のチャネル幅（同じチャネル長として）の半分であるならば、トランジスタ６４，７４’の並列組み合わせの有効チャネル幅は、トランジスタ５２のチャネル幅の１．５倍になるであろう。したがって、オン状態のトランジスタ７４’のｉBIASの値は、オフ状態のトランジスタ７４’に関する最大値の２／３になるであろう。
【００６４】
もちろん、もしも電流ｉBIASの異なる値が、恒久的にプログラムされることが望まれたり、メモリサイクルの特定な時間にクロックに同期させられることが望まれるならば、種々な寸法の他のトランジスタが、バイアス電流源２６’に同様に実施されてもよい。さらに、例えば、トランジスタ７２，７２’の両方が、さらに電流ｉBIASを低減するために、同時にオン状態にされてもよい。他の電流の低減の組み合わせが当業者には明らかであろうと考えられる。
【００６５】
そこで、本発明のこの他の実施例によれば、個々のメモリ回路は、電気試験によって決められたり、メモリサイクルの期間の特定時点において決められたりする工程パラメータに依存するので、バイアス電流ｉBIASの値は、個々の設計に対して最適化される。この最適化は、一方では、最大ソースおよびシンク電流と、電圧参照および調節器２４に対する最小出力インピーダンスとの釣り合いの最適化を可能にし、他方では、電圧参照および調節器２４に引かれる電流の最適化を可能にする。さらに、望ましい出力立ち上がり速度が、この最適化において選択できよう。
【００６６】
可変出力Ｖ OH 制御
本発明のもう一つの他の実施例によれば、論理信号またはフューズプログラム能力によるVOHREF制限機能の選択能力が設けられている。本発明のこの実施例によれば、全てではない同じ設計のメモリが、低電源供給を用いる他の集積回路との組み合わせでの使用のための特性を持たされるということが考えられる。例えば、メモリのある部分が５．０ボルトのＶOH最大値を有し、他の部分は３．３ボルトに制限されたＶOH最大値を有していてもよい。生産の容易化や在庫管理の目的で、ＶOH最大値を５．０ボルトにするか３．３ボルトにするかを生産工程の出来るだけ遅い段階で決定がなされるような使用に適する単一の集積回路設計を有することは望ましい。さらに、３．３ボルト動作に対する特定のメモリチップの適合性は、電流駆動のような工程パラメータに依存するであろうから、あるメモリは、たとえVOHREF制限機能がイネーブルにされても３．３ボルト動作仕様に適合しないかも知れないが、５．０ボルトＶOH最大値のメモリに対する動作仕様には適合するかもしれない。この場合、電気試験後のVOHREF制限機能の選択能力を有することは望ましいことであろう。
【００６７】
また、もう一つの例において、メモリ１０に対して、VOHREF制限機能が選択的にイネーブルにされたり、ディスエーブルにされたりする特別の試験モードを有することは有用であろう。
【００６８】
図１０を参照すると、電圧参照および調節器１２４が、上に記載した電圧参照および調節器２４と同様に構成されているが、外部信号、特別試験モード信号、フューズ回路のプログラミングによってディスエーブルにされる本発明のもう一つの実施例が示されている。電圧参照および調節器２４と電圧参照および調節器１２４とに共通な要素は、同じ参照番号で参照され、図１０の電圧参照および調節器１２４に関連して再び記載はなされない。
【００６９】
先に記載された要素に加えて、電圧参照および調節器１２４は、ｐチャネルトランジスタ８２，８４，８９と、ｎチャネルトランジスタ８６とを含んでいる。これらトランジスタは、以下に記載されるノアゲート８０の出力によって表わされるようにVOHREF機能がディスエーブルにされた場合には、所定の節点をＶccまたはグランドに強制する。各ｐチャネルトランジスタ８２，８４，８９は、Ｖccにバイアスされたソースと、ノアゲート８０の出力端からくるラインLIMOFF* を受けるゲートとを有する。トランジスタ８２のドレインは、電圧参照および調節器１２４のカレントミラー回路のトランジスタ４４，４６のゲートに接続され、トランジスタ８４のドレインは、電圧参照および調節器１２４の出力端におけるラインVOHREFに接続され、トランジスタ８９のドレインは、バイアス参照回路５４の入力端に接続されている。ｎチャネルトランジスタ８６は、バイアス電流源２６の節点ISVRに接続されたドレインと、グランドに接続されたソースと、インバータ８５による論理反転後の信号LIMOFF* を受けるゲートとを有する。本発明のこの実施例に従って、通過ゲート８８が、電圧PVBIASとバイアス参照回路５４との間に配置されており、信号LIMOFF* に基づく真および相補の信号によって制御される。
【００７０】
作動中に、もしもノア機能部８０の出力端におけるラインLIMOFF* が高論理レベルであるならば、トランジスタ８２，８４，８６，８９は、全てオフされ、通過ゲート８８は、オンされる。この場合、電圧参照および調節器１２４は、電圧参照および調節器２４について上に記載したように、ラインVOHREFの電圧を制限するように働く。
【００７１】
しかし、ノア機能部８０の出力端におけるラインLIMOFF*が、低論理レベルであるならば、トランジスタ８２，８４，８６，８９は、全てオンされ、通過ゲート８８は、オフされる。この状態で、ラインVOHREFは、５．０ボルトに強制され、出力バッファ２１に印加されたドレイン電圧（そして出力ドライバ２０のプルアップトランジスタ３２のゲートに印加された）は、低減されたレベルに制限されない。電圧参照および調節器１２４を通して引かれた直流電流を最小化するために、さらに、そこの所定の節点は、特定の電圧に強制される。この例においては、トランジスタ４４，４６のゲートは、トランジスタ８２によってＶccに引き上げられ、電圧参照および調節器１２４の参照用枝回路およびミラー用枝回路の両方をオフ状態にする。通過ゲート８８は、電圧PVBIASをバイアス参照回路５４から切り離し、トランジスタ８９は、バイアス参照回路５４の入力端をＶccに引き、トランジスタ８６は、節点ISVRをグランドに引き、トランジスタ５２，５８をオフさせる。もちろん、ノア機能部８０の出力は、オフセット補償電流源２５、バイアス参照回路５４などの中の節点に望ましいように印加されてもよい。
【００７２】
本発明のこの実施例において、ノア機能部８０は、３つの入力を受け、そのうちのいずかが高論理レベルにあると、ラインLIMOFF* が低レベルに駆動されるようにする。第１の入力は、メモリ１０のいずこか、例えばタイミングおよび制御回路１４の中で発生される論理信号DISであり、例えば、論理信号DIS が活性にされるように、入力あるいは命令の所定の組み合わせがメモリ１０に印加されてもよい。ノア機能部８０の第２の入力は、節点FDISにおいて、フューズ回路９０によって発生される。フューズ回路９０は、フューズ回路７５に関連して上述したしたように構成されているので、節点FDISはフューズがそのままの場合には低論理レベルにあり、フューズが飛ばされている場合には高論理レベルにある。
【００７３】
本発明のこの実施例により、特別試験パッドTPが、ウェーハ形状（すなわち、パッケージする前）における電気試験の間に電圧参照および調節器１２４をイネーブルにしたり、ディスエーブルにしたりするのを制御できる。試験パッドTPは、ノア機能部８０の入力として受けられる節点TDISを駆動するインバータ９１の入力端に接続されている。トランジスタ９２は、インバータ９１の入力端とグランドとの間に接続されたソース／ドレイン路を有し、インバータ９１の出力端の節点TDISに接続されたゲートを有する。トランジスタ９３は、インバータ９１の入力端とグランドとの間に接続されたソース／ドレイン路を有し、リセット信号POR の電力によって制御されるゲートを有する。
【００７４】
動作中に、もしも、試験パッドTPがＶccに保たれると、インバータ９１は、節点TDISを低レベルに強制するであろう。しかし、もしも、試験パッドが開放にされたままになっているか、グランドに接続されているならば、電力アップに際して、トランジスタ９３は、インバータ９１の入力端を引き下げ、トランジスタ９２の働きを通して保たれる高論理レベルを節点TDISに強制するであろう。このようにして試験パッドTPが、電気試験の期間に、電圧参照および調節器１２４のイネーブルおよびディスエーブルを制御できるということを考えることができる。このような試験の結果により、もしも、電圧参照および調節器１２４が恒久的にイネーブルにされるべきであるならば、試験パッドTPはＶccにワイヤボンディングされてもよいし、もしも、電圧参照および調節器１２４が特定のメモリ１０に対して恒久的にディスエーブルにされるべきであるならば、試験パッドTPは開放状態（好ましくは、グランドにハードワイヤ接続）にされてもよい。
【００７５】
本発明による電圧参照および調節器のＶOH制限機能のこのような選択的イネーブルおよびディスエーブルは、前記機能を組み込んだ集積回路の生産管理を非常に改善すると考えられる。特に、異なる仕様制限に対応する集積回路が、電気試験の後で、工程の後方で行なわれる最大ＶOH電圧の選択とともに、同じ設計をもとに製造されるであろう。さらに、上述されたように、電圧参照および調節器回路に入力電圧を出力し、望ましい最大ＶOH電圧のさらなる調節を可能にする電圧分割器を調節するためにフューズプログラミングが用いられよう。
【００７６】
本発明は、好ましい実施例に関連して記載されたが、本発明の利点や利益を得られるこれらの実施例の修正や変更が、この明細書および図面を参照すれば、当業者には明らかである。このような修正や変更は、続いて請求されるように本発明の範囲にあると考えられるものである。
【図面の簡単な説明】
【図１】 本発明の好ましい実施例に従って、出力駆動回路が組み込まれた集積メモリ回路のブロック形式で表わされた回路図である。
【図２】 本発明の好ましい実施例に従って、出力駆動回路のブロック形式で表わされた回路図である。
【図３】 本発明の好ましい実施例に従った電圧参照回路および調節回路の概略形式の回路図である。
【図４】 本発明の好ましい実施例に従った電圧参照回路および調節回路に用いられたバイアス電流源の概略形式の回路図である。
【図５】 オフセット補償電流のない場合の本発明の好ましい実施例に従った電圧参照回路および調節回路の動作のタイミング曲線である。
【図６】 オフセット補償電流のある場合の本発明の好ましい実施例に従った電圧参照回路および調節回路の動作のタイミング曲線である。
【図７】 本発明の好ましい実施例に従った電圧参照回路および調節回路に用いられた動的バイアス制御回路の概略形式の回路図である。
【図８】 集積回路メモリにおける図７の回路の操作を示すタイミング図である。
【図９】 プログラム可能なバイアス電流レベルを含む本発明の他の実施例に従ったバイアス電流源の概略形式の回路図である。
【図１０】 本発明の他の実施例に従った電圧参照回路および調節回路の概略形式の回路図である。
【図１１】 従来の電圧参照回路の概略形式の回路図である。
【符号の説明】
１０ メモリ
１２ アドレスレジスタ
１４ タイミングおよび制御回路
１６ メモリアレイ
１７ アドレスデコーダ
１９ 読み出し回路
２０ 出力ドライバ
２１ 書き込み回路
２１ 出力バッファ
２２ 出力バッファバイアス回路
２４ 電圧参照および調節器
２６ バイアス電流源
２８ データ端子
２８ オフセット補償電流源
３０ Ｖt シフト回路
３２，３４，３８，５０，５２ ｎチャネルトランジスタ
３６，４４ ｐチャネルトランジスタ
４０，４２ ナンド機能部
４４，４６ ｐチャネルトランジスタ
４７，４９ 抵抗
５４ バイアス参照回路
６０ 動的バイアス回路
【発明の属する技術分野】
本発明は、集積回路の分野に関し、特に集積回路において有用な参照電圧回路に関する。
【０００２】
【従来の技術】
本出願は、米国における出願番号08/360,228（代理人案件Ｎｏ． 94-C-116），出願番号08/359,397（代理人案件Ｎｏ． 94-C-123），出願番号08/359,927（代理人案件Ｎｏ． 94-C-124），出願番号359,926（代理人案件番号Ｎｏ． 94-C-125），出願番号360,227（代理人案件番号Ｎｏ． 94-C-126）の出願に関連し、すべてが本出願と同時に提出されている。これら全ての出願はＳＧＳ−トムソン・マイクロエレクトロニクス社に譲渡されている。
【０００３】
近代のデジタル集積回路において、特に良く知られた相補型メタルオキサイド半導体（ＣＭＯＳ）技術に従って生産されたデジタル集積回路において、回路動作は、しばしば安定な参照電圧を得られるか否かに影響を受けることが多い。例えば、集積回路の内部の数多くの機能的回路は、安定な電流を流す電流源に依存している。そのような機能的回路の例としては、差動増幅器、カレントミラー回路、演算増幅器、レベルシフト回路および自身が参照電圧を発生する回路がある。電流源は一般的にｎチャネル電界効果トランジスタによって実施されているので、電流源の安定性は、ｎチャネル電界効果トランジスタのゲートに印加される参照電圧の安定性に依存する。
【０００４】
図１１を参照すると、カレントミラー回路に基づく従来の参照電圧発生回路が示されている。図１１の電圧参照回路は、カレントミラー式に接続されたｐチャネルトランジスタ１，３を含んでおり、それらのソースはＶccにバイアスされ、それらのゲートは一緒にトランジスタ１のドレインに接続されている。トランジスタ１のドレインは、ｎチャネルトランジスタ７のドレインに接続されており、トランジスタ７のゲートは、電圧分割器５によって決定されるＶccの分割電圧を受け取るように接続されている。トランジスタ１，７は、カレントミラー回路の参照用枝回路を構成している。トランジスタ３のドレインは、そこにおいて参照電圧Ｖref が生成されるｎチャネルトランジスタ９のドレインとゲートとに接続されている。したがって、トランジスタ３，９は、トランジスタ３によって流された電流が、トランジスタ１によって流された電流を反映するように、カレントミラー回路のミラー用枝回路を構成する。トランジスタ７，９のソースは、一緒に電流源１１に接続され、電流源１１は、本例においては、参照用枝回路とミラー用枝回路を流れる電流の総和である電流ＩBIASを流す。
【０００５】
【発明が解決しようとする課題】
この図１１の従来のカレントミラー回路に基礎を置く電圧参照回路は、ある応用例においては有益である。例えば、もしもトランジスタ３，９がかなり大きく作られているならば（すなわち、チャネル長さに対するチャネル幅の比率が相当大きい）、図１１の回路の出力インピーダンスはかなり低く、ラインＶref における著しい電圧調節なしに、ソースおよびシンク（Sink）に接続された回路に対し相当大きな電流を可能にしている。しかし、もしも、そのように大きなソースおよびシンク電流が得られるならば、その回路によって引かれるＤＣ電流を低減させるため、および電流増幅度を与えるために、ミラー比（すなわちトランジスタ１の大きさに対するトランジスタ３の大きさの比）が大きいことが望ましい。
【０００６】
図１１の回路は、その回路のオフセット電圧の利用如何であることが見て取れる。例えば、もしも大きなソース電流がラインＶref に生成されることが、要求されるならば、トランジスタ９を流れる電流がゼロ近くに低減されるので（ミラー用枝回路における全ての電流は、ラインＶref のソースとされ）、トランジスタ１，７のドレインにおける電圧は降下するであろうことが見つけられていた。所望のソース電流を出力するのに充分に大きなミラー比を要求されたトランジスタ１の小サイズの故に、またそのダイオードの構成によりトランジスタ１は、それのドレインにおける節点を素早く引き上げることができず、このことは、次ぎにラインＶref の電圧が、それの所望の電圧をオーバシュート（トランジスタ３が相当強くオンにされて）するのを可能にしてしまう。ラインＶref におけるこのオーバシュートは、ラインＶref の安定な電圧に依存する回路に印加された場合に、望ましいものではない。
【０００７】
さらに、単位チャネル幅当たりの電流が、ミラー用枝回路に比較し参照用枝回路において異なるので、特にトランジスタ７，９によって誘導されるので、電圧Ｖref は、正しくない恒常的な値に落ち着いてしまう可能性がある。
【０００８】
そこで、本発明の目的は、相当に大きな電流を供給でき、一方オフセット電圧の進展を防止できる電圧参照回路を提供することである。
【０００９】
本発明のもう一つの目的は、改善された過渡応答を有するとともに、安定な出力参照電圧を維持する回路を提供することである。
【００１０】
また、本発明のさらなる目的は、改善されたスイッチング特性を有する回路を提供することである。
【００１１】
また、本発明のさらなる目的は、大きなソースおよびシンク電流が要求されるとき、参照電圧の調節が最少化されるような、比較的に低い出力インピーダンスを有する回路を提供することである。
【００１２】
さらに、本発明の他の目的および利点は、後続の明細書を図面をともに参照することにより、当業者には明らかであろう。
【００１３】
【課題を解決するための手段】
本発明は、カレントミラー回路に基づいた電圧参照回路として、半導体回路に実現されてもよい。カレントミラー回路は参照用枝回路およびミラー用枝回路を含む。この場合、ミラー用枝回路におけるミラー動作をするトランジスタのサイズは、参照用枝回路における参照用トランジスタよりは著しく大きい。参照用枝回路に電流を供給するために、本発明に従って、オフセット補償用電流源が設けられている。この追加された電流は、ミラー用および参照用枝回路増幅装置によって流される単位チャネル幅当たりの電流を等しくするとともに、参照用トランジスタのゲートの電圧を引き下げるのを助力することにより、恒常的なオフセットの進展を除去するように働き、回路の過渡応答を改善する。
【００１４】
【発明の実施の形態】
後続の記載から明らかになるように、本発明は、デジタル出力信号を発生する種々の形式の集積回路に実施されてもよいと考えられている。そのような集積回路の例としては、読み出し専用、プログラム可能な読み出し専用、ランダムアクセス（スタティックまたはダイナミック）、ＦＩＦＯ等のタイプのメモリ回路と、さらに、タイマ回路、マイクロプロセッサ、マイクロコンピュータ、マイクロコントローラ、一般またはプログラム可能なタイプのその他のロジック回路を含む。メモリ回路は、低い電源供給電圧を有する集積回路（例えば、マイクロプロセッサ）に出力データを出力するためにしばしば用いられると考えられるので、記載の目的から、本発明の好ましい実施例は、メモリ集積回路の例について記載される。
【００１５】
図１は、本発明の好ましい実施例が実行されている読み出し／書き込みメモリ１０のブロック図を示している。メモリ１０は、メモリアレイ１６に配列された複数のメモリセルを含んでいる。一般に、メモリ１０は、システムクロック（“ＣＬＫ”と符号がつけられている）に同期してＭビットのアドレスを受け取り、Ｎビットのデータ量を出力するように動作する。整数Ｍ，Ｎは、望ましいメモリ密度およびデータパスサイズにしたがって、設計者によって選択される。メモリアレイ１６の選択されたメモリセルは、従来方法で、下記に述べるように、アドレスレジスタ１２、タイミングおよび制御回路１４、アドレスデコーダ１７の働きによりアクセスされる。データ端子２８は、読み出し／書き込みメモリ１０が授受するデータ通信のために備えられている。また、データ端子２８は、この例においては、共通の入力／出力端子であり、もちろん、代わりに分離された専用の入力端子および出力端子がメモリ１０に実施されてもよいことは理解されよう。データは、読み出し回路１９（従来技術のように、センスアンプ、バッファ回路等を含んでもよい）、出力バッファ２１、出力ドライバ２０を介して、メモリアレイ１６の中の選択されたメモリセルから読み出される。逆に、データは、入力ドライバ１８、書き込み回路２３を介して、メモリアレイ１６の中の選択されたメモリセルに書き込まれる。
【００１６】
アドレスレジスタ１２は、Ａ1からＡMまでのラベルが付けられた整数Ｍの数のアドレス入力端を含む。メモリ技術において知られるように、アドレス入力端は、Ｍビットのアドレスがメモリ１０に印加され、アドレスレジスタ１２に格納されるのを可能にする。この例においてメモリ１０は、アドレス入力端Ａにおけるアドレス値がＣＬＫにより、アドレスレジスタ１２にタイミングをとって格納されるような同期型のものであり、この場合、ＣＬＫは、タイミングおよび制御回路１４からアドレスレジスタ１２に送られる。アドレスが一旦格納されると、アドレスレジスタ１２は、アドレスをアドレスデコーダ１７を介して通常の方法でメモリアレイ１６に与える。タイミングおよび制御回路１４は、概括された一組の制御入力（“ＣＴＲＬ”と表示されている）を有しているように表示されている。この場合、制御入力は、読み出し／書き込みイネーブル、出力イネーブル、バーストモードイネーブル、チップイネーブル等のように、従来技術において知られている種々の制御および／またはタイミング信号を表わすように意図されている。
【００１７】
この例において、メモリ１０は、電力供給端子Ｖccから電力を受け、さらに参照電圧端子ＧＮＤを具備する。本発明の好ましい実施例によれば、メモリ１０は、メモリ１０の電力供給端子Ｖccに加えられた電圧よりも低い電源供給電圧によって電力供給されている他の集積回路に受信させるために、出力データをデータ端子２８に出力しようとする。例えば、メモリ１０の端子Ｖccに加えられた電源供給電圧は、通常５ボルト（端子ＧＮＤにおける電圧に対して）であり、端子２８においてメモリ１０によって出力されたデータを受け取る集積回路は、通常３．３ボルトの電源供給電圧を受けるであろう。この条件を可能にするために、データ端子２８におけるメモリ１０の出力ドライバ２０によって駆動される最大電圧は、下流の集積回路に損傷を与えないように、この低い電源供給電圧またはその近辺（すなわち、３．３ボルトまたはその近辺）になければならない。以下に詳細に記載されるように、本発明の好ましい実施例は、メモリ１０の出力ドライバ２０によって駆動される最大出力高レベル電圧にそのような制限を提供することを意図している。
【００１８】
メモリアレイ１６は、望みの密度およびアーキテクチャに従って寸法が与えられ構築された標準メモリ格納アレイである。一般的に、アレイ１６は、所望の１以上のメモリセルがそれに応じてアクセスを受ける復号化されたアドレス信号を、アドレスデコーダ１７から受け取る。上述したような制御信号の一つは、読み出し操作あるいは書き込み操作のいずれが行なわれるべきか選択する。書き込み操作においては、データ端子２８に与えられ、入力バッファ１８を介して連絡された入力データは、書き込み回路２３により選択されたメモリセルに与えられる。逆に、読み出し操作においては、選択されたメモリセルに格納されたデータは、読み出し回路１９により出力バッファ２１に与えられる。そこで出力バッファ２１は、デジタル出力データ信号をデータ端子２８に出力するために、出力ドライバ２０に対し制御信号を生成する。いずれの場合にも、メモリ１０の内部操作は、従来方法で、タイミングおよび制御回路１４によって制御される。
【００１９】
本発明の好ましい実施例によれば、メモリ１０は、さらに出力バッファバイアス回路２２を含んでいる。出力バッファバイアス回路２２は、出力バッファ２１によって出力された制御信号が、データ端子２８において出力ドライバ２０によって駆動される最大出力電圧を順次に制限するように、出力バッファ２１に出力されるバイアス電圧をラインVOHREFに発生する。図１に示されたように、また、下記により詳細に記載されるように、本発明の好ましい実施例に従う出力バッファバイアス回路２２は、タイミングおよび制御回路１４によって、メモリアクセスサイクルのタイミングに従って制御される。
【００２０】
図２を参照すると、本発明の好ましい実施例に従っての、出力バッファバイアス回路２２の構成、および出力バッファ２１と出力ドライバ２０との出力バッファバイアス回路２２の協働は、さらに詳細に記載される。図２に示されるように、出力バッファバイアス回路２２は、出力端において調節された電圧VOHREFを出力する電圧参照および調節器２４を含んでいる。出力バッファバイアス回路２２は、さらに以下に詳細に記載されるように、タイミングおよび制御回路１４によってラインＣ５０に発生されるクロック信号によって制御されるバイアス電流源２６を含んでいる。バイアス電流源２６は、ラインVOHREFに電圧を発生する際に、電圧参照および調節器２４によって用いられるバイアス電流ｉBIASを生成する。さらに、本発明のこの実施例に従って、電圧参照および調節器２４は、オフセット補償電流源２５からオフセット補償電流ｉNULLを受け取る。出力バッファバイアス回路２２は、さらに、電圧VOHREFを設定するように働くＶtシフト回路３０を含んでいる。出力バッファバイアス回路２２の詳細な構成と動作、およびそれの各構成要素のブロックは、以下に詳細に記載される。
【００２１】
電圧VOHREFは、出力バッファ２１のそれぞれに出力される。そういうものとして、出力バッファバイアス回路２２は、出力バッファ２１の複合したものの役に立つ。多くの場合において、出力バッファ２１の数により、単一の出力バッファバイアス回路２２が、全ての出力バッファ２１を制御するのに充分であるといってもよい。各出力バッファ２１は、読み出し回路１９（図１を参照のこと）によって発生される相補的なデータ入力DATA，DATA* を受け取る。例えば、出力バッファ２１jは、相補的なデータ入力DATAj，DATAj* （＊は論理的に相補であることを示す）を受け取る。各出力バッファ２１は、コントロール信号（出力バッファ２１jに対してPU,PDとして示されている）を対応する出力ドライバ２０に出力する。各出力ドライバ２０は、対応するデータ端子２８を駆動する。一方、図１に示されるように、データ端子は共通な入力／出力端子であって、入力側（すなわち、データ入力バッファ等）は、明確化のために図２には示されていない。
【００２２】
本発明のこの実施例における各出力バッファ２１は、ｎチャネルプシュプルドライバとして実施されている。図２に詳しく示されている特に出力ドライバ２０j（他の出力ドライバ２０も同じように構成されていることが理解される）を参照すると、ｎチャネルプルアップトランジスタ３２のドレインはＶccにバイアスされ、ソースはデータ端子２８jに接続されているとともに、ｎチャネルプルダウントランジスタ３４のドレインはデータ端子２８jに接続され、ソースはグランドにバイアスされている。さらに、従来技術と同様に、出力ドライバ２０は、好ましくも静電気放電保護装置（図示せず）を含んでいる。トランジスタ３２，３４のゲートは、そらぞれ制御信号PU，PDを出力バッファ２１から受ける。当業者によって認められるように、Ｖcc（例えば、通常５ボルト）は、プルアップトランジスタ３２のドレインにバイアスを与えるので、トランジスタ３２が論理１（ＶOH最大値として参照される）を表すためにデータ端子２８j を駆動する最大の電圧が制限（例えば、３．３ボルト）を超えないことを確実にするために、トランジスタ３２のゲートに印加されたラインPUの電圧は適切に制御されなければならない。この制限が本発明の好ましい実施例に従って達成されるという方法が以下に記載される。
【００２３】
図２に示されるように、ｎチャネルプルアップトランジスタ３２の本体節点（body node）は、データ端子２８jにおけるそれのソースにバイアスされるよりも、グランドにバイアスされるのが好ましい。ｎチャネルプルアップトランジスタ３２に対するこの本体節点のバイアスは、ラッチアップし易いのを避けるために好ましいことは当業者に認められよう。しかし、さらに認められるように、トランジスタ３２に対するこのバイアス条件は、閾値電圧を実際に大きくし、出力ドライバ２０によって駆動されるＶOH最大値を制限するのをより困難にしている。この困難性は、トランジスタ３２をオンさせるために、ラインPUが駆動されなければならないより高い電圧に理由がある。本発明の好ましい実施例は、以下に記載されるであろうごとく、トランジスタ３２の本体節点が帰還バイアス（back biased，すなわち、それのソースの電圧以外の電圧に）されるような方法で、この困難性を処理しようとする。
【００２４】
出力バッファ
他の出力バッファ２１も同じように構成されていることが理解されるので、図２に示される出力バッファ２１j の構成が詳細に記載される。出力バッファ２１j は、データ入力ラインDATAj，DATAj* をそれぞれナンド機能部４０，４２（NAND functions）の入力端に受けている。出力イネーブルラインOUTENも、以下に記載されるごとく、出力イネーブル機能を実行するために、各ナンド機能部４０，４２の入力端に受けられている。
【００２５】
ナンド機能部の出力は、ｐチャネルトランジスタ３６とｎチャネルトランジスタ３８とのゲートに印加される。ｐチャネルトランジスタのソースは、出力バッファバイアス回路２２によって発生された電圧VOHREFにバイアスされ、ドレインはラインPUに接続されている。ｎチャネルトランジスタ３８のドレインは、ラインPUに接続され、ソースはグランドにバイアスされている。そのように、トランジスタ３６，３８は、ナンド機能部４０によって出力された論理信号の論理的相補性を有するラインPUを駆動する従来のCMOSインバータを構成する。しかし、ラインPUがトランジスタ３６によって駆動される高電圧は、出力バッファバイアス回路２２によって発生される電圧VOHREFに制限されている。ラインPUは、出力ドライバ２０j のｎチャネルプルアップトランジスタ３２のゲートに向けられているので、電圧VOHREFは、プルアップトランジスタ３２の最大駆動を制御し、したがって、データ端子２８j が駆動される電圧を制御する。
【００２６】
低い側において、ナンド機能部４２の出力は、インバータ４３（本例の場合、Ｖccにバイアスされている）の入力端に印加される。インバータ４３の出力は、ｎチャネルプルダウントランジスタ３４のゲートに加えられるラインPDを駆動する。
【００２７】
作動の際、出力イネーブルラインOUTEN が高論理レベルにあると、ナンド機能部４０，４２の状態は、データ入力ラインDATAj ，DATAj* の状態によって制御され、互いの論理的相補（logical complement）となる（データ入力ラインDATAj ，DATAj* が互いの論理的相補であるから）。このようにラインDATAj の高論理レベルは、ナンド機能部４０の出力において、低論理レベルになり、トランジスタ３６をオンさせる。このことにより、電圧VOHREFがラインPUを介してトランジスタ３２のゲートに印加され、データ端子２８j を高論理レベル（上記したように、VOHREFの電圧によって制限され）に駆動する。この条件におけるナンド機能部４２の出力は高レベルとなり（ラインDATAj* が低レベル）、インバータ４３による反転の後に、出力ドライバ２０j のトランジスタ３４をオフさせる。他のデータ状態においては、ナンド機能部４０の出力は、高レベルとなり（データラインDATAj が低レベル）、トランジスタ３８をオンさせ、ラインPUを低レベルに引き、トランジスタ３２をオフさせる。ナンド機能部４２の出力は、低レベルとなり、インバータ４３にラインPDを高レベルに駆動させ、トランジスタ３４をオンさせ、データ端子２８j を低レベルに引く。出力イネーブルラインOUTENが低論理レベルの場合には、ナンド機能部４０，４２の出力は、データ入力ラインDATAj ，DATAj* によって印加されるデータ状態に無関係に、高レベルに強制される。結果として、トランジスタ３２，３４は、両方ともオフされ、データ端子２８j をハイインピーダンス状態に保つ。
【００２８】
上に記されたように、本発明のこの実施例におけるラインVOHREFの電圧は、出力ドライバ２０のｎチャネルプルアップトランジスタ３２に印加される駆動を決定する。本発明のこの実施例によれば、プルアップトランジスタ３２のゲートに電圧VOHREFを供給する出力バッファ２１の構造は、最少のトランジスタで実施されているので、格別に有利であり、データ端子２８における高速な移行を達成するように、高速で切り替えることを可能にする。加うるに、本発明のこの実施例によれば、ＶOH最大値を制限するために出力ドライバ２０において直列装置が必要とされない。このような直列装置は、必ず出力ドライバ２０の切り替え速度を低減し、静電気放電やラッチアップの悪影響を受けやすくするものである。さらに、本発明のこの実施例によれば、ｎチャネルトランジスタ３２に対するゲート駆動のブートストラッピングが必要でなく、したがって、電圧の立ち上がり速度（voltage slew）や電圧衝突の影響を受けやすいことを避ける。
【００２９】
本発明のこの実施例のメモリ１０が、低い電源供給電圧を持つ集積回路による受信のために、論理的高レベルを安全な最大レベルまで駆動できるように、適切な電圧VOHREFを出力している出力バッファバイアス回路２２の構造が、図２に示された出力バッファバイアス回路２２の各回路機能部に関連して詳細に記載される。
【００３０】
Ｖ t シフトを伴う電圧参照および調節器
図３を参照して、電圧参照および調節器２４の構造と動作とが、出力バッファバイアス回路２２の他の要素と協力して詳細に記載される。
【００３１】
図３に示されるように、電圧参照および調節器２４は、カレントミラー式に構成されている。ｐチャネルトランジスタ４４，４６のそれぞれのソースは、Vcc にバイアスされ、それらのゲートは一緒に接続されている。このカレントミラー回路の参照用枝回路においては、トランジスタ４４のドレインはそれのゲートと、ｎチャネルトランジスタ４８のドレインとに接続されている。ｎチャネルトランジスタ４８のゲートは、Vcc とグランドとの間に直列に接続された抵抗４７，４９から構成された電圧分割器に接続されている。この場合、トランジスタ４８のゲートは、電源供給電圧Vccの所望の分割電圧（例えば、６０％）を受けるために、抵抗４７と４９との間の点に接続されている。この代わりに、抵抗分割器の各枝回路が、初期にはフューズによって短絡され、直列に接続された複数の抵抗から構成され、選択されたフューズを開放状態にすることにより、トランジスタ４８のゲートに印加される電圧のプログラム化を可能にするようにしてもよい。
【００３２】
トランジスタ４８のソースは、バイアス電流源２６に接続されている。このカレントミラー回路のミラー用枝回路では、トランジスタ４６のドレインは、出力節点VOHREFにおいて、ｎチャネルトランジスタ５０のドレインに接続されている。トランジスタ５０のゲートは、以下に詳しく記載される方法で、Ｖt シフト回路３０を介して節点VOHREFに結合されている。ｎチャネルトランジスタ５０のソースは、参照用枝回路のトランジスタ４８のソースと、バイアス電流源２６とに接続されている。上に示されたように、バイアス電流源２６は、電圧参照および調節器２４のカレントミラー回路の参照用枝回路とミラー用枝回路との合計電流（すなわち、トランジスタ４８，５０を通過する合計電流）である電流ｉBIASを流す。電流ｉBIASは、主として、そのドレインがトランジスタ４８，５０のソースに接続され、そのソースがグランドにバイアスされ、そのゲートがバイアス参照回路５４によって制御されるｎチャネルトランジスタ５２によって生成される。さらに以下に詳細に記載されるように、本発明の好ましい実施例によれば、さらに動的バイアス回路６０が、電流ｉBIASを制御するために設けられている。この電流ｉBIASは、メモリアクセスサイクルの種々の部分に対して電圧参照および調節器２４の出力インピーダンスを最適化するために、メモリアクセスサイクルにおけるある回数（クロック信号Ｃ５０の制御下にある）において低減される。
【００３３】
本発明のこの好ましい実施例において、電圧VOHREFが出力ドライバ２１におけるｎチャネルプルアップトランジスタ３２のゲートに印加される（出力バッファ２１を介して）であろうことを考慮して、電圧VOHREFがｎチャネル閾値電圧によって上方にシフトされるのを確実にするために、Ｖt シフト回路３０は、電圧参照および調節器２４のミラー用枝回路のｎチャネルトランジスタ５０のゲートのバイアスを出力する。このシフトが達成される方法が、以下に電圧参照および調節器２４の働きとともに記載される。
【００３４】
その間に出力データがデータ端子２８に出力されることになっているメモリサイクルの一点における電圧参照および調節器２４の働きが詳細に記載される。バイアス参照回路５４は、カレントミラー回路を通して流されるｉBIASの値を設定するために、バイアス電圧をｎチャネルトランジスタ５２のゲートに出力する。動的バイアス回路６０は、このとき実際的にオフされている。ｎチャネルトランジスタ４８のゲートに対する参照電圧として出力される抵抗４７，４９によって発生された分割電圧は、トランジスタ４８がどこまで導通状態であるかの範囲を決定し、ｐチャネルトランジスタ４４のドレインにおけるバイアス条件を決定する。トランジスタ４４によって流される電流は、ミラー用枝回路のトランジスタ４６によって反映させられ、トランジスタ４４によって流される電流の何倍かになろう（以下に述べられるであろうように）。
【００３５】
トランジスタ４６，５０のドレインにおける電圧VOHREFはトランジスタ４４，４８のドレインにおける電圧、回路におけるトランジスタの相互の寸法、Ｖt シフト回路３０の効果によって決定されるであろう。カレントミラー回路の技術においてよく知られているように、電圧参照および調節器２４の差動増幅器効果を考慮に入れ、トランジスタ５０のゲートに対するラインVOHREFの電圧の帰還により、トランジスタ５０のゲート電圧は、トランジスタ４８のゲートにおける電圧に釣り合うようになるであろう。しかし、Ｖt シフト回路３０は、それのゲートは、VOHREFにおいてそれのドレインと接続され、すなわちダイオード形式に接続されたトランジスタ５６を含む。そしてトランジスタ５６のソースは、トランジスタ５０のゲートに接続され、閾値電圧の低下が、ラインVOHREFとトランジスタ５０のゲートとの間に現れる。トランジスタ５６は、出力ドライバ２０のｎチャネルプルアップトランジスタ３２の一つと同じように構成され、特に同じあるいは同様なゲート長を有し、同じ本体節点バイアス（例えば、グランドに）を有する点で同じように構成される。正確な閾値電圧降下がトランジスタ５６を経て現れるように、トランジスタ５６を通った適切な電流伝導を確実にするために、ｎチャネルトランジスタ５８のドレインは、トランジスタ５６のソースに接続され、ゲートはバイアス参照回路５４によって制御される。
【００３６】
Ｖt シフト回路３０の結果として、ラインVOHREFの電圧は、トランジスタ４８のゲートにおいて参照電圧から、出力ドライバ２０のｎチャネルプルアップトランジスタ３２の閾値電圧と正確に釣り合う閾値電圧値によって上昇される。この追加的閾値電圧シフトは、電圧VOHREFが出力ドライバ２０のｎチャネルプルアップトランジスタ３２のゲートに印加され、充分な高レベルドライブを確実にするという必然的な考えである。Ｖt シフトは、電圧参照および調節器２４の出力インピーダンス、特に出力バッファ２１をスイッチングすることにより起こされる電圧ＶＯＨＲＥＦの変動が起きた場合にトランジスタ５０を経て電流を吸収するインピーダンスを増大させない方法で回路３０によって達成される。さらに回路３０の実施は、最小のオフセット電圧を電圧参照および電圧調節器２４に導くとともに、一段の回路をそっくり追加することなしに、２個の追加のトランジスタ５６，５８のみが必要となる。
【００３７】
もちろん、電圧参照および調節器２４によってラインＶＯＨＲＥＦに発生された電圧が、出力バッファ２１のプルアップトランジスタ３６のソース電圧を制御することの好ましい試みに関して上に記載された方法に対する代替方法として出力ドライバ２０の論理レベルハイのドライブを制御するために、適用されてもよいということが考えられる。例えば、ラインＶＯＨＲＥＦに発生された電圧は、出力ドライバ２０のプルアップトランジスタに直列のトランジスタのゲートに直接印加されてもよいし、もう一つの例としては、ラインＶＯＨＲＥＦに発生された電圧は、出力バッファ２１のプルアップトランジスタに直列なトランジスタのゲートに印加されてもよい。これら代替の場合のそれぞれにおいて、ラインＶＯＨＲＥＦの参照電圧は、出力端子に加えられたドライブを制限する。しかし、そのような代替の場合において、当業者の一人は、ラインＶＯＨＲＥＦの参照電圧の絶対レベルは、前の記載で用いられたものからシフトされねばならないということを認識するであろう。
【００３８】
オフセット補償電流源
電圧参照および調節器２４が、極端に低い出力インピーダンスを有することは望ましい。というのは、実質的な電流は、ラインＶＯＨＲＥＦの電圧の意味のある調節なしに、ラインＶＯＨＲＥＦに供給され、ラインＶＯＨＲＥＦから吸収される。上記されたように、ラインＶＯＨＲＥＦの電圧は、最大出力ドライブを行なう一方、データ端子２８の出力論理信号を受け取る集積回路を損傷しないように最大出力ハイレベル電圧VOH最大値を制御するので、ラインＶＯＨＲＥＦの電圧が調節されたレベル近くに安定し続けるということは重要である。
【００３９】
そこで、電圧参照および調節器２４においては、ドライブ能力、したがってトランジスタ４６，５０のトランジスタサイズ（すなわち、チャネル長に対するチャネル幅の比、Ｗ／Ｌ）が極めて大きいということが好ましい。トランジスタ４６，５０の大サイズは、電圧参照および調節器２４が高速に電流を供給し（Vccからトランジスタ４６を通してラインＶＯＨＲＥＦへ）、または電流を吸収する（ラインＶＯＨＲＥＦからトランジスタ５０，５２を通してグランドへ）。例えば、トランジスタ４６のＷ／Ｌは、およそ１２００で、トランジスタ５０のＷ／Ｌは、およそ６００で、トランジスタ４８のＷ／Ｌは、本実施例の場合、およそ３００であってよい。加えて、かなり大きなミラー比が得られ、ラインＶＯＨＲＥＦで得られるソース電流を増加するように、トランジスタ４６のＷ／Ｌがトランジスタ４４のものより大きいことが望ましい。さらに、高い利得のために、トランジスタ４８のＷ／Ｌがトランジスタ４４のものより相当大きいということが望ましい。上の例においては、トランジスタ４４のＷ／Ｌがおよそ６０であり、この場合、電圧参照および調節器２４のミラー比は、およそ２０となろう。最大ソース電流ｉSOURCE MAX は、次ぎのように決定されるであろう。
【００４０】
ｉSOURCE MAX＝ｉBIAS×｛（Ｗ／Ｌ）46／（Ｗ／Ｌ）44｝
上の例において、最大ソース電流ｉSOURCE MAXは、およそｉBIASの２０倍となろう。電圧参照および調節器２４の最大シンク電流は、バイアス電流源２６によって制御されるｉBIASに等しくなるであろう。本発明のこの実施例において、もちろん、本発明のこの実施例にとってソース電流は、それが出力ドライバ２１のプルアップトランジスタ３２のオンするのを制御するとき、より決定的なパラメータとなるであろうことが認められるであろう。
【００４１】
しかしながら、電圧参照および調節器２４の参照用およびミラー用枝回路を通る電流は、お互いに同じではないので、オフセット電圧が節点間で、すなわち、一方はトランジスタ４４，４８のドレインにおける節点と、他方はトランジスタ４６，５０のドレインにおける節点との間で進展する可能性がある。このオフセット電圧は、およそ３００から４００mVになる可能性があり、増加するｉBIASとともに増加する。
【００４２】
さらに、トランジスタ４８のＷ／Ｌは、トランジスタ４４のものよりも実質的に大きく、トランジスタ４４のダイオード構成（ゲートがドレインに接続されている）により、トランジスタ４４は、トランジスタ４８のドレインの電圧（トランジスタ４４，４６のゲート）を、必要なときに高速に引き上げることができない。例えば、出力ドライバ２１の複数のものが、それぞれのプルアップトランジスタ３２を同時にオンさせるとき、電圧参照および調節器２４からの実質的なソース電流は、ラインＶＯＨＲＥＦの電圧を適切なレベルに維持することを要求される。このソース電流は、最初にラインＶＯＨＲＥＦの電圧を引き下げる傾向があり、それは順次に電圧参照および調節器２４の参照用枝回路のトランジスタ４４，４８のドレインの電圧を引き下げるであろう、その理由は、トランジスタ４６によって流される電流の実質的に全てがラインＶＯＨＲＥＦに向けられる故に、トランジスタ４８が、電流ｉBULKの大部分を臨時に供給することを、電流源２６により要求されるであろうからである。しかし、比較的小さな寸法のために（高いミラー比のため）、トランジスタ４４は自身によって自身のドレインの電圧を素早く引き上げることができない。もしも、この電圧が低いままで、一旦ソース電流に対する要求が過ぎてしまうと、トランジスタ４４，４６はそれらのゲートにおける低い電圧により強くオン状態にされるので、電圧ＶＯＨＲＥＦは、それの安定状態電圧をオーバーシュートしてしまうであろう。上に述べたように、電圧ＶＯＨＲＥＦのオーバーシュートは、低い電源供給電圧を有する下流の集積回路を損傷する可能性がある。
【００４３】
そこで、本発明の好ましい実施例にしたがって、電圧参照および調節器２４のトランジスタ４４，４８のドレインに電流ｉNULLを供給するために、オフセット補償電流源２５が用意されている。そこで、バイアス電流源トランジスタ５２の寸法は、カレントミラー回路を超えて電圧参照および調節器２４の参照用枝回路に供給されるであろう追加の電流ｉNULLを流すために適切でなければならない。もちろん、この追加の電流を流すために、追加のトランジスタが、トランジスタ５２に並列に配置されてもよい。電流ｉNULLは、トランジスタ４８によって流される単位チャネル幅当たりの電流を、トランジスタ５０によって流される単位チャネル幅当たりの電流と等しくするように意図されており、オフセット電圧は起こらず、トランジスタ４４にかかるトランジスタ４８の負荷を和らげ、トランジスタ４４，４８のドレインのドレインの電圧、したがって、トランジスタ４４，４６のゲートの電圧が必要なときに素早く引き上げられることを可能にしている。このように、ラインＶＯＨＲＥＦの電圧のオーバーシュートは、阻止される。
【００４４】
図４を参照して、オフセット補償電流源２５の構造が詳細に記載される。本発明のこの特別な実施例において、オフセット補償電流源２５は、実現のために必要とされるトランジスタの数を最少にするために、バイアス電流源２６のバイアス参照回路５４によって制御される。もちろん、望みであれば、オフセット補償電流源は、自身のバイアス参照回路網を具備していてもよい。
【００４５】
バイアス参照回路５４は、ソースがＶccにバイアスされ、ゲートが参照電圧PVBIASによってバイアスされたｐチャネルトランジスタ６２によって実施される。この参照電圧PVBIASは、従来の電圧参照回路によって発生されてもよく、メモリ１０の他の所で使われているかもしれないし、あるいは、この参照電圧PVBIASは、この参照によってここに組み込まれ、SGS-Thomson Microelectronics, Inc.,に譲渡され、“補償されたバイアス電圧を供給する回路”と題され、１９９１年１２月１６日に出願された共通出願の08/357,664（代理人案件Ｎｏ． 94-C-114）に記載の補償バイアス電圧参照回路によって好適に発生される。ｎチャネルトランジスタ６４は、それのゲートとドレインとがトランジスタ６４のドレインに接続されたダイオード形式で接続されている。トランジスタ６２，６４の寸法は、ｐチャネルトランジスタ６２が特定電圧PVBIASに対し飽和状態で留まることを確実にするために選択されている。例えば、約２ボルトの電圧PVBIASに対し、約１５のＷ／Ｌ比を持ったトランジスタ６２，６４が、トランジスタ６２を、Ｖccが普通に５ボルトである場合の飽和状態に保つであろう。トランジスタ６２，６４のドレインにおける共通節点は、バイアス電流源２６のトランジスタ５２のゲートとオフセット補償電流源２５とに印加される参照電圧ISVRを出力する。
【００４６】
温度に関して予測される工程パラメータと電源供給電圧との大きな変化と同様に、電圧参照および調節器２４に流される大きな電流という理由から、バイアス参照回路５４の動作は出来るだけ安定であることが望ましい。図４に示されるバイアス参照回路５４の構造は、そのような安定性を提供する。上の例において、シミュレーションの結果は、温度と工程パラメータと電源供給電圧との変化に関して、節点ISVRにおけるゲート電圧を設定するためにバイアス参照回路５４を用いて、バイアス電流源２６のトランジスタ５２によって流される最小電流に対する最大電流の比は約１．１７であるということを示している。
【００４７】
本発明のこの実施例によるオフセット補償電流源２５は、参照用枝回路がｐチャネルトランジスタ６６とｎチャネルトランジスタ６８とを含むカレントミラー回路によって実行される。トランジスタ６６，６８のソースは、それぞれＶccとグランドとにバイアスされ、ドレインは一緒に接続される。ｎチャネルトランジスタ６８のゲートは、節点ISVRにおける参照電圧をバイアス参照回路５４から受け取り、ｐチャネルトランジスタ６６のゲートは、トランジスタ６６，６８の共通ドレイン節点と、ミラー用枝回路のｐチャネルトランジスタ６９のゲートとに、典型的なカレントミラー回路形式に接続されている。トランジスタ６９は、それのドレイン電流が電流ｉNULLを供給するように、Ｖccにバイアスされたソースを有する。トランジスタ６６，６９の相互の寸法は、もちろん、ミラー比、および電流ｉNULLを決定する。およそ２．５mAの電流ｉNULLを生成するために、およそ５のミラー比は典型的であろう。上に示されたように、この追加的電流ｉNULLを流すためには、充分な電流能力がトランジスタ５２に与えられなければならない。追加的電流ｉNULLを釣り合った形で流すために、ゲートがラインISVRによって制御され、トランジスタ６６，６８，６９からなるミラー回路の寸法に釣り合う寸法を有するｎチャネルトランジスタがトランジスタ５２と並列に設けられるのが好ましい。
【００４８】
図５および図６を参照して、電圧参照および調節器２４の動作に対するオフセット補償電流源２５の効果が、シミュレーションに基づいて記載される。図５は、電流ｉNULLがゼロ、換言すれば、オフセット補償電流源２５が存在しないような場合の電圧参照および調節器２４の動作を示している。図５は、電圧参照および調節器２４の出力端における電圧VOHREFと、トランジスタ４４，４８の共通ドレイン節点における電圧Ｖ44と、データ端子２８の一つにおける出力電圧DQとを示している。時間ｔ0は、全てのデータ端子２８が低出力電圧を駆動している場合において、これらの電圧の安定状態条件を示している。例えば、安定状態において、電圧VOHREFは、３．３ボルト（メモリ１０から出力データを受け取る集積回路の低い側の電源供給電圧）にｎチャネル閾値電圧（出力ドライバ２０のプルアップトランジスタ３２がｎチャネル装置であるということを考えて）を加えたものであるのが好ましい。時間ｔ1において、データ端子２８は、新しいデータ状態への切り替えを始める。この例において、最悪の場合の条件は、全ての（例、１８個）データ端子２８が低論理レベルから高論理レベルに切り替わることである。図５に示されるように、電圧DQが上昇を開始することにより表されるように一旦切り替えが開始すると、ラインVOHREFの電圧を引き下げるラインVOHREF上の出力バッファ２１によって要求される大きなソース電流のために、電圧VOHREFと電圧Ｖ44とは沈み込む。この時に電圧Ｖ44も沈み込むが、その理由は、トランジスタ５０を通過する電流がゼロ近くに低減され（ミラー用枝回路の全ての電流が出力バッファ２１によって要求されている）、トランジスタ４８が実質的に電流ｉBIASの全てを流すようにトランジスタ４８を強制しているからである。トランジスタ４８によるこの追加の電流が、こんどは節点Ｖ44の電圧を下げる。時間ｔ2は、ソース電流要求が減少し始め、電圧参照および調節器２４の動作によりラインVOHREFの電圧が上昇するのを可能にさせるような出力過渡特性の終了を表わしている。しかし、上記したように、出力バッファ２１によって要求されたソース電流を出力するのに充分に大きいミラー比のために要求されたトランジスタ４４の小さな寸法とダイオード構成との理由により、節点Ｖ44の電圧は相当な時間の間低いままであり、時間ｔ3まで上昇（緩やかに）し始めない。節点Ｖ44の電圧が、トランジスタ４４，４６を強く導通された状態に保つ安定状態値以下に留まる限り、ラインVOHREFの電圧は、上昇することを可能にされており、実際に相当のマージン（ＶOS）分だけ安定状態値を超えて上昇している。そこで、所望の値を超えるVOHREFのこの上昇は、出力バッファ２１および出力ドライバ２０を介して、データ端子２８に接続された低電源供給集積回路に実際に損傷を引き起こす程にデータ端子２８に反映されることがある。
【００４９】
図６を参照すると、例えば、電流ｉNULLが２．５mAである場合の電圧参照および調節器２４の動作が、図５に示されたと同じ条件のシミュレーションに基づくとともに、図５と同じ時間スケールを持って示されている。前のように、時間ｔ1に起きた切り替えは、電圧VOHREFと電圧Ｖ44とを沈み込ませる。しかしながら、トランジスタ４４，４６の共通ドレイン節点に印加された追加的電流ｉNULLは、この節点に充電するのを助け、結果として、電圧Ｖ44が上昇しようとする時間ｔ3は、初期の切り替え時間ｔ1の後にずっと直ぐに上昇し始める。この場合、電圧Ｖ44は非常に速く上昇を始めるので、電圧VOHREFは、ｉNULL＝０の図５の場合のように大きく、また、同じように長い時間、安定状態値をオーバーシュートすることは不可能である。このようにして、データ端子２８に接続された低電源供給集積回路の損傷は避けられる。
【００５０】
バイアス電流の動的制御
前述の記載から明らかなように、電圧参照および調節器２４の出力インピーダンスは、出力バッファ２１および出力ドライバ２０がデータ端子２８の状態を切り替える期間において、できるだけ低いことが望ましい。この低い出力インピーダンスは、大きなソースおよびシンク電流が、電圧VOHREFの大きな調節なしに、電圧参照および調節器２４によって供給されるのを可能にする。しかしながら、そのような低い出力インピーダンスは、電圧参照および調節器２４を通る直流電流が大きいこと、したがって、全てが望ましくないところの、大きな安定状態電力の消失、それに応じる温度の上昇、信頼性の低下、システム電源供給に対する負荷を引き起こすような直流電流が大きいことを必要とする。
【００５１】
図７を参照して、メモリアクセスサイクル内でバイアス電流ｉBIASを制御している動的バイアス回路６０の構成と動作とが詳しく記載される。動的バイアス回路６０は、それによって引かれる安定状態電流を低減する目的で、電圧参照および調節器２４における選択自由の機能部として配置されている。図７に示されるように、動的バイアス回路６０は、クロック信号Ｃ５０を受け取り、それをインバータ７１を介して、ｎチャネルトランジスタ７２のゲートに印加する。トランジスタ７２は、バイアス参照回路５４の出力端および電流源トランジスタ５２のゲートにおける節点ISVRに接続されたドレインを有する。トランジスタ７２のソースは、節点ISVRに接続されたゲートとグランドにバイアスされたソースとを有するｎチャネルトランジスタ７４のドレインに接続されている。
【００５２】
クロック信号Ｃ５０が高レベルを保っている間の動作において、トランジスタ７２は、オフとなり、動的バイアス回路６０は、トランジスタ５２のゲートのバイアスに影響を与えないし、また、それによって流される電流ｉBIASの値にも影響を与えない。しかしながら、クロック信号Ｃ５０が低レベルの場合には、トランジスタ７２はオン状態にされるとともに、節点ISVRをグランド方向に引き、それによって流される電流を低減するトランジスタ７２，７４のために、トランジスタ５２のゲートの電圧は低減されよう。
【００５３】
トランジスタ５２のゲートバイアスが動的バイアス６０により低減される範囲は、当業者に明らかなように、バイアス参照回路５４のトランジスタ６４の寸法に関連するとともに、トランジスタ５２の寸法に関連したトランジスタ７４の寸法によって決定される。この寸法取りは、トランジスタ７４のソースに対するゲートの電圧が、バイアス参照回路５４のトランジスタ６４のソースに対するゲートの電圧と同じになろうことを考えて、簡単に決定される。トランジスタ７４のソースに対するドレインの電圧は、トランジスタ６４のそれよりも、オン状態のトランジスタ７２のソースに対するドレインの電圧分だけ少なくなろう。オン状態のトランジスタ７２のソースに対するドレインの電圧は、一般に相当小さく、例えばおよそ１００mVである。飽和状態における両方のトランジスタ６４，７４に関して、トランジスタ６４，７４はトランジスタ７２がオンであるとき、互いに並列であると考えられるので、それらのドレイン電流は、それらのソースに対するドレイン電圧により、大きく影響されない。トランジスタ５２の電流はトランジスタ６４（トランジスタ７２がオンであるとき、トランジスタ７４と並列）の電流を反映するので、クロック信号Ｃ５０は、トランジスタ５２に対するトランジスタ６４のカレントミラー比を効果的に変更する電流ｉBIASを制御する。
【００５４】
例えば、出力切り替え期間を除いて、電流ｉBIASが完全な値の５０％に低減される場合には、もしも、この例のように、トランジスタ６４，５２のチャネル幅とチャネル長とが同じであるならば、トランジスタ６４，７４のチャネル幅とチャネル長とは同じになろう。トランジスタ７２がオフ状態にされた場合、電流ｉBIASは、バイアス参照回路５４のトランジスタ６４を通る電流ｉ64に等しくなるであろう。上記したように、トランジスタ７２がオン状態（クロック信号Ｃ５０が低レベル）にされた場合、トランジスタ６４，７４は、事実上互いに並列になり、この例ではトランジスタ５２のチャネル幅の事実上２倍になるチャネル幅を有する。カレントミラー比は１／２になる。その理由は、
Ｗ52／（Ｗ64＋Ｗ74）＝１／２
この場合、Ｗ52，Ｗ64，Ｗ74は、トランジスタ５２，６４，７４のチャネル幅（チャネル長は同じと考えられている）である。合計Ｗ64＋Ｗ74は、互いに並列になったトランジスタ６４，７４の有効チャネル幅である。したがって、電流ｉBIASは、クロック信号Ｃ５０が低レベルの期間、１／２に低減される。
【００５５】
図８を参照して、動的バイアス回路６０の動作と、メモリアクセスサイクル内のバイアス電流ｉBIASに対する影響とが記載される。時間ｔ0は、安定状態における前のサイクルの終わりにおけるメモリ１０の状態を示している。データ端子DQは、前のサイクルからの出力データ値DATA0を示している。このときクロックＣ５０は、この時点では出力切り替えが起きていないので、低レベルである。したがって、トランジスタ７２（図７）がインバータ７１によってオン状態にされ、トランジスタ７４をバイアス参照回路５４のトランジスタ６４に並列にし、トランジスタ５２のミラー比を低減しているので、電流ｉBIASは最大値の半分である。このことは、出力切り替えが期待されないメモリアクセスサイクルの期間、および前のデータ状態（すなわち、DATA0）が保たれる期間に、電圧参照および調節器２４によって引かれる電流ｉBIASを低減する。電圧参照および調節器２４の出力インピーダンスは、この期間比較的に高いであろうが、ラインVOHREFの電圧は、正しい安定状態レベルに保たれるであろう。
【００５６】
時間ｔ1において、新しいメモリアクセスサイクルが、アクティブになろうとする入力クロックCLKにより開始される。代わりには、例えば、完全にスタティックなメモリにおいては、クロックCLKは、メモリのアドレス入力端子またはデータ入力端子の変化の検出によって発生されるエッジ変化検出パルスに一致してもよい。クロックCLKの立ち上がりエッジに応答して、確実に短いメモリの最小予想読み出しアクセス時間に対応する選択された遅延の後にクロック信号Ｃ５０がアクティブにされる。一旦、クロック信号Ｃ５０が時間ｔ2にアクティブになると、トランジスタ７２は、インバータ７１の動作によりオフされる。したがって、トランジスタ５２のカレントミラー比は、出力バッファ２１と出力ドライバ２０とがデータ端子２８を新しいデータ状態（すなわち、DATA1）に駆動するのを開始するときに先立ち、最大値（この例では、１（unity））に回復される。新しいデータ状態DATA1が安定であることを確実にするのに充分なもう一つの遅延の後に、クロック信号Ｃ５０は、図８の時間ｔ3 に示されるように低レベルに戻る。このことは、再びトランジスタ７２をオン状態にし、この例においては、ｉBIASをそれの最大値の５０％に低減し、電圧参照および調節器２４を通して引かれる直流電流を低減する。
【００５７】
可変バイアス電流源
図９を参照して、本発明の他の実施例に従ってバイアス電流源２６’が詳細に記載される。バイアス電流源２６’は、電圧参照および調節器２４のために、上述した動的バイアス回路６０の場合におけるようにクロック信号によるか、あるいはプログラムするフューズによって制御可能である電流ｉBIASの複数レベルの調整機能を備えている。
【００５８】
バイアス電流源２６’は、以前のように電圧参照および調節器２４に接続され、バイアス参照回路５４と電流源トランジスタ５２とを組み込んでいる。追加するに、図７に関連して上述されたように、トランジスタ７２がオン状態にされるとき、電流ｉBIASを前の値の５０％に低減するために、トランジスタ７２，７４が設けられている。しかし、この場合、トランジスタ７２のゲートは、一方の入力端にクロック信号Ｃ５０を受け、他方の入力端に節点ＦＥＮ５０* 上のフューズ回路７５の出力を受けるナンド機能部７３によって制御される。
【００５９】
フューズ回路７５は、トランジスタ７２の状態のプログラム可能性を永続する形式で設けている。そのようなプログラム可能性は、ｉBIASの最適値がまだ決定されていないメモリ１０の設計および生産の初期段階において有用であろう。さらに、もしもメモリ１０の生産における工程変更が、ｉBIASの最適値はメモリ１０の初期試験の後に設定されるのが好ましいというほどに充分大幅に変わるならば、ｉBIASの値のプログラム可能性は望ましいことである。例えば、もしもメモリ１０が非常に短いチャネル幅を持つように処理されているならば、ｉBIASの値は、トランジスタ７２を常時オン状態に保つために、プログラムするフューズ回路７５によって低減されるのが好ましいであろう。さらに、望みの出力立ち上がり速度を選択するために、フューズ回路７５をプログラムしてもよい。
【００６０】
フューズ回路７５の構造は、数多くの従来の方法の一つで達成されてよい。図９の例は、その出力で節点FEN５０* を駆動するインバータ７７の入力端とＶccとの間に接続されたフューズ７６を単に具備している。トランジスタ７８，７９は、インバータ７７の入力端とグランドとの間に接続されたソース／ドレイン路を有する。トランジスタ７８のゲートは、リセット信号POR の電力を受け、メモリ１０の電力アップの際には、トランジスタ７８はインバータ７７の入力端をグランドに引く。トランジスタ７８のゲートは、節点FEN５０*におけるインバータ７７の出力端に接続されている。フューズ７６をそのままにした動作においては、節点FEN５０* は、インバータ７７の働きによって低レベルに保たれる。フューズ７６が開放状態の場合、ラインPOR 上のパルスは、インバータ７７の入力端を引き下げ、節点FEN５０* を高レベルに駆動し、この状態を保つためにトランジスタ７８をオン状態にするであろう。
【００６１】
動作において、ナンド機能部７３の出力は、もしもクロック信号Ｃ５０または節点FEN５０*が低レベルであるならば、高レベルとなるであろう。したがって、開放になるようにフューズ７６を飛ばさなければ、ナンド機能部７３の出力を高レベルに保ち、トランジスタ７２を無条件にオン状態に保ち、節点FEN５０*は、低レベルに保たれるであろう。フューズ７６が開放状態にされた場合には、クロック信号Ｃ５０は、上述された図８の場合におけるように、トランジスタ７２の状態を、制御するであろう。
【００６２】
もちろん、メモリ１０は、トランジスタ７２の状態がフューズ回路７５のプログラムされた状態にのみ依存するように、クロック信号Ｃ５０無しに実施されてもよいということは考えられる。
【００６３】
さらに、本発明のこの他の実施例によるバイアス電流源２６’は、前に記載されたトランジスタ７２，７４と同様な形式にされていて、節点ISVRとグランドとの間に直列に接続されたトランジスタ７２’，７４’を含んでいる。トランジスタ７２’のゲートは、クロック信号Ｃ６７の状態と、節点FEN６７*を介したフューズ回路７５’とに応答して、ナンド機能部７３’によって同様に制御される。しかし、トランジスタ７４’の寸法は、トランジスタ７２’がクロック信号Ｃ６７あるいはフューズ回路７５’によってオン状態にされるとき、電流ｉBIASが最大値の種々の分割電流値となるように選択されるように、トランジスタ７４の寸法とは異なるように選択されている。たとえば、もしも、トランジスタ７４’のチャネル幅がトランジスタ５２と、バイアス参照回路５４のトランジスタ６４のチャネル幅（同じチャネル長として）の半分であるならば、トランジスタ６４，７４’の並列組み合わせの有効チャネル幅は、トランジスタ５２のチャネル幅の１．５倍になるであろう。したがって、オン状態のトランジスタ７４’のｉBIASの値は、オフ状態のトランジスタ７４’に関する最大値の２／３になるであろう。
【００６４】
もちろん、もしも電流ｉBIASの異なる値が、恒久的にプログラムされることが望まれたり、メモリサイクルの特定な時間にクロックに同期させられることが望まれるならば、種々な寸法の他のトランジスタが、バイアス電流源２６’に同様に実施されてもよい。さらに、例えば、トランジスタ７２，７２’の両方が、さらに電流ｉBIASを低減するために、同時にオン状態にされてもよい。他の電流の低減の組み合わせが当業者には明らかであろうと考えられる。
【００６５】
そこで、本発明のこの他の実施例によれば、個々のメモリ回路は、電気試験によって決められたり、メモリサイクルの期間の特定時点において決められたりする工程パラメータに依存するので、バイアス電流ｉBIASの値は、個々の設計に対して最適化される。この最適化は、一方では、最大ソースおよびシンク電流と、電圧参照および調節器２４に対する最小出力インピーダンスとの釣り合いの最適化を可能にし、他方では、電圧参照および調節器２４に引かれる電流の最適化を可能にする。さらに、望ましい出力立ち上がり速度が、この最適化において選択できよう。
【００６６】
可変出力Ｖ OH 制御
本発明のもう一つの他の実施例によれば、論理信号またはフューズプログラム能力によるVOHREF制限機能の選択能力が設けられている。本発明のこの実施例によれば、全てではない同じ設計のメモリが、低電源供給を用いる他の集積回路との組み合わせでの使用のための特性を持たされるということが考えられる。例えば、メモリのある部分が５．０ボルトのＶOH最大値を有し、他の部分は３．３ボルトに制限されたＶOH最大値を有していてもよい。生産の容易化や在庫管理の目的で、ＶOH最大値を５．０ボルトにするか３．３ボルトにするかを生産工程の出来るだけ遅い段階で決定がなされるような使用に適する単一の集積回路設計を有することは望ましい。さらに、３．３ボルト動作に対する特定のメモリチップの適合性は、電流駆動のような工程パラメータに依存するであろうから、あるメモリは、たとえVOHREF制限機能がイネーブルにされても３．３ボルト動作仕様に適合しないかも知れないが、５．０ボルトＶOH最大値のメモリに対する動作仕様には適合するかもしれない。この場合、電気試験後のVOHREF制限機能の選択能力を有することは望ましいことであろう。
【００６７】
また、もう一つの例において、メモリ１０に対して、VOHREF制限機能が選択的にイネーブルにされたり、ディスエーブルにされたりする特別の試験モードを有することは有用であろう。
【００６８】
図１０を参照すると、電圧参照および調節器１２４が、上に記載した電圧参照および調節器２４と同様に構成されているが、外部信号、特別試験モード信号、フューズ回路のプログラミングによってディスエーブルにされる本発明のもう一つの実施例が示されている。電圧参照および調節器２４と電圧参照および調節器１２４とに共通な要素は、同じ参照番号で参照され、図１０の電圧参照および調節器１２４に関連して再び記載はなされない。
【００６９】
先に記載された要素に加えて、電圧参照および調節器１２４は、ｐチャネルトランジスタ８２，８４，８９と、ｎチャネルトランジスタ８６とを含んでいる。これらトランジスタは、以下に記載されるノアゲート８０の出力によって表わされるようにVOHREF機能がディスエーブルにされた場合には、所定の節点をＶccまたはグランドに強制する。各ｐチャネルトランジスタ８２，８４，８９は、Ｖccにバイアスされたソースと、ノアゲート８０の出力端からくるラインLIMOFF* を受けるゲートとを有する。トランジスタ８２のドレインは、電圧参照および調節器１２４のカレントミラー回路のトランジスタ４４，４６のゲートに接続され、トランジスタ８４のドレインは、電圧参照および調節器１２４の出力端におけるラインVOHREFに接続され、トランジスタ８９のドレインは、バイアス参照回路５４の入力端に接続されている。ｎチャネルトランジスタ８６は、バイアス電流源２６の節点ISVRに接続されたドレインと、グランドに接続されたソースと、インバータ８５による論理反転後の信号LIMOFF* を受けるゲートとを有する。本発明のこの実施例に従って、通過ゲート８８が、電圧PVBIASとバイアス参照回路５４との間に配置されており、信号LIMOFF* に基づく真および相補の信号によって制御される。
【００７０】
作動中に、もしもノア機能部８０の出力端におけるラインLIMOFF* が高論理レベルであるならば、トランジスタ８２，８４，８６，８９は、全てオフされ、通過ゲート８８は、オンされる。この場合、電圧参照および調節器１２４は、電圧参照および調節器２４について上に記載したように、ラインVOHREFの電圧を制限するように働く。
【００７１】
しかし、ノア機能部８０の出力端におけるラインLIMOFF*が、低論理レベルであるならば、トランジスタ８２，８４，８６，８９は、全てオンされ、通過ゲート８８は、オフされる。この状態で、ラインVOHREFは、５．０ボルトに強制され、出力バッファ２１に印加されたドレイン電圧（そして出力ドライバ２０のプルアップトランジスタ３２のゲートに印加された）は、低減されたレベルに制限されない。電圧参照および調節器１２４を通して引かれた直流電流を最小化するために、さらに、そこの所定の節点は、特定の電圧に強制される。この例においては、トランジスタ４４，４６のゲートは、トランジスタ８２によってＶccに引き上げられ、電圧参照および調節器１２４の参照用枝回路およびミラー用枝回路の両方をオフ状態にする。通過ゲート８８は、電圧PVBIASをバイアス参照回路５４から切り離し、トランジスタ８９は、バイアス参照回路５４の入力端をＶccに引き、トランジスタ８６は、節点ISVRをグランドに引き、トランジスタ５２，５８をオフさせる。もちろん、ノア機能部８０の出力は、オフセット補償電流源２５、バイアス参照回路５４などの中の節点に望ましいように印加されてもよい。
【００７２】
本発明のこの実施例において、ノア機能部８０は、３つの入力を受け、そのうちのいずかが高論理レベルにあると、ラインLIMOFF* が低レベルに駆動されるようにする。第１の入力は、メモリ１０のいずこか、例えばタイミングおよび制御回路１４の中で発生される論理信号DISであり、例えば、論理信号DIS が活性にされるように、入力あるいは命令の所定の組み合わせがメモリ１０に印加されてもよい。ノア機能部８０の第２の入力は、節点FDISにおいて、フューズ回路９０によって発生される。フューズ回路９０は、フューズ回路７５に関連して上述したしたように構成されているので、節点FDISはフューズがそのままの場合には低論理レベルにあり、フューズが飛ばされている場合には高論理レベルにある。
【００７３】
本発明のこの実施例により、特別試験パッドTPが、ウェーハ形状（すなわち、パッケージする前）における電気試験の間に電圧参照および調節器１２４をイネーブルにしたり、ディスエーブルにしたりするのを制御できる。試験パッドTPは、ノア機能部８０の入力として受けられる節点TDISを駆動するインバータ９１の入力端に接続されている。トランジスタ９２は、インバータ９１の入力端とグランドとの間に接続されたソース／ドレイン路を有し、インバータ９１の出力端の節点TDISに接続されたゲートを有する。トランジスタ９３は、インバータ９１の入力端とグランドとの間に接続されたソース／ドレイン路を有し、リセット信号POR の電力によって制御されるゲートを有する。
【００７４】
動作中に、もしも、試験パッドTPがＶccに保たれると、インバータ９１は、節点TDISを低レベルに強制するであろう。しかし、もしも、試験パッドが開放にされたままになっているか、グランドに接続されているならば、電力アップに際して、トランジスタ９３は、インバータ９１の入力端を引き下げ、トランジスタ９２の働きを通して保たれる高論理レベルを節点TDISに強制するであろう。このようにして試験パッドTPが、電気試験の期間に、電圧参照および調節器１２４のイネーブルおよびディスエーブルを制御できるということを考えることができる。このような試験の結果により、もしも、電圧参照および調節器１２４が恒久的にイネーブルにされるべきであるならば、試験パッドTPはＶccにワイヤボンディングされてもよいし、もしも、電圧参照および調節器１２４が特定のメモリ１０に対して恒久的にディスエーブルにされるべきであるならば、試験パッドTPは開放状態（好ましくは、グランドにハードワイヤ接続）にされてもよい。
【００７５】
本発明による電圧参照および調節器のＶOH制限機能のこのような選択的イネーブルおよびディスエーブルは、前記機能を組み込んだ集積回路の生産管理を非常に改善すると考えられる。特に、異なる仕様制限に対応する集積回路が、電気試験の後で、工程の後方で行なわれる最大ＶOH電圧の選択とともに、同じ設計をもとに製造されるであろう。さらに、上述されたように、電圧参照および調節器回路に入力電圧を出力し、望ましい最大ＶOH電圧のさらなる調節を可能にする電圧分割器を調節するためにフューズプログラミングが用いられよう。
【００７６】
本発明は、好ましい実施例に関連して記載されたが、本発明の利点や利益を得られるこれらの実施例の修正や変更が、この明細書および図面を参照すれば、当業者には明らかである。このような修正や変更は、続いて請求されるように本発明の範囲にあると考えられるものである。
【図面の簡単な説明】
【図１】 本発明の好ましい実施例に従って、出力駆動回路が組み込まれた集積メモリ回路のブロック形式で表わされた回路図である。
【図２】 本発明の好ましい実施例に従って、出力駆動回路のブロック形式で表わされた回路図である。
【図３】 本発明の好ましい実施例に従った電圧参照回路および調節回路の概略形式の回路図である。
【図４】 本発明の好ましい実施例に従った電圧参照回路および調節回路に用いられたバイアス電流源の概略形式の回路図である。
【図５】 オフセット補償電流のない場合の本発明の好ましい実施例に従った電圧参照回路および調節回路の動作のタイミング曲線である。
【図６】 オフセット補償電流のある場合の本発明の好ましい実施例に従った電圧参照回路および調節回路の動作のタイミング曲線である。
【図７】 本発明の好ましい実施例に従った電圧参照回路および調節回路に用いられた動的バイアス制御回路の概略形式の回路図である。
【図８】 集積回路メモリにおける図７の回路の操作を示すタイミング図である。
【図９】 プログラム可能なバイアス電流レベルを含む本発明の他の実施例に従ったバイアス電流源の概略形式の回路図である。
【図１０】 本発明の他の実施例に従った電圧参照回路および調節回路の概略形式の回路図である。
【図１１】 従来の電圧参照回路の概略形式の回路図である。
【符号の説明】
１０ メモリ
１２ アドレスレジスタ
１４ タイミングおよび制御回路
１６ メモリアレイ
１７ アドレスデコーダ
１９ 読み出し回路
２０ 出力ドライバ
２１ 書き込み回路
２１ 出力バッファ
２２ 出力バッファバイアス回路
２４ 電圧参照および調節器
２６ バイアス電流源
２８ データ端子
２８ オフセット補償電流源
３０ Ｖt シフト回路
３２，３４，３８，５０，５２ ｎチャネルトランジスタ
３６，４４ ｐチャネルトランジスタ
４０，４２ ナンド機能部
４４，４６ ｐチャネルトランジスタ
４７，４９ 抵抗
５４ バイアス参照回路
６０ 動的バイアス回路
Claims (18)
- 第１の端末が電源供給電圧に接続されたソース／ドレイン路を具備し、前記ソース／ドレイン路のドレイン端末に接続されたゲートを具備する第１の参照トランジスタと、
第１の参照トランジスタの前記ソース／ドレイン路の第２の端末と共通節点との間に接続されたソース／ドレイン路を具備し、参照電圧を受けるためのゲートを具備する第２の参照トランジスタと、
前記電源供給電圧と出力節点との間に接続されたソース／ドレイン路を具備し、第１の参照トランジスタの前記ゲートに接続されたゲートを具備する第１のミラートランジスタと、
前記出力節点と前記共通節点との間に接続されたソース／ドレイン路を具備し、ゲートを具備する第２のミラートランジスタと、
前記共通節点に結合され、前記第２の参照トランジスタと前記第２のミラートランジスタの電流の合計を含む電流を流すバイアス電流源と、
オフセット補償電流を与えるために第１の参照トランジスタの第２の端末に接続された出力を具備しているオフセット補償電流源、
とを有する電圧参照回路。 - 前記バイアス電流源は前記オフセット補償電流も流す請求項１記載の電圧参照回路。
- 第１のミラートランジスタは、第１の参照トランジスタよりも実質的に大きな駆動特性を有する請求項１記載の電圧参照回路。
- 前記第２の参照トランジスタは、第１の参照トランジスタよりも実質的に大きな駆動特性を有する請求項３記載の電圧参照回路。
- 前記第１のミラートランジスタと第１の参照トランジスタとは、ｐチャネル電界効果トランジスタである請求項１記載の電圧参照回路。
- 前記第２のミラートランジスタと第２の参照トランジスタとは、ｎチャネル電界効果トランジスタである請求項５記載の電圧参照回路。
- 前記第２の参照トランジスタのゲートに印加される参照電圧を発生させる電圧分割器を有する請求項１記載の電圧参照回路。
- 電源供給電圧にバイアスされたソースおよびドレイン並びにドレインに接続されたゲートを具備するｐチャネル参照トランジスタ、前記ｐチャネル参照トランジスタの前記ドレインに接続されたドレインおよび参照電圧を受けるゲート並びにソースを具備するｎチャネル参照トランジスタを具備する参照枝回路と、
前記電源供給電圧にバイアスされたソースおよび出力節点に接続されたドレイン並びに前記ｐチャネル参照トランジスタのゲートに接続されたゲートを具備するｐチャネルミラー用トランジスタ、前記出力節点において前記ｐチャネルミラー用トランジスタのドレインに接続されたドレインおよびそれのドレインに結合されたゲート並びにソースを具備するｎチャネルミラートランジスタを具備するミラー枝回路と、
オフセット補償電流を印加するためにｎチャネル参照トランジスタのドレインに接続された出力を具備するオフセット補償電流源と、
前記ｎチャネル参照トランジスタとｎチャネルミラートランジスタの前記ソースに接続され、前記ｐチャネル参照トランジスタおよび前記ｎチャネルミラートランジスタの電流並びに前記オフセット補償電流の合計を流すバイアス電流源と、
を有するＭＯＳ電圧参照回路。 - 前記ｎチャネル参照トランジスタのゲートに接続され、そこに電源供給電圧の分割電圧を出力する電圧分割器を有する請求項８記載の電圧参照回路。
- 前記ｐチャネルミラートランジスタの幅／長さ比が、前記ｐチャネル参照トランジスタのものより実質的に大きい請求項８記載の電圧参照回路。
- 前記ｎチャネル参照トランジスタの駆動が、ｐチャネル参照トランジスタのそれよりも実質的に大きい請求項１０記載の電圧参照回路。
- 前記出力節点に接続されたドレインおよびゲートを具備し、前記ｎチャネルミラートランジスタのゲートに接続されたソースを具備するｎチャネル閾値シフトトランジスタ有する請求項８記載の電圧参照回路。
- 参照電圧を発生させる方法であって、
カレントミラー回路に流される参照電流を制御するためと、カレントミラー回路のミラー枝回路のミラー電流を制御するためにバイアス電圧を、前記参照電圧が前記ミラー枝回路の節点に生成され、前記ミラー電流が前記参照電流より大である状態で、カレントミラー回路の参照枝回路に印加し、
オフセット補償電流が前記ミラー枝回路内のミラー電流に含まれないように、節点におけるカレントミラー回路の参照枝回路に、オフセット補償電流を印加し、
前記カレントミラー回路の前記参照枝回路およびミラー枝回路から、前記参照電流および前記ミラー電流並びに前記オフセット補償電流を含む制御された電流を流す、
という上記各ステップを有する方法。 - 前記参照枝回路が、電源供給電圧にバイアスされたソースを具備し、一緒に接続されたゲートおよびドレインを具備するｐチャネル参照トランジスタと、前記ｐチャネル参照トランジスタの前記ゲートとドレインとに接続されたドレインを具備し、印加された分割電源供給電圧を受け取るゲートを具備し、さらにソースを具備するｎチャネル参照トランジスタとを有し、この場合に、前記ｐチャネル参照トランジスタのゲートが、そこに流されたミラー電流を制御するように、前記ミラー枝回路に接続されている請求項１３記載の方法。
- 前記ミラー枝回路は、前記電源供給電圧にバイアスされたソースを具備し、前記ｐチャネル参照トランジスタのゲートに接続されたゲートを具備し、前記参照電圧が発生されるドレインを具備するｐチャネルミラー用トランジスタと、
前記ｐチャネルミラートランジスタのドレインに接続されたドレインを具備し、それのドレインに結合されたゲートを具備し、共通節点において前記ｎチャネル参照トランジスタのソースに接続されたソースを具備するｎチャネルミラートランジスタとを有する請求項１３記載の方法。 - 制御された電流を流す前記ステップが、前記共通節点と参照電圧との間に接続された電流源を制御することを有する請求項１５記載の方法。
- オフセット補償電流を印加する前記ステップが、前記オフセット補償電流を前記ｎチャネル参照トランジスタのドレインに印加する請求項１３記載の方法。
- 前記ｎチャネルミラートランジスタのゲートを閾値電圧シフトを介してそれのドレインに結合する請求項１３記載の方法。
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