JP4111753B2 - データバッファ回路およびデータ出力バッファ - Google Patents
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Description
【発明の属する技術分野】
本発明は半導体メモリ装置に係り、より詳細には、データの論理‘ロー’から論理‘ハイ’への遷移時間と、論理‘ハイ’から論理‘ロー’への遷移時間とを一致させてスキューを低減できるデータバッファ回路およびデータ出力バッファに関する。
【0002】
【従来の技術】
図1は、従来のデータ出力バッファの回路図である。図1を参照すれば、データ出力バッファは、データ伝送回路10、プリドライバ11及び出力ドライバ17を備える。データ伝送回路10は伝送ゲートT1及びT2、ラッチ回路3及び5及び反転回路1及び7を備える。
【0003】
伝送ゲートT1は伝送制御信号BUFの活性化(例えば、論理‘ハイ’)に応答してデータDATAをプリドライバ11に出力し、伝送ゲートT2は伝送制御信号BUFの活性化に応答して反転データ/DATAを反転回路7に出力する。インバータI1,I2が直列接続されたラッチ回路3、及びインバータI3,I4が直列接続されたラッチ回路5は伝送ゲートT1,T2の出力信号をラッチする。
【0004】
プリドライバ11は反転回路13,15を備え、反転回路13は伝送ゲートT1の出力信号に応答して第1電源VDDPと第2電源VSSPとの間をスイングする信号を出力し、反転回路15は反転回路7の出力信号に応答して第1電源VDDPと第2電源VSSPとの間をスイングする信号を出力する。一般に、第1電源VDDPは3.3V又は2.5Vを持ち、第2電圧VSSPは接地電圧を持つ。
【0005】
出力ドライバ17はプルアップ回路MP1及びプルダウン回路MN1を備える。プルアップ回路MP1はPMOSトランジスタMP1により具現され、反転回路13の出力信号UPに応答して出力端OUTを第3電源VDDQにプルアップする。
プルダウン回路MN1はNMOSトランジスタMN1により具現され、反転回路15の出力信号DOWNに応答して出力端OUTを第4電源VSSQにプルダウンする。このため、出力端OUTは、第3電源VDDQ及び第4電源VSSQ間においてスイングする。
【0006】
【発明が解決しようとする課題】
一般に、出力端OUT信号が論理‘ハイ’又は論理‘ロー’に遷移する時のスキューを低減するために、PMOSトランジスタMP1及びNMOSトランジスタMN1のチャンネル長及びチャンネル幅の比を調節してPMOSトランジスタMP1のターンオン抵抗(以下、‘Ron_mp1’という)とNMOSトランジスタMN1のターンオン抵抗(以下、‘Ron_mn1’という)とを同一に設定する。
【0007】
しかし、第3電源VDDQが第1電源VDDPよりも低くなる場合、例えば第1電源VDDPが2.5Vであり、第3電源VDDQが1.8Vである場合、PMOSトランジスタMP1のゲートとソースとの間のターンオン電圧が2.5Vから1.8Vへと下がるために、PMOSトランジスタMP1のターンオン抵抗Ron_mp1は高くなる。
【0008】
これに対し、NMOSトランジスタMN1のゲートに入力される信号DOWNは第1電源VDDPと第2電源VSSPとの間においてスイングするため、第3電源VDDQが第1電源VDDPよりも低くなる場合にもNMOSトランジスタMN1のゲート及びソース間のターンオン電圧は一定である。このため、NMOSトランジスタMN1のターンオン抵抗Ron_mn1は第3電源VDDQが第1電源VDDPよりも低くなる場合にも変化がない。
【0009】
従って、第3電源VDDQが第1電源VDDPよりも低くなる場合、NMOSトランジスタMN1のターンオン抵抗Ron_mn1及びPMOSトランジスタMP1のターンオン抵抗Ron_mp1は異なってくるために、出力端OUT信号の論理‘ロー’から論理‘ハイ’への遷移傾斜と、論理‘ハイ’から論理‘ロー’への遷移傾斜とが変わり、その結果、出力端OUTの信号にスキューが生じてしまう問題がある。
【0010】
図2(A)は、図1の第1電源VDDPと第3電源VDDQとが同じ場合の出力端の出力波形を示したものである。この場合、NMOSトランジスタMN1のターンオン抵抗Ron_mn1とPMOSトランジスタMP1のターンオン抵抗Ron_mp1とは同一である。ゆえに、出力端OUT信号の論理‘ロー(0V)’から論理‘ハイ(OUT“H”)’への遷移と、論理‘ハイ(2.5V)’から論理‘ロー(OUT“L”)’の遷移との間にスキューが生じない。
【0011】
これに対し、図2(B)は、図1の第1電源VDDPと第3電源VDDQとが異なる場合の出力端の出力波形を示したものである。この場合、NMOSトランジスタMN1のターンオン抵抗Ron_mn1と、PMOSトランジスタMP1のターンオン抵抗Ron_mp1とは異なってくる。このため、図2(B)から明らかなように、出力端信号の0VからOUT“H”への遷移と、1.8からOUT“L”への遷移との間にスキューが生じてしまう。
【0012】
そこで、本発明は、データ出力のための電源VDDQと、内部回路において使われる電源VDDPとが異なる場合にもデータ出力時のスキューを生じないデータバッファ回路およびデータ出力バッファを提供することを目的とする。
【0015】
【課題を解決するための手段】
本発明のデータ出力バッファは、第1入力信号及び第2入力信号の該第1入力信号に応答して出力端を第1電源にプルアップ、または第2電源にプルダウンする第1出力信号を出力する第1出力回路と、前記第1出力信号に応答して出力端を第3電源にプルアップ、または第4電源にプルダウンする第2出力信号を出力する第2出力回路と、前記第2出力信号に応答して出力端を前記第4電源にプルダウンするプルダウン回路と、前記第3電源が前記第1電源よりも低いことを感知して制御信号を出力する電源感知回路とを備え、前記第1出力回路は前記制御信号により制御される。
【0016】
好ましくは、前記データ出力バッファは、第2入力信号に応答して出力端を前記第3電源にプルアップ、または第4電源にプルダウンする第3出力信号を出力する第3出力回路と、前記第3出力信号に応答して出力端を前記第3電源にプルアップするプルアップ回路とをさらに備える。
好ましくは、前記電源感知回路は、前記出力端の電圧が前記第3電源にプルアップされる位相遷移時間と、前記第4電源にプルダウンされる前記位相遷移時間とを同時間に調整し、この電源感知回路は、前記第3電源と所定の基準電圧とを比較して前記制御信号を出力する電源比較回路を備える。また、前記電源比較回路は、前記第3電源と前記所定の基準電圧とを比較する比較回路と、この比較回路の出力信号又はパワーアップ信号に応答して前記制御信号を出力する論理回路とを備える。
好ましくは、前記制御信号は、モードレジスタセットにより生じ、前記第3電源と前記所定の基準電圧とを比較してその比較結果を出力する比較回路の出力信号である。また、この制御信号は、所定の論理回路内のヒューズの切断により生じる。
好ましくは、前記所定の基準電圧は、前記第1電源及び前記第2電源の電圧分配により生じる。
好ましくは、前記第1出力回路は、前記第1入力信号を受信する論理回路と、この論理回路の第1端と前記第2電源との間に接続され、前記制御信号に応答して動作するスイッチング回路と、前記第1端と前記第2電源との間に接続される抵抗とを備える。
【0017】
本発明の他の形態によるデータ出力バッファは、対の入力信号一方に応答して第1電源又は第2電源の第1出力信号を出力する第1論理回路と、前記第1出力信号に応答して第3電源又は第4電源の第2出力信号を出力する第2論理回路と、前記第2出力信号に応答して出力端の電圧を前記第3電源又は前記第4電源に駆動するドライバ回路と、前記第3電源と前記第1電源とが異なる場合、前記出力端の電圧が前記第3電源にプルアップされる時間と、前記第4電源にプルダウンされる時間とを同時間に制御する制御信号を出力する電源感知回路とを備える。
【0018】
好ましくは、前記電源感知回路は、前記第3電源と所定の基準電圧とを比較する比較回路と、この比較回路の出力信号又はパワーアップ信号に応答する論理回路とを備える。前記第1論理回路は、前記入力信号をラッチする1以上のラッチ回路と、このラッチ回路の出力信号を駆動する論理回路と、この論理回路の第1端と前記第2電源との間に接続され、前記制御信号に応答して動作するスイッチング回路と、前記第1端と前記第2電源との間に接続される抵抗とを備える。前記スイッチング回路のターンオン抵抗は前記抵抗の抵抗値よりも低い。
好ましくは、前記第2論理回路は、前記入力信号を受信する第1トランジスタと、前記論理回路の出力信号を受信する第2トランジスタとを備え、前記第1トランジスタの出力信号は前記ドライバ回路を駆動して前記ドライバ回路の出力端の電圧を前記第3電源にプルアップさせ、前記第2トランジスタの出力信号は前記ドライバ回路を駆動して前記ドライバ回路の出力端の電圧を前記第4電源にプルダウンさせる。
好ましくは、前記データ出力バッファは、前記制御信号又は前記第1出力信号に応答して前記出力端を前記第3電源にプルアップする補助プルアップ回路と、前記制御信号又は前記第1出力信号に応答して前記出力端を前記第4電源にプルダウンする補助プルダウン回路とをさらに備える。
【0019】
【発明の実施の形態】
以下、添付した図面に基づき本発明のデータバッファ回路およびデータ出力バッファの好ましい実施形態を詳細に説明する。ただし、以下の実施形態は単なる例示的なものに過ぎず、この技術分野における当業者であれば、これより各種の変形及び均等な他の実施形態が可能であるという点が理解できるであろう。よって、本発明の真の技術的な保護範囲は特許請求の範囲の技術的な思想により定まるべきである。なお、図中、同じ参照符号は同じ要素を表わす。
【0020】
図3は、本発明の一実施形態によるデータ出力バッファ300の回路図である。図3を参照すれば、データ出力バッファ300は、データ伝送回路20、遷移補償回路30、プリドライバ40及び出力ドライバ50を備える。
【0021】
データ伝送回路20は、伝送ゲートT11,T12及びラッチ回路23,25を備える。伝送ゲートT11は伝送制御信号BUFの活性化(例えば、論理‘ハイ’)に応答してデータDATAをプリドライバ40に出力し、伝送ゲートT12は伝送制御信号BUFの活性化に応答して反転データ/DATAを反転回路29に出力する。
直列接続されたインバータI1,I2を備えるラッチ回路23及び直列接続されたインバータI3,I4を備えるラッチ回路25は伝送ゲートT11,T12の出力信号DOK’及びIDOK’を各々ラッチする。
【0022】
遷移補償回路30は反転回路29を備え、反転回路29は伝送ゲートT12の出力信号に応答して第1電源VDDPと第2電源VSSPとの間をスイングする出力信号DOKB’を出力する。すなわち、出力信号DOKB’は出力端を第1電源VDDPレベルにプルアップ、または第2電源VSSPレベルにプルダウンする。
抵抗R1は第1電源VDDPと反転回路29の第1電圧供給端子との間に接続される。
【0023】
遷移補償回路30は抵抗R2、トランジスタMN10及び抵抗R3からなるバイアス制御回路32を備える。抵抗R2は反転回路29の第2電圧供給端子とノードN1との間に接続され、NMOSトランジスタMN10及び抵抗R3の各々はノードN1と第2電源VSSPとの間に接続される。
制御信号DRV18はNMOSトランジスタMN10のゲートに入力される。制御信号DRV18は、図5に示されたように、第3電源VDDQを感知して自動的に生じるか、それとも図6に示されたように、ヒューズFの切断により選択的に活性化される。
【0024】
NMOSトランジスタMN10はターンオン抵抗(以下、‘Ron_mn10’という)を持つ。反転回路29の出力信号DOKB’が第2電源VSSPにプルダウンされる場合、遷移率はターンオン抵抗Ron_mn10と抵抗R3の組合わせにより決定される。好ましくは、ターンオン抵抗Ron_mn10は抵抗R3よりも相当小さく設計される。
【0025】
例えば、制御信号DRV18が非活性化(例えば、論理‘ロー’)される場合、反転回路29の出力信号DOKB’が第2電源VSSPにプルダウンされる遷移率は下記式1により決定される。
【数1】
これに対し、制御信号DRV18が活性化(例えば、論理‘ハイ’)される場合、反転回路29の出力信号DOKBが第2電源VSSPにプルダウンされる遷移率は下記式2により決定される。
【数2】
結局、制御信号DRV18が活性化される場合の遷移率は制御信号DRV18が非活性化される場合の遷移率よりも高い。
【0026】
プリドライバ40は反転回路41,43を備える。反転回路41は伝送ゲートT11の出力信号DOK’に応答して第3電源VDDQと第4電源VSSQとの間をスイングする第1制御信号UP’を出力する。反転回路41は伝送ゲートT11の出力信号DOK’を反転させる通常のインバータを用いるか、それとも、図3に示されたように否定論理積NANDゲートを用いる。
反転回路43は反転回路29の出力信号DOKB’に応答して第3電源VDDQと第4電源VSSQとの間をスイングする第2制御信号DOWN’を出力する。反転回路43は反転回路29の出力信号DOKB’を反転させる通常のインバータを用いるか、それとも、図3に示されたように否定論理積NANDゲートを用いる。
【0027】
出力ドライバ50はPMOSトランジスタMP11及びNMOSトランジスタMN11を備える。PMOSトランジスタMP11のソース及びドレインは各々第3電源VDDQと出力ノードOUT’との間に接続され、NMOSトランジスタMN11のソース及びドレインは各々第4電源VSSQと出力ノードOUT’との間に接続される。PMOSトランジスタMP11のゲートは反転回路41の出力端に接続され、NMOSトランジスタMN11のゲートは反転回路43の出力端に接続される。
【0028】
PMOSトランジスタMP11は第1制御信号UP’に応答して出力端OUT’を第3電源VDDQにプルアップし、NMOSトランジスタMN11は第2制御信号DOWN’に応答して出力端OUT’を第4電源VSSQにプルダウンする。
出力ドライバ50のPMOSトランジスタMP11及びNMOSトランジスタMN11のチャンネル長及びチャンネル幅は出力端OUT’のスキューを低減するために制御される。
例えば、PMOSトランジスタMP11のターンオン抵抗(以下、‘Ron_mp11’という)と、NMOSトランジスタMN11のターンオン抵抗(以下、‘Ron_mn11’という)とは実質的に同一に設定される。
【0029】
図4は、本発明の他の実施形態によるデータ出力バッファ400の回路図である。図4を参照すれば、データ出力バッファ400は、データ伝送回路20、遷移補償回路30’、プリドライバ40及び出力ドライバ50を備える。
図4のデータ伝送回路20、プリドライバ40及び出力ドライバ50は図3のデータ伝送回路20、プリドライバ40及び出力ドライバ50と同一であるため、それについての詳細な説明は省く。
【0030】
プリドライバ40は反転回路41,43を備える。反転回路41は伝送ゲートT11の出力信号DOK’に応答して第3電源VDDQと第4電源VSSQとの間をスイングする第1制御信号UP1’を出力する。
反転回路43は反転回路29の出力信号DOKB’に応答して第3電源VDDQと第4電源VSSQとの間をスイングする第2制御信号DOWN’を出力する。
【0031】
出力ドライバ50のPMOSトランジスタMP11は第1制御信号UP’に応答して出力端OUT”を第3電源VDDQにプルアップし、NMOSトランジスタMN11は第2制御信号DOWN’に応答して出力端OUT”を第4電源VSSQにプルダウンする。
【0032】
遷移補償回路30’は反転回路29と、図3に示された遷移補償回路30のように抵抗R1,R2,R3及びNMOSトランジスタMN10を備える。遷移補償回路30’は選択的な出力インピーダンス低減回路34をさらに備え、選択的出力インピーダンス低減回路34はインバータ61、第1論理ゲート63、第2論理ゲート65、補助プルアップトランジスタMP23及び補助プルダウントランジスタMN23を備える。
【0033】
インバータ61は制御信号DRV18を反転させ、第1論理ゲート63は制御信号DRV18及び伝送ゲートT11の出力信号DOK’に応答して制御信号UP2を出力する。第1論理ゲート63は否定論理積NANDを用いる。
第2論理ゲート65はインバータ61の出力信号及び反転回路29の出力信号DOKB’に応答して制御信号DOWN2を出力する。第2論理ゲート65は否定論理和NORにより具現できる。
【0034】
補助プルアップトランジスタMP23は所定のターンオン抵抗を持ち、制御信号UP2に応答して出力端OUT”を第3電源VDDQにプルアップする。補助プルダウントランジスタMN23は所定のターンオン抵抗を持ち、制御信号DOWN2に応答して出力端OUT”を第4電源VSSQにプルダウンする。
補助プルアップトランジスタMP23及び補助プルダウントランジスタMN23はRon_mp11及びRon_mn11を低減させるためのものであり、制御信号DRV18に応答して出力端OUT”信号の遷移率又は遷移傾斜を制御する。
【0035】
図5は、図3及び図4に示された制御信号DRV18を生じる本発明の一実施形態による制御信号発生回路500の回路図である。図5を参照すれば、制御信号発生回路500は、比較回路31、反転回路33,35及び37及び基準電圧発生回路39を備える。
【0036】
基準電圧発生回路39は抵抗R5,R7の電圧分配を用いてノードNODAの信号を生じ、比較回路31は第3電源VDDQとノードNODAの信号とを比較し、その比較結果による信号を出力する。
【0037】
反転回路33はパワーアップ信号VCCH及び比較回路31の出力信号に応答して第1電源VDDPと第2電源VSSPとの間をスイングする信号を出力する。パワーアップ信号VCCHは初期には論理‘ロー’を維持し、所定の時間SVが経過すれば第1電源VDDPに同じくなる信号である。
【0038】
反転回路35は反転回路33の出力信号を反転させ、反転回路37は反転回路35の出力信号を反転させて制御信号DRV18を出力する。反転回路35及び37の出力信号は第1電源VDDPと第2電源VSSPとの間をスイングする信号である。
【0039】
例えば、ノードNODAの電圧が2.0Vであり、第3電源VDDQが2.5Vである場合、比較回路31はノードNODAの電圧と第3電源VDDQとを比較して論理‘ハイ’を出力する。このため、制御信号DRV18は非活性化(例えば、論理‘ロー’)される。
これに対し、第3電源VDDQが1.8Vであれば、比較回路31はノードNODAの電圧と第3電源VDDQとを比較して論理‘ロー’を出力する。このため、制御信号DRV18は活性化(例えば、論理‘ハイ’)される。
【0040】
図6は、本発明の他の実施形態による制御信号発生回路600の回路図である。図6を参照すれば、制御信号発生回路600は反転回路51,53,54、PMOSトランジスタMP31、NMOSトランジスタMN31、ヒューズF及びラッチ回路55,57を備える。NMOSトランジスタMN31はパワーアップ信号VCCHに応答してターンオン又はターンオフされる。
【0041】
ヒューズFが切断されない場合、制御信号DRV18は所定の時間SVが経過した後に非活性化される。これに対し、ヒューズFが切断された場合は、制御信号DRV18は所定の時間SVが経過した後に活性化される。このため、ヒューズFの状態は第3電源VDDQに基づき選択される。
例えば、第3電源VDDQが2.5Vである場合、ヒューズFは好適な遷移率又は遷移傾斜を与えるために切断されないこともあり、第3電源VDDQが1.8Vである場合、ヒューズFは好適な遷移率又は遷移傾斜を与えるために切断されることもある。
【0042】
図4ないし図6を参照して、第3電源VDDQが1.8Vである場合、図4に示された遷移補償回路30’の動作について説明すれば、下記の通りである。Ron_mp11及びRon_mn11は低くなった第3電源VDDQに応答して高くなり、制御信号DRV18は活性化される。
【0043】
この時、データDATAが論理‘ハイ’である場合、第1論理ゲート63は論理‘ロー’を持つ制御信号UP2を出力するため、補助プルアップトランジスタMP23はターンオンされる。このため、出力端OUT”はプルアップトランジスタMP11及び補助プルアップトランジスタMP23を介して第3電源VDDQに早くプルアップされる。従って、第3電源VDDQにプルアップされる出力端OUT”の遷移率は上がる。
【0044】
また、データDATAが論理‘ロー’である場合、プルダウントランジスタMN11はターンオンされ、第2論理ゲート65は論理‘ハイ’を持つ制御信号DOWN2を出力するため、補助プルダウントランジスタMN23はターンオンされる。このため、出力端OUT”はプルダウントランジスタMN11及び補助プルダウントランジスタMN23を介して第4電源VSSQに迅速にプルダウンされる。従って、第4電源VSSQにプルダウンされる出力端OUTの遷移率は上がる。
【0045】
図7(A)は、従来の技術によるデータ出力バッファの各出力端の波形を示したものであり、図7(B)は、本発明の実施形態によるデータ出力バッファの各出力端の波形を示したものである。
図1、図3、図7(A)及び図7(B)を参照すれば、図3の反転回路29の出力信号DOKB’の論理‘ハイ’から論理‘ロー’への遷移時間は、図1の反転回路7の出力信号DOKBの論理‘ハイ’から論理‘ロー’への遷移時間よりも短くなる。それゆえに、図3のバッファ300の出力信号のスキューは図1のバッファの出力信号のスキューに比べて低減される。
特に、図3を参照すれば、PMOSトランジスタMP11のターンオン抵抗と、NMOSトランジスタMN11のターンオン抵抗とが同一であり、第1電源VDDPが2.5Vであり、第3電源VDDQが1.8Vであり、第2電源VSSP及び第4電源VSSQが接地電源であるとすれば、反転回路29の出力信号DOKB’を論理‘ロー’にプルダウンするのに必要な時間は、数式2のReq2により決定される。
【0046】
【発明の効果】
前述したように、本発明に係るデータ出力バッファおよびデータバッファ回路は相異なる電源を用いる回路間のインタフェイスを備え、そのインタフェイスは前記回路の電源変動を感知し、出力信号の遷移時間(又は遷移傾斜)を制御できることから、出力信号のスキューを低減させる長所がある。
また、出力ドライバ50の電源電圧VDDQが下がるために、出力端OUT’、OUT”信号のスイング幅が狭まる。このため、高速動作時における信号伝達特性を改善でき、インタフェイス装置の互換特性を改善できるほか、消耗電力を省ける長所がある。
【図面の簡単な説明】
【図1】従来のデータ出力バッファの回路図である。
【図2】(A)は図1の第1電源VDDP及び第3電源VDDQが同じ場合の出力端の出力波形を示し、(B)は図1の第1電源VDDP及び第3電源VDDQが異なる場合の出力端の出力波形を示す波形図である。
【図3】本発明の一実施形態によるデータ出力バッファの回路図である。
【図4】本発明の他の実施形態によるデータ出力バッファの回路図である。
【図5】本発明の一実施形態による制御信号発生回路の回路図である。
【図6】本発明の他の実施形態による制御信号発生回路の回路図である。
【図7】(A)は従来の技術によるデータ出力バッファの各出力端の波形を示し、(B)は本発明の実施形態による出力バッファの各出力端の波形を示す波形図である。
【符号の説明】
20 データ伝送回路
29 反転回路
30 遷移補償回路
32 バイアス制御回路
40 プリドライバ
50 出力ドライバ
300 データ出力バッファ
Claims (27)
- 第1入力信号及び第2入力信号の該第1入力信号に応答して出力端を第1電源にプルアップ、または第2電源にプルダウンする第1出力信号を出力する第1出力回路と、
前記第1出力信号に応答して出力端を第3電源にプルアップ、または第4電源にプルダウンする第2出力信号を出力する第2出力回路と、
前記第2出力信号に応答して出力端を前記第4電源にプルダウンするプルダウン回路と、
前記第3電源が前記第1電源よりも低いことを感知して制御信号を出力する電源感知回路とを備え、
前記第1出力回路は前記制御信号により制御されることを特徴とするデータ出力バッファ。 - 前記データ出力バッファは、
第2入力信号に応答して出力端を前記第3電源にプルアップ、または第4電源にプルダウンする第3出力信号を出力する第3出力回路と、
前記第3出力信号に応答して出力端を前記第3電源にプルアップするプルアップ回路とをさらに備えることを特徴とする請求項1に記載のデータ出力バッファ。 - 前記電源感知回路は、
前記出力端の電圧が前記第3電源にプルアップされる位相遷移時間と、前記第4電源にプルダウンされる前記位相遷移時間とを同時間に調整することを特徴とする請求項2に記載のデータ出力バッファ。 - 前記電源感知回路は、
前記第3電源と所定の基準電圧とを比較して前記制御信号を出力する電源比較回路を備えることを特徴とする請求項1に記載のデータ出力バッファ。 - 前記電源比較回路は、
前記第3電源と前記所定の基準電圧とを比較する比較回路と、
この比較回路の出力信号又はパワーアップ信号に応答して前記制御信号を出力する論理回路とを備えることを特徴とする請求項4に記載のデータ出力バッファ。 - 前記制御信号は、モードレジスタセットにより生じることを特徴とする請求項1に記載のデータ出力バッファ。
- 前記制御信号は、
前記第3電源と前記所定の基準電圧とを比較してその比較結果を出力する比較回路の出力信号であることを特徴とする請求項5に記載のデータ出力バッファ。 - 前記所定の基準電圧は、
前記第1電源及び前記第2電源の電圧分配により生じることを特徴とする請求項7に記載のデータ出力バッファ。 - 前記第1出力回路は、
前記第1入力信号を受信する論理回路と、
この論理回路の第1端と前記第2電源との間に接続され、前記制御信号に応答して動作するスイッチング回路と、
前記第1端と前記第2電源との間に接続される抵抗とを備えることを特徴とする請求項5に記載のデータ出力バッファ。 - 前記制御信号は、所定の論理回路内のヒューズの切断により生じることを特徴とする請求項1に記載のデータ出力バッファ。
- 第1入力信号及び第2入力信号の該第1入力信号に応答して出力端に第1電源又は第2電源を持つ第1出力信号を出力する第1出力回路と、
前記第1出力信号に応答して出力端に第3電源又は第4電源を持つ第2出力信号を出力する第2出力回路と、
前記第2出力信号に応答して出力端を前記第4電源にプルダウンするプルダウン回路と、
前記第3電源が前記第1電源よりも低いことを感知して制御信号を出力する電源感知回路と、
前記制御信号又は前記第1出力信号に応答して前記出力端を前記第4電源にプルダウンする第2プルダウン回路とを備えることを特徴とするデータ出力バッファ。 - 前記データ出力バッファは、
第2入力信号に応答して出力端に前記第3電源又は前記第4電源を持つ第3出力信号を出力する第3出力回路と、
前記第3出力信号に応答して前記出力端を前記第3電源にプルアップする第1プルアップ回路と、
前記制御信号又は前記第2入力信号に応答して前記出力端を前記第3電源にプルアップする第2プルアップ回路とをさらに備えることを特徴とする請求項11に記載のデータ出力バッファ。 - 前記電源感知回路は、
前記出力端が前記第3電源にプルアップされる位相遷移時間と前記第4電源にプルダウンされる前記位相遷移時間とを同時間に調整することを特徴とする請求項12に記載のデータ出力バッファ。 - 前記第2プルダウン回路は前記出力端が前記第4電源にプルダウンされる時間を短縮させ、
前記第2プルアップ回路は前記出力端が前記第3電源にプルアップされる時間を短縮させることを特徴とする請求項12に記載のデータ出力バッファ。 - 前記第1出力回路は、
前記第1入力信号を受信する論理回路と、
この論理回路の第1端と前記第2電源との間に接続され、前記制御信号に応答して動作するスイッチング回路と、
前記第1端と前記第2電源との間に接続される抵抗とを備えることを特徴とする請求項11に記載のデータ出力バッファ。 - 前記スイッチング回路のターンオン抵抗は前記抵抗の抵抗値よりも低いことを特徴とする請求項15に記載のデータ出力バッファ。
- 前記制御信号は、モードレジスタセットにより生じることを特徴とする請求項11に記載のデータ出力バッファ。
- 前記制御信号は、
前記第3電源と所定の基準電圧とを比較してその比較結果を出力する比較回路の出力信号であることを特徴とする請求項11に記載のデータ出力バッファ。 - 前記所定の基準電圧は、
前記第1電源及び前記第2電源の電圧分配により生じることを特徴とする請求項18に記載のデータ出力バッファ。 - 前記電源感知回路は、
前記比較回路の出力信号又はパワーアップ信号に応答する論理回路をさらに備えることを特徴とする請求項18に記載のデータ出力バッファ。 - 前記制御信号は所定の論理回路内のヒューズの切断により生じることを特徴とする請求項11に記載のデータ出力バッファ。
- 対の入力信号一方に応答して第1電源又は第2電源の第1出力信号を出力する第1論理回路と、
前記第1出力信号に応答して第3電源又は第4電源の第2出力信号を出力する第2論理回路と、
前記第2出力信号に応答して出力端の電圧を前記第3電源又は前記第4電源に駆動するドライバ回路と、
前記第3電源と前記第1電源とが異なる場合、前記出力端の電圧が前記第3電源にプルアップされる時間と、前記第4電源にプルダウンされる時間とを同時間に制御する制御信号を出力する電源感知回路とを備えることを特徴とするデータ出力バッファ。 - 前記電源感知回路は、
前記第3電源と所定の基準電圧とを比較する比較回路と、
この比較回路の出力信号又はパワーアップ信号に応答する論理回路とを備えることを特徴とする請求項22に記載のデータ出力バッファ。 - 前記第1論理回路は、
前記入力信号をラッチする1以上のラッチ回路と、
このラッチ回路の出力信号を駆動する論理回路と、
この論理回路の第1端と前記第2電源との間に接続され、前記制御信号に応答して動作するスイッチング回路と、
前記第1端と前記第2電源との間に接続される抵抗とを備えることを特徴とする請求項22に記載のデータ出力バッファ。 - 前記スイッチング回路のターンオン抵抗は前記抵抗の抵抗値よりも低いことを特徴とする請求項24に記載のデータ出力バッファ。
- 前記第2論理回路は、
前記入力信号を受信する第1トランジスタと、
前記論理回路の出力信号を受信する第2トランジスタとを備え、
前記第1トランジスタの出力信号は前記ドライバ回路を駆動して前記ドライバ回路の出力端の電圧を前記第3電源にプルアップさせ、前記第2トランジスタの出力信号は前記ドライバ回路を駆動して前記ドライバ回路の出力端の電圧を前記第4電源にプルダウンさせることを特徴とする請求項24に記載のデータ出力バッファ。 - 前記データ出力バッファは、
前記制御信号又は前記第1出力信号に応答して前記出力端を前記第3電源にプルアップする補助プルアップ回路と、
前記制御信号又は前記第1出力信号に応答して前記出力端を前記第4電源にプルダウンする補助プルダウン回路とをさらに備えることを特徴とする請求項22に記載のデータ出力バッファ。
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