JPH01238217A - 半導体集積回路の誤動作防止回路 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 ［発明の目的］ （産業上の利用分野） 本発明は、半導体集積回路における誤動作防止回路に係
シ、特に出力データ変化に際しての出力雑音に起因する
入力信号レベルの誤検知動作を防止する入力バッファ誤
動作防止回路に関する。

（従来の技術） 半導体メモリ集積回路においては、アクセスタイムの高
速化のためにデータ出力バッファの駆動能力を大きくし
て出力データ信号の立ち上がシ、立ち下がシを高速化し
ようとすると、出力バッファに流れる瞬時的な大電流に
起因した電源＃（接地線も含む）の雑音信号が発生し、
この出力雑音が例えば信号人カパッ７アにおける入力レ
ベルの誤検知を誘発するという問題がある。これについ
て以下に具体的に説明する。

第１０図は従来の出力／Ｊツファ、第１１図は従来の入
力バッファを示しており、第１２図は上記出カッ々ツフ
ァの出力データＤ。Ｕ？の変化時における上記入力バッ
ファの典型的な誤検知動作の様子を示している。即ち、
′″“０”出力時には、出カッ譬ソファのＮチャネルト
ランジスタＴＮの駆動ピーク電流によってｖ８１Ｉ線（
接地線）を位に雑音信号が生じ、この電位が浮き気味に
なる。このとき、入力／４ツフアにおいて、ＴＴＬ　（
）ランジスタ・トランジスタ・ロジック）レベルの入力
信号が高レベルであって入力レベルマージンが少なかっ
た場合には、入カッ々ツファ初段がｖｓｇ線電位の雑音
の影響によりて、誤って一時的に低レベルのＴＴＬ入力
を受けた状態になシ、入力バッファの初段出力ノードＡ
が一時的に高レベルになってしまう。上記とは逆に、１
１”出力時には出力バッファのＰチャネルトランジスタ
ＴＰの駆動ピーク電流によってｖＤＤｔ源線電付線電位
信号が生じる。このとき、入力バッファにおいて、　Ｔ
ＴＬ入力信号が低レベルであって入力レベルマージンが
少なかった場合には、入カパッフアの初段出力ノードＡ
が一時的に低レベルになってしまう。

上記したような出力データ変化時の出力雑音に伴う入力
バッファの誤動作を防止する対策として、従来は、出力
バッファの駆動能力を削減することによって出力雑音の
発生量を減らす手段、あるいは、多ピット構成のメモリ
の場合には各ピット出力毎に出力時間を少しづつずらす
ことによって出力雑音の発生量を減らす手段を採用して
いるが、いずれの場合もデータ読み出し速度の犠牲を伴
ってしまうという問題がある。また、その他の対策とし
て、出力バッファでの出力変化の前に出力バッファ最終
段の入出力端子を導通させることによって、出力波形を
鈍らせて出力雑音成分を削減する手段がある（Ｗａｄａ
　、　Ｔ、、ａｔ、　、　”　Ａ　３４　ｎａ　Ｉ　Ｍ
ｂ　ＣＭＯ８ＳＲＡＭ　ｕｓｉｎｇ　Ｔｒｉｐｌｅ　Ｐ
ａｌ／　、　ｌ５ＳＣＣＤＩＧＥＳＴ　０ＦＴＥＣＨＮ
ＩＣＡＬ　ＰＡＰＥＲ８ｔ　Ｐ　２６２−２６３　：　
Ｆ＠ｂ　−１９８７参照）。しかし、この手段によると
、出力バッファの入出力端を強引に導通させるので、大
きな貫通電流が発生し、むしろ電源線の電位変動を引き
起してしまうおそれがあシ、さらには上記のように導通
動作を行わせることによりデータ読み出し速度の犠牲を
伴ってしまうことがある。

（発明が解決しようとする課題） 本発明は、上記し友ように出力データ変化時の出力雑音
による入力／４ツ７アの誤検知動作を防ぐことに伴りて
データ読み出し速度が犠牲になるという問題点を解決す
べくなされたもので、データ読み出し速度の犠牲を伴う
ことなく、出力データ変化時の出力雑音に対する入力バ
ッファの誤検知動作を防止し得る半導体集積回路の誤動
作防止回路を提供することを目的とする。

［発明の構成］ （ａ題を解決するための手段） 本発明の半導体集積回路の誤動作防止回路は。

出力／４ツフアよシ前段の回路の信号の低レベルから高
レベルへの変化、または高レベルから低レベルへの変化
の少なくとも一方の変化を検知してクロックパルスを発
生する信号変化検知回路と、上記クロックツ４ルスの朗
間に、人カパッフアの入力端子および出力端子の少なく
とも一方と電源端または接地端との間に容量を付加する
ように制御する回路とを具備し、前記出力バッファの出
力データの０＃から′ｌ＃、またはその逆の変化に伴っ
て引き起される入力バッファの入カレペル検知マーシン
の低下を相殺する方向に前記入力端子および出力端子の
少なくとも一方の電位を変化させるようにしてなること
を特徴とする。

（作　用） 出力バッファの出力データ変化時に発生する出力雑音に
伴う電源線電位の変動によって入力・ぐッファの入カレ
ペル検知マージンが低下しようとしたとき、この低下を
相殺する方向に入力バッファ初段？−）の入力端および
出力端の少なくとも一方の電位が付加容量によりて変化
するので、入力論理レベルの誤検知動作が防止されるこ
とになる。しかも、上記入力端および出力端の少なくと
も一方の電位が付加容量によって変化するように制御す
る動作は、データ読み出し速度の犠牲全件うことなく行
うことが可能である。

（実施例） 以下１図面を参照して本発明の一実施例を詳細に説明す
る。

第１図は半導体メモリ集積回路におけるアドレス入カッ
２ツド１、入力バッファ２、出力制御回路３、出力バッ
ファ４、データ出カッＪ？ツド５および誤動作防止回路
６等を取り出して示しており、ｖＤＤは電源電位、ｖｓ
８は基準電位（接地電位）である。上記人カパッファ２
は、ＣＭＯ８型の二人力のノアゲートからなり、一方の
入力として外部から入力・ぐラドＪを介してＴＴＬレベ
ルの入力信号が導かれ、他方の入力として入力制御信号
が棉かれる。

前記出力制御回路３は、メモリ内部回路からの出力信号
Ｄｏが各−万の入力となるナントゲート７およびノアゲ
ート８と、上記ナンドデードアの出力側に接続され之二
段のＣＭＯＳインバータ９　、１０ト、上記ノアゲート
８の出力側に接続された二段のＣＭＯＳインバータ１１
．１２と、出力制御信号を反転して前記ナンドダート７
の他方の入力として与えるＣＭＯＳインバータ１３とか
らなり、前記ノアゲート８の他方の入力とし℃上記出力
制御信号が導かれ１いる。また、前記出力バッファ４は
、■ＩＪＤ電源端と接地端との間にＰチャネルトランヅ
スタＴＰとＮチャネルトランジスタＴＮとが直列に接続
されてなり、このトランジスタＴＰ、ＴＮのドレイン相
互接続点はデータ出力・！ラド５に接続されている。

一方、前記誤動作防止回路６は、出力バッファ４よｐ前
段の回路（たとえば出力制御回路３のナンドデードア、
ノアゲート８）の出力ノードＢ。

Ｃの信号の変化をそれぞれ検知する第１の信号変化検知
回路Ｆおよび第２の信号変化検知回路Ｒと、この第１の
信号変化検知回路Ｆの出力側に直列に接続された遅延回
路ＤＬＩと、前記第２の信号変化検知回路凡の出力側に
接続された遅延回路ＤＬ２−ＪｓおよびＣ’ＭＯＳイア
　バー　ｐ　（Ｎ／と、ｖ、Ｄ電源端と前記入力バッフ
ァ２の出力端Ａとの間に直列に接続された容量ＣＰＩお
よびＰチャネルトランジスタＰ１と、上記出力端Ａと接
地端との間に接続されたＮチャネルトランジスタＮ１お
よび容量ＣＮＩとからなり、上記Ｐチャネルトランジス
タＰ１およびＮチャネルトランジスタＮ１の各ｆ−）に
対応し又前記遅延回路ＤＬＺの出力φ、および前記イン
バータ■ｖの出力φ、が与えられている。

前記第２の信号変化検知回路Ｒは、入力信号の立ち上が
り変化時（本例では出力バッファ４のＮチャネルトラン
ジスタＴＮがオフからオンに変化する直前）全検知して
Ｎ０”レベルのクロック、臂ルスφＲＯＩＪＴを出力す
るものであシ、たとえば第２図（ａ）あるいは（ｂ）に
示すように構成されている。即ち、第２図（ａ）の回路
においては、入力信号を遅延回路２１を通してノアゲー
ト２２の一方の入力とし、上記入力信号をインバータ２
３により反転させて上記ノアゲート２２の他方の入力と
し、このノアゲート２２の出力全インバータ２４により
反転してクロックパルスφＲｏＵＴ金得ている。また、
第２図（ｂ）の回路においては、入力信号をインバータ
２５および遅延回路２６を直列に介してナンドｆｆ−ト
２７の一方の入力とし、上記入力信号全上記ナンドダー
ト２７の他方の入力とし、このナントゲート２７の出力
としてクロツクノクルスφ□。ＬＩＴ金得ている。

一方、前記第１の信号変化検知回路Ｆは、入力信号の立
ち下がり変化時（本例では出力バッファ４のＰチャネル
トランジスタＴＰがオフからオンに変化する囮前）を検
知して″′Ｏｎレベルのクロック・ぐルスφ２゜ＵＴヲ
出力するものであり、たとえば第３図（ａ）あるいは（
ｂ）に示すように構成されている。即ち、第３図（ａ）
の回路は、第２図（ｂ）を参照して前述した回路に比べ
て、ナンドｆ−）、？７に代えてノアゲート３ノおよび
インバータ３２が直列に接続されている点が異なり、そ
の他は同じである。また、第３図（ｂ）に示す回路は、
第２図（、）を参照して前述した回路に比べて、ノアゲ
ート２２に代えてナンドダート３３が用いられ、その後
段のインバータ接続が省略されている点が異なり、その
他は同じである。

上記した第２図（ａ）　＃　（ｂ）の回路で使用されて
いる遅延回路２１．２６は、それぞれ例えば第４図（＆
）あるいは（ｂ）に示すように、偶数個のインバータＩ
Ｖ、〜工ｖｎが直列に接続され、必敬に応じて各段出力
端と接地端との間に容量Ｃ１〜Ｃｎが付加接続されてな
る・・ 一方、前記遅延回路ＤＬＪおよび遅延回路ＤＬ２も、そ
れぞれ例えば上記第４図（ａ）あるいは（ｂ）に示すよ
うに構成されている。これらの遅延回路ＤＬＪ　。

ＤＬ２は、それぞれ前記したクロックツ４ルスφｙｏｕ
Ｔ’φ１１００？　ｔ’所定時間遅延させて前記Ｐチャ
ネルトランジスタＰＩ、ＮチャネルトランジスタＮ１の
スイッチ動作のタイミングを調整するためのものである
。

ま友、前記容量ＣＰＪ、ＰチャネルトランジスタＰ１お
よびＮチャネルトランジスタＮＪ、容量ＣＮＩは、前記
出力バッファ４の出力データの０”から１”および１″
から“０”への変化時に発生する出力雑音（電源電位変
動）に工って引き起される入力バッファ２の入力レベル
検知マージンの低下を相殺する方向に入力バッファ２の
出力端Ａの電位を変化させるように制御するものである
。

なお、前記入力バッファ２の出力信号はインバータ１４
を介してアドレスデコーダに入力する。

次に、上記メモリにおけるデータ出力変化時の入力バッ
ファ誤動作防止動作について、第５図に示す電圧波形を
参照しながら説明する。即ち、例えば′０”データ読み
出しの場合、出力制御回路３のノードＣが低レベルから
高レベルの変化ｅ行うので、第２の信号変化検知回路Ｒ
から″′０″０″のクロックツ９ルスφＢＯＵＴが出力
する。このクロックツ４ルスφ　　は、遅延回路ＤＬＲ
，インパｏｔｅｒ −夕ＩＶＱ経てタイミング調整が行われると共に。

Ｎ１１１ルベルのクロックツ４ルスφ、に変換されたの
ちＮチャネルトランジスタＮ１のダートに入力する。こ
のとき、入力バッファ２のＴＴＬレベル入力信号が低レ
ベルである場合には、検知マージンが充分にあるので問
題はないが、　ＴＴＬレベル入力信号が高レベルＶ□で
あって検知マージンが少ない場合には、従来例で前述し
之ような誤検知動作のおそれがある。しかし、本例では
、このとき前記クロックパルスφ、によってＮチャネル
トランジスタＮ１が一時的にオンになシ、入力バッファ
２の出力端Ａと接地端との間に容量ＣＮＩが付加される
ので、上記出力端Ａの電圧レベルが接地電位側に、引き
下げられ、しかも上記出力端Ａが高レベル側に変化しよ
うとする動作は鈍くなる。したがって、入力バッファ２
の出力端Ａの電位が一時的に高くなるというよう々問題
は生じなくなり、ＴＴＬレベル入力信号の高レベルｖｘ
Ｍに対する検知マージンが向上する。

上記とは逆に、′１″データ読み出しの場合、出力制御
回路３０ノードＢが高レベルから低レベルへの変化を行
うので、第１の゛信号変化検知回路Ｆから″′Ｏｍレベ
ルのクロックツ母ルスφＦＯＵＴ　””　出力する。こ
のクロックパルスφ、。ｔＩＴは、遅延回路ＤＬ１ｆ経
てタイミング調整が行われ、クロックツ中ルスφ、とな
ってＰチャネルトランジスタＰノのダートに入力する。

このとき、入力バッファ２のＴＴＬレベル入力信号が高
レベルである場合には、検知マージンが充分にあるので
問題はないが、ＴＴＬレベル入力信号が低レベルｖｘＬ
であって検知マージンが少ない場合には、従来例で前述
したような誤検知動作のおそれがある。しかし、本例で
は、このとき前記クロックツ４ルスφ、によってＰチャ
ネルトランジスタＰノが一時的にオンになシ、入力バッ
ファ２の出力端Ａと電源端との間に容量ＣＰＪが付加さ
れるので、上記出力端Ａの電圧レベルがｖＤＤ電源電位
側に引き上げられ、しかも上記出力端Ａが低レベル側に
変化しようとする動作は鈍くなる。したがって、入力バ
ッファ２の出力端Ａの電位が一時的に低くなるというよ
うな問題は生じなくなり、ＴＴＬレベル入力信号の低レ
ベルｖＩＬに対する検知マージンが向上する。

なお、本発明は上記実施例に限られるものではなく、種
々の変形実施が可能である。例えば前記Ｐチャネルトラ
ンジスタＰ１と容量ＣＰＪとの接読位置を入れ替えたり
、前記ＮチャネルトランジスタＮ１と容量ＣＮＪとの接
続位置を入れ替えたシしてもよい。

また、第６図に示すように、入力バッファ２の出力端Ａ
に代えて、入力バッファ２０入力端りとｖＤＤ電源端と
の間に容量ＣＰ２、ＰチャネルトランジスタＰ２を接続
し、上記入力端りと接地端との間に容量ＣＮ２、Ｎチャ
ネルトランジスタＮ２を接続するように変更し、上記Ｐ
チャネルトランジスタＰ２のダートにクロックパルスφ
Ｐを入力し、上記ＮチャネルトランジスタＮ２のダート
にクロックツ９ルスφＮを入力し、その他の部分は第１
図中と同様に構成するようにしてもよい。この回路の誤
動作防止動作は、上記実施例に準じて行われ、各部の電
圧波形を第７図に示している。この場合、Ｎチャネルト
ランジスタＮ２がオンになって容量ＣＮ２が付加され之
ときには、入力端りの入力信号レベルが持ち上げられて
Ｖ□検知マージンが向上し、ＰチャネルトランジスタＰ
２がオンになって容量ＣＰ２が付加されたときには、入
力端りの入力信号レベルが下げられるのでｖＸＬ検知マ
ージンが向上する。

また、前記第１図の実施例と上記第６図の実施例との両
方を組み合わせて、第８図に示すように、入力バッファ
２の出力端Ａ側にトランジスタＰＩ。

Ｎｌ、容量ＣＰＩ　、ＣＮＩを設け、かつ入力バッファ
２の入力端り側にもトランジスタＰ２．Ｎ２、容量ＣＰ
２　、ＣＮ２ｉ設けるようにしてもよい。

この場合には、上記各実施例での効果が得られるように
なり、各部の電圧波形を第９図に示している。

ま几、信号変化検知ノードは上記実施例に限らず、その
他のノードの信号変化を検知してもよく、例エバインバ
ータ９の出力ノードの立ち上がり変化、インバータ１１
の出力ノードの立ち下がり変化を検知するようにしても
よい。

また、前記各実施例では、出力データの立ち上がり変化
および立ち下がシ変化をそれぞれ検知して、それぞれに
対応して入力信号の検知マージンの低下を防止していた
が、場合によっては、出力データの立ち上がり変化のみ
、あるいは立ち下が９変化のみを検知して、このときの
入力信号の検知マージンの低下を防止するように接地端
側または電源端側にのみ容量ＣＰＩ　Ｃおよび／または
ＣＦ２）または容量ＣＮＪ（および／またはＣＮ、？　
）を付加するようにしてもよい。

また、本発明はメモリ集積回路に限らず、入力バッファ
および出力バッファを有する半導体集積回路に一般的に
適用可能である。

［発明の効果］ 上述したように本発明の半導体集積回路の誤動作防止回
路によれば、出力バツ７アの出力データ変化時に発生す
る出力雑音に伴う電源線電位の変動によりて入力バッフ
ァの入力レベル検知マージンが低下しようとしたとき、
この低下を相殺する方向に入力バッファ初段ｆｆ−）の
出力端および入力端の少なくとも一力に容ｉを付加して
電位を変化させるので、入力論理レベルの誤検知動作を
防止することができる。しかも、この誤検知防止動作は
データ読み出し速度の犠牲を伴うことはない。

【図面の簡単な説明】

第１図は本発明の一実施例に係る半導体メモリ集積回路
の一部を示す構成説明図、第２図（ａ）。 （ｂ）は第１図中の第２の信号変化検知回路の相異なる
具体例上＊す構成説明図、第３図（＆）　ｔ　（ｂ）は
第１図中の第１の信号変化検知回路の相異なる具体例を
示す構成説明図、第４図（ａ）　＃　（ｂ）は第１図乃
至第３図（１）　＃　（ｂ）中の遅延回路の相異なる具
体例を示す回路図、第５図は第１図の回路の動作を説明
する次めに各部の電圧波形を示す図、第６図および第８
は第１図中の誤動作防止回路の変形例を示す構成説明図
、第７図および第９図は各対応して第６図および第８図
の誤動作防止回路を用い友メモリの動作を説明するため
に各部の電圧波形を示す図、第１０図および第１１図は
それぞれ従来の半導体メモリ集積回路における出力バッ
ファおよび入力バッファを示す回路図、第１２図は従来
のメモリの動作を説明するために第１０図中および第１
１図中の各部の電圧波形を示す図である。 １・・・入力パッド、２・・・入力バッファ、３・・・
出力制御回路、４・・・出力バッファ、５・・・出力パ
ッド、６・・・誤動作防止回路、Ｆ、Ｒ・・・信号変化
検知回路、ＣＰＩ、ＣＦ２．ＣＮＩ　、ＣＮ２・・・容
量、ＰＩ　、Ｐ２　、Ｎｌ　。 Ｎ２・・・トランジスタ。

Claims (1)

【特許請求の範囲】
1. 半導体集積回路に設けられ、出力バッファより前段の回
   路の信号の低レベルから高レベルへの変化、または高レ
   ベルから低レベルへの変化の少なくとも一方の変化を検
   知してクロックパルスを発生する信号変化検知回路と、
   上記クロックパルスの期間に入力バッファの入力端子お
   よび出力端子の少なくとも一方と電源端および接地端の
   少なくとも一方との間に容量を付加するように制御する
   回路とを具備し、前記出力バッファの出力データの“０
   ”から“１”、またはその逆の変化に伴って引き起され
   る入力バッファの入力レベル検知マージンの低下を相殺
   する方向に前記入力端子および出力端子の少なくとも一
   方の電位を変化させるようにしてなることを特徴とする
   半導体集積回路の誤動作防止回路。