JPH0329184A - 半導体メモリ - Google Patents
半導体メモリInfo
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- JPH0329184A JPH0329184A JP1162429A JP16242989A JPH0329184A JP H0329184 A JPH0329184 A JP H0329184A JP 1162429 A JP1162429 A JP 1162429A JP 16242989 A JP16242989 A JP 16242989A JP H0329184 A JPH0329184 A JP H0329184A
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
以下の順序に従って本発明を説明する。
Ａ．産業上の利用分野
Ｂ．発明の概要
Ｃ．背景技術［第４頃、第５図］
Ｄ．発明が解決しようとする問題点［第６図］Ｅ．問題
点を解決するための手段 Ｆ．作用 Ｇ．実施例〔第１図乃至第３図１ Ｈ．発明の効果 （Ａ．産業上の利用分野） 本発明は半導体メモリ、特にメモリセルに接続されたワ
ード線に入力するワード線駆動信号を擬似ワード線にも
入力してセンスアンプを駆動するセンスアンプ駆動信号
を発生させる半導体メモリに関する。 （Ｂ．発明の概要） 本発明は、上記の半導体メモリにおいて、センスアンプ
の駆動開始と駆動停止をそれぞれ適宜なタイミングで行
うことができるようにするため、 ワード線駆動信号の立ち上がりをｐチャンネルＭＯＳト
ランジスタにより検出し、立ち下がりをｎチャンネルＭ
ＯＳトランジスタにより検出してセンスアンプ駆動信号
を得るようにしたものである。 （Ｃ．背景技術）［第４図、第５図］ 例えばダイナミックＲＡＭ等の半導体メモリには第４図
に示すように擬似ワード線ａとセンスアンプ駆動回路ｂ
からなるワードシミュレータＣを有したものがある。同
図において、ｄはアドレスバッファ、ｅはブリデコータ
、ｆはダドレスデコーダ、ｇはメモリセルアレイ、ｈ，
ｈ、・・・はワード線、ｉはセンスアンプ、ｊはバツフ
ァである。 ワードシミュレータＣはメモリセルアレイｇのワード線
ｈに入力されたワード線駆動信号の立ち上がりに同期し
てセンスアンブｉを駆動するためのもので、ワード線ｈ
に入力されるワード線駆動信号Ｓｗをワード線ｈと同じ
構造の擬似ワード線ａにも通し、センスアンプ駆動回路
ｂにてセンスアンプ駆動信号Ｓｄを作り、該センスアン
プ駆動信号Ｓｄによりセンスｙンブｉを駆動する。 第５図はワードシミュレータＣの従来例の一を示す回路
図で、該ワードシミュレータＣのセンスアンプ駆動回路
ｂはインバータ（ＣＭＯＳインバータ）ｋと遅延回路４
からなる。インバータｋは擬似ワード線ａを通ってきた
ワード線駆動信号の立ち上がり検出するもので、自身の
論理しきい値電圧をワード線駆動信号が越えた時ワード
線駆動信号が立ち上がったと判断し、自身の論理しきい
値電圧を越えたワード線駆動信号がその後その論理しき
い値電圧よりも低くなったとき立ち下がったと判断する
。遅延回路βはワード線駆動信号の立ち上がりと立ち下
がりをそれぞれ適切に検出すべく時間調整するためのも
のである。 （Ｄ．発明が解決しようとする問題点）
点を解決するための手段 Ｆ．作用 Ｇ．実施例〔第１図乃至第３図１ Ｈ．発明の効果 （Ａ．産業上の利用分野） 本発明は半導体メモリ、特にメモリセルに接続されたワ
ード線に入力するワード線駆動信号を擬似ワード線にも
入力してセンスアンプを駆動するセンスアンプ駆動信号
を発生させる半導体メモリに関する。 （Ｂ．発明の概要） 本発明は、上記の半導体メモリにおいて、センスアンプ
の駆動開始と駆動停止をそれぞれ適宜なタイミングで行
うことができるようにするため、 ワード線駆動信号の立ち上がりをｐチャンネルＭＯＳト
ランジスタにより検出し、立ち下がりをｎチャンネルＭ
ＯＳトランジスタにより検出してセンスアンプ駆動信号
を得るようにしたものである。 （Ｃ．背景技術）［第４図、第５図］ 例えばダイナミックＲＡＭ等の半導体メモリには第４図
に示すように擬似ワード線ａとセンスアンプ駆動回路ｂ
からなるワードシミュレータＣを有したものがある。同
図において、ｄはアドレスバッファ、ｅはブリデコータ
、ｆはダドレスデコーダ、ｇはメモリセルアレイ、ｈ，
ｈ、・・・はワード線、ｉはセンスアンプ、ｊはバツフ
ァである。 ワードシミュレータＣはメモリセルアレイｇのワード線
ｈに入力されたワード線駆動信号の立ち上がりに同期し
てセンスアンブｉを駆動するためのもので、ワード線ｈ
に入力されるワード線駆動信号Ｓｗをワード線ｈと同じ
構造の擬似ワード線ａにも通し、センスアンプ駆動回路
ｂにてセンスアンプ駆動信号Ｓｄを作り、該センスアン
プ駆動信号Ｓｄによりセンスｙンブｉを駆動する。 第５図はワードシミュレータＣの従来例の一を示す回路
図で、該ワードシミュレータＣのセンスアンプ駆動回路
ｂはインバータ（ＣＭＯＳインバータ）ｋと遅延回路４
からなる。インバータｋは擬似ワード線ａを通ってきた
ワード線駆動信号の立ち上がり検出するもので、自身の
論理しきい値電圧をワード線駆動信号が越えた時ワード
線駆動信号が立ち上がったと判断し、自身の論理しきい
値電圧を越えたワード線駆動信号がその後その論理しき
い値電圧よりも低くなったとき立ち下がったと判断する
。遅延回路βはワード線駆動信号の立ち上がりと立ち下
がりをそれぞれ適切に検出すべく時間調整するためのも
のである。 （Ｄ．発明が解決しようとする問題点）
【第６図】
ところで、従来の半導体メモリのワードシミュレータＣ
は遅延回路４を必要とし、遅延回路４において無駄な時
間遅れが生じるという問題があった。この問題について
詳しく説明すると次の通りである． 即ち、ワード線駆動信号の立ち上がり及び立ち下がりは
インバータｋによって行っているが、インバータｋは１
つの論理しきい値しか有しない．従って、ワード線駆動
信号がその論理しきい値を越えた時立ち上がりと判断さ
れ、またその論理しきい値よりも低下した時立ち下がり
と判断される。そして、ワード線駆動信号の立ち上がり
及び立ち下がりが急峻ならば特に問題はない．しかるに
、ワード線駆動信号は急峻に立ち上がったり、立ち下が
ったりはせず、第６図に示すように立ち上がり、立ち下
がりは共に稍緩慢となる．従って、ワード線駆動信号の
立ち上がりは最大値Ｖｄｄと最小値Ｖｓｓの間の中間電
圧ｌ／２ （Ｖｄｄ−Ｖｓｓ）よりもかなり高いある電
圧ｖｔｈｈを比較基準電圧として判定するのが妥当であ
るのに対して、ワード線駆動信号の立ち下がりは上記中
間電圧よりもかなり低いある電圧ｖｔｈＩ２を比較基準
電圧として判定するのが妥当である。にも拘らず、論理
しきい値電圧を１つしか有しえないインバータにより立
ち上がり、立ち下がりを判定していたので、妥当な判定
をすることができなかったのである． 具体的には、ワード線駆動信号の立ち上がりを正確に検
出することに重点を置いてインバータｋの論理しきい値
を例えば第６図におけるｖｔｈｈ程度に高くすると、立
ち下がりを正確に検出することができなくなる．逆に、
立ち下がりを正確に検出することに重点をおいてインバ
ータの論理しきい値を例えば第６図におけるｖｔｈＩ２
．程度に低くするとワード線駆動信号の立ち上がりを正
確に検出することができなくなる．これでは、センスア
ンプの駆動開始と駆動停止（終了）の双方のタイミング
が適切になるようにすることができない。 そのため、立ち上がりを検出した場合と立ち下がりを検
出した場合とのいずれか一方の場合にセンスアンプ駆動
信号の発生タイミングをずらすべく遅延回路βを設けて
タイミング調整をしているのである。これが従来の半導
体メモリのワードシミュレー夕において遅延回路氾を必
要とした理由であり、またそれが無駄な時間遅れを生じ
る原因となっていたのである。 本発明はこのような問題点を解決すべく為されたもので
あり、メモリセルに接続されたワード線に入力するワー
ド線駆動信号を擬似ワード線にも入力してセンスアンプ
を駆動するセンスアンプ駆動信号を発生させる半導体メ
モリにおいて、遅延回路を設けることなくセンスアンプ
の駆動開始と駆動停止をそれぞれ適宜なタイミングで行
うことができるようにすることを目的とする。 ルＭＯＳトランジスタにより検出し、立ち下がりをｎチ
ャンネルＭＯＳトランジスタにより検出してセンスアン
プ駆動信号を得るようにしたことを特徴とする。 （Ｆ．作用） 本発明半導体メモリによれば、ワード線駆動信号の立ち
上がりと立ち下がりを互いに導電型の異なる各別のＭＯ
Ｓトランジスタにより検出するので、各ＭＯＩ−ランジ
スタに互いに異なる電位を比較基準電圧として与えるこ
とができ、それによってワード線駆動信号の立ち上がり
と立ち下がりの双方を適切正確に検出することができる
。 従って、センスアンプの駆動開始と駆動停止（終了）の
双方を適切なタイミングで行うことが可能になる。 （Ｅ．問題点を解決するための手段）
（Ｇ．実施例）［第１図乃至第３図］本発明半導体メモ
リは上記問題点を解決するた 以下、本発明半導体
メモリを図示実施例に従つめ、ワード線駆動信号の立ち
上がりをｐチャンネ で詳細に説明する。 第１図は本発明半導体メモリの要部（ワードシミュレー
タ）の基本的構成を示す回路図、第２図は原理説明のた
めの波形図である。 図面において、１はワード線と同じ形状、構造、大きさ
を有する擬似ワード線、Ｃａ，Ｃｂは該擬似ワード線１
とアースとの間に寄生する寄生容量である。尚、擬似ワ
ード線ｌに入力されたワード線駆動信号をＳｗとし、そ
のワード線駆動信号の擬似ワード線出力端での信号をＳ
ｗ とする。 Ｑｐはワード線駆動信号の立ち上がりを検出するｐチャ
ンネルＭＯＳトランジスタで、その一方の電極（ソース
）が擬似ワード線１の出力端（この出力端におけるワー
ド線駆動信号がＳｗ’である。）に接続され、他方の電
極（ドレイン）がインバータＩＶＩの入力端子に接続さ
れており、そして、ゲート電極には所定の比較基準電圧
ｖＩ４が与えられている。 Ｑｎはワード線駆動信号の立ち下がりを検出するｎチャ
ンネルＭＯＳトランジスタで、その一方の電極（ソース
）が擬似ワード線１の出力端（この出力端におけるワー
ド線駆動信号がＳｗ’である。）に接続され、他方の電
極（ドレイン）がインバータＩＶＩの入力端子に接続さ
れており、そして、ゲート電極には所定の参照用比較基
準電圧ＶＬが与えられている。尚、■ＨとＶｄｄ （電
源電圧）とＶＬとの間にはＶ ｏ ＞ ’Ａ Ｖ ｄ
ｄ ＞ Ｖ Ｌの関係がある。 インバータＩＶＩの出力はインバータＩＶ２により反転
されたうえで、センスアンプ群２をイネーブルにするＭ
ＯＳトランジスタＱｄのゲートに入力される． 次に、第２図を参照しながら動作を説明する。 ワード線駆動信号Ｓｗ’がＯＶである時は当然にインバ
ータＩＶＩの入力電圧もＯｖであり、上記ＭＯＳトラン
ジスタＱｄはオンしない。そして、ワード線駆動信号Ｓ
ｗ がＯＶより大きくなってもその電位がｖ，＋ Ｉ
ｖｔｈｐ Ｉよりも高くなければ、ｐチャンネルＭＯ
ＳトランジスタＱｐはオンしない。 しかし、ワード線駆動信号Ｓｗ’がｖ．＋ｌＶｔｈｐ
Ｉよりも高くなるとｐチャンネルＭＯＳトランジスタＱ
ｐがオンし、ワード線駆動信号Ｓｗ’がこのｐチャンネ
ルＭＯＳトランジスタＱｐによってインバータＩＮＶＩ
の入力端子へ伝送される。従って、該入力端子が充電さ
れ、延いてはインバータＩＶＩの入力が「ロウ」から「
ハイ」に反転して上記ＭＯＳトランジスタＱｄがオンし
センスアンプが動作を開始する。しかして、ｐチャンネ
ルＭＯＳトランジスタｑｐはワード線駆動信号Ｓｗ’が
Ｖ ｎ ＋ ｌ Ｖ ｔ ｈ ｐｌを越えたか否かによ
って立ち上がったか否かの判定をするといえるのである
。 次に、ワード線駆動信号Ｓｗ’がＶｄｄレベルから低下
し始めたとする。ワード線駆動信号Ｓｗ’ がＶｄｄレ
ベルよりも低くなったとしてもＶ Ｌ ＋ ｌ Ｖ ｔ
ｈ ｎ ｌよりも低くならないとｎチャンネルＭＯＳ
トランジスタＱｎはオンしないので、インバータＩＶＩ
の入力側の放電は起きない。 しかし、ワード線駆動信号Ｓｗ’がｖｔ．＋ＩＶｔｈｎ
ｌよりも低くなると、ｎチャンネルＭＯＳトランジス
タＱｎがオンし、インバータＩＶＩの入力側がこのｎチ
ャンネルＭＯＳトランジスタＱｎを通じて放電される。 従って、インバータＩＶＩの入力電圧が低下し、延いて
はインバータＩＶＩが反転して上記ＭＯＳトランジスタ
Ｑｄがオフする。すると、センスアンプが動作を停止す
る。 しかして、ｎチャンネルＭＯＳトランジスタＱｎ
はハイレベルになっていたワード線駆動信号Ｓｗ’が低
下してＶＬ＋ｌＶｔｈｎｌも低くなったか否かによって
立ち下がったか否かの判定をするといえるのである。 このように、本半導体メモリによれば、ｐチャンネルＭ
ＯＳトランジスタＱｐのゲート電極に印加する電圧Ｖ．
ｌきい値電圧Ｖｔｈｐを無視すればこれが特許請求の範
囲でいう第１の電位に相当する。）と、ｎチャンネルＭ
ＯＳトランジスタＱｎのゲート電極に印加する電圧ＶＬ
（Ｌ．’きい値電圧Ｖｔｈｎを無視すればこれが特許請
求の範囲でいう第２の電位に相当する。〉を適宜に独立
して設定し、立ち上がりも立ち下がりもそれぞれ正確に
検出することが可能になる． 第３図は比較基準電圧（Ｖ，ｌ ． ＶＬ ）発生回路
を具体的に示したワードシューレタの回路図である。 Ｑ１、Ｑ２、Ｑ３、Ｑ６は第２の比較基準電圧■，を発
生する電圧ＶＬ発生回路を構成するＭＯＳトランジスタ
で、そのうちＱ６のみは、ｐチャンネルＭＯＳトランジ
スタで、他はすべてｎチャンネルＭＯＳトランジスタで
ある。ｎチャンネルＭＯＳトランジスタＱ１、Ｑ２はｐ
チャンネルＭＯＳトランジスタＱ６のゲート・ソース間
バイアスをしてこのｐチャンネルＭＯＳトランジスタＱ
６を定電流源として機能させている。 ＲｌはｐチャンネルＭＯＳトランジスタＱ６と直列に接
続された抵抗、ｎチャンネルＭｏｓトランジスタＱ３は
該抵抗Ｒ１とアースとの間に接続されており、この抵抗
Ｒ１とｎチャンネルＭＯＳ｝−ランジスタＱ３によって
参照用基準電圧ＶＬを任意の値に設定することができる
。即ち、ｎチャンネルＭＯＳトランジスタＱ３は定電流
動作により一定の電圧（ゲート・ソース間電圧）Ｖｇｓ
３を発生する。そして、定電流源から供給される電流な
■とすると、ｖＬ＝Ｉ−Ｒ１＋ｖｇｓ３となるのである
。 Ｑ４、Ｑ５は２段直列接続されて第１の比較基準電圧ｖ
Ｈを発生するｎチャンネルＭＯＳトランジスタである。 尚、上記比較基準電圧（ＶＨ ，ＶＬ ）発生回路はあ
くまで一つの例に過ぎず、定電圧ダイオードを用いて欲
する参照用比較基準電圧（ＶＨ、■Ｌ）を得るようにし
たり、あるいは順方向ダイオードを多段接続して電源電
圧から順方向電圧Ｖｆの段数倍の電圧を低下させて参照
用の比較基準電圧（ＶＨ − ＶＬ ）を得るようにす
る等種々の実施態様が考えられ得る。 尚、Ｃ１、Ｃ２はｐチャンネルＭＯＳトランジスタＱｐ
％ｎチャンネルＭＯＳトランジスタＱｎのゲートとアー
スとの間に接続されたコンデンサである。このコンデン
サＣＩ，Ｃ２は、インバータＩＶＩの入力端子側のレベ
ル変動によりｐチャンネルＭＯＳトランジスタＱｐ，ｎ
チャンネルＭＯＳトランジスタＱｎを介して自身のゲー
ト電極にブートストラップがかかり参照用比較基準電圧
ＶＨ，ＶＬに変動が生じるのを防止するためのものであ
る。 （Ｈ．発明の効果） 以上に述べたように、本発明半導体メモリは、メモリセ
ルに接続されたワード線に入力するワード線駆動信号を
擬似ワード線にも入力してセンスアンプを駆動するセン
スアンプ駆動信号を発生させる半導体メモリにおいて、
上記擬似ワード線に入力されたワード線駆動信号の立ち
上がりを第１の電位でオンするｐチャンネルＭＯＳトラ
ンジスタにより検出し、上記擬似ワード線に入力された
ワード線駆動信号の立ち下がりをｎチャンネルＭＯＳト
ランジスタにより検出することにより上記センスアンプ
駆動信号を得るようにしてなることを特徴とするもので
ある。 従って、本発明半導体メモリによれば、第１の電位を立
ち上がりの検出のために参照用比較基準電圧として適切
な値に選び、第２の電位を立ち下がりの検出のための参
照用比較基準電圧として適切な値に選ぶことにより、ワ
ード線駆動信号の立ち上がりも立ち下がりも正確に検出
することができ、延いてはセンスアンプの駆動開始と駆
動停止のタイミングを適切に制御できる。従って、従来
必要としていた遅延回路を必要とせず、延いては、遅延
回路によって生じる時間の遅れもなくすことができる。
は遅延回路４を必要とし、遅延回路４において無駄な時
間遅れが生じるという問題があった。この問題について
詳しく説明すると次の通りである． 即ち、ワード線駆動信号の立ち上がり及び立ち下がりは
インバータｋによって行っているが、インバータｋは１
つの論理しきい値しか有しない．従って、ワード線駆動
信号がその論理しきい値を越えた時立ち上がりと判断さ
れ、またその論理しきい値よりも低下した時立ち下がり
と判断される。そして、ワード線駆動信号の立ち上がり
及び立ち下がりが急峻ならば特に問題はない．しかるに
、ワード線駆動信号は急峻に立ち上がったり、立ち下が
ったりはせず、第６図に示すように立ち上がり、立ち下
がりは共に稍緩慢となる．従って、ワード線駆動信号の
立ち上がりは最大値Ｖｄｄと最小値Ｖｓｓの間の中間電
圧ｌ／２ （Ｖｄｄ−Ｖｓｓ）よりもかなり高いある電
圧ｖｔｈｈを比較基準電圧として判定するのが妥当であ
るのに対して、ワード線駆動信号の立ち下がりは上記中
間電圧よりもかなり低いある電圧ｖｔｈＩ２を比較基準
電圧として判定するのが妥当である。にも拘らず、論理
しきい値電圧を１つしか有しえないインバータにより立
ち上がり、立ち下がりを判定していたので、妥当な判定
をすることができなかったのである． 具体的には、ワード線駆動信号の立ち上がりを正確に検
出することに重点を置いてインバータｋの論理しきい値
を例えば第６図におけるｖｔｈｈ程度に高くすると、立
ち下がりを正確に検出することができなくなる．逆に、
立ち下がりを正確に検出することに重点をおいてインバ
ータの論理しきい値を例えば第６図におけるｖｔｈＩ２
．程度に低くするとワード線駆動信号の立ち上がりを正
確に検出することができなくなる．これでは、センスア
ンプの駆動開始と駆動停止（終了）の双方のタイミング
が適切になるようにすることができない。 そのため、立ち上がりを検出した場合と立ち下がりを検
出した場合とのいずれか一方の場合にセンスアンプ駆動
信号の発生タイミングをずらすべく遅延回路βを設けて
タイミング調整をしているのである。これが従来の半導
体メモリのワードシミュレー夕において遅延回路氾を必
要とした理由であり、またそれが無駄な時間遅れを生じ
る原因となっていたのである。 本発明はこのような問題点を解決すべく為されたもので
あり、メモリセルに接続されたワード線に入力するワー
ド線駆動信号を擬似ワード線にも入力してセンスアンプ
を駆動するセンスアンプ駆動信号を発生させる半導体メ
モリにおいて、遅延回路を設けることなくセンスアンプ
の駆動開始と駆動停止をそれぞれ適宜なタイミングで行
うことができるようにすることを目的とする。 ルＭＯＳトランジスタにより検出し、立ち下がりをｎチ
ャンネルＭＯＳトランジスタにより検出してセンスアン
プ駆動信号を得るようにしたことを特徴とする。 （Ｆ．作用） 本発明半導体メモリによれば、ワード線駆動信号の立ち
上がりと立ち下がりを互いに導電型の異なる各別のＭＯ
Ｓトランジスタにより検出するので、各ＭＯＩ−ランジ
スタに互いに異なる電位を比較基準電圧として与えるこ
とができ、それによってワード線駆動信号の立ち上がり
と立ち下がりの双方を適切正確に検出することができる
。 従って、センスアンプの駆動開始と駆動停止（終了）の
双方を適切なタイミングで行うことが可能になる。 （Ｅ．問題点を解決するための手段）
（Ｇ．実施例）［第１図乃至第３図］本発明半導体メモ
リは上記問題点を解決するた 以下、本発明半導体
メモリを図示実施例に従つめ、ワード線駆動信号の立ち
上がりをｐチャンネ で詳細に説明する。 第１図は本発明半導体メモリの要部（ワードシミュレー
タ）の基本的構成を示す回路図、第２図は原理説明のた
めの波形図である。 図面において、１はワード線と同じ形状、構造、大きさ
を有する擬似ワード線、Ｃａ，Ｃｂは該擬似ワード線１
とアースとの間に寄生する寄生容量である。尚、擬似ワ
ード線ｌに入力されたワード線駆動信号をＳｗとし、そ
のワード線駆動信号の擬似ワード線出力端での信号をＳ
ｗ とする。 Ｑｐはワード線駆動信号の立ち上がりを検出するｐチャ
ンネルＭＯＳトランジスタで、その一方の電極（ソース
）が擬似ワード線１の出力端（この出力端におけるワー
ド線駆動信号がＳｗ’である。）に接続され、他方の電
極（ドレイン）がインバータＩＶＩの入力端子に接続さ
れており、そして、ゲート電極には所定の比較基準電圧
ｖＩ４が与えられている。 Ｑｎはワード線駆動信号の立ち下がりを検出するｎチャ
ンネルＭＯＳトランジスタで、その一方の電極（ソース
）が擬似ワード線１の出力端（この出力端におけるワー
ド線駆動信号がＳｗ’である。）に接続され、他方の電
極（ドレイン）がインバータＩＶＩの入力端子に接続さ
れており、そして、ゲート電極には所定の参照用比較基
準電圧ＶＬが与えられている。尚、■ＨとＶｄｄ （電
源電圧）とＶＬとの間にはＶ ｏ ＞ ’Ａ Ｖ ｄ
ｄ ＞ Ｖ Ｌの関係がある。 インバータＩＶＩの出力はインバータＩＶ２により反転
されたうえで、センスアンプ群２をイネーブルにするＭ
ＯＳトランジスタＱｄのゲートに入力される． 次に、第２図を参照しながら動作を説明する。 ワード線駆動信号Ｓｗ’がＯＶである時は当然にインバ
ータＩＶＩの入力電圧もＯｖであり、上記ＭＯＳトラン
ジスタＱｄはオンしない。そして、ワード線駆動信号Ｓ
ｗ がＯＶより大きくなってもその電位がｖ，＋ Ｉ
ｖｔｈｐ Ｉよりも高くなければ、ｐチャンネルＭＯ
ＳトランジスタＱｐはオンしない。 しかし、ワード線駆動信号Ｓｗ’がｖ．＋ｌＶｔｈｐ
Ｉよりも高くなるとｐチャンネルＭＯＳトランジスタＱ
ｐがオンし、ワード線駆動信号Ｓｗ’がこのｐチャンネ
ルＭＯＳトランジスタＱｐによってインバータＩＮＶＩ
の入力端子へ伝送される。従って、該入力端子が充電さ
れ、延いてはインバータＩＶＩの入力が「ロウ」から「
ハイ」に反転して上記ＭＯＳトランジスタＱｄがオンし
センスアンプが動作を開始する。しかして、ｐチャンネ
ルＭＯＳトランジスタｑｐはワード線駆動信号Ｓｗ’が
Ｖ ｎ ＋ ｌ Ｖ ｔ ｈ ｐｌを越えたか否かによ
って立ち上がったか否かの判定をするといえるのである
。 次に、ワード線駆動信号Ｓｗ’がＶｄｄレベルから低下
し始めたとする。ワード線駆動信号Ｓｗ’ がＶｄｄレ
ベルよりも低くなったとしてもＶ Ｌ ＋ ｌ Ｖ ｔ
ｈ ｎ ｌよりも低くならないとｎチャンネルＭＯＳ
トランジスタＱｎはオンしないので、インバータＩＶＩ
の入力側の放電は起きない。 しかし、ワード線駆動信号Ｓｗ’がｖｔ．＋ＩＶｔｈｎ
ｌよりも低くなると、ｎチャンネルＭＯＳトランジス
タＱｎがオンし、インバータＩＶＩの入力側がこのｎチ
ャンネルＭＯＳトランジスタＱｎを通じて放電される。 従って、インバータＩＶＩの入力電圧が低下し、延いて
はインバータＩＶＩが反転して上記ＭＯＳトランジスタ
Ｑｄがオフする。すると、センスアンプが動作を停止す
る。 しかして、ｎチャンネルＭＯＳトランジスタＱｎ
はハイレベルになっていたワード線駆動信号Ｓｗ’が低
下してＶＬ＋ｌＶｔｈｎｌも低くなったか否かによって
立ち下がったか否かの判定をするといえるのである。 このように、本半導体メモリによれば、ｐチャンネルＭ
ＯＳトランジスタＱｐのゲート電極に印加する電圧Ｖ．
ｌきい値電圧Ｖｔｈｐを無視すればこれが特許請求の範
囲でいう第１の電位に相当する。）と、ｎチャンネルＭ
ＯＳトランジスタＱｎのゲート電極に印加する電圧ＶＬ
（Ｌ．’きい値電圧Ｖｔｈｎを無視すればこれが特許請
求の範囲でいう第２の電位に相当する。〉を適宜に独立
して設定し、立ち上がりも立ち下がりもそれぞれ正確に
検出することが可能になる． 第３図は比較基準電圧（Ｖ，ｌ ． ＶＬ ）発生回路
を具体的に示したワードシューレタの回路図である。 Ｑ１、Ｑ２、Ｑ３、Ｑ６は第２の比較基準電圧■，を発
生する電圧ＶＬ発生回路を構成するＭＯＳトランジスタ
で、そのうちＱ６のみは、ｐチャンネルＭＯＳトランジ
スタで、他はすべてｎチャンネルＭＯＳトランジスタで
ある。ｎチャンネルＭＯＳトランジスタＱ１、Ｑ２はｐ
チャンネルＭＯＳトランジスタＱ６のゲート・ソース間
バイアスをしてこのｐチャンネルＭＯＳトランジスタＱ
６を定電流源として機能させている。 ＲｌはｐチャンネルＭＯＳトランジスタＱ６と直列に接
続された抵抗、ｎチャンネルＭｏｓトランジスタＱ３は
該抵抗Ｒ１とアースとの間に接続されており、この抵抗
Ｒ１とｎチャンネルＭＯＳ｝−ランジスタＱ３によって
参照用基準電圧ＶＬを任意の値に設定することができる
。即ち、ｎチャンネルＭＯＳトランジスタＱ３は定電流
動作により一定の電圧（ゲート・ソース間電圧）Ｖｇｓ
３を発生する。そして、定電流源から供給される電流な
■とすると、ｖＬ＝Ｉ−Ｒ１＋ｖｇｓ３となるのである
。 Ｑ４、Ｑ５は２段直列接続されて第１の比較基準電圧ｖ
Ｈを発生するｎチャンネルＭＯＳトランジスタである。 尚、上記比較基準電圧（ＶＨ ，ＶＬ ）発生回路はあ
くまで一つの例に過ぎず、定電圧ダイオードを用いて欲
する参照用比較基準電圧（ＶＨ、■Ｌ）を得るようにし
たり、あるいは順方向ダイオードを多段接続して電源電
圧から順方向電圧Ｖｆの段数倍の電圧を低下させて参照
用の比較基準電圧（ＶＨ − ＶＬ ）を得るようにす
る等種々の実施態様が考えられ得る。 尚、Ｃ１、Ｃ２はｐチャンネルＭＯＳトランジスタＱｐ
％ｎチャンネルＭＯＳトランジスタＱｎのゲートとアー
スとの間に接続されたコンデンサである。このコンデン
サＣＩ，Ｃ２は、インバータＩＶＩの入力端子側のレベ
ル変動によりｐチャンネルＭＯＳトランジスタＱｐ，ｎ
チャンネルＭＯＳトランジスタＱｎを介して自身のゲー
ト電極にブートストラップがかかり参照用比較基準電圧
ＶＨ，ＶＬに変動が生じるのを防止するためのものであ
る。 （Ｈ．発明の効果） 以上に述べたように、本発明半導体メモリは、メモリセ
ルに接続されたワード線に入力するワード線駆動信号を
擬似ワード線にも入力してセンスアンプを駆動するセン
スアンプ駆動信号を発生させる半導体メモリにおいて、
上記擬似ワード線に入力されたワード線駆動信号の立ち
上がりを第１の電位でオンするｐチャンネルＭＯＳトラ
ンジスタにより検出し、上記擬似ワード線に入力された
ワード線駆動信号の立ち下がりをｎチャンネルＭＯＳト
ランジスタにより検出することにより上記センスアンプ
駆動信号を得るようにしてなることを特徴とするもので
ある。 従って、本発明半導体メモリによれば、第１の電位を立
ち上がりの検出のために参照用比較基準電圧として適切
な値に選び、第２の電位を立ち下がりの検出のための参
照用比較基準電圧として適切な値に選ぶことにより、ワ
ード線駆動信号の立ち上がりも立ち下がりも正確に検出
することができ、延いてはセンスアンプの駆動開始と駆
動停止のタイミングを適切に制御できる。従って、従来
必要としていた遅延回路を必要とせず、延いては、遅延
回路によって生じる時間の遅れもなくすことができる。
第ｌ図及び第２図は本発明半導体メモリの要部について
の説明をするためのもので、第１図は要部の基本的構成
を示す回路図、第２図は動作説明のためのワード線駆動
信号の波形図、第３図は半導体メモリの要部の具体的回
路例を示す回路図、第４図は半導体メモリの構成を示す
ブロック図、第５図は要部の従来例を示す回路図、第６
図は問題点を説明するためのワード線駆動信号の波形図
である． 符号の説明 ｌ・・・擬似ワード線、２・・・センスアンプ、Ｑｐ・
・・ｐチャンネルＭＯＳトランジスタ、Ｑｎ・・・ｎチ
ャンネルＭＯＳトランジスタ、Ｓｗ，Ｓｗ’ ・・・
ワード線駆動信号、Ｓｄ・・・センスアンプ駆動信号、 ＶＨ ・・・第１の電位、■，・・・第２の電位。 多 具体的回路例を示す回路図 第３閉 ｔ一→ Ｓ −Ｊ ’ ， （％Ｊ ＞ ′＞（−／つ
の説明をするためのもので、第１図は要部の基本的構成
を示す回路図、第２図は動作説明のためのワード線駆動
信号の波形図、第３図は半導体メモリの要部の具体的回
路例を示す回路図、第４図は半導体メモリの構成を示す
ブロック図、第５図は要部の従来例を示す回路図、第６
図は問題点を説明するためのワード線駆動信号の波形図
である． 符号の説明 ｌ・・・擬似ワード線、２・・・センスアンプ、Ｑｐ・
・・ｐチャンネルＭＯＳトランジスタ、Ｑｎ・・・ｎチ
ャンネルＭＯＳトランジスタ、Ｓｗ，Ｓｗ’ ・・・
ワード線駆動信号、Ｓｄ・・・センスアンプ駆動信号、 ＶＨ ・・・第１の電位、■，・・・第２の電位。 多 具体的回路例を示す回路図 第３閉 ｔ一→ Ｓ −Ｊ ’ ， （％Ｊ ＞ ′＞（−／つ
Claims (1)
- （１）メモリセルに接続されたワード線に入力するワー
ド線駆動信号を擬似ワード線にも入力してセンスアンプ
を駆動するセンスアンプ駆動信号を発生させる半導体メ
モリにおいて、 上記擬似ワード線に入力されたワード線駆動信号の立ち
上がりを第１の電位でオンするｐチャンネルＭＯＳトラ
ンジスタを介して検出し、上記擬似ワード線に入力され
たワード線駆動信号の立ち下がりを第２電位でオンする
ｎチャンネル ＭＯＳトランジスタを介して検出することにより上記セ
ンスアンプ駆動信号を得るようにしてなることを特徴と
する半導体メモリ
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1162429A JPH0329184A (ja) | 1989-06-25 | 1989-06-25 | 半導体メモリ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1162429A JPH0329184A (ja) | 1989-06-25 | 1989-06-25 | 半導体メモリ |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0329184A true JPH0329184A (ja) | 1991-02-07 |
Family
ID=15754440
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1162429A Pending JPH0329184A (ja) | 1989-06-25 | 1989-06-25 | 半導体メモリ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0329184A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2001250383A (ja) * | 2000-03-07 | 2001-09-14 | Stmicroelectronics Inc | ダイナミックランダムアクセスメモリ用ビット線検知回路及び方法 |
| JP2003217285A (ja) * | 2002-01-09 | 2003-07-31 | Samsung Electronics Co Ltd | 半導体メモリ装置 |
-
1989
- 1989-06-25 JP JP1162429A patent/JPH0329184A/ja active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2001250383A (ja) * | 2000-03-07 | 2001-09-14 | Stmicroelectronics Inc | ダイナミックランダムアクセスメモリ用ビット線検知回路及び方法 |
| JP2003217285A (ja) * | 2002-01-09 | 2003-07-31 | Samsung Electronics Co Ltd | 半導体メモリ装置 |
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