JPH05145382A - パルス遅延回路 - Google Patents
パルス遅延回路Info
- Publication number
- JPH05145382A JPH05145382A JP3308674A JP30867491A JPH05145382A JP H05145382 A JPH05145382 A JP H05145382A JP 3308674 A JP3308674 A JP 3308674A JP 30867491 A JP30867491 A JP 30867491A JP H05145382 A JPH05145382 A JP H05145382A
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- JP
- Japan
- Prior art keywords
- inverter circuit
- power supply
- cmos inverter
- channel mos
- circuit
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Abstract
(57)【要約】
【目的】パルス遅延時間を制御用の電源電圧に応じて可
変できる遅延回路を提供する。 【構成】２値パルスが入力されるＣＭＯＳインバータ回
路Ｎ１の正電源端子のＶＤＤとの間にＰチャネルＭＯＳ
トランジスタ３を、また負電源端子とＶＳＳとのかにＮ
チャネルＭＯＳトランジスタ４を挿入し、ＭＯＳトラン
ジスア３，４の各ゲートに制御用電源を接続する。その
制御用電源の電圧を可変させて各ドレイン電流を制御
し、ＣＭＯＳインバータ回路Ｎ１の負荷容量での充放電
時間を変えることにより、ＣＭＯＳインバータ回路Ｎ２
の出力パルスの遅延時間を可変設定できる。
変できる遅延回路を提供する。 【構成】２値パルスが入力されるＣＭＯＳインバータ回
路Ｎ１の正電源端子のＶＤＤとの間にＰチャネルＭＯＳ
トランジスタ３を、また負電源端子とＶＳＳとのかにＮ
チャネルＭＯＳトランジスタ４を挿入し、ＭＯＳトラン
ジスア３，４の各ゲートに制御用電源を接続する。その
制御用電源の電圧を可変させて各ドレイン電流を制御
し、ＣＭＯＳインバータ回路Ｎ１の負荷容量での充放電
時間を変えることにより、ＣＭＯＳインバータ回路Ｎ２
の出力パルスの遅延時間を可変設定できる。
Description
【０００１】
【産業上の利用分野】本発明はパルス遅延回路に関し、
特にＣＭＯＳ・ＬＳＩ論理回路におけるパルス遅延回路
に関する。
特にＣＭＯＳ・ＬＳＩ論理回路におけるパルス遅延回路
に関する。
【０００２】
【従来の技術】従来のこの種のパルス遅延回路は、図３
に示すように、複数のＣＭＯＳインバータ回路Ｎ１〜Ｎ
ｍを直列に接続して構成されてる。１個のＣＭＯＳイン
バータ回路の遅延時間は通常１ｎＳ以下であり、遅延時
間を大とするためには直列接続の段数を増やす必要があ
る。さらに、遅延時間を可変するには、ＣＭＯＳインバ
ータ回路Ｎ１〜Ｎｍの段間にタップを設けてこれをスイ
ッチＳＷで選択する必要がある。
に示すように、複数のＣＭＯＳインバータ回路Ｎ１〜Ｎ
ｍを直列に接続して構成されてる。１個のＣＭＯＳイン
バータ回路の遅延時間は通常１ｎＳ以下であり、遅延時
間を大とするためには直列接続の段数を増やす必要があ
る。さらに、遅延時間を可変するには、ＣＭＯＳインバ
ータ回路Ｎ１〜Ｎｍの段間にタップを設けてこれをスイ
ッチＳＷで選択する必要がある。
【０００３】ＣＭＯＳインバータ回路の段数を減らすに
は、図４に示すように、ＣＭＯＳインバータ回路Ｎ１，
Ｎ２を直列接続し、その接続点とグランドと間に容量を
接続し、出力波形の立上りおよび立下りの傾斜を緩かに
て遅延を得る構成が使用される。同図において、入力パ
ルスはＣＭＯＳインバータ回路Ｎ１にて反転し且つ容量
９あるいは１０により波形が鈍り、これに応じてＣＭＯ
Ｓインバータ回路Ｎ２に遅延した出力したパルスが得ら
れる。遅延時間を可変制御するには、容量９あるいは１
０の値をスイッチＳＷで選択する必要がある。
は、図４に示すように、ＣＭＯＳインバータ回路Ｎ１，
Ｎ２を直列接続し、その接続点とグランドと間に容量を
接続し、出力波形の立上りおよび立下りの傾斜を緩かに
て遅延を得る構成が使用される。同図において、入力パ
ルスはＣＭＯＳインバータ回路Ｎ１にて反転し且つ容量
９あるいは１０により波形が鈍り、これに応じてＣＭＯ
Ｓインバータ回路Ｎ２に遅延した出力したパルスが得ら
れる。遅延時間を可変制御するには、容量９あるいは１
０の値をスイッチＳＷで選択する必要がある。
【０００４】
【発明が解決しようとする課題】上記の従来のパルス遅
延回路のうち、図３に示す回路では、ＣＭＯＳインバー
タ回路１個当りの遅延時間が小さいため、必要な遅延時
間を得るためにはＣＭＯＳインバータ回路の個数を増や
す必要があり、そのためＬＳＩ上での占有面積が大とな
る欠点がある。また図４の回路では、ＣＭＯＳインバー
タ回路の使用個数は少なくてすむが、容量９および１０
をＬＳＩ上に作るための製造プロセスが必要になるとい
う欠点がある。
延回路のうち、図３に示す回路では、ＣＭＯＳインバー
タ回路１個当りの遅延時間が小さいため、必要な遅延時
間を得るためにはＣＭＯＳインバータ回路の個数を増や
す必要があり、そのためＬＳＩ上での占有面積が大とな
る欠点がある。また図４の回路では、ＣＭＯＳインバー
タ回路の使用個数は少なくてすむが、容量９および１０
をＬＳＩ上に作るための製造プロセスが必要になるとい
う欠点がある。
【０００５】さらに、遅延時間可変制御するにはスイッ
チＳＷが必要となり、回路素子数が増加するとともに、
遅延量を連続的に制御できないという欠点もある。
チＳＷが必要となり、回路素子数が増加するとともに、
遅延量を連続的に制御できないという欠点もある。
【０００６】
【課題を解決するための手段】本発明のパルス遅延回路
は、入力端に与えられる２値パルスを反転送出する第１
のＣＭＯＳインバータ回路と、ドレインを前記第１のＣ
ＭＯＳインバータ回路の正電源端子に接続し、ゲートを
第１の制御電源に接続し、ソースを電圧可変の正電源に
接続したＰチャネルＭＯＳトランジスタと、ドレインを
前記第１のＣＭＯＳインバータ回路の負電源端子に接続
し、ゲートを第２の制御電源に接続し、ソースを電圧可
変の負電源に接続したＮチャネルＭＯＳトランジスタ
と、入力端に与えられる前記第１のＣＭＯＳインバータ
回路の送出パルスを反転出力する第２のＣＭＯＳインバ
ータ回路とを備えている。
は、入力端に与えられる２値パルスを反転送出する第１
のＣＭＯＳインバータ回路と、ドレインを前記第１のＣ
ＭＯＳインバータ回路の正電源端子に接続し、ゲートを
第１の制御電源に接続し、ソースを電圧可変の正電源に
接続したＰチャネルＭＯＳトランジスタと、ドレインを
前記第１のＣＭＯＳインバータ回路の負電源端子に接続
し、ゲートを第２の制御電源に接続し、ソースを電圧可
変の負電源に接続したＮチャネルＭＯＳトランジスタ
と、入力端に与えられる前記第１のＣＭＯＳインバータ
回路の送出パルスを反転出力する第２のＣＭＯＳインバ
ータ回路とを備えている。
【０００７】
【実施例】次に本発明について図面を参照して説明す
る。
る。
【０００８】図１は本発明の一実施例を回路図である。
入力パルスを入力端子に接続したＣＭＯＳインバータ回
路Ｎ１と、ドレインをＣＭＯＳインバータ回路Ｎ１の正
電源端子（＋）に接続し、ゲートを制御電源５に接続
し、ソースを直流電源ＶＤＤに接続したＰチャネルＭＯ
Ｓトランジスタ３と、ドレインをＣＭＯＳインバータ回
路Ｎ１の負電源端子（−）に接続し、ゲーとを制御電源
６に接続し、ソースを直流電圧ＶＳＳに接続したＮチャ
ネルＭＯＳトランジスタ４と、入力端子をＣＭＯＳイン
バータ回路Ｎ１の出力端子に接続したＣＭＯＳインバー
タ回路Ｎ２とで構成されている。
入力パルスを入力端子に接続したＣＭＯＳインバータ回
路Ｎ１と、ドレインをＣＭＯＳインバータ回路Ｎ１の正
電源端子（＋）に接続し、ゲートを制御電源５に接続
し、ソースを直流電源ＶＤＤに接続したＰチャネルＭＯ
Ｓトランジスタ３と、ドレインをＣＭＯＳインバータ回
路Ｎ１の負電源端子（−）に接続し、ゲーとを制御電源
６に接続し、ソースを直流電圧ＶＳＳに接続したＮチャ
ネルＭＯＳトランジスタ４と、入力端子をＣＭＯＳイン
バータ回路Ｎ１の出力端子に接続したＣＭＯＳインバー
タ回路Ｎ２とで構成されている。
【０００９】ＭＯＳトランジスタのゲート・ソース間の
電圧をＶＧＳ、しきい値電圧をＶＴＨ、ドレイン電流を
ＩＤとすると、飽和領域でのドレイン電流ＩＤは次式で
表せる。
電圧をＶＧＳ、しきい値電圧をＶＴＨ、ドレイン電流を
ＩＤとすると、飽和領域でのドレイン電流ＩＤは次式で
表せる。
【００１０】ＩＤ＝β（ＶＧＳ−ＶＴＨ）2 ／２ ここで、βは定数であり、ＶＴＨも定数である。よって
ＩＤはＶＧＳの関数であり、ＶＧＳが一定値ならばＩＤ
は定電流となる。
ＩＤはＶＧＳの関数であり、ＶＧＳが一定値ならばＩＤ
は定電流となる。
【００１１】入力パルス電圧が論理レベル“Ｈ”から論
理レベル“Ｌ”に変化すると、ＣＭＯＳインバータ回路
Ｎ１の出力電圧は“Ｌ”から“Ｈ”に変化するが、負荷
容量を充電する電流は直流電圧ＶＤＤから、Ｐチャネル
ＭＯＳトランジスタ３、ＣＭＯＳインバータ回路Ｎ１の
正電源端子（＋）、負荷容量への経路で流れる。ここ
で、ＰチャネルＭＯＳトランジスタ３のドレイン電流の
ＩＤＰ、ＣＭＯＳインバータ回路Ｎ２のしきい値電圧を
ＶＴ、負荷容量をＣＮとすると、ＣＭＯＳインバータ回
路Ｎの出力電圧がＶＴに達する時間ＴＰの次の式で表せ
る。
理レベル“Ｌ”に変化すると、ＣＭＯＳインバータ回路
Ｎ１の出力電圧は“Ｌ”から“Ｈ”に変化するが、負荷
容量を充電する電流は直流電圧ＶＤＤから、Ｐチャネル
ＭＯＳトランジスタ３、ＣＭＯＳインバータ回路Ｎ１の
正電源端子（＋）、負荷容量への経路で流れる。ここ
で、ＰチャネルＭＯＳトランジスタ３のドレイン電流の
ＩＤＰ、ＣＭＯＳインバータ回路Ｎ２のしきい値電圧を
ＶＴ、負荷容量をＣＮとすると、ＣＭＯＳインバータ回
路Ｎの出力電圧がＶＴに達する時間ＴＰの次の式で表せ
る。
【００１２】ＩＤＰ×ＴＰ＝ＣＬ×ＶＴ 上式にて、負荷容量ＣＬおよびしきい値電圧ＶＴは一定
値であるから、ＰチャネルＭＯＳトランジスタ３のドレ
イン電流ＩＤＰに応じて時間ＴＰが決まることがわか
る。負荷容量ＣＬは、ＣＭＯＳインバータ回路Ｎ２の入
力容量で、きわめて小さい値であり、さらにＩＤＰを小
さくすると時間ＴＰを大にすることができる。たとえ
ば、ＣＬ＝０．０１ｐＦ、ＶＴ＝２．５Ｖ、ＩＤＤ＝１
μＡとするとＴＰ＝２５ｎＳという遅延時間が得られ
る。
値であるから、ＰチャネルＭＯＳトランジスタ３のドレ
イン電流ＩＤＰに応じて時間ＴＰが決まることがわか
る。負荷容量ＣＬは、ＣＭＯＳインバータ回路Ｎ２の入
力容量で、きわめて小さい値であり、さらにＩＤＰを小
さくすると時間ＴＰを大にすることができる。たとえ
ば、ＣＬ＝０．０１ｐＦ、ＶＴ＝２．５Ｖ、ＩＤＤ＝１
μＡとするとＴＰ＝２５ｎＳという遅延時間が得られ
る。
【００１３】次に、入力パルス電圧が論理レベル“Ｌ”
から論理レベル“Ｈ”に変化するときには、負荷容量を
放電させる電流は、負荷容量から、ＣＭＯＳインバータ
回路Ｎ１の負電源端子（−）、ＮチャネルＭＯＳトラン
ジスタ４、直流電圧ＶＳＳへの経路で流れる。Ｎチャネ
ルＭＯＳトランジスタ４のドレイン電流をＩＤＮとする
と、ＣＭＯＳインバータ回路Ｎ１の出力電圧がしきい値
電圧ＶＴに達する時間ＴＮは次の式で表せる。
から論理レベル“Ｈ”に変化するときには、負荷容量を
放電させる電流は、負荷容量から、ＣＭＯＳインバータ
回路Ｎ１の負電源端子（−）、ＮチャネルＭＯＳトラン
ジスタ４、直流電圧ＶＳＳへの経路で流れる。Ｎチャネ
ルＭＯＳトランジスタ４のドレイン電流をＩＤＮとする
と、ＣＭＯＳインバータ回路Ｎ１の出力電圧がしきい値
電圧ＶＴに達する時間ＴＮは次の式で表せる。
【００１４】ＩＤＮ×ＴＮ＝ＣＬ×ＶＴ この式から、時間ＴＮはＮチャネルＭＯＳトランジスタ
のドレイン電流によって決定される。負荷容量は前述し
たように小さい値であり、ＩＤＰを小さくすると時間Ｔ
Ｎを大とすることが出来る。
のドレイン電流によって決定される。負荷容量は前述し
たように小さい値であり、ＩＤＰを小さくすると時間Ｔ
Ｎを大とすることが出来る。
【００１５】図２は本実施例における信号波形図であ
り、入力パルス電圧がＶＳＳからＶＤＤに変化すると、
ＮチャネルＭＯＳトランジスタＳのドレイン電流ＩＤＮ
がＣＭＯＳインバータ回路Ｎ１の負荷容量ＣＬの電化を
放電し、その電力電圧はＶＤＤから一定の勾配で硬化
し、ＣＭＯＳインバータ回路Ｎ２のしきい値電圧ＶＴに
達すると、その出力電圧は反転してＶＳＳからＶＤＤに
変化する。次いで入力信号ＶＤＤからＶＳＳに変化する
ときには、ＰチャネルＭＯＳトランジスタ３のドレイン
電流ＩＤＰがＣＭＯＳインバータ回路Ｎ１の負荷容量Ｃ
Ｌを充電し、その出力電圧はＶＳＳから一定の勾配で上
昇し、ＣＭＯＳインバータ回路Ｎ２のしきい値電圧ＶＴ
に達すると、その出力電圧は反転しＶＤＤからＶＳＳに
変化する。
り、入力パルス電圧がＶＳＳからＶＤＤに変化すると、
ＮチャネルＭＯＳトランジスタＳのドレイン電流ＩＤＮ
がＣＭＯＳインバータ回路Ｎ１の負荷容量ＣＬの電化を
放電し、その電力電圧はＶＤＤから一定の勾配で硬化
し、ＣＭＯＳインバータ回路Ｎ２のしきい値電圧ＶＴに
達すると、その出力電圧は反転してＶＳＳからＶＤＤに
変化する。次いで入力信号ＶＤＤからＶＳＳに変化する
ときには、ＰチャネルＭＯＳトランジスタ３のドレイン
電流ＩＤＰがＣＭＯＳインバータ回路Ｎ１の負荷容量Ｃ
Ｌを充電し、その出力電圧はＶＳＳから一定の勾配で上
昇し、ＣＭＯＳインバータ回路Ｎ２のしきい値電圧ＶＴ
に達すると、その出力電圧は反転しＶＤＤからＶＳＳに
変化する。
【００１６】本実施例では、ＰチャネルＭＯＳトランジ
スタ３とＮチャネルＭＯＳトランジスタ４とに流す電流
をおのおの連続的に可変制御できるので、遅延時間を連
続的に設定できる。また、ＰチャネルＭＯＳトランジス
タ３とＮチャネルＭＯＳトランジスタ４に流す電流おの
おの独立に設定できるので、入力パルスの立ち上がりの
遅延時間と立ち下がりの遅延時間とをおのおの独立に設
定できる。
スタ３とＮチャネルＭＯＳトランジスタ４とに流す電流
をおのおの連続的に可変制御できるので、遅延時間を連
続的に設定できる。また、ＰチャネルＭＯＳトランジス
タ３とＮチャネルＭＯＳトランジスタ４に流す電流おの
おの独立に設定できるので、入力パルスの立ち上がりの
遅延時間と立ち下がりの遅延時間とをおのおの独立に設
定できる。
【００１７】
【発明の効果】以上説明したように本発明によれば、Ｃ
ＭＯＳインバータ回路の正、負電源端子にＭＯＳトラン
ジスタを挿入してそのＭＯＳトランジスタのゲート電圧
を制御することにより、遅延時間を可変制御することが
でき、またＣＭＯＳインバータ回路の個数を増やさずに
遅延時間を大とすることができる。その上、容量素子を
必要としないので、ＬＳＩの製造プロセスを増加させず
に済む。
ＭＯＳインバータ回路の正、負電源端子にＭＯＳトラン
ジスタを挿入してそのＭＯＳトランジスタのゲート電圧
を制御することにより、遅延時間を可変制御することが
でき、またＣＭＯＳインバータ回路の個数を増やさずに
遅延時間を大とすることができる。その上、容量素子を
必要としないので、ＬＳＩの製造プロセスを増加させず
に済む。
【図１】本発明の実施例の回路図
【図２】本発明の実施例における信号波形図
【図３】従来のパルス遅延回路の回路図
【図４】従来のパルス遅延回路の回路図
Ｎ１〜Ｎｍ ＣＭＯＳインバータ回路 ３ ＰチャネルＭＯＳトランジスタ ４ ＮチャネルＭＯＳトランジスタ ５，６ 制御電源 ９，１０ 容量
Claims (1)
- 【請求項１】 入力端に与えられる２値パルスを反転送
出する第１のＣＭＯＳインバータ回路と、ドレインを前
記第１のＣＭＯＳインバータ回路の正電源端子に接続
し、ゲートを第１の制御電源に接続し、ソースを電圧可
変の正電源に接続したＰチャネルＭＯＳトランジスタ
と、ドレインを前記第１のＣＭＯＳインバータ回路の負
電源端子に接続し、ゲートを第２の制御電源に接続し、
ソースを電圧可変の負電源に接続したＮチャネルＭＯＳ
トランジスタと、入力端に与えられる前記第１のＣＭＯ
Ｓインバータ回路の送出パルスを反転出力する第２のＣ
ＭＯＳインバータ回路とを備えていることを特徴とする
パルス遅延回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3308674A JPH05145382A (ja) | 1991-11-25 | 1991-11-25 | パルス遅延回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3308674A JPH05145382A (ja) | 1991-11-25 | 1991-11-25 | パルス遅延回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH05145382A true JPH05145382A (ja) | 1993-06-11 |
Family
ID=17983924
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP3308674A Withdrawn JPH05145382A (ja) | 1991-11-25 | 1991-11-25 | パルス遅延回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH05145382A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2005060098A1 (ja) * | 2003-12-18 | 2005-06-30 | Advantest Corporation | 遅延回路、及び試験装置 |
| KR101005156B1 (ko) * | 2003-05-30 | 2011-01-04 | 주식회사 하이닉스반도체 | 지연 회로 |
-
1991
- 1991-11-25 JP JP3308674A patent/JPH05145382A/ja not_active Withdrawn
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR101005156B1 (ko) * | 2003-05-30 | 2011-01-04 | 주식회사 하이닉스반도체 | 지연 회로 |
| WO2005060098A1 (ja) * | 2003-12-18 | 2005-06-30 | Advantest Corporation | 遅延回路、及び試験装置 |
| JPWO2005060098A1 (ja) * | 2003-12-18 | 2007-07-12 | 株式会社アドバンテスト | 遅延回路、及び試験装置 |
| US7511547B2 (en) | 2003-12-18 | 2009-03-31 | Advantest Corporation | Delay circuit, and testing apparatus |
| JP4558649B2 (ja) * | 2003-12-18 | 2010-10-06 | 株式会社アドバンテスト | 遅延回路、及び試験装置 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A300 | Withdrawal of application because of no request for examination |
Free format text: JAPANESE INTERMEDIATE CODE: A300 Effective date: 19990204 |