WO2005060098A1 - 遅延回路、及び試験装置 - Google Patents

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Masakatsu Suda
Shusuke Kantake
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Advantest Corporation
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Definitions

  • the present invention relates to a delay circuit for delaying an input signal by a desired time, a timing generator for generating a desired timing, and a test apparatus for testing an electronic device.
  • the present invention relates to a delay circuit having a small variable delay amount and requiring no linearize memory, and a small circuit scale.
  • a test apparatus for testing an electronic device supplies a signal to the semiconductor device at a desired timing.
  • the test apparatus includes a timing generator that generates a timing signal for defining the timing.
  • FIG. 11 is a diagram illustrating an example of a configuration of a timing generator 300 provided in a conventional test apparatus.
  • the timing generator 300 includes a counter 310, a timing memory 312, an exclusive OR circuit 314, an AND circuit 316, a linearize memory 318, and a variable delay circuit 320.
  • the counter 310, the exclusive OR circuit 314, and the AND circuit 316 generate a delay that is an integer multiple of the period of the given reference clock Ref Clk. That is, the counter 310 receives the reference clock Ref elk and outputs a count value obtained by counting the number of pulses of the reference clock.
  • the timing memory 312 receives the timing set signal TS indicating the timing of the timing signal to be generated by the timing generator 300, and outputs a control signal corresponding to the upper bit of the timing set signal to the exclusive OR circuit 314.
  • the timing set signal is data indicating a delay amount by which the reference clock is to be delayed
  • the timing memory 312 calculates a quotient obtained by dividing the delay amount by the cycle of the reference clock.
  • Output to The exclusive OR circuit 314 outputs an H logic signal when the count value given from the counter 310 matches the value given from the timing memory 312. The signal of is output.
  • the AND circuit 316 outputs the logical product of the signal supplied from the exclusive OR circuit 314 and the reference clock.
  • the timing memory 312 outputs a control signal corresponding to the lower bits of the timing set signal to the linearization memory 318.
  • the timing memory 312 supplies the linearization memory 318 with delay setting data corresponding to the remainder obtained by dividing the amount of delay indicated by the timing signal by the period of the reference clock.
  • Linearization memory 318 controls the amount of delay in variable delay circuit 320 based on the provided delay setting data.
  • the variable delay circuit 320 delays the signal output from the AND circuit 316 and outputs the delayed signal to the outside as a timing signal.
  • Linearization memory 318 stores control data corresponding to linearization of delay setting data in minute variable delay circuit 320.
  • FIG. 12 is a diagram showing a configuration of a conventional variable delay circuit 320.
  • the variable delay circuit 320 has a plurality of buffers 324, a multiplexer 322, and a minute delay unit 330.
  • the plurality of buffers 324 are connected in series, and sequentially delay the signal output from the AND circuit 316.
  • the multiplexer 322 selects a signal output from any of the buffers 324 based on the control data supplied from the linearize memory 318, and outputs the signal to the minute delay unit 330. As a result, a delay that is an integral multiple of the delay amount in the buffer 324 is generated.
  • the minute delay unit 330 generates a delay having a delay step smaller than that of the delay in the buffer 324 and a maximum delay substantially equal to the delay of the buffer 324-stages. At this time, it is preferable that the maximum delay amount of the minute delay section 330 is designed to be redundant so that manufacturing delays and the like can be absorbed with respect to the delay of the buffer 324 stages.
  • the minute delay unit 330 includes, for example, a buffer 326 and a variable capacitance 328, and generates a desired minute delay by changing the capacitance of the variable capacitance according to control data.
  • the delay time in the conventional minute delay section 330 is determined by the current by which the buffer 326 charges and discharges the variable capacitor 328, and the capacity of the variable capacitor 328.
  • the charge / discharge current and capacity fluctuate due to process variations, voltage or temperature fluctuations. Therefore, the minute delay section 33 An error may occur in the delay amount at 0.
  • FIG. 13 is a diagram illustrating a delay amount in the minute delay unit 330 with respect to control data given to the minute delay unit 330 by the linearize memory 318. Due to the factors described above, the delay amount in the minute delay unit 330 fluctuates about 0.6 times to 1.5 times the typical value. In such a case, the ratio between the maximum value and the minimum value of the delay fluctuation is about 23 times, and the fluctuation of the delay cannot be ignored.
  • the delay amount in the minute delay unit 330 is actually measured for each process, voltage, temperature, and the like, and the delay setting data given to the linearize memory 318 and the actual
  • the delay setting data and the control data are stored in the linearization memory 318 in association with each other so that the delay amount becomes equal.
  • the ratio between the maximum value and the minimum value of the variation of the delay amount is about 23 times, so the number of bits of the control data stored in the linearize memory 318 is smaller than that of the delay setting data. Bit increases. Therefore, the linearize memory 318 needs to store a large amount of data for compensating for process variations, voltage or temperature variations.
  • the address of the linearize memory 318 is 12 bits (4096word).
  • the number of bits of the control data increases to correct the fluctuation, and about 15 bits are required. That is, the linearize memory 318 requires a storage area of about 4096 w ⁇ 15 bits, and occupies most of the circuit size of the timing generator 300.
  • an object of the present invention is to provide a delay circuit and a test apparatus that can solve the above-described problems. This object is achieved by a combination of features described in independent claims.
  • the dependent claims define further advantageous embodiments of the present invention.
  • a delay circuit which delays an input signal according to a desired delay time setting and outputs the delayed signal, wherein the delay is based on a given supply current.
  • a delay element that delays and outputs an input signal for a time, a current supply unit that generates a supply current, a voltage generation unit that generates a basic voltage according to the delay time setting, and a current supply unit.
  • a delay circuit including a control unit that converts a basic voltage into a control voltage and supplies the control voltage to a current supply unit in accordance with characteristics of a current supply unit that generates a supply current to the supply unit.
  • the current supply unit has a predetermined conductivity characteristic, has a first MOS transistor that supplies a drain current as a supply current to the delay element, and the control unit operates in a state where the first MOS transistor operates in a saturation region.
  • a first control voltage may be generated and supplied to the gate terminal of the first MS transistor.
  • the control unit has a third MS transistor that controls the magnitude of the control current generated by the control unit based on the basic voltage, and the control unit performs a first control based on the control current.
  • a voltage may be generated.
  • the delay element is an inverter that delays and outputs an input signal by charging and discharging an output capacitance according to an input signal.
  • the first MOS transistor charges the output capacitance of the inverter.
  • the current supply unit further includes a second MOS transistor that supplies the inverter with a discharge current for discharging the output capacity of the inverter, and the control unit based on the control current.
  • a second control voltage that causes the second MOS transistor to operate in the saturation region may be generated and supplied to the gate terminal of the second MOS transistor.
  • the first MOS transistor is a p-channel MOS transistor
  • the second MOS transistor is an n-channel MOS transistor
  • the first MOS transistor and the second MOS transistor have the same gate.
  • the drain current may be substantially the same when the voltage and the drain voltage are given.
  • the voltage generation unit includes a basic current source that generates a predetermined basic current, a current that amplifies the basic current based on a delay time setting, and generates a basic voltage based on the amplified basic current. And a voltage converter.
  • the current-voltage converter includes a plurality of delay amount conversion current generation circuits that amplify the basic current at different magnifications, and one or more of the plurality of delay amount conversion current generation circuits based on a desired delay time setting.
  • a selection unit that selects a plurality of delay amount conversion current generation circuits; and a converter that generates a basic voltage based on a sum of currents amplified by the delay amount conversion current generation circuits selected by the selection unit.
  • the current-voltage converter further includes an offset current generation circuit that generates a predetermined offset current for operating the first MOS transistor in a saturation region, and the converter further includes: To generate the basic voltage.
  • Each of the delay amount conversion current generation circuits is provided in parallel with the delay amount conversion current path electrically connected to the converter, and the dummy not connected to the converter electrically.
  • a current path, and the selection section allows the current amplified by the selected delay amount conversion current generation circuit to flow through the delay amount conversion current path and supplied to the converter, and the delay amount conversion current generation circuit that is not selected amplifies the current.
  • the generated current may flow through the dummy current path.
  • a control current is supplied to a drain terminal, a basic voltage for controlling a control current is supplied to a gate terminal, and a control unit generates a third MOS transistor generated by the control current.
  • the first control voltage may be generated based on a potential difference between a drain terminal and a source terminal of the transistor.
  • the gate terminal of the third MOS transistor and the gate terminal of the first MOS transistor may be electrically connected.
  • the control unit further includes a fourth MOS transistor having a source terminal supplied with a control current, and the control unit is configured to generate a control current between the drain terminal and the source terminal of the fourth MOS transistor by the control current.
  • the second control voltage may be generated based on the potential difference.
  • the gate terminal of the fourth MOS transistor, the drain terminal of the fourth MOS transistor, and the gate terminal of the second MOS transistor may be electrically connected.
  • the fourth MOS transistor may be a p-channel MOS transistor, and the third MOS transistor may be an n-channel MOS transistor.
  • the offset current generation circuit operates the third M ⁇ S transistor and the fourth M ⁇ S transistor in a linear region and sets the first M ⁇ S transistor and the It is also possible to generate an offset current large enough to operate the 2M ⁇ S transistor in the saturation region.
  • a control current is supplied to a drain terminal, a basic voltage for controlling the control current is supplied to a gate terminal, and a control unit generates a third transistor generated by the control current.
  • ⁇ Based on the potential difference between the drain terminal and the source terminal of the S A control voltage may be generated.
  • the second MOS transistor and the third MOS transistor are current mirror-connected, and supply current force S having a magnitude corresponding to a control current flowing through the third MOS transistor, flowing through the second MOS transistor. I'm sorry.
  • the control unit further includes a fourth MOS transistor to which a control current is supplied to the source terminal.
  • the control unit includes a fourth MOS transistor having a drain terminal and a source terminal which are generated by the control current.
  • the first control voltage may be generated based on the potential difference between.
  • the first M ⁇ S transistor and the fourth MOS transistor are current-mirror connected, and supply current having a magnitude corresponding to a control current flowing through the fourth M ⁇ S transistor is supplied to the first MOS transistor. It may flow.
  • the fourth MS transistor may be a p-channel MS transistor, and the third MS transistor may be an n-channel MS transistor.
  • the offset current generation circuit has a size for operating the first MOS transistor, the second MOS transistor, the third MOS transistor, and the fourth MOS transistor in the saturation region within the range of the delay time setting. May be generated.
  • the basic current source generates a plurality of basic currents of different magnitudes according to the resolution of the delay time setting, and the current-voltage converter amplifies each of the basic currents according to the delay time setting.
  • a basic voltage may be generated based on the sum of a plurality of amplified basic currents.
  • the basic current source includes a first reference current source that generates a first reference current of a predetermined magnitude, and a second reference current that is an integral multiple of the reference current.
  • a second reference current source that generates the reference current and a plurality of basic current converters that generate basic currents of different magnitudes based on the first reference current and the second reference current.
  • the conversion section includes a first amplification section that amplifies the first reference current to an integral multiple, a second amplification section that amplifies the second reference current to an integral multiple, and a second amplification section.
  • a reference current synthesis unit that generates, as a basic current, a sum of the first reference current amplified by the one amplification unit and the second reference current amplified by the second amplification unit may be included.
  • the basic current source divides the first basic current into a plurality of transistors provided in parallel, and a current source that generates a first basic current having a predetermined magnitude.
  • the current-voltage converter amplifies the smallest basic current among the plurality of basic currents based on the delay time setting, and the offset current generation circuit amplifies each of the plurality of basic currents to generate an offset current. You can.
  • the offset current generation circuit generates an offset current by amplifying one or more basic currents including at least the largest basic current among the plurality of currents.
  • One or more basic currents including at least the smallest basic current among the currents may be amplified based on the delay time setting.
  • a test apparatus for testing an electronic device comprising: a pattern generator for generating a test pattern for testing the electronic device; and a test pattern formed by shaping the test pattern.
  • the timing generator has a delay time based on the supplied current, A delay element that delays the reference clock and outputs it to the waveform shaper to control the timing of supplying the test pattern, a current supply that generates the supply current, and a voltage generator that generates the basic voltage according to the delay time setting And a control unit that converts the basic voltage into a control voltage and supplies the control voltage to the current supply unit according to the characteristics of the current supply unit that generates a supply current to the current supply unit. Ken apparatus to provide.
  • FIG. 1 is a diagram showing an example of a configuration of a test apparatus 100 according to an embodiment of the present invention.
  • FIG. 2 is a diagram showing an example of a configuration of a minute variable delay circuit 20 included in a timing generator 16.
  • FIG. 3 is a diagram showing a relationship between a power supply current and a delay amount in a buffer 176.
  • Garden 4 An example of the configuration of a delay circuit functioning as the timing generator 16 is shown.
  • FIG. 5 shows another example of the configuration of the delay unit 26.
  • FIG. 6 is a diagram illustrating an example of characteristics of the delay unit 26 illustrated in FIG. 4 and the delay unit 26 illustrated in FIG.
  • FIG. 6A shows the characteristics of the delay unit 26 shown in FIG. 4
  • FIG. 6B shows the characteristics of the delay unit 26 shown in FIG.
  • FIG. 7 is a diagram showing another example of the configuration of the basic current source 22.
  • FIG. 8 is a diagram showing still another example of the configuration of the basic current source 22.
  • FIG. 9 is a diagram showing another example of the configuration of the current / voltage converter 24.
  • FIG. 10 is a view showing still another example of the configuration of the current-voltage converter 24.
  • Garden 11 is a diagram showing an example of the configuration of a timing generator 300 included in a conventional test apparatus.
  • Garden 12 is a diagram showing the configuration of a conventional variable delay circuit 320.
  • FIG. 13 is a diagram showing a delay amount in the minute delay section 330 with respect to control data given to the minute delay section 330 by the linearize memory 318.
  • FIG. 1 shows an example of a configuration of a test apparatus 100 according to an embodiment of the present invention.
  • the test apparatus 100 tests an electronic device 200 such as a semiconductor element.
  • the test apparatus 100 includes a pattern generator 10, a waveform shaper 12, a timing generator 16, and a determination unit 14.
  • the pattern generator 10 generates a test pattern for testing the electronic device 200, and supplies the generated test pattern to the waveform shaper 12.
  • the waveform shaper 12 supplies a test signal obtained by shaping the received test pattern to the electronic device 200 according to the timing given from the timing generator 16.
  • the timing generator 16 is, for example, a delay circuit.
  • the timing generator 16 delays a given reference clock by a desired delay amount and supplies the delayed reference clock to the waveform shaper 12, thereby providing a timing at which the waveform shaper 12 supplies a test signal. Control.
  • the timing generator 16 may have substantially the same function and configuration as the timing generator 300 described with reference to FIG.
  • the timing generator 16 in this example has a minute variable delay circuit 20 described later in FIG. 2 instead of the minute delay unit 330 in the configuration of the timing generator 300.
  • the determination unit 14 determines the quality of the electronic device 200 by comparing the output signal output by the electronic device in accordance with the test signal with the expected value signal given from the pattern generator 10. I do.
  • FIG. 2 is a diagram showing an example of the configuration of the minute variable delay circuit 20 included in the timing generator 16.
  • the minute variable delay circuit 20 includes a first register 162, a second register 164, a first DAC 168, a second DAC 166, a calorie calculator 170, a noise circuit 172, a buffer 176, and currents Cl74 and 178.
  • the minute variable delay circuit 20 in this example generates a current proportional to the delay setting data given from the timing memory 312, and supplies the power to the buffer 176 in accordance with the current. This is a circuit that controls the amount of delay by controlling the current.
  • the buffer 176 delays and outputs the signal output by the AND circuit 316, and the current sources 174 and 178 define the power supply current of the buffer 176.
  • the minute variable delay circuit 20 is configured such that the delay setting data supplied from the timing memory 312 under the conditions of the voltage and temperature at which the variation of the delay amount becomes maximum (slow). Each component is formed such that the actual delay amount becomes equal to the actual delay amount. Therefore, the first register 162 and the second register 164 have the same delay setting data as the actual delay amount provided from the timing memory 312 under the conditions of the voltage, temperature, and the like at which the fluctuation of the delay amount becomes maximum (slow). Is stored.
  • the first DAC 168 receives the delay setting data from the timing memory 312, and generates a current proportional to the delay setting data.
  • the second register 164 stores a correction value for correcting the current output from the first DAC 168. For example, a variation rate of the delay amount due to a variation in process variation, voltage, temperature, or the like measured in advance is stored.
  • the first DAC 168 controls the ratio between the delay setting data and the output current based on the rate of change. By such control, it is possible to generate a current in which the fluctuation of the delay amount is corrected.
  • the bias circuit 172 receives an output current from the first DAC 168 via the adder 170, and controls a power supply current supplied from the current sources 174 and 178 to the buffer 176 based on the output current. By such control, the delay amount in the buffer 176 can be controlled to a desired delay amount substantially equal to the delay setting data.
  • the buffer 176 is formed of, for example, a CMOS circuit, and the relationship between the supplied power supply current and the amount of delay is indicated by a hyperbola.
  • the second DAC 166 generates an offset current that operates the buffer 176 in a region where the relationship between the power supply current and the delay amount can be approximated by a straight line.
  • the adder 170 adds the offset current to the output current of the first DAC 168 and outputs the result to the bias circuit 172.
  • FIG. 3 is a diagram showing the relationship between the power supply current and the amount of delay in the buffer 176.
  • the horizontal axis represents the power supply current supplied to the buffer 176
  • the vertical axis represents the amount of delay.
  • the second DAC 166 generates an offset current for shifting the operation area of the buffer 176 to the linear approximation area between A and B shown in FIG.
  • the second DAC16 6 generates an offset current corresponding to point A.
  • the first register 162 stores in advance a set value for generating the offset current. The set value is determined in advance by the characteristics of the buffer 176 or the like.
  • the minute variable delay circuit 20 in this example only the first register 162 and the second register 164 for correction are required, the storage amount is large, and the linearize memory 318 is used. With no circuit configuration, it is possible to compensate for variations in the amount of delay.
  • FIG. 4 shows an example of a detailed configuration of the minute variable delay circuit 20.
  • the minute variable delay circuit 20 has a voltage generator 23 and a delay unit 26 that generate a basic voltage according to the delay time setting, and the voltage generator 23 has a basic current source 22 and a current-voltage converter 24.
  • SOS5 shown in FIG. 4 corresponds to the delay setting data indicating the delay time setting described in FIG. 2, and the offset current generation circuit corresponds to the second DAC 166 described in FIG.
  • the generation circuit 40 corresponds to the first DAC 168 described in FIG. 2
  • the voltage conversion circuit 49 and the delay unit 26 correspond to the addition unit 170, the bias circuit 172, and the current sources 174 and 178 in FIG.
  • the basic current source 22 generates a predetermined DC basic current. Then, the current-voltage converter 24 generates a basic voltage based on the basic current generated by the basic current source 22, and supplies the basic voltage to the delay unit 26. At this time, the current-voltage converter 24 is given a desired delay time setting in the timing generator 16, and generates a basic voltage having a level according to the delay time setting. In this example, the current-voltage converter 24 generates a current of an arbitrary integral multiple of k times 1 k + 63 times the basic current, and converts the generated current into a voltage to generate a basic voltage. I do. As shown in FIG. 4, the current-voltage conversion unit 24 receives, as a delay time setting, a magnification from 0 to 63 represented by a 6-bit binary number from SO to S5.
  • Delay section 26 delays and outputs an input signal by a delay amount corresponding to the applied basic voltage.
  • the basic current source 22 includes a p_MOS transistor 28 and an n_MOS transistor 32.
  • the p_M ⁇ S transistor is a p-channel type M ⁇ S (
  • n_M ⁇ S transistor is n channel Type MOS transistor.
  • a predetermined source voltage VD is applied to the source terminal, and the gate terminal and the drain terminal are connected.
  • the n-MOS transistor 32 has a gate terminal supplied with a predetermined gate voltage VG, a drain terminal connected to the drain terminal of the p-M ⁇ S transistor 28, and a source terminal having a predetermined source voltage. VS is given.
  • the basic current source 22 generates a predetermined basic current, and outputs the drain voltage and the gate voltage of the p_MOS transistor 28 to the current-voltage converter 24 as the predetermined voltages.
  • the current-to-voltage converter 24 includes an offset current generator 34, a plurality of delay amount converter current generators (40-0 40-5, hereinafter collectively referred to as 40), and a voltage converter 49. , A basic voltage corresponding to the delay time setting is generated.
  • the current-voltage converter 24 has six delay amount conversion current generation circuits 40, but the number of delay amount conversion current generation circuits 40 is not limited to six.
  • the current-to-voltage converter 24 includes a number of delay amount conversion current generation circuits 40 corresponding to a required delay time setting range and delay time setting resolution.
  • the offset current generation circuit 34 and the plurality of delay amount conversion current generation circuits 40 are provided in parallel with terminals to which the source voltage VD is applied.
  • the offset current generation circuit 34 generates an offset current having a magnitude k times the basic current.
  • the offset current generation circuit 34 has k p-MOS transistors 36 provided in parallel and k p-MOS transistors 38 provided in parallel.
  • Each p-MOS transistor 36 has a source terminal supplied with a source voltage VD and a drain terminal connected to the source terminal of the p-MOS transistor 38.
  • the p_MOS transistors in this specification have substantially the same characteristics, and the P- M ⁇ S transistors have substantially the same conductive characteristics.
  • the gate terminal of the p_M ⁇ S transistor 36 is connected to the gate terminal of the p_MOS transistor 28. With such a configuration, an offset current having a magnitude k times the basic current flows through the offset current generating circuit 34.
  • Each of the delay amount conversion current generation circuits 40-X amplifies the basic current with a different magnification.
  • the respective delay amount conversion current generation circuits 40-X are respectively Generating a 2 X times the magnitude of the current of the basic current.
  • Each of the delay amount conversion current generation circuits 40X is provided with a delay time setting S bit.
  • Each of the delay amount conversion current generation circuits 40-X has a dummy current path and a delay amount conversion current path. When a given bit is 0, the generated current flows through the dummy current path and is given. When the bit to be set is 1, the generated current flows through the delay amount conversion current path.
  • each of the delay amount conversion current generation circuits 40-x is provided in parallel with 2 X pieces of p-MOS transistors 42 — x and 2 X pieces in parallel, and functions as the dummy current path described above.
  • p- M_ ⁇ _S transistor 44 provided on one x, 2 X number parallel, having P_M_ ⁇ _S transistors 46- x, and the inverter circuit 48- X functioning as a delay amount conversion current path described above.
  • the source terminal of the p_MOS transistor 42_x is supplied with the source voltage VD similarly to the ⁇ -MOS transistor 36, and the gate terminal is connected to the gate terminal of the p-M ⁇ S transistor 28. That is, the sum of the current flowing through the p_MOS transistor 42_x provided 2 X number parallel, the 2 X times the base current.
  • the p_MOS transistor 44X and the p_M 46S transistor 46X are provided in series with the p_M ⁇ S transistor 42X, and an S bit for setting the delay time is input to the gate terminal of the pMOS transistor 44X. Then, an inverted bit of the delay time setting S is input to the gate terminal of the p_MOS transistor 46X via the inverter circuit 48X. That is, the current flowing through the p-MOS transistor 42X flows through the p-MOS transistor 44x or the p_MOS transistor 46_x according to the delay time setting S.
  • the plurality of inverter circuits 48 select one or a plurality of currents from the plurality of currents respectively amplified in the plurality of delay amount conversion current generation circuits 40 based on a desired delay time setting.
  • it functions as a selection unit that causes the selected current to flow through the delay amount conversion current path and the non-selected current to flow through the dummy current path.
  • the voltage conversion circuit 49 generates a basic voltage based on the sum of the currents flowing through the delay amount conversion channels in the respective delay amount conversion current generation circuits 40.
  • the voltage conversion circuit 49 includes a dummy transistor 50 and a conversion transistor 52.
  • the sum of the currents flowing through the dummy current paths of the respective delay amount conversion current generation circuits 40 is supplied to the drain terminal of the dummy transistor 50, and the respective delay amount conversion current generation circuits are supplied to the conversion transistor 52.
  • the sum of the currents flowing through the delay conversion current path in path 40 is provided.
  • a predetermined source voltage VS is applied to the source terminal, the drain terminal and the gate terminal are connected, and the delay conversion current generation circuit 40 selected by the selection unit amplifies the conversion transistor 52. It functions as a converter that generates the basic voltage based on the sum of the currents.
  • the gate voltage of the conversion transistor 52 becomes a voltage according to the delay time setting, and the voltage conversion circuit 49 supplies the gate voltage of the conversion transistor 52 as the basic voltage to the delay unit 26.
  • the current-voltage converter 24 in this example it is possible to generate a basic voltage corresponding to a desired delay time setting.
  • the current consumption in the plurality of delay amount conversion current generation circuits 40 is constant regardless of the delay time setting.
  • the offset current flowing through the offset current generation circuit 34 is a constant value that is predetermined according to the characteristics of the delay unit 26. For this reason, even when the delay time setting is changed during the actual operation, the total sum of the current consumption in the current-voltage converter 24 can be kept constant, and the heat generation amount and the like can be kept constant. For this reason, the characteristics of each transistor do not fluctuate due to the setting of the delay time, and the basic voltage according to the setting of the delay time can be generated with high accuracy.
  • the delay unit 26 includes a delay element 68, a current supply unit that supplies a current to the delay element 68, and a control unit that controls the current supply unit.
  • the control unit includes a p-MOS transistor 54 (fourth MOS transistor), an n-MOS transistor 58, and an n-MOS transistor 64 (third MOS transistor).
  • the delay element 68 is an inverter composed of the p_MOS transistor 60 and the n_MOS transistor 62, and charges and discharges the output capacitance according to the input signal, thereby delaying the input signal and outputting it. . Further, since the delay time in the delay element 68 depends on the charging / discharging time of the output capacitance, the input signal is delayed and output based on the supply current supplied from the current supply unit.
  • the p-MOS transistor 56 supplies a charging current for charging the output capacitance of the delay element 68
  • the n_M ⁇ S transistor 66 supplies a discharging current for discharging the output capacitance of the delay element 68. Supply.
  • a reference clock is supplied to delay element 68 as an input signal.
  • the delay element 68 may be provided between the inverter and the output terminal in parallel with the inverter, and may further include a capacitor having a variable capacitance. In this case, it is preferable to control the capacitance of the capacitor based on a desired variable range of the delay time setting.
  • a control current according to the applied basic voltage flows through the control unit.
  • Each transistor of the current supply unit is current mirror connected to the transistor of the control unit, and generates a supply current substantially equal to the control current. Therefore, by generating a basic voltage according to the desired delay time setting in the current-voltage converter 24, the delay amount in the delay element 68 can be easily controlled.
  • the control unit converts the basic voltage supplied from the current-voltage conversion unit 24 into a control voltage according to the characteristics of the current supply unit that generates the supply current to the current supply unit, and supplies the control voltage to the current supply unit .
  • a control current according to the applied basic voltage flows through each transistor of the control unit, and generates a control voltage based on the control current.
  • the control unit generates a first control voltage at which the p-MOS transistor 56 operates in the saturation region and supplies the first control voltage to the gate terminal of the p-MOS transistor 56.
  • the control unit generates a second control voltage at which the n-MOS transistor 66 operates in the saturation region, and supplies the second control voltage to the gate terminal of the n-MOS transistor 66.
  • a predetermined source voltage VD is applied to the source terminal of the p-MOS transistor 54, and the gate terminal and the drain terminal are electrically connected. That is, the p-MOS transistor 54 functions as a resistor that generates a potential difference according to the control current between the drain terminal and the source terminal.
  • the p-MOS transistor 54 generates a first control voltage for controlling the supply current generated by the p-MOS transistor 56 based on the potential difference.
  • the drain terminal of the p_M ⁇ S transistor 54 is electrically connected to the drain terminal of the n_M ⁇ S transistor 64 via the n_M ⁇ S transistor 58.
  • the source terminal of the n-MOS transistor 64 is supplied with a predetermined source voltage VS.
  • the gate terminal and the drain terminal of the conversion transistor 52 are electrically connected.
  • the gate terminal of the n-MOS transistor 64 is supplied with a basic voltage from the conversion transistor 52, and limits the magnitude of the control current according to the basic voltage. That is, nM ⁇ S Similarly to the conversion transistor 52, the transistor 64 functions as a resistor that generates a voltage between the drain terminal and the source terminal in accordance with the control current.
  • the conversion transistor 52 generates a second control voltage for controlling the supply current generated by the n-MOS transistor 66 based on the potential difference.
  • each of the n-MOS transistor and the p_M ⁇ ⁇ ⁇ S transistor may have characteristics such that the drain current becomes substantially the same when the same gate voltage and drain voltage are applied.
  • each transistor has a gate width and a gate length such that drain currents are substantially the same under the above conditions, and a p-M ⁇ S transistor group provided in parallel and provided in one p_M ⁇ S You can use it as a transistor.
  • the n-MOS transistors 64 are a group of n-MOS transistors provided in parallel in n pieces, and the n-MOS transistors 66 are n-MOS transistors provided in parallel in m pieces. It may be a MOS transistor group.
  • the ratio between the control current and the supply current can be set to n: m, and a desired supply current can be generated. .
  • the offset current generation circuit 34 of the current-voltage converter 24 operates the p-MOS transistors (54, 56) and the n-MOS transistors (64, 66) in the saturation region within the range of the delay time setting.
  • the magnitude of the offset current is generated.
  • the saturation region is operated, for example, in a state larger than the potential difference between the drain terminal and the source terminal of the MOS transistor minus the threshold voltage determined by the characteristics of the MOS transistor from the potential difference between the gate terminal and the source terminal. Refers to the area. Since each transistor of the current supply unit can be operated in the saturation region, the magnitude of the supply current varies linearly with the variation of the delay time setting. Therefore, it is possible to accurately control the delay amount in the delay element 68.
  • the offset current value for operating each transistor in the saturation region can be easily determined by measuring in advance.
  • FIG. 5 shows another example of the configuration of the delay unit 26.
  • the delay unit 26 in this example is shown in FIG.
  • the connection of the gates of the p_M ⁇ S transistor 54, the n-MOS transistor 64, the p-MOS transistor 56, and the n-MOS transistor 66 is different from the configuration of the delay unit 26 described above.
  • the other configuration is the same as the delay unit 26 described with reference to FIG.
  • the gate terminal of the n_M ⁇ S transistor 64 and the gate terminal of the p_M ⁇ S transistor 56 are electrically connected. That is, the n-M ⁇ S transistor 64 generates the first control voltage for controlling the p-MOS transistor 56 based on the potential difference between the drain terminal and the source terminal caused by the control current.
  • the gate terminal and the drain terminal of the p_MOS transistor 54 are electrically connected to the gate terminal of the n_MOS transistor 66. That is, the p-M ⁇ S transistor 54 generates the second control voltage for controlling the n-MOS transistor 66 based on the potential difference between the drain terminal and the source terminal.
  • the control current flowing through the control unit and the supply current generated by the current supply unit are substantially the same. However, in this example, the current supply unit is different from the control current. Generates supply current.
  • the offset current generating circuit 34 operates the n-MOS transistor 64 and the p_M ⁇ S transistor 54 in the linear region and sets the p_MOS transistor 56 and the n-MOS transistor 66 within the range of the delay time setting. An offset current large enough to operate in the saturation region is generated.
  • the linear region operates in a state where, for example, the potential difference between the drain terminal and the source terminal of the MOS transistor is smaller than the potential difference between the gate terminal and the source terminal minus the threshold voltage determined by the characteristics of the MOS transistor. Refers to the area.
  • each transistor of the current supply unit can be operated in the saturation region, the magnitude of the supply current varies linearly with the variation of the delay time setting. Therefore, the amount of delay in the delay element 68 can be controlled accurately.
  • each transistor of the control unit operates in the linear region, power consumption in the control unit can be reduced.
  • FIG. 6 is a diagram showing an example of the characteristics of the delay unit 26 shown in FIG. 4 and the delay unit 26 shown in FIG.
  • FIG. 6 (a) shows the characteristics of the delay unit 26 shown in FIG. 4
  • FIG. 6 (b) shows the characteristics of the delay unit 26 shown in FIG. The characteristics of the extension 26 are shown.
  • the delay unit 26 operates the p-MOS transistor 56 and the n-MOS transistor 66 in the saturation region to function as a current source.
  • p-MOS transistor 54 and p-MOS transistor 56 are current-mirror connected, and conversion transistor 52, n-M—S transistor 64, and n-MOS transistor 66 is also current mirror connected. For this reason, all of these transistors operate in the saturation region.
  • the p_MOS transistor 54, the ⁇ _ ⁇ OS transistor 56, the p_M ⁇ S transistor 56, and the n-MOS transistor 64 have p_ch and n-ch gates, respectively. Since the potentials are exchanged, the conversion transistor 52, the n-MOS transistor 64, and the p-MOS transistor 54 operate in the unsaturated region, respectively.
  • conversion transistor 52 Since conversion transistor 52 operates in the unsaturated region, power consumption in conversion transistor 52 is reduced. However, in this case, as shown in FIG. 6B, when the current Ids or the voltage Vds fluctuates or varies by ⁇ ⁇ or ⁇ in the pM ⁇ S transistor 54, the linearity of the ⁇ -MOS transistor 66 is reduced. I can't keep sex.
  • each delay unit 26 has a difference in power consumption and linear characteristics. Therefore, a suitable delay unit 26 can be used according to the purpose of the minute variable delay circuit 20 and the like.
  • FIG. 7 is a diagram showing another example of the configuration of the basic current source 22.
  • the basic current source 22 in the present example generates a plurality of the basic currents having different magnitudes according to the resolution of the delay time setting.
  • the current-voltage converter 24 preferably has a configuration described later with reference to FIG. 9 or FIG.
  • the basic current source 22 and the current-voltage converter 24 described with reference to FIG. 4 generate a basic voltage based on one basic current. For this reason, the resolution of the basic voltage depends on the magnitude of the predetermined basic current. Is determined.
  • the basic current source 22 in this example generates a plurality of basic currents whose magnitudes can be adjusted arbitrarily.
  • the current-voltage converter 24 can generate the basic voltage with a plurality of basic currents having different magnitudes as resolutions, so that the basic voltage can be generated with a finer resolution in a wider range. That is, the delay amount in the delay unit 26 can be controlled with a fine resolution over a wider range.
  • the basic current source 22 in this example includes a current source 70 whose size can be arbitrarily adjusted, and a plurality of basic current converters (72-1-72-3, hereinafter collectively referred to as 72).
  • the current source 70 has a plurality of reference current sources that generate reference currents of different magnitudes.
  • the current source 70 includes a first reference current source 71-1, a second reference current source 71-2, and a third reference current source 71_3.
  • the first reference current source 71-1 includes a parallel p-MOS transistors 74-1 and a parallel n_MOS transistors 78-1.
  • the second reference current source includes a p-MOS transistors 74-2 provided in parallel and b ⁇ -MOS transistors 78-2 provided in parallel.
  • the third reference current source has a p-MOS transistors 74-3 provided in parallel and c n-MOS transistors 78_3 provided in parallel (where a, b, and c are: a ⁇ b ⁇ c, an integer satisfying c).
  • Each of the p-MOS transistors 74 is connected in a current mirror manner, and substantially the same current aXI flows through each of the reference current sources.
  • the first reference current source 71-1 is
  • the quasi-current a XI is divided into each of the n n-MOS transistors 78-1 provided in parallel.
  • the second reference current source 71-2 has b n-MOS transistors provided in parallel with the current aXI.
  • the current is shunted to each of the transistors 78-2 to generate a second reference current a times b times the first reference current. That is, the current I X aZb flowing through one n-M ⁇ S transistor 78-2 is
  • the third reference current source 71-3 includes c n-M ⁇ S transistors provided in parallel with the current aXI.
  • the current is shunted to each of the transistors 78-3 to generate a third reference current a times c times the first reference current. That is, the current I X aZc flowing through one n-M ⁇ S transistor 78-3 is set to the third
  • the plurality of basic current converters 72 include the first reference current, the second reference current, and the third reference current. , The base currents having different magnitudes are generated.
  • Each basic current converter 72 has a plurality of amplifiers corresponding to a plurality of reference current sources and a p-MOS transistor.
  • the basic current converter 72 includes a first amplifier 80-1, a second amplifier 80-2, and a third amplifier 80-3.
  • the first amplifying unit 80-1 has a plurality of n_MOS transistors (92_l 92_m, hereinafter collectively referred to as 92) and a plurality of switches (90-190_m, hereinafter generally referred to as 90).
  • the n_M ⁇ S transistors 92 are respectively current-mirror-connected to the nM ⁇ S transistor 78-1. Further, the switches 90 are provided corresponding to the respective n-MOS transistors 92, and switch whether or not current flows through the corresponding n-M ⁇ S transistors 92.
  • the plurality of switches 90 By controlling the plurality of switches 90 to control the number of n-MOS transistors 92 through which a current having the same magnitude as the first reference current flows, the first reference current can be increased by an arbitrary integral multiple. It can generate the amplified current S.
  • the second amplifying unit 80-2 and the third amplifying unit 80-3 have the same configuration as the first amplifying unit 80-1, and the second reference current and the third reference A current is generated by amplifying the current to an arbitrary integral multiple.
  • the p-MOS transistor 81 generates, as a basic current, the sum of the currents generated by the first amplifier 80_1, the second amplifier 80-2, and the third amplifier 80-3. And outputs a voltage corresponding to the basic current.
  • the basic current converter 72 can generate a basic current of an arbitrary magnitude.
  • the basic current source 22 can easily generate a plurality of basic currents each having an arbitrary magnitude.
  • the resolution of the delay amount in the delay unit 26 is determined by the magnitude of the basic current generated by the basic current source 22, but according to the basic current source 22 in this example, a basic current suitable for the required resolution of the delay amount is generated. can do. Further, since a plurality of basic currents having different magnitudes are generated, it is possible to cope with a case where fine resolution is required in a wide range as a delay time setting.
  • FIG. 8 is a diagram showing still another example of the configuration of the basic current source 22. Also in the basic current source 22 in this example, similarly to the basic current source 22 in FIG. 7, a plurality of the basic currents having different magnitudes are generated according to the resolution of the delay time setting. Also, in this example Also when the present current source 22 is used, it is preferable that the current-voltage converter 24 has a configuration described later in FIG. 9 or FIG.
  • the basic current source 22 in this example has a current source 94, a plurality of current shunting sections (96, 102), and a mirror circuit 98.
  • the current source 94 has a p_MOS transistor 104 and an n_MOS transistor 108.
  • the p_M ⁇ S transistor 104 and the n_MOS transistor 108 are provided in series between a predetermined drain potential VD and a predetermined source potential VS, and have a predetermined magnitude. Generates one basic current.
  • the first current shunting unit 96 shunts the first basic current to a plurality of transistors provided in parallel, and generates a second basic current having a magnitude that is an integral multiple of the first basic current. Generates current.
  • the first current shunting unit 96 includes a p_M ⁇ S transistor 110, a plurality of n-M ⁇ S transistors 112, and a plurality of n-M ⁇ S transistors 114.
  • the p-MOS transistor 110 is current-mirror-connected to the p-MOS transistor 104, and allows the first basic current to flow.
  • the plurality of n-MOS transistors 114 are connected in series to the p_MOS transistor 110, and each is provided in parallel to divide the first basic current.
  • the plurality of n-MOS transistors 112 are provided corresponding to the plurality of n-MOS transistors 114, and switch whether or not to divide the first basic current into the corresponding n-MOS transistor 114. However, in this example, the ⁇ -MOS transistor 112 always shunts the corresponding n-MOS transistor 114 to generate a second basic current.
  • the second basic current flowing through the n-MOS transistor 114-10 can be calculated by controlling the number of ⁇ -MOS transistors 114 that shunt the first basic current, as in the amplification unit 80 described in FIG. It can be controlled to be 1 / w (where w is any integer) times the first basic current.
  • the mirror circuit 98 is current-mirror-connected to the n-M 114S transistor 114, is connected in series with the n_M 124S transistor 124 that flows the second basic current, and the n_MOS transistor 124, and has the second basic current.
  • P_M ⁇ S transistor 118 through which the current flows.
  • the p_MOS transistor 118 is current-mirror-connected to a p_M ⁇ S transistor of the current-voltage conversion unit 24 described later in FIGS.
  • the basic current source 22 and the current-to-voltage converter 24 exchange the basic current by connecting the p-M ⁇ S transistors to each other with a current mirror connection.
  • This example By using the mirror circuit 98 in the first embodiment, even when the basic current is generated using the n-MOS transistor as in the first current shunting unit 96, the p-MOS The basic current can be easily transferred to the transistor.
  • the second current shunting unit 102 shunts the second basic current to a plurality of transistors provided in parallel, Generates a third basic current that is 1 / integer times larger.
  • the second current shunting unit 102 includes an n-MOS transistor 130, a plurality of p_MOS transistors 128, and a plurality of ⁇ -MOS transistors 126.
  • the n_MOS transistor 130 is current-mirror-connected to the n_MOS transistor 114, and allows the second basic current to flow.
  • the plurality of p_MOS transistors 126 shunt the second basic current similarly to the plurality of n-M—S transistors 114, and the plurality of p_M ⁇ S transistors 128 Switches whether or not to divide the basic current of 2.
  • a plurality of basic currents having different magnitudes can be generated with a small circuit scale.
  • FIG. 9 is a diagram showing another example of the configuration of the current-voltage converter 24.
  • the current-to-voltage converter 24 in this example receives a plurality of basic currents having different magnitudes, amplifies each of the basic currents according to the delay time setting, and delays based on the sum of the amplified plurality of basic currents. A basic voltage to be applied to the unit 26 is generated.
  • the current-voltage converter 24 in this example includes a plurality of offset current generation circuits (132-111-32-3, hereinafter collectively referred to as 132), an amplifier 134, a dummy transistor 50, and a conversion transistor 52.
  • 132 offset current generation circuits
  • amplifier 134 amplifier 134
  • dummy transistor 50 a dummy transistor 50
  • conversion transistor 52 a conversion transistor 52.
  • the functions of the dummy transistor 50 and the conversion transistor 52 are the same as those of the dummy transistor 50 and the conversion transistor 52 described with reference to FIG.
  • Each offset current generation circuit 132 receives a basic current of a different magnitude from the basic current source 22 described in FIG. 7 or FIG. 8, amplifies the received basic currents, and outputs the amplified offset currents. The sum is supplied to the conversion transistor 52.
  • the plurality of offset current generating circuits 132 are provided corresponding to the plurality of basic current converters 72 described in FIG. 7, and the current source 94 and the second current splitter described in FIG. 102 and the mirror circuit 98, respectively.
  • the offset current generation circuit 132-1 to 132-3 is provided in correspondence with the basic current conversion unit (72-1 to 72-3).
  • Each offset current generation circuit 132 includes a plurality of p-MOS transistors (136-1 to 136_m, hereinafter collectively referred to as 136) and a plurality of p-MOS transistors (138-1 138_m, hereinafter referred to as 138). To).
  • the plurality of p_M ⁇ S transistors 136 are current-mirror-connected to the corresponding p_M ⁇ S transistors 81 of the basic current conversion unit 72, respectively.
  • the plurality of p_MOS transistors 138 are provided corresponding to the plurality of p_MOS transistors 136, and switch whether or not current flows through the corresponding p_M ⁇ S transistor 136. By controlling the number of p_M ⁇ S transistors 136 through which a current flows, it is possible to generate an offset current having an arbitrary multiple of the corresponding basic current.
  • the plurality of offset current generation circuits 132 in this example are arbitrarily amplified and added, respectively, so that the smallest basic current can be obtained within the amplification range of the largest basic current.
  • An offset current that can be changed as a resolution can be generated.
  • amplifying section 134 receives the basic current generated by any of the plurality of basic current converting sections 72, and amplifies the received basic current according to the delay time setting.
  • the amplifying unit 134 may have a configuration and a function excluding the offset current generating circuit 34, the dummy transistor 50, and the converting transistor 52 from the current-voltage converting unit 24 described in FIG. Further, the amplifier 134 may amplify the smallest basic current among the plurality of basic currents based on the delay time setting. According to the current-voltage converter 24 in this example, the offset current can be set to a desired current.
  • FIG. 10 shows still another example of the configuration of the current-voltage converter 24.
  • the current-to-voltage converter 24 in this example receives a plurality of basic currents having different magnitudes, amplifies each of the basic currents according to the delay time setting, and delays based on the sum of the amplified plurality of basic currents.
  • a basic voltage to be applied to the unit 26 is generated. That is, the current-voltage converter 24 in this example sets the offset current and the basic voltage in a plurality of gradations.
  • the current-voltage converter 24 includes a coarse offset current generation circuit 154, a fine offset It includes a current generation circuit 156, a coarse amplifier 158, a fine amplifier 160, a dummy transistor 50, and a conversion transistor 52.
  • the functions of the dummy transistor 50 and the conversion transistor 52 are the same as those of the dummy transistor 50 and the conversion transistor 52 described with reference to FIG. In this example, a case where the basic current source 22 has the configuration shown in FIG. 8 will be described.
  • the coarse offset current generation circuit 154 and the fine offset current generation circuit 156 increase the offset current by amplifying one or more basic currents including at least the largest basic current among the plurality of basic currents. Then, an offset current generated by amplifying different basic currents by an arbitrary integral multiple is generated and supplied to the conversion transistor 52.
  • the coarse offset current generation circuit 154 amplifies the first basic current
  • the fine offset current generation circuit 156 amplifies the third basic current.
  • the coarse offset current generation circuit 154 generates an offset current having a resolution of the first basic current
  • the fine offset current generation circuit 156 generates a third basic current that is sufficiently smaller than the first basic current. Generates offset current as resolution.
  • the coarse offset current generation circuit 154 receives the largest basic current among the plurality of basic currents, and generates an offset current obtained by amplifying the received basic current by an arbitrary integral multiple.
  • the coarse offset current generating circuit 154 has the same function and configuration as the offset current generating circuit 132 described with reference to FIG. 9, and includes a plurality of p-MOS transistors 104 that are current mirror-connected to the p-MOS transistor 104 of the current source 94. It has a MOS transistor 162 and receives a first basic current.
  • the fine offset current generating circuit 156 receives a basic current smaller than the basic current received by the coarse offset current generating circuit 154, and generates an offset current obtained by amplifying the received basic current by an arbitrary integral multiple. However, the offset current generated by the fine offset current generation circuit 156 in this example is smaller than the first basic current received by the coarse offset current generation circuit 154.
  • the fine offset current generation circuit 156 in this example has a p_M ⁇ S transistor 166, a plurality of p_M ⁇ S transistors 168, a plurality of p_M ⁇ S transistors 170, and a plurality of P-MOS transistors 171.
  • the p_MOS transistor 166 is current mirror-connected to the p_M ⁇ S transistor 104 of the current source 94. That is, the p_MOS transistor 166 is connected to a plurality of p_M ⁇ S transistors 168. The maximum value of the sum of the flowing currents is limited to the first basic current.
  • the plurality of p-MOS transistors 168 are connected in series and in parallel to the p_MOS transistor 166, respectively, and each of the p-MOS transistors 168 is connected to the p-MOS transistor 126-0 of the second current shunting unit 102 and the current mirror Are connected, and the same current as the third basic current flows.
  • a plurality of p_M ⁇ S transistors 170 are connected to the dummy transistor 50, respectively, and a plurality of p_M ⁇ S transistors 171 are connected to the conversion transistor 52, respectively. Then, in accordance with the given offset time setting (sbl-sbj), it is selected whether to supply the basic current received by each p_MOS transistor 168 to the power conversion transistor 52 that supplies the dummy transistor 50. Thus, a current corresponding to the offset time setting can be supplied to the conversion transistor 52 while keeping the current consumption in the fine offset current generation circuit 156 constant.
  • the coarse offset current generation circuit 154 amplifies the first basic current amplified from the minimum amplification range to the maximum amplification range.
  • An offset current that can be changed with the third basic current amplified by the offset current generation circuit 156 as a resolution can be easily generated.
  • the maximum value of the current that can be generated by the fine offset current generation circuit 156 may be substantially the same as the resolution of the current generated by the coarse offset current generation circuit 154.
  • the coarse amplifying unit 158 and the fine amplifying unit 160 amplify one or more basic currents including at least the smallest basic current among the plurality of basic currents based on the delay time setting, and convert the conversion transistor 52 To supply.
  • the coarse amplifier 158 and the fine amplifier 160 have the same configuration.
  • the coarse amplifier 158 receives the second basic current
  • the fine amplifier 160 receives the third basic current, and amplifies each based on the delay time setting. In other words, it is possible to cope with the delay time setting of a plurality of gradations.
  • a current that can be changed with the third basic current amplified by the fine amplification unit 160 as the resolution is generated.
  • the maximum value of the current that can be generated by the fine amplifier 160 may be substantially the same as the resolution of the current generated by the coarse amplifier 158.
  • the currents generated by the coarse amplifier 158 and the fine amplifier 160 in this example are respectively the coarse offset voltage. It is smaller than the first basic current received by the flow generation circuit 154.
  • the coarse amplifier 158 and the fine amplifier 160 include a p-MOS transistor 172, a plurality of p-MOS transistors 174, a plurality of p_M ⁇ S transistors 176, and a plurality of p_M ⁇ S transistors 178.
  • the p_MOS transistor 172 is current-mirror-connected to the p_M ⁇ S transistor 104 of the current source 94. Further, the plurality of p_M ⁇ S transistors 174 have the same function as the plurality of p-MOS transistors 42 described in FIG. 4, and the plurality of p_MOS transistors 176 have the same function as the plurality of p-M ⁇ S transistors 44. The p-M pS transistors 178 have the same function as the p-MOS transistors 46.
  • Each p_MOS transistor 174 is current-mirror-connected to the p_M ⁇ S transistor 118 of the mirror circuit 98 or the p_M ⁇ S transistor 126-0 of the second current shunting unit 102, and the second basic current or the third Receive basic current.
  • the plurality of p_MOS transistors 176 and the plurality of p_M ⁇ S transistors 178 supply the basic current received by each of the p-MOS transistors 174 to the dummy transistor 50 according to a given delay time setting. Force or supply to the conversion transistor 52. As a result, a current corresponding to the delay time setting can be supplied to the conversion transistor 52 while keeping the current consumption in the amplifier unit constant. Further, according to the coarse amplification unit 158 and the fine amplification unit 160 in this example, a current that can be changed with a small basic current as a resolution within a large basic current amplification range is converted according to the delay time setting. It can be supplied to the transistor 52.
  • each basic current is initialized in advance so that the linearity between gradations can be obtained.

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Abstract

　入力信号を所望の遅延時間設定に応じて遅延させて出力する遅延回路であって、与えられる供給電流に基づく遅延時間、入力信号を遅延させて出力する遅延素子と、供給電流を生成する電流供給部と、遅延時間設定に応じた基本電圧を生成する電圧生成部と、電流供給部に供給電流を発生させるべく、電流供給部の特性に応じて、基本電圧を制御電圧に変換し、電流供給部に供給する制御部とを備える遅延回路を提供する。電流供給部は、所定の導電特性を有し、ドレイン電流を供給電流として遅延素子に供給する第１のＭＯＳトランジスタを有し、制御部は、第１のＭＯＳトランジスタが飽和領域で動作する第１の制御電圧を生成し、第１のＭＯＳトランジスタのゲート端子に供給してよい。

Description

明 細 書
遅延回路、及び試験装置
技術分野
[0001] 本発明は、入力信号を所望の時間遅延させる遅延回路、所望のタイミングを発生 するタイミング発生器、及び電子デバイスを試験する試験装置に関する。特に、本発 明は、可変遅延量が小さくリニアライズメモリを必要としなレ、、回路規模の小さい遅延 回路に関する。文献の参照による組み込みが認められる指定国については、下記の 出願に記載された内容を参照により本出願に組み込み、本出願の記載の一部とする 特願 2003— 421617 出願曰 平成 15年 12月 18曰
背景技術
[0002] 従来、半導体デバイス等の電子デバイスを試験する試験装置は、信号を所望のタ イミングで半導体デバイスに供給する。例えば、試験装置は、当該タイミングを規定 するためのタイミング信号を生成するタイミング発生器を備える。
[0003] 図 11は、従来の試験装置が備えるタイミング発生器 300の構成の一例を示す図で ある。タイミング発生器 300は、カウンタ 310、タイミングメモリ 312、排他的論理和回 路 314、論理積回路 316、リニアライズメモリ 318、及び可変遅延回路 320を有する。
[0004] カウンタ 310、排他的論理和回路 314、及び論理積回路 316は、与えられる基準ク ロック Ref Clkの周期の整数倍の遅延を生成する。すなわち、カウンタ 310は、基準ク ロック Ref elkを受け取り、基準クロックのパルス数を計数した計数値を出力する。タイミ ングメモリ 312は、タイミング発生器 300が発生するべきタイミング信号のタイミングを 示すタイミングセット信号 TSを受け取り、当該タイミングセット信号の上位ビットに応じ た制御信号を排他論理和回路 314に出力する。
[0005] 例えば、タイミングセット信号は、基準クロックを遅延させるべき遅延量を示すデータ であって、タイミングメモリ 312は、当該遅延量を基準クロックの周期で除算した商を、 排他的論理和回路 314に出力する。排他的論理和回路 314は、カウンタ 310から与 えられる計数値が、タイミングメモリ 312から与えられる値と一致した場合に、 H論理 の信号を出力する。そして、論理積回路 316は、排他的論理和回路 314から与えら れる信号と、基準クロックとの論理積を出力する。
[0006] また、タイミングメモリ 312は、タイミングセット信号の下位ビットに応じた制御信号を リニアライズメモリ 318に出力する。例えば、タイミングメモリ 312は、タイミング信号で 示される遅延量を基準クロックの周期で除算した余りに対応する遅延設定データを、 リニアライズメモリ 318に供給する。
[0007] リニアライズメモリ 318は、与えられる遅延設定データに基づいて、可変遅延回路 3 20における遅延量を制御する。可変遅延回路 320は、論理積回路 316が出力する 信号を遅延させ、タイミング信号として外部に出力する。
[0008] リニアライズメモリ 318は、微小可変遅延回路 320における遅延設定データ線形化に 対応した制御データを格納する。
[0009] 図 12は、従来の可変遅延回路 320の構成を示す図である。可変遅延回路 320は、 複数のバッファ 324、マルチプレクサ 322、及び微小遅延部 330を有する。複数のバ ッファ 324は、直列に接続され、論理積回路 316が出力する信号を順次遅延させる。 マルチプレクサ 322は、リニアライズメモリ 318から与えられる制御データに基づいて 、いずれかのバッファ 324が出力する信号を選択し、微小遅延部 330に出力する。こ れにより、バッファ 324における遅延量の整数倍の遅延を生成する。
[0010] 微小遅延部 330は、バッファ 324における遅延よりも遅延ステップが小さい遅延で あって、最大遅延がバッファ 324—段分の遅延とほぼ等しい遅延を生成する。このと き、微小遅延部 330の最大遅延量は、バッファ 324—段分の遅延に対して、製造バ ラツキ等を吸収できるように、冗長に設計されることが好ましい。微小遅延部 330は、 例えばバッファ 326及び可変容量 328から構成され、可変容量における容量を制御 データに応じて変化させることにより、所望の微小遅延を生成する。
発明の開示
発明が解決しょうとする課題
[0011] 従来の微小遅延部 330における遅延時間は、バッファ 326が可変容量 328を充放 電する電流、及び可変容量 328の容量により定まる。ここで、プロセスバラツキ、電圧 又は温度の変動により、充放電電流及び容量は変動する。このため、微小遅延部 33 0における遅延量に誤差が生じる場合がある。
[0012] 図 13は、リニアライズメモリ 318が微小遅延部 330に与える制御データに対する、 微小遅延部 330における遅延量を示す図である。上述した要因により、微小遅延部 330における遅延量は、ティピカル値に対して、 0. 6倍一 1. 5倍程度変動する。この ような場合、遅延量の変動の最大値と最小値との比は、 2 3倍程度となり、遅延量の 変動は無視できない。
[0013] このような遅延量の変動に対して、プロセスや、電圧、温度等の値毎に、微小遅延 部 330における遅延量を実測し、リニアライズメモリ 318に与えられる遅延設定データ と、実際の遅延量とが等しくなるように、遅延設定データと制御データとを対応付けて リニアライズメモリ 318に格納する場合がある。しかし、前述したように遅延量の変動 の最大値と最小値との比は、 2 3倍程度であるため、リニアライズメモリ 318が格納 する制御データのビット数は、遅延設定データと比べて数ビット増大する。このため、 リニアライズメモリ 318は、プロセスバラツキ、電圧又は温度の変動を補償する分のデ ータを多く格納する必要がある。
[0014] 例えば、基準クロックの周期が 4nS、微小遅延部 330における遅延分解能が 0. 98 ps ( = 4nS/2' 12)である場合、リニアライズメモリ 318のアドレスは 12bit (4096wo rd)であるのに対して、制御データは当該変動を補正するためにビット数が増大し、 1 5bit程度必要となる。つまり、リニアライズメモリ 318は、 4096w X 15bit程度の記憶 領域が必要となり、タイミング発生器 300の回路規模の大半を占めてしまう。
[0015] このため本発明は、上述した課題を解決することのできる遅延回路、及び試験装置 を提供することを目的とする。この目的は、請求の範囲における独立項に記載の特徴 の組み合わせにより達成される。また従属項は本発明の更なる有利な具体例を規定 する。
課題を解決するための手段
[0016] 上記課題を解決するために、本発明の第 1の形態においては、入力信号を所望の 遅延時間設定に応じて遅延させて出力する遅延回路であって、与えられる供給電流 に基づく遅延時間、入力信号を遅延させて出力する遅延素子と、供給電流を生成す る電流供給部と、遅延時間設定に応じた基本電圧を生成する電圧生成部と、電流供 給部に供給電流を発生させるベぐ電流供給部の特性に応じて、基本電圧を制御電 圧に変換し、電流供給部に供給する制御部とを備える遅延回路を提供する。
[0017] 電流供給部は、所定の導電特性を有し、ドレイン電流を供給電流として遅延素子に 供給する第 1の MOSトランジスタを有し、制御部は、第 1の MOSトランジスタが飽和 領域で動作する第 1の制御電圧を生成し、第 1の M〇Sトランジスタのゲート端子に供 給してもよい。
[0018] 制御部は、制御部が発生する制御電流の大きさを、基本電圧に基づいて制御する 第 3の M〇Sトランジスタを有し、制御部は、制御電流に基づいて第 1の制御電圧を 生成してもよい。
[0019] 遅延素子は、入力信号に応じて出力容量を充放電することにより、入力信号を遅延 させて出力するインバータであって、第 1の MOSトランジスタは、インバータの出力容 量を充電するための充電電流をインバータに供給し、電流供給部は、インバータの 出力容量を放電するための放電電流をインバータに供給する第 2の MOSトランジス タを更に有し、制御部は、制御電流に基づいて、第 2の MOSトランジスタが飽和領域 で動作する第 2の制御電圧を生成し、第 2の MOSトランジスタのゲート端子に供給し てもよい。
[0020] 第 1の MOSトランジスタは、 pチャネル MOSトランジスタであって、第 2の MOSトラ ンジスタは、 nチャネル MOSトランジスタであって、第 1の MOSトランジスタ及び第 2 の MOSトランジスタは、同一のゲート電圧及びドレイン電圧が与えられた場合に、ド レイン電流が略同一となってもよい。
[0021] 電圧生成部は、予め定められた基本電流を発生する基本電流源と、遅延時間設定 に基づレ、て基本電流を増幅し、増幅した基本電流に基づく基本電圧を発生する電 流電圧変換部とを有してもよい。
[0022] 電流電圧変換部は、基本電流をそれぞれ異なる倍率で増幅する複数の遅延量変 換電流生成回路と、所望の遅延時間設定に基づいて、複数の遅延量変換電流生成 回路から 1つ又は複数の遅延量変換電流生成回路を選択する選択部と、選択部に より選択された遅延量変換電流生成回路が増幅した電流の和に基づいて、基本電 圧を生成する変換器とを有してもょレ、。 [0023] 電流電圧変換部は、第 1の MOSトランジスタを飽和領域で動作させるベぐ予め定 められたオフセット電流を生成するオフセット電流生成回路を更に有し、変換器は、 オフセット電流に更に基づいて基本電圧を生成してもよい。
[0024] それぞれの遅延量変換電流生成回路は、変換器と電気的に接続された遅延量変 換電流路と、遅延量変換電流路と並列に設けられ、変換器と電気的に接続されない ダミー電流路とを有し、選択部は、選択した遅延量変換電流生成回路が増幅した電 流を、遅延量変換電流路に流して変換器に供給させ、選択しない遅延量変換電流 生成回路が増幅した電流を、ダミー電流路に流してもよい。
[0025] 第 3の M〇Sトランジスタは、ドレイン端子に、制御電流が供給され、ゲート端子に、 御電流を制御する基本電圧が供給され、制御部は、制御電流によって生じる、第 3の MOSトランジスタのドレイン端子とソース端子との間の電位差に基づいて、第 1の制 御電圧を生成してもよい。
[0026] 第 3の MOSトランジスタのゲート端子、及び第 1の MOSトランジスタのゲート端子は 電気的に接続されてもよい。
[0027] 制御部は、ソース端子に制御電流が供給される第 4の MOSトランジスタを更に有し 、制御部は、制御電流によって生じる、第 4の MOSトランジスタのドレイン端子とソー ス端子との間の電位差に基づいて、第 2の制御電圧を生成してもよい。
[0028] 第 4の MOSトランジスタのゲート端子、第 4の MOSトランジスタのドレイン端子、及 び第 2の MOSトランジスタのゲート端子は電気的に接続されてもよい。
[0029] 第 4の MOSトランジスタは、 pチャネル MOSトランジスタであって、第 3の MOSトラ ンジスタは、 nチャネル MOSトランジスタであってもよレ、。
[0030] オフセット電流生成回路は、遅延時間設定の範囲において、第 3の M〇Sトランジス タ及び第 4の M〇Sトランジスタをリニア領域で動作させ、且つ第 1の M〇Sトランジス タ及び第 2の M〇Sトランジスタを飽和領域で動作させるべき大きさのオフセット電流 を生成してもよい。
[0031] 第 3の M〇Sトランジスタは、ドレイン端子に、制御電流が供給され、ゲート端子に、 制御電流を制御する基本電圧が供給され、制御部は、制御電流によって生じる、第 3の M〇Sトランジスタのドレイン端子とソース端子との間の電位差に基づいて、第 2の 制御電圧を生成してもよい。
[0032] 第 2の MOSトランジスタ及び第 3の MOSトランジスタは、カレントミラー接続され、第 3の MOSトランジスタに流れる制御電流に応じた大きさの供給電流力 S、第 2の MOSト ランジスタに流れてもよレ、。
[0033] 制御部は、ソース端子に制御電流が供給される第 4の MOSトランジスタを更に有し 、制御部は、制御電流によって生じる、第 4の M〇Sトランジスタのドレイン端子とソー ス端子との間の電位差に基づいて、第 1の制御電圧を生成してもよい。
[0034] 第 1の M〇Sトランジスタ及び第 4の MOSトランジスタは、カレントミラー接続され、第 4の M〇Sトランジスタに流れる制御電流に応じた大きさの供給電流力 第 1の MOSト ランジスタに流れてもよレ、。
[0035] 第 4の M〇Sトランジスタは、 pチャネル M〇Sトランジスタであって、第 3の M〇Sトラ ンジスタは、 nチャネル M〇Sトランジスタであってもよレ、。
[0036] オフセット電流生成回路は、遅延時間設定の範囲において、第 1の MOSトランジス タ、第 2の MOSトランジスタ、第 3の MOSトランジスタ、及び第 4の MOSトランジスタ を飽和領域で動作させるべき大きさのオフセット電流を生成してもよい。
[0037] 基本電流源は、遅延時間設定の分解能に応じて、異なる大きさの複数の基本電流 を生成し、電流電圧変換部は、遅延時間設定に応じて、それぞれの基本電流を増幅 し、増幅した複数の基本電流の和に基づいて、基本電圧を発生してもよい。
[0038] 基本電流源は、予め定められた大きさの第 1の基準電流を生成する第 1の基準電 流源と、基準電流の整数分の 1倍の大きさの第 2の基準電流を生成する第 2の基準 電流源と、第 1の基準電流及び第 2の基準電流に基づいて、それぞれ異なる大きさ の基本電流を生成する複数の基本電流変換部とを有し、それぞれの基本電流変換 部は、第 1の基準電流を、整数倍の大きさに増幅する第 1の増幅部と、第 2の基準電 流を、整数倍の大きさに増幅する第 2の増幅部と、第 1の増幅部が増幅した第 1の基 準電流、及び第 2の増幅部が増幅した第 2の基準電流の和を、基本電流として生成 する基準電流合成部とを含んでもよい。
[0039] 基本電流源は、予め定められた大きさの第 1の基本電流を生成する電流源と、第 1 の基本電流を、並列に設けられた複数のトランジスタに分流し、第 1の基本電流の整 数分の 1倍の大きさの第 2の基本電流を生成する電流分流部とを有してもよい。
[0040] 電流電圧変換部は、遅延時間設定に基づいて、複数の基本電流のうち最も小さい 基本電流を増幅し、オフセット電流生成回路は、複数の基本電流をそれぞれ増幅し てオフセット電流を生成してもよレ、。
[0041] オフセット電流生成回路は、複数の電流のうち、最も大きい基本電流を少なくとも含 む、一つ又は複数の基本電流を増幅してオフセット電流を生成し、電流電圧変換部 は、複数の基本電流のうち、最も小さい基本電流を少なくとも含む、一つ又は複数の 基本電流を遅延時間設定に基づいて増幅してもよい。
[0042] 本発明の第 2の形態においては、電子デバイスを試験する試験装置であって、電 子デバイスを試験するための試験パターンを生成するパターン発生器と、試験パタ ーンを整形して電子デバイスに供給する波形整形器と、波形整形器が、試験パター ンを電子デバイスに供給するタイミングを制御するタイミング発生器とを備え、タイミン グ発生器は、与えられる供給電流に基づく遅延時間、基準クロックを遅延させて波形 整形器に出力し、試験パターンを供給するタイミングを制御する遅延素子と、供給電 流を生成する電流供給部と、遅延時間設定に応じた基本電圧を生成する電圧生成 部と、電流供給部に供給電流を発生させるベぐ電流供給部の特性に応じて、基本 電圧を制御電圧に変換し、電流供給部に供給する制御部とを有する試験装置を提 供する。
[0043] なお、上記の発明の概要は、本発明の必要な特徴の全てを列挙したものではなぐ これらの特徴群のサブコンビネーションもまた、発明となりうる。
発明の効果
[0044] 本発明によれば、回路規模が小さぐ且つ精度よく信号を遅延させることができる遅 延回路を提供することができる。
図面の簡単な説明
[0045] [図 1]本発明の実施形態に係る試験装置 100の構成の一例を示す図である。
[図 2]タイミング発生器 16が有する微小可変遅延回路 20の構成の一例を示す図であ る。
[図 3]バッファ 176における電源電流と遅延量との関係を示す図である。 園 4]タイミング発生器 16として機能する遅延回路の構成の一例を示す。
園 5]遅延部 26の構成の他の例を示す図である。
[図 6]図 4に示した遅延部 26及び図 5に示した遅延部 26の特性の一例を示す図であ る。図 6 (a)は、図 4に示した遅延部 26の特性を示し、図 6(b)は、図 5に示した遅延 部 26の特性を示す。
[図 7]基本電流源 22の構成の他の例を示す図である。
[図 8]基本電流源 22の構成の更なる他の例を示す図である。
園 9]電流電圧変換部 24の構成の他の例を示す図である。
園 10]電流電圧変換部 24の構成の更なる他の例を示す図である。
園 11]従来の試験装置が備えるタイミング発生器 300の構成の一例を示す図である 園 12]従来の可変遅延回路 320の構成を示す図である。
園 13]リニアライズメモリ 318が微小遅延部 330に与える制御データに対する、微小 遅延部 330における遅延量を示す図である。
符号の説明
10···パターン発生器、 12···波形整形器、 14···判定部、 16···タイミング発生器 、 20···微小可変遅延回路、 22···基本電流源、 23···電圧生成部、 24···電流電 圧変換部、 26···遅延部、 34···オフセット電流生成回路、 40···遅延量変換電流 生成回路、 48·· 'インバータ回路、 49· ··電圧変換回路、 50·· 'ダミートランジスタ、 52···変換トランジスタ、 54···ρ— M〇Sトランジスタ（第 4の MOSトランジスタ）、 56· • 'P—MOSトランジスタ（第 1の M〇Sトランジスタ）、 64· · 'n—MOSトランジスタ（第 3 の M〇Sトランジスタ）、 66'''n_MOSトランジスタ（第 2の M〇Sトランジスタ）、 68··· 遅延素子、 71···基準電流源、 72···基本電流変換部、 80···増幅部、 96···第 1 の電流分流部、 98···ミラー回路、 100···試験装置、 102···第 2の電流分流部、 1 32· · 'オフセット電流生成回路、 134· · '増幅部、 154· · '粗オフセット電流生成回路 、 156···精オフセット電流生成回路、 158···粗増幅部、 160···精増幅部、 200·· '電子デバイス、 300· · 'タイミング発生器、 310· · 'カウンタ、 312· · 'タイミングメモリ 、 314···排他的論理和回路、 316···論理積回路、 318···リニアライズメモリ、 320 • · ·可変遅延回路、 322 · · 'マルチプレクサ、 324· · 'バッファ、 326 · · 'バッファ、 32 8 · · ·可変容量、 330 · · '従来の微小遅延部
発明を実施するための最良の形態
[0047] 以下、発明の実施の形態を通じて本発明を説明するが、以下の実施形態は請求の 範囲に力かる発明を限定するものではなぐまた実施形態の中で説明されている特 徴の組み合わせの全てが発明の解決手段に必須であるとは限らない。
[0048] 図 1は、本発明の実施形態に係る試験装置 100の構成の一例を示す。試験装置 1 00は、例えば半導体素子等の電子デバイス 200を試験する。本例において試験装 置 100は、パターン発生器 10、波形整形器 12、タイミング発生器 16、及び判定部 1 4を備える。
[0049] パターン発生器 10は、電子デバイス 200を試験するための試験パターンを生成し 、波形整形器 12に供給する。波形整形器 12は、受け取った試験パターンを整形し た試験信号を、タイミング発生器 16から与えられるタイミングに応じて電子デバイス 2 00に供給する。
[0050] タイミング発生器 16は、例えば遅延回路であって、与えられる基準クロックを所望の 遅延量だけ遅延させて波形整形器 12に供給することにより、波形整形器 12が試験 信号を供給するタイミングを制御する。タイミング発生器 16は、図 11に関連して説明 したタイミング発生器 300と略同一の機能及び構成を有してよい。本例におけるタイミ ング発生器 16は、タイミング発生器 300の構成に対し、微小遅延部 330に代えて、 図 2において後述する微小可変遅延回路 20を有する。
[0051] また、判定部 14は、電子デバイスが試験信号に応じて出力する出力信号と、バタ ーン発生器 10から与えられる期待値信号とを比較することにより、電子デバイス 200 の良否を判定する。
[0052] 図 2は、タイミング発生器 16が有する微小可変遅延回路 20の構成の一例を示す図 である。微小可変遅延回路 20は、第 1レジスタ 162、第 2レジスタ 164、第 1DAC16 8、第 2DAC166、カロ算部 170、ノ ィァス回路 172、バッファ 176、電流 Cl74、 178 を有する。本例における微小可変遅延回路 20は、タイミングメモリ 312から与えられ る遅延設定データに比例した電流を生成し、当該電流に応じてバッファ 176の電源 電流を制御することにより、遅延量を制御する回路である。バッファ 176は、論理積回 路 316が出力する信号を遅延させて出力し、また電流源 174、 178は、バッファ 176 の電源電流を規定する。
[0053] 本例における微小可変遅延回路 20は、図 13に示したように、遅延量の変動が最 大（slow)となる電圧、温度等の条件で、タイミングメモリ 312から与えられる遅延設定 データと実際の遅延量が等しくなるように、各構成要素が形成される。このため、第 1 レジスタ 162及び第 2レジスタ 164は、遅延量の変動が最大（slow)となる電圧、温度 等の条件で、タイミングメモリ 312から与えられる遅延設定データと実際の遅延量が 等しくなるように設定される制御データを格納する。
[0054] 第 1DAC168は、タイミングメモリ 312から遅延設定データを受け取り、当該遅延設 定データに比例した電流を生成する。また、第 2レジスタ 164は、第 1DAC168が出 力する電流を補正する補正値を格納する。例えば、予め測定されたプロセスバラツキ 、電圧、温度等の変動による遅延量の変動率を格納する。第 1DAC168は、当該変 動率に基づいて、遅延設定データと、出力電流との比を制御する。このような制御に より、遅延量の変動を補正した電流を生成することができる。
[0055] バイアス回路 172は、加算部 170を介して、第 1DAC168から出力電流を受け取り 、当該出力電流に基づいて、電流源 174、 178がバッファ 176に供給する電源電流 を制御する。このような制御により、バッファ 176における遅延量を、遅延設定データ と略等しい所望の遅延量に制御することができる。
[0056] また、バッファ 176は、例えば CMOS回路により形成され、与えられる電源電流と遅 延量との関係は、双曲線により示される。第 2DAC166は、バッファ 176を、電源電 流と遅延量との関係が直線に近似できる領域で動作させるベぐオフセット電流を生 成する。加算部 170は、当該オフセット電流を、第 1DAC168の出力電流に加算して 、バイアス回路 172に出力する。
[0057] 図 3は、バッファ 176における電源電流と遅延量との関係を示す図である。図 3にお いて横軸は、バッファ 176に与えられる電源電流を示し、縦軸は遅延量を示す。前述 したように、第 2DAC166は、バッファ 176の動作領域を、図 3に示される A_B間の 直線近似領域にシフトさせるためのオフセット電流を生成する。例えば、第 2DAC16 6は、点 Aに対応するオフセット電流を生成する。また、第 1レジスタ 162は、当該オフ セット電流を生成するための設定値を予め格納する。当該設定値は、バッファ 176の 特性等により予め定められる。
[0058] このように、本例における微小可変遅延回路 20によれば、補正のための第 1レジス タ 162、第 2レジスタ 164のみが必要であり、記憶量が大きレ、リニアライズメモリ 318が ない回路構成で、遅延量の変動を補償することができる。
[0059] 図 4は、微小可変遅延回路 20の詳細な構成の一例を示す。微小可変遅延回路 20 は、遅延時間設定に応じた基本電圧を生成する電圧生成部 23及び遅延部 26を有 し、電圧生成部 23は、基本電流源 22及び電流電圧変換部 24を有する。また、図 4 に示す SO S5は、図 2において説明した遅延時間設定を示す遅延設定データと対 応し、オフセット電流生成回路 34は、図 2において説明した第 2DAC166と対応し、 遅延量変換電流生成回路 40は、図 2において説明した第 1DAC168と対応し、電 圧変換回路 49及び遅延部 26は、図 2における加算部 170、バイアス回路 172、及び 電流源 174、 178と対応する。
[0060] 基本電流源 22は、予め定められた直流の基本電流を生成する。そして、電流電圧 変換部 24は、基本電流源 22が生成した基本電流に基づいて基本電圧を生成し、遅 延部 26に供給する。このとき、電流電圧変換部 24は、タイミング発生器 16における 所望の遅延時間設定が与えられ、当該遅延時間設定に応じたレベルの基本電圧を 生成する。本例においては、電流電圧変換部 24は、基本電流の k倍一 k+ 63倍の 任意の整数倍の大きさの電流を生成し、生成した電流を電圧に変換することにより、 基本電圧を生成する。図 4に示すように、電流電圧変換部 24は、 SO— S5までの 6ビ ットの 2進数で表される 0— 63までの倍率を、遅延時間設定として受け取る。
[0061] 遅延部 26は、与えられる基本電圧に応じた遅延量だけ入力信号を遅延させて出 力する。次に、基本電流源 22、電流電圧変換部 24、及び遅延部 26の詳細な構成 及び動作について説明する。
[0062] 基本電流源 22は、 p_MOSトランジスタ 28、及び n_MOSトランジスタ 32を有する 。ここで、 p_M〇Sトランジスタとは、 pチャネル型の M〇S (
metal-oxide-semiconductor)トランジスタであり、 n_M〇Sトランジスタとは、 nチヤネノレ 型の MOSトランジスタである。
[0063] p— MOSトランジスタ 28は、ソース端子に予め定められたソース電圧 VDが与えられ 、ゲート端子とドレイン端子とが接続される。また、 n-MOSトランジスタ 32は、ゲート 端子に予め定められたゲート電圧 VGが与えられ、ドレイン端子が p— M〇Sトランジス タ 28のドレイン端子に接続され、ソース端子に予め定められたソース電圧 VSが与え られる。このような構成により、基本電流源 22は、予め定められた基本電流を生成し 、 p_MOSトランジスタ 28のドレイン電圧及びゲート電圧を、予め定められた電圧とし て電流電圧変換部 24に出力する。
[0064] 電流電圧変換部 24は、オフセット電流生成回路 34、複数の遅延量変換電流生成 回路 (40 - 0 40 - 5、以下 40と総称する）、及び電圧変換回路 49を有し、基本電流 から、遅延時間設定に応じた基本電圧を生成する。
[0065] また本例において、電流電圧変換部 24は、 6個の遅延量変換電流生成回路 40を 有しているが、遅延量変換電流生成回路 40の個数は 6個に限定されない。電流電 圧変換部 24は、必要な遅延時間設定範囲及び遅延時間設定分解能に応じた数の 遅延量変換電流生成回路 40を有する。
[0066] オフセット電流生成回路 34、及び複数の遅延量変換電流生成回路 40は、ソース 電圧 VDが与えられる端子に対してそれぞれ並列に設けられる。オフセット電流生成 回路 34は、基本電流の k倍の大きさのオフセット電流を生成する。本例においては、 オフセット電流生成回路 34は、 k個並列に設けられた p— MOSトランジスタ 36、及び k 個並列に設けられた p— MOSトランジスタ 38を有する。それぞれの p— MOSトランジ スタ 36は、ソース端子にソース電圧 VDが与えられ、ドレイン端子が p— MOSトランジ スタ 38のソース端子と接続される。本明細書における p_MOSトランジスタは、それぞ れ略同一の特性を有し、 P-M〇Sトランジスタは、それぞれ略同一の導電特性を有 する。また、 p_M〇Sトランジスタ 36のゲート端子は、 p_MOSトランジスタ 28のゲート 端子に接続される。このような構成により、オフセット電流生成回路 34には、基本電 流の k倍の大きさのオフセット電流が流れる。
[0067] それぞれの遅延量変換電流生成回路 40— Xは、基本電流をそれぞれ異なる倍率で 増幅する。本例においてそれぞれの遅延量変換電流生成回路 40 - Xは、それぞれ 基本電流の 2X倍の大きさの電流を生成する。また、それぞれの遅延量変換電流生成 回路 40 Xには、それぞれ遅延時間設定の Sのビットが与えられる。それぞれの遅延 量変換電流生成回路 40 - Xは、ダミー電流路と遅延量変換電流路とを有しており、与 えられるビットが 0の場合に、生成した電流をダミー電流路に流し、与えられるビットが 1の場合に、生成した電流を遅延量変換電流路に流す。
[0068] 本例においてそれぞれの遅延量変換電流生成回路 40-xは、 2X個並列に設けられ た p— MOSトランジスタ 42— x、 2X個並列に設けられ、前述したダミー電流路として機 能する p— M〇Sトランジスタ 44一 x、 2X個並列に設けられ、前述した遅延量変換電流 路として機能する p_M〇Sトランジスタ 46— x、及びインバータ回路 48— Xを有する。
[0069] p_MOSトランジスタ 42_xは、 ρ—MOSトランジスタ 36と同様に、ソース端子にソー ス電圧 VDが与えられ、ゲート端子が p— M〇Sトランジスタ 28のゲート端子に接続さ れる。つまり、 2X個並列に設けられた p_MOSトランジスタ 42_xに流れる電流の総和 は、基本電流の 2X倍となる。
[0070] p_MOSトランジスタ 44 X及び p_M〇Sトランジスタ 46 Xは、 p_M〇Sトランジスタ 42 Xに対して直列に設けられ、 p MOSトランジスタ 44 Xのゲート端子には遅延時 間設定の Sのビットが入力され、 p_MOSトランジスタ 46 Xのゲート端子には、イン バータ回路 48 Xを介して遅延時間設定 Sの反転ビットが入力される。つまり、 p-M OSトランジスタ 42 Xに流れる電流は、遅延時間設定 Sに応じて、 p— MOSトランジ スタ 44 x、又は p_MOSトランジスタ 46_xのレ、ずれかを流れる。
[0071] つまり、複数のインバータ回路 48は、所望の遅延時間設定に基づいて、複数の遅 延量変換電流生成回路 40においてそれぞれ増幅された複数の電流から、 1つ又は 複数の電流を選択し、選択した電流を遅延量変換電流路に流し、選択しなかった電 流をダミー電流路に流す選択部として機能する。
[0072] 電圧変換回路 49は、それぞれの遅延量変換電流生成回路 40の、遅延量変換電 流路を流れる電流の総和に基づいて、基本電圧を生成する。電圧変換回路 49は、 ダミートランジスタ 50及び変換トランジスタ 52を有する。ダミートランジスタ 50のドレイ ン端子には、それぞれの遅延量変換電流生成回路 40の、ダミー電流路を流れた電 流の総和が供給され、変換トランジスタ 52には、それぞれの遅延量変換電流生成回 路 40の、遅延量変換電流路を流れた電流の総和が供給される。また、変換トランジ スタ 52は、ソース端子に予め定められたソース電圧 VSが与えられ、ドレイン端子とゲ ート端子とが接続され、選択部により選択された遅延量変換電流生成回路 40が増幅 した電流の和に基づいて、当該基本電圧を生成する変換器として機能する。
[0073] このような構成により、変換トランジスタ 52のゲート電圧は、遅延時間設定に応じた 電圧となり、電圧変換回路 49は、変換トランジスタ 52のゲート電圧を基本電圧として 、遅延部 26に供給する。本例における電流電圧変換部 24によれば、所望の遅延時 間設定に応じた基本電圧を生成することができる。また、複数の遅延量変換電流生 成回路 40における消費電流は、遅延時間設定によらず一定となる。また、オフセット 電流生成回路 34に流れるオフセット電流は、遅延部 26の特性に応じて予め定めら れた一定値である。このため、実動作時に遅延時間設定を変化させる場合であって も、電流電圧変換部 24における消費電流の総和を一定とすることができ、発熱量等 を一定に保つことができる。このため、それぞれのトランジスタの特性が遅延時間設 定によって変動せず、遅延時間設定に応じた基本電圧を精度よく生成することがで きる。
[0074] 遅延部 26は、遅延素子 68、遅延素子 68に電流を供給する電流供給部、及び電流 供給部を制御する制御部を有する。本例において、制御部は、 p-MOSトランジスタ 54 (第 4の MOSトランジスタ）、 n— MOSトランジスタ 58、及び n— MOSトランジスタ 64 (第 3の MOSトランジスタ）から構成され、電流供給部は、 p-M〇Sトランジスタ56 (第 1の MOSトランジスタ）、及び n_M〇Sトランジスタ 66 (第 2の MOSトランジスタ）から 構成される。
[0075] 本例において遅延素子 68は、 p_MOSトランジスタ 60及び n_MOSトランジスタ 62 力 構成されるインバータであって、入力信号に応じて出力容量を充放電することに より、入力信号を遅延させて出力する。また、遅延素子 68における遅延時間は、出 力容量の充放電時間に依存するため、電流供給部から与えられる供給電流に基づく 遅延時間、入力信号を遅延させて出力する。本例においては、 p— MOSトランジスタ 56は、遅延素子 68の出力容量を充電するための充電電流を供給し、 n_M〇Sトラン ジスタ 66は、遅延素子 68の出力容量を放電するための放電電流を供給する。 [0076] 本例においては、入力信号として基準クロックが遅延素子 68に与えられる。また、 遅延素子 68は、インバータと出力端子との間に、インバータと並列に設けられ、可変 容量を有するコンデンサを更に有していてもよい。この場合、所望の遅延時間設定の 可変範囲に基づいて、コンデンサの容量を制御することが好ましい。
[0077] 制御部には、与えられる基本電圧に応じた制御電流が流れる。また電流供給部の それぞれのトランジスタは、制御部のトランジスタとカレントミラー接続されており、制 御電流と略同一の供給電流を生成する。このため、電流電圧変換部 24において、所 望の遅延時間設定に応じた基本電圧を生成することにより、遅延素子 68における遅 延量を容易に制御することができる。
[0078] 制御部は、電流供給部に供給電流を発生させるベぐ電流供給部の特性に応じて 、電流電圧変換部 24から与えられる基本電圧を制御電圧に変換し、電流供給部に 供給する。制御部のそれぞれのトランジスタには、与えられる基本電圧に応じた制御 電流が流れ、当該制御電流に基づいた制御電圧を生成する。このとき、制御部は、 p —MOSトランジスタ 56が飽和領域で動作する第 1の制御電圧を生成し、 p— MOSトラ ンジスタ 56のゲート端子に供給することが好ましい。また制御部は、 n— MOSトランジ スタ 66が飽和領域で動作する第 2の制御電圧を生成し、 n— MOSトランジスタ 66の ゲート端子に供給することが好ましい。
[0079] p— MOSトランジスタ 54のソース端子には、予め定められたソース電圧 VDが与えら れ、ゲート端子とドレイン端子とが電気的に接続される。つまり、 p— MOSトランジスタ 54は、ドレイン端子とソース端子との間に、制御電流に応じた電位差が生じる抵抗と して機能する。 p—MOSトランジスタ 54は、当該電位差に基づいて、 p—MOSトランジ スタ 56が生成する供給電流を制御する第 1の制御電圧を生成する。また、 p_M〇Sト ランジスタ 54のドレイン端子は、 n_M〇Sトランジスタ 58を介して n_M〇Sトランジスタ 64のドレイン端子と電気的に接続される。
[0080] n— MOSトランジスタ 64のソース端子には、予め定められたソース電圧 VSが与えら れる。また、変換トランジスタ 52のゲート端子とドレイン端子とは電気的に接続される 。 n— MOSトランジスタ 64のゲート端子には、変換トランジスタ 52から基本電圧が与 えられ、当該基本電圧に応じて、制御電流の大きさを制限する。つまり、 n-M〇Sトラ ンジスタ 64は、変換トランジスタ 52と同様に、ドレイン端子とソース端子との間に、制 御電流に応じた電圧が生じる抵抗として機能する。変換トランジスタ 52は、当該電位 差に基づレ、て、 n— MOSトランジスタ 66が生成する供給電流を制御する第 2の制御 電圧を生成する。
[0081] p_MOSトランジスタ 54と p_M〇Sトランジスタ 56、及び n_MOSトランジスタ 64と n —MOSトランジスタ 66は、図 4に示すようにそれぞれカレントミラー接続され、それぞ れ略同一のドレイン電流を生成する。また、遅延部 26において、それぞれの n— MO Sトランジスタと p_M〇Sトランジスタとは、同一のゲート電圧及びドレイン電圧が与え られた場合に、ドレイン電流が略同一となるような特性を有することが好ましい。例え ば、それぞれのトランジスタは、当該条件においてドレイン電流が略同一となるような ゲート幅、ゲート長を有していてよぐまた並列に設けた p— M〇Sトランジスタ群を一 つの p_M〇Sトランジスタとして用いてもょレ、。
[0082] また、他の例においては、例えば n— MOSトランジスタ 64は、 n個並列に設けられた n— MOSトランジスタ群であり、 n— MOSトランジスタ 66は、 m個並列に設けられた n— MOSトランジスタ群であってもよレ、。このように、カレントミラー接続されたそれぞれの MOSトランジスタの並列数を調整することにより、制御電流と供給電流との比を n: m とすることができ、所望の供給電流を生成することができる。
[0083] また、電流電圧変換部 24のオフセット電流生成回路 34は、遅延時間設定の範囲 において、 p— MOSトランジスタ（54、 56)及び n— MOSトランジスタ（64、 66)が飽和 領域で動作する大きさの前記オフセット電流を生成することが好ましい。ここで、飽和 領域とは、例えば MOSトランジスタのドレイン端子一ソース端子間の電位差力 ゲート 端子一ソース端子間の電位差から MOSトランジスタの特性により定まる閾電圧を引い たものより大きレ、状態で動作する領域を指す。電流供給部のそれぞれのトランジスタ を飽和領域で動作させることができるため、遅延時間設定の変動に対し、供給電流 の大きさが直線的に変動する。このため、遅延素子 68における遅延量を精度よく制 御すること力 Sできる。それぞれのトランジスタを飽和領域で動作させるためのオフセッ ト電流値は、予め測定することにより、容易に定めることができる。
[0084] 図 5は、遅延部 26の構成の他の例を示す。本例における遅延部 26は、図 4におい て説明した遅延部 26の構成に比べ、 p_M〇Sトランジスタ 54、 n— MOSトランジスタ 6 4、 p— MOSトランジスタ 56、及び n— MOSトランジスタ 66のそれぞれのゲートの接続 が異なる。他の構成については、図 4において説明した遅延部 26と同一であるため、 説明を省略する。
[0085] 本例において、 n_M〇Sトランジスタ 64のゲート端子及び p_M〇Sトランジスタ 56 のゲート端子は電気的に接続される。つまり、 n-M〇Sトランジスタ 64は、制御電流 によって生じる、ドレイン端子とソース端子との間の電位差に基づいて、 p—MOSトラ ンジスタ 56を制御するための第 1の制御電圧を生成する。
[0086] また、 p_MOSトランジスタ 54のゲート端子とドレイン端子、及び n_MOSトランジス タ 66のゲート端子は電気的に接続される。つまり、 p— M〇Sトランジスタ 54は、ドレイ ン端子とソース端子との間の電位差に基づいて、 n— MOSトランジスタ 66を制御する ための第 2の制御電圧を生成する。
[0087] 図 4においては、制御部に流れる制御電流と、電流供給部が生成する供給電流と が略同一であつたが、本例にぉレ、て電流供給部は、制御電流とは異なる供給電流を 生成する。また、本例においては、オフセット電流生成回路 34は、遅延時間設定の 範囲において、 n— MOSトランジスタ 64及び p_M〇Sトランジスタ 54をリニア領域で 動作させ、且つ p_MOSトランジスタ 56及び n— MOSトランジスタ 66を飽和領域で動 作させる大きさのオフセット電流を生成する。ここで、リニア領域とは、例えば MOSト ランジスタのドレイン端子 ソース端子間の電位差が、ゲート端子 ソース端子間の電 位差から MOSトランジスタの特性により定まる閾電圧を引いたものより小さい状態で 動作する領域を指す。
[0088] 本例によれば、電流供給部のそれぞれのトランジスタを飽和領域で動作させること ができるため、遅延時間設定の変動に対し、供給電流の大きさが直線的に変動する 。このため、遅延素子 68における遅延量を精度よく制御することができる。また、制御 部のそれぞれのトランジスタをリニア領域で動作させるため、制御部における消費電 流量を低減することができる。
[0089] 図 6は、図 4に示した遅延部 26及び図 5に示した遅延部 26の特性の一例を示す図 である。図 6 (a)は、図 4に示した遅延部 26の特性を示し、図 6 (b)は、図 5に示した遅 延部 26の特性を示す。前述したように、遅延部 26は、 p— MOSトランジスタ 56及び n -MOSトランジスタ 66を飽和領域で動作させ、電流源として機能させる。
[0090] 図 4に示した遅延部 26においては、 p— MOSトランジスタ 54及び p— MOSトランジ スタ 56はカレントミラー接続され、また変換トランジスタ 52、 n— M〇Sトランジスタ 64、 及び n— MOSトランジスタ 66もカレントミラー接続される。このため、これらのトランジス タは全て飽和領域で動作する。
[0091] 変換トランジスタ 52を飽和領域で動作させるためには、変換トランジスタ 52に飽和 するような電流を流す必要があり、消費電力が大きくなる。しかし、カレントミラー接続 されたトランジスタを飽和領域で動作させた場合、例えば図 6 (a)に示すように、 n-M OSトランジスタ 64において電流 Ids又は電圧 Vdsに Δ Ι、 Δνの変動やバラツキが生 じた場合であっても、 η— MOSトランジスタ 66における線形性を保つことができる。
[0092] これに対し、図 5に示した遅延部 26においては、 p_MOSトランジスタ 54及び ρ_Μ OSトランジスタ 56、 p_M〇Sトランジスタ 56及び n— MOSトランジスタ 64は、それぞ れ p_chと n— chのゲート電位を入れ換えているため、変換トランジスタ 52、 n— MOSト ランジスタ 64、及び p— MOSトランジスタ 54は、それぞれ不飽和領域で動作する。
[0093] 変換トランジスタ 52が不飽和領域で動作するため、変換トランジスタ 52における消 費電力は減少する。しかし、この場合には、図 6 (b)に示すように、 p-M〇Sトランジス タ 54において電流 Ids又は電圧 Vdsに Δ Ι、 Δνの変動やバラツキが生じた場合、 η— MOSトランジスタ 66における線形性を保つことができない。
[0094] このように、それぞれの遅延部 26は消費電力及び線形特性に差異を有する。この ため、微小可変遅延回路 20の目的等に応じて、適した遅延部 26を用いることができ る。
[0095] 図 7は、基本電流源 22の構成の他の例を示す図である。本例における基本電流源 22は、遅延時間設定の分解能に応じて、異なる大きさの複数の前記基本電流を生 成する。本例における基本電流源 22を用いる場合、電流電圧変換部 24は、図 9又 は図 10において後述する構成を有することが好ましい。図 4において説明した基本 電流源 22及び電流電圧変換部 24は、一つの基本電流に基づレ、て基本電圧を生成 している。このため、基本電圧の分解能は、予め定められた基本電流の大きさによつ て定まる。これに対し、本例における基本電流源 22は、大きさが任意に調整できる複 数の基本電流を生成する。この場合、電流電圧変換部 24は、大きさの異なる複数の 基本電流を分解能として基本電圧を生成することができるため、より広い範囲におい て細かい分解能で基本電圧を生成することができる。すなわち、より広い範囲におい て細かい分解能で遅延部 26における遅延量を制御することができる。
[0096] 本例における基本電流源 22は、大きさが任意に調整できる電流源 70、及び複数 の基本電流変換部（72-1— 72-3、以下 72と総称する）を有する。電流源 70は、そ れぞれ異なる大きさの基準電流を生成する複数の基準電流源を有する。本例にぉレ、 ては、電流源 70は、第 1の基準電流源 71—1、第 2の基準電流源 71—2、及び第 3の 基準電流源 71_3を有する。第 1の基準電流源 71-1は、 a個並列に設けられた p-M OSトランジスタ 74—1、及び a個並列に設けられた n_MOSトランジスタ 78—1を有す る。また、第 2の基準電流源は、 a個並列に設けられた p-MOSトランジスタ 74-2、及 び b個並列に設けられた η-MOSトランジスタ 78-2を有する。また、第 3の基準電流 源は、 a個並列に設けられた p— MOSトランジスタ 74— 3、及び c個並列に設けられた n— MOSトランジスタ 78_3を有する（但し、 a、 b、 cは、 a< b< cを満たす整数）。
[0097] それぞれの p-MOSトランジスタ 74は、カレントミラー接続されており、それぞれの 基準電流源には略同一の電流 a X Iが流れる。第 1の基準電流源 71-1は、第 1の基
0
準電流 a X Iを、並列に設けられた a個の n— MOSトランジスタ 78— 1のそれぞれに分
0
流し、第 1の基準電流 Iを生成する。
0
[0098] また、第 2の基準電流源 71— 2は、電流 a X Iを並列に設けられた b個の n— MOSト
0
ランジスタ 78-2のそれぞれに分流し、第 1の基準電流の b分の a倍の第 2の基準電流 を生成する。つまり、一つの n— M〇Sトランジスタ 78—2に流れる電流 I X aZbを第 2
0
の基準電流とする。
[0099] また、第 3の基準電流源 71— 3は、電流 a X Iを並列に設けられた c個の n— M〇Sト
0
ランジスタ 78—3のそれぞれに分流し、第 1の基準電流の c分の a倍の第 3の基準電流 を生成する。つまり、一つの n— M〇Sトランジスタ 78—3に流れる電流 I X aZcを第 3
0
の基準電流とする。
[0100] そして、複数の基本電流変換部 72は、第 1の基準電流、第 2の基準電流、及び第 3 の基準電流に基づいて、それぞれ異なる大きさの基本電流を生成する。それぞれの 基本電流変換部 72は、複数の基準電流源に対応する複数の増幅部、及び p - MOS トランジスタを有する。本例において、基本電流変換部 72は、第 1の増幅部 80— 1、 第 2の増幅部 80 - 2、及び第 3の増幅部 80 - 3を有する。
[0101] 第 1の増幅部 80—1は、複数の n_MOSトランジスタ（92_l 92_m、以下 92と総 称する）と、複数のスィッチ（90—1 90_m、以下 90と総称する）とを有する。 n_M〇 Sトランジスタ 92は、それぞれ n— M〇Sトランジスタ 78—1とカレントミラー接続される。 また、スィッチ 90は、それぞれの n— MOSトランジスタ 92と対応して設けられ、対応す る n— M〇Sトランジスタ 92に電流を流すか否かを切り替える。複数のスィッチ 90を制 御して、第 1の基準電流と同一の大きさの電流が流れる n— MOSトランジスタ 92の個 数を制御することにより、第 1の基準電流を任意の整数倍の大きさに増幅した電流を 生成すること力 Sできる。
[0102] また、第 2の増幅部 80-2及び第 3の増幅部 80-3は、第 1の増幅部 80— 1と同様の 構成を有し、第 2の基準電流及び第 3の基準電流を任意の整数倍の大きさに増幅し た電流をそれぞれ生成する。
[0103] そして、 p— MOSトランジスタ 81は、第 1の増幅部 80_1、第 2の増幅部 80— 2、及び 第 3の増幅部 80-3がそれぞれ生成した電流の和を基本電流として生成し、基本電 流に応じた電圧を出力する。このような構成により、基本電流変換部 72は、任意の大 きさの基本電流を生成することができる。また、複数の基本電流変換部 72がそれぞ れ独立に動作することにより、基本電流源 22は、それぞれ任意の大きさを有する複 数の基本電流を容易に生成することができる。基本電流源 22が生成する基本電流 の大きさにより、遅延部 26における遅延量の分解能が定まるが、本例における基本 電流源 22によれば、必要な遅延量の分解能に適した基本電流を生成することができ る。また、大きさの異なる複数の基本電流を生成するため、遅延時間設定として広範 囲において細かい分解能が必要となる場合であっても対応することができる。
[0104] 図 8は、基本電流源 22の構成の更なる他の例を示す図である。本例における基本 電流源 22においても、図 7における基本電流源 22と同様に、遅延時間設定の分解 能に応じて、異なる大きさの複数の前記基本電流を生成する。また本例における基 本電流源 22を用いる場合も、電流電圧変換部 24は、図 9又は図 10において後述す る構成を有することが好ましレ、。
[0105] 本例における基本電流源 22は、電流源 94、複数の電流分流部（96、 102)、ミラー 回路 98を有する。電流源 94は、 p_MOSトランジスタ 104と、 n_MOSトランジスタ 10 8を有する。 p_M〇Sトランジスタ 104と、 n_MOSトランジスタ 108とは、予め定めら れたドレイン電位 VDと、予め定められたソース電位 VSとの間に、直列に設けられて おり、予め定められた大きさの第 1の基本電流を生成する。
[0106] 第 1の電流分流部 96は、第 1の基本電流を、並列に設けられた複数のトランジスタ に分流し、第 1の基本電流の整数分の 1倍の大きさの第 2の基本電流を生成する。本 例において、第 1の電流分流部 96は、 p_M〇Sトランジスタ 110、複数の n— M〇Sト ランジスタ 112、及び複数の n— M〇Sトランジスタ 114を有する。
[0107] p—MOSトランジスタ 110は、 p—MOSトランジスタ 104とカレントミラー接続され、第 1の基本電流を流す。そして、複数の n— MOSトランジスタ 114は、 p_MOSトランジ スタ 110に対して直列に接続され、それぞれが並列に設けられ、第 1の基本電流を分 流する。また、複数の n— MOSトランジスタ 112は、複数の n— MOSトランジスタ 114と 対応して設けられ、対応する n— MOSトランジスタ 114に第 1の基本電流を分流させ るか否かを切り替える。但し、本例において η-MOSトランジスタ 112は、常に対応す る n— MOSトランジスタ 114に分流させ、第 2の基本電流を生成する。図 7において説 明した増幅部 80と同様に、第 1の基本電流を分流させる η-MOSトランジスタ 114の 個数を制御することにより、 n— MOSトランジスタ 114一 0に流れる第 2の基本電流を、 第 1の基本電流の 1/w (但し、 wは任意の整数)倍の大きさに制御することができる。
[0108] ミラー回路 98は、 n— M〇Sトランジスタ 114とカレントミラー接続され、第 2の基本電 流を流す n_M〇Sトランジスタ 124と、 n_MOSトランジスタ 124と直列に接続され、 第 2の基本電流が流れる p_M〇Sトランジスタ 118とを有する。そして、 p_MOSトラン ジスタ 118は、図 9及び図 10において後述する電流電圧変換部 24の p_M〇Sトラン ジスタとカレントミラー接続される。
[0109] 図 9及び図 10に示すように、基本電流源 22と電流電圧変換部 24とは、 p— M〇Sト ランジスタ同士をカレントミラー接続することにより、基本電流を受け渡している。本例 におけるミラー回路 98を用いることにより、第 1の電流分流部 96のように、 n— MOSト ランジスタを用いて基本電流を生成した場合であっても、電流電圧変換部 24におけ る p— MOSトランジスタに基本電流を容易に受け渡すことができる。
[0110] また、第 2の電流分流部 102は、第 1の電流分流部 96と同様に、第 2の基本電流を 、並列に設けられた複数のトランジスタに分流し、第 2の基本電流の整数分の 1倍の 大きさの第 3の基本電流を生成する。本例において、第 2の電流分流部 102は、 n - MOSトランジスタ 130、複数の p_MOSトランジスタ 128、及び複数の ρ—MOSトラン ジスタ 126を有する。
[0111] n_MOSトランジスタ 130は、 n_MOSトランジスタ 114とカレントミラー接続され、第 2の基本電流を流す。そして、複数の p_MOSトランジスタ 126は、複数の n— M〇Sト ランジスタ 114と同様に、第 2の基本電流を分流し、複数の p_M〇Sトランジスタ 128 は、対応する p-MOSトランジスタ 126に第 2の基本電流を分流させるか否かを切り 替える。本例における基本電流源 22によれば、大きさの異なる複数の基本電流を小 さな回路規模で生成することができる。
[0112] 図 9は、電流電圧変換部 24の構成の他の例を示す図である。本例における電流電 圧変換部 24は、大きさの異なる複数の基本電流を受け取り、遅延時間設定に応じて 、それぞれの基本電流を増幅し、増幅した複数の基本電流の和に基づいて、遅延部 26に与える基本電圧を発生する。
[0113] 本例における電流電圧変換部 24は、複数のオフセット電流生成回路（132— 1一 1 32-3,以下 132と総称する）、増幅部 134、ダミートランジスタ 50、及び変換トランジ スタ 52を有する。ダミートランジスタ 50及び変換トランジスタ 52の機能は、図 4におい て説明したダミートランジスタ 50及び変換トランジスタ 52と同一である。
[0114] それぞれのオフセット電流生成回路 132は、図 7又は図 8において説明した基本電 流源 22から、異なる大きさの基本電流を受け取り、受け取った基本電流をそれぞれ 増幅し、増幅したオフセット電流の和を変換トランジスタ 52に供給する。例えば、複数 のオフセット電流生成回路 132は、図 7において説明した複数の基本電流変換部 72 と対応して設けられていてよぐまた図 8において説明した電流源 94、第 2の電流分 流部 102、及びミラー回路 98とそれぞれ対応して設けられていてもよい。本例におい ては、オフセット電流生成回路（132-1— 132-3)力 基本電流変換部（72-1— 72 -3)と対応して設けられる場合について説明する。
[0115] それぞれのオフセット電流生成回路 132は、複数の p-MOSトランジスタ（136-1 一 136_m、以下 136と総称する）、及び複数の p—MOSトランジスタ（138— 1 138 _m、以下 138と総称する）を有する。
[0116] 複数の p_M〇Sトランジスタ 136は、対応する基本電流変換部 72の p_M〇Sトラン ジスタ 81とそれぞれカレントミラー接続される。そして、複数の p_MOSトランジスタ 1 38は、複数の p_MOSトランジスタ 136と対応して設けられ、対応する p_M〇Sトラン ジスタ 136に電流を流すか否かを切り替える。電流を流す p_M〇Sトランジスタ 136 の個数を制御することにより、対応する基本電流の任意の整数倍の大きさのオフセッ ト電流を生成することができる。
[0117] 本例における複数のオフセット電流生成回路 132によれば、複数の基本電流をそ れぞれ任意に増幅して足すことにより、最も大きい基本電流の増幅範囲で、最も小さ い基本電流を分解能として変化することのできるオフセット電流を生成することができ る。
[0118] また、増幅部 134は、複数の基本電流変換部 72のうちのいずれかが生成した基本 電流を受け取り、受け取った基本電流を遅延時間設定に応じて増幅する。増幅部 13 4は、図 4において説明した電流電圧変換部 24から、オフセット電流生成回路 34、ダ ミートランジスタ 50、及び変換トランジスタ 52を除いた構成及び機能を有してよい。ま た、増幅部 134は、複数の基本電流のうち最も小さい基本電流を、遅延時間設定に 基づいて増幅してよい。本例における電流電圧変換部 24によれば、オフセット電流 を所望の電流に設定することができる。
[0119] 図 10は、電流電圧変換部 24の構成の更なる他の例を示す。本例における電流電 圧変換部 24は、大きさの異なる複数の基本電流を受け取り、遅延時間設定に応じて 、それぞれの基本電流を増幅し、増幅した複数の基本電流の和に基づいて、遅延部 26に与える基本電圧を発生する。つまり、本例における電流電圧変換部 24は、オフ セット電流及び基本電圧を、複数の階調で設定する。
[0120] 本例における電流電圧変換部 24は、粗オフセット電流生成回路 154、精オフセット 電流生成回路 156、粗増幅部 158、精増幅部 160、ダミートランジスタ 50、及び変換 トランジスタ 52を有する。ダミートランジスタ 50及び変換トランジスタ 52の機能は、図 4 において説明したダミートランジスタ 50及び変換トランジスタ 52と同一である。また本 例では、基本電流源 22が図 8に示した構成である場合について説明する。
[0121] 粗オフセット電流生成回路 154、及び精オフセット電流生成回路 156は、複数の基 本電流のうち、最も大きい基本電流を少なくとも含む、一つ又は複数の基本電流を増 幅してオフセット電流を生成し、それぞれ異なる基本電流を任意の整数倍に増幅し たオフセット電流を生成し、変換トランジスタ 52に供給する。例えば、粗オフセット電 流生成回路 154は、第 1の基本電流を増幅し、精オフセット電流生成回路 156は、第 3の基本電流を増幅する。本例においては、粗オフセット電流生成回路 154は、第 1 の基本電流を分解能としたオフセット電流を生成し、精オフセット電流生成回路 156 は、第 1の基本電流より十分小さい第 3の基本電流を分解能としてオフセット電流を 生成する。
[0122] 粗オフセット電流生成回路 154は、複数の基本電流のうち、最も大きい基本電流を 受け取り、受け取った基本電流を任意の整数倍に増幅したオフセット電流を生成す る。粗オフセット電流生成回路 154は、図 9において説明したオフセット電流生成回 路 132と同一の機能及び構成を有しており、電流源 94の p-MOSトランジスタ 104と カレントミラー接続される複数の p-MOSトランジスタ 162を有し、第 1の基本電流を 受け取る。
[0123] また、精オフセット電流生成回路 156は、粗オフセット電流生成回路 154が受け取 つた基本電流より小さい基本電流を受け取り、受け取った基本電流を任意の整数倍 に増幅したオフセット電流を生成する。但し、本例における精オフセット電流生成回 路 156が生成するオフセット電流は、粗オフセット電流生成回路 154が受け取る第 1 の基本電流より小さい。本例における精オフセット電流生成回路 156は、 p_M〇Sト ランジスタ 166、複数の p_M〇Sトランジスタ 168、複数の p_M〇Sトランジスタ 170、 及び複数の P—MOSトランジスタ 171を有する。
[0124] p_MOSトランジスタ 166は、電流源 94の p_M〇Sトランジスタ 104とカレントミラー 接続される。つまり、 p_MOSトランジスタ 166は、複数の p_M〇Sトランジスタ 168に 流れる電流の和の最大値を、第 1の基本電流に制限する。また、複数の p— MOSトラ ンジスタ 168は、 p_MOSトランジスタ 166に対して直列に、それぞれが並列して接続 されており、それぞれ第 2の電流分流部 102の p— MOSトランジスタ 126— 0とカレント ミラー接続され、それぞれ第 3の基本電流と同一の電流が流れる。
[0125] 複数の p_M〇Sトランジスタ 170は、それぞれダミートランジスタ 50に接続され、複 数の p_M〇Sトランジスタ 171は、それぞれ変換トランジスタ 52に接続される。そして 、与えられるオフセット時間設定（sbl— sbj)に応じて、それぞれの p_MOSトランジス タ 168が受け取った基本電流を、ダミートランジスタ 50に供給するカ 変換トランジス タ 52に供給するかを選択する。これにより、精オフセット電流生成回路 156における 消費電流を一定にしつつ、オフセット時間設定に応じた電流を変換トランジスタ 52に 供給することができる。本例における粗オフセット電流生成回路 154及び精オフセッ ト電流生成回路 156によれば、粗オフセット電流生成回路 154が増幅する第 1の基 本電流の最小増幅範囲から最大増幅範囲までの間において、精オフセット電流生成 回路 156が増幅する第 3の基本電流を分解能として変化することのできるオフセット 電流を容易に生成することができる。この場合、精オフセット電流生成回路 156が生 成することのできる電流の最大値は、粗オフセット電流生成回路 154が生成する電流 の分解能と略同一であってよい。
[0126] 粗増幅部 158及び精増幅部 160は、複数の基本電流のうち、最も小さい基本電流 を少なくとも含む、一つ又は複数の基本電流を遅延時間設定に基づいて増幅し、変 換トランジスタ 52に供給する。本例において粗増幅部 158及び精増幅部 160は同一 の構成を有する。例えば、粗増幅部 158は、第 2の基本電流を受け取り、精増幅部 1 60は、第 3の基本電流を受け取り、それぞれ遅延時間設定に基づいて増幅する。つ まり、複数の階調の遅延時間設定に対応することができる。例えば、粗増幅部 158が 増幅する第 2の基本電流の最小増幅範囲から最大増幅範囲までの間において、精 増幅部 160が増幅する第 3の基本電流を分解能として変化することのできる電流を 生成すること力 Sできる。この場合、精増幅部 160が生成することのできる電流の最大 値は、粗増幅部 158が生成する電流の分解能と略同一であってよい。また、本例に おける粗増幅部 158及び精増幅部 160がそれぞれ生成する電流は、粗オフセット電 流生成回路 154が受け取る第 1の基本電流より小さい。
[0127] 粗増幅部 158及び精増幅部 160は、 p— MOSトランジスタ 172、複数の p— MOSト ランジスタ 174、複数の p_M〇Sトランジスタ 176、及び複数の p_M〇Sトランジスタ 1 78を有する。
[0128] p_MOSトランジスタ 172は、電流源 94の p_M〇Sトランジスタ 104とカレントミラー 接続される。また、複数の p_M〇Sトランジスタ 174は、図 4において説明した複数の p—MOSトランジスタ 42と同一の機能を有し、複数の p_MOSトランジスタ 176は、複 数の p—M〇Sトランジスタ 44と同一の機能を有し、複数の p—M〇Sトランジスタ 178は 、複数の p—MOSトランジスタ 46と同一の機能を有する。それぞれの p_MOSトラン ジスタ 174は、ミラー回路 98の p_M〇Sトランジスタ 118、又は第 2の電流分流部 10 2の p_M〇Sトランジスタ 126—0とカレントミラー接続され、第 2の基本電流又は第 3の 基本電流を受け取る。
[0129] そして、複数の p_MOSトランジスタ 176及び複数の p_M〇Sトランジスタ 178は、 与えられる遅延時間設定に応じて、それぞれの p— MOSトランジスタ 174が受け取つ た基本電流を、ダミートランジスタ 50に供給する力、変換トランジスタ 52に供給するか を選択する。これにより、増幅部における消費電流を一定にしつつ、遅延時間設定に 応じた電流を変換トランジスタ 52に供給することができる。また、本例における粗増幅 部 158及び精増幅部 160によれば、遅延時間設定に応じて、大きい基本電流の増 幅範囲で、小さレ、基本電流を分解能として変化することのできる電流を変換トランジ スタ 52に供給することができる。
[0130] また、それぞれの基本電流の大きさは、階調間のリニアリティがとれるように、予めィ ニシャライズされることが好ましい。
[0131] 以上、本発明を実施の形態を用いて説明したが、本発明の技術的範囲は上記実 施の形態に記載の範囲には限定されない。上記実施の形態に、多様な変更または 改良をカ卩えることが可能であることが当業者に明らかである。その様な変更または改 良をカ卩えた形態も本発明の技術的範囲に含まれ得ることが、請求の範囲の記載から 明らかである。
産業上の利用可能性 以上から明ら力なように、回路規模が小さぐ且つ精度よく信号を遅延させることが できる遅延回路を提供することができる。

Claims

請求の範囲
[1] 入力信号を所望の遅延時間設定に応じて遅延させて出力する遅延回路であって、 与えられる供給電流に基づく時間、前記入力信号を遅延させて出力する遅延素子 と、
前記供給電流を生成する電流供給部と、
前記遅延時間設定に応じた基本電圧を生成する電圧生成部と、
前記電流供給部に前記供給電流を発生させるベぐ前記電流供給部の特性に応 じて、前記基本電圧を制御電圧に変換し、前記電流供給部に供給する制御部と を備える遅延回路。
[2] 前記電流供給部は、所定の導電特性を有し、ドレイン電流を前記供給電流として前 記遅延素子に供給する第 1の MOSトランジスタを有し、
前記制御部は、前記第 1の MOSトランジスタが飽和領域で動作する第 1の前記制 御電圧を生成し、前記第 1の MOSトランジスタのゲート端子に供給する
請求項 1に記載の遅延回路。
[3] 前記制御部は、前記制御部が発生する制御電流の大きさを、前記基本電圧に基 づいて制御する第 3の M〇Sトランジスタを有し、
前記制御部は、前記制御電流に基づいて前記第 1の制御電圧を生成する 請求項 2に記載の遅延回路。
[4] 前記遅延素子は、前記入力信号に応じて出力容量を充放電することにより、前記 入力信号を遅延させて出力するインバータであって、
前記第 1の M〇Sトランジスタは、前記インバータの前記出力容量を充電するための 充電電流を前記インバータに供給し、
前記電流供給部は、前記インバータの前記出力容量を放電するための放電電流を 前記インバータに供給する第 2の M〇Sトランジスタを更に有し、
前記制御部は、前記制御電流に基づいて、前記第 2の MOSトランジスタが飽和領 域で動作する第 2の前記制御電圧を生成し、前記第 2の MOSトランジスタのゲート端 子に供給する
請求項 3に記載の遅延回路。
[5] 前記第 1の MOSトランジスタは、 pチャネル MOSトランジスタであって、前記第 2の MOSトランジスタは、 nチャネル MOSトランジスタであって、
前記第 1の MOSトランジスタ及び前記第 2の MOSトランジスタは、同一のゲート電 圧及びドレイン電圧が与えられた場合に、ドレイン電流が略同一となる
請求項 4に記載の遅延回路。
[6] 前記電圧生成部は、
予め定められた基本電流を発生する基本電流源と、
前記遅延時間設定に基づいて前記基本電流を増幅し、増幅した前記基本電流に 基づく前記基本電圧を発生する電流電圧変換部と
を有する請求項 5に記載の遅延回路。
[7] 前記電流電圧変換部は、
前記基本電流をそれぞれ異なる倍率で増幅する複数の遅延量変換電流生成回路 と、
前記所望の遅延時間設定に基づいて、前記複数の遅延量変換電流生成回路から 1つ又は複数の前記遅延量変換電流生成回路を選択する選択部と、
前記選択部により選択された前記遅延量変換電流生成回路が増幅した電流の和 に基づいて、前記基本電圧を生成する変換器と
を有する請求項 6に記載の遅延回路。
[8] 前記電流電圧変換部は、前記第 1の MOSトランジスタを飽和領域で動作させるベ ぐ予め定められたオフセット電流を生成するオフセット電流生成回路を更に有し、 前記変換器は、前記オフセット電流に更に基づいて前記基本電圧を生成する 請求項 6に記載の遅延回路。
[9] それぞれの前記遅延量変換電流生成回路は、
前記変換器と電気的に接続された遅延量変換電流路と、
前記遅延量変換電流路と並列に設けられ、前記変換器と電気的に接続されないダ ミー電流路と
を有し、
前記選択部は、 選択した前記遅延量変換電流生成回路が増幅した電流を、前記遅延量変換電流 路に流して前記変換器に供給させ、
選択しない前記遅延量変換電流生成回路が増幅した電流を、前記ダミー電流路に 流す
請求項 8に記載の遅延回路。
[10] 前記第 3の M〇Sトランジスタは、
ドレイン端子に、前記制御電流が供給され、
ゲート端子に、前記制御電流を制御する前記基本電圧が供給され、
前記制御部は、前記制御電流によって生じる、前記第 3の M〇Sトランジスタの前記 ドレイン端子とソース端子との間の電位差に基づいて、前記第 1の制御電圧を生成す る
請求項 9に記載の遅延回路。
[11] 前記第 3の MOSトランジスタのゲート端子、及び前記第 1の MOSトランジスタのゲ ート端子は電気的に接続される
請求項 10に記載の遅延回路。
[12] 前記制御部は、ソース端子に前記制御電流が供給される第 4の MOSトランジスタ を更に有し、
前記制御部は、前記制御電流によって生じる、前記第 4の MOSトランジスタのドレ イン端子とソース端子との間の電位差に基づいて、前記第 2の制御電圧を生成する 請求項 11に記載の遅延回路。
[13] 前記第 4の MOSトランジスタのゲート端子、前記第 4の MOSトランジスタのドレイン 端子、及び前記第 2の M〇Sトランジスタのゲート端子は電気的に接続される 請求項 12に記載の遅延回路。
[14] 前記第 4の M〇Sトランジスタは、 pチャネル M〇Sトランジスタであって、前記第 3の
MOSトランジスタは、 nチャネル MOSトランジスタである
請求項 13に記載の遅延回路。
[15] 前記オフセット電流生成回路は、前記遅延時間設定の範囲において、前記第 3の
MOSトランジスタ及び前記第 4の M〇Sトランジスタをリニア領域で動作させ、且つ前 記第 1の MOSトランジスタ及び前記第 2の MOSトランジスタを飽和領域で動作させ るべき大きさの前記オフセット電流を生成する
請求項 14に記載の遅延回路。
[16] 前記第 3の M〇Sトランジスタは、
ドレイン端子に、前記制御電流が供給され、
ゲート端子に、前記制御電流を制御する前記基本電圧が供給され、
前記制御部は、前記制御電流によって生じる、前記第 3の M〇Sトランジスタの前記 ドレイン端子とソース端子との間の電位差に基づいて、前記第 2の制御電圧を生成す る
請求項 9に記載の遅延回路。
[17] 前記第 2の M〇Sトランジスタ及び前記第 3の MOSトランジスタは、カレントミラー接 続され、前記第 3の M〇Sトランジスタに流れる制御電流に応じた大きさの前記供給 電流が、前記第 2の MOSトランジスタに流れる
請求項 16に記載の遅延回路。
[18] 前記制御部は、ソース端子に前記制御電流が供給される第 4の MOSトランジスタ を更に有し、
前記制御部は、前記制御電流によって生じる、前記第 4の MOSトランジスタのドレ イン端子とソース端子との間の電位差に基づいて、前記第 1の制御電圧を生成する 請求項 17に記載の遅延回路。
[19] 前記第 1の MOSトランジスタ及び前記第 4の MOSトランジスタは、カレントミラー接 続され、前記第 4の MOSトランジスタに流れる制御電流に応じた大きさの前記供給 電流が、前記第 1の MOSトランジスタに流れる
請求項 18に記載の遅延回路。
[20] 前記第 4の M〇Sトランジスタは、 pチャネル M〇Sトランジスタであって、前記第 3の
MOSトランジスタは、 nチャネル MOSトランジスタである
請求項 19に記載の遅延回路。
[21] 前記オフセット電流生成回路は、前記遅延時間設定の範囲において、前記第 1の
MOSトランジスタ、前記第 2の M〇Sトランジスタ、前記第 3の M〇Sトランジスタ、及び 前記第 4の MOSトランジスタを飽和領域で動作させるべき大きさの前記オフセット電 流を生成する
請求項 20に記載の遅延回路。
[22] 前記基本電流源は、前記遅延時間設定の分解能に応じて、異なる大きさの複数の 前記基本電流を生成し、
前記電流電圧変換部は、前記遅延時間設定に応じて、それぞれの前記基本電流 を増幅し、増幅した複数の前記基本電流の和に基づいて、前記基本電圧を発生す る
請求項 9に記載の遅延回路。
[23] 前記基本電流源は、
予め定められた大きさの第 1の基準電流を生成する第 1の基準電流源と、 前記基準電流の整数分の 1倍の大きさの第 2の基準電流を生成する第 2の基準電 流源と、
前記第 1の基準電流及び前記第 2の基準電流に基づいて、それぞれ異なる大きさ の前記基本電流を生成する複数の基本電流変換部と
を有し、
それぞれの前記基本電流変換部は、
前記第 1の基準電流を、整数倍の大きさに増幅する第 1の増幅部と、
前記第 2の基準電流を、整数倍の大きさに増幅する第 2の増幅部と、
前記第 1の増幅部が増幅した電流、及び前記第 2の増幅部が増幅した電流の和を
、前記基本電流として生成する基準電流合成部と
を含む請求項 22に記載の遅延回路。
[24] 前記基本電流源は、
予め定められた大きさの第 1の前記基本電流を生成する電流源と、
前記第 1の基本電流を、並列に設けられた複数のトランジスタに分流し、前記第 1の 基本電流の整数分の 1倍の大きさの第 2の前記基本電流を生成する電流分流部と を有する
請求項 22に記載の遅延回路。
[25] 前記電流電圧変換部は、前記遅延時間設定に基づいて、前記複数の基本電流の うち最も小さい前記基本電流を増幅し、
前記オフセット電流生成回路は、前記複数の基本電流をそれぞれ増幅して前記ォ フセット電流を生成する
請求項 22に記載の遅延回路。
[26] 前記オフセット電流生成回路は、前記複数の電流のうち、最も大きい前記基本電流 を少なくとも含む、一つ又は複数の前記基本電流を増幅して前記オフセット電流を生 成し、
前記電流電圧変換部は、前記複数の基本電流のうち、最も小さい前記基本電流を 少なくとも含む、一つ又は複数の前記基本電流を前記遅延時間設定に基づいて増 幅する
請求項 22に記載の遅延回路。
[27] 電子デバイスを試験する試験装置であって、
前記電子デバイスを試験するための試験パターンを生成するパターン発生器と、 前記試験パターンを整形して前記電子デバイスに供給する波形整形器と、 前記波形整形器が、前記試験パターンを前記電子デバイスに供給するタイミングを 制御するタイミング発生器と
を備え、
前記タイミング発生器は、
与えられる供給電流に基づく時間、基準クロックを遅延させて前記波形整形器に出 力し、前記試験パターンを供給するタイミングを制御する遅延素子と、
前記供給電流を生成する電流供給部と、
前記遅延時間設定に応じた基本電圧を生成する電圧生成部と、
前記電流供給部に前記供給電流を発生させるベぐ前記電流供給部の特性に応 じて、前記基本電圧を制御電圧に変換し、前記電流供給部に供給する制御部と を有する試験装置。
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