KR101177150B1 - 지연 회로, 및 시험 장치 - Google Patents

지연 회로, 및 시험 장치 Download PDF

Info

Publication number
KR101177150B1
KR101177150B1 KR1020067014436A KR20067014436A KR101177150B1 KR 101177150 B1 KR101177150 B1 KR 101177150B1 KR 1020067014436 A KR1020067014436 A KR 1020067014436A KR 20067014436 A KR20067014436 A KR 20067014436A KR 101177150 B1 KR101177150 B1 KR 101177150B1
Authority
KR
South Korea
Prior art keywords
current
mos transistor
basic
voltage
delay
Prior art date
Application number
KR1020067014436A
Other languages
English (en)
Other versions
KR20070031857A (ko
Inventor
마사카츠 수다
슈스케 칸타케
Original Assignee
주식회사 아도반테스토
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 주식회사 아도반테스토 filed Critical 주식회사 아도반테스토
Publication of KR20070031857A publication Critical patent/KR20070031857A/ko
Application granted granted Critical
Publication of KR101177150B1 publication Critical patent/KR101177150B1/ko

Links

Images

Classifications

    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03K—PULSE TECHNIQUE
    • H03K5/00—Manipulating of pulses not covered by one of the other main groups of this subclass
    • H03K5/13—Arrangements having a single output and transforming input signals into pulses delivered at desired time intervals
    • H03K5/133—Arrangements having a single output and transforming input signals into pulses delivered at desired time intervals using a chain of active delay devices
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03K—PULSE TECHNIQUE
    • H03K5/00—Manipulating of pulses not covered by one of the other main groups of this subclass
    • H03K5/13—Arrangements having a single output and transforming input signals into pulses delivered at desired time intervals
    • H03K5/133—Arrangements having a single output and transforming input signals into pulses delivered at desired time intervals using a chain of active delay devices
    • H03K5/134—Arrangements having a single output and transforming input signals into pulses delivered at desired time intervals using a chain of active delay devices with field-effect transistors
    • G—PHYSICS
    • G01—MEASURING; TESTING
    • G01R—MEASURING ELECTRIC VARIABLES; MEASURING MAGNETIC VARIABLES
    • G01R31/00—Arrangements for testing electric properties; Arrangements for locating electric faults; Arrangements for electrical testing characterised by what is being tested not provided for elsewhere
    • G01R31/28—Testing of electronic circuits, e.g. by signal tracer
    • G—PHYSICS
    • G01—MEASURING; TESTING
    • G01R—MEASURING ELECTRIC VARIABLES; MEASURING MAGNETIC VARIABLES
    • G01R31/00—Arrangements for testing electric properties; Arrangements for locating electric faults; Arrangements for electrical testing characterised by what is being tested not provided for elsewhere
    • G01R31/28—Testing of electronic circuits, e.g. by signal tracer
    • G01R31/317—Testing of digital circuits
    • G01R31/3181—Functional testing
    • G01R31/319—Tester hardware, i.e. output processing circuits
    • G01R31/31903—Tester hardware, i.e. output processing circuits tester configuration
    • G01R31/31908—Tester set-up, e.g. configuring the tester to the device under test [DUT], down loading test patterns
    • G01R31/3191—Calibration
    • G—PHYSICS
    • G01—MEASURING; TESTING
    • G01R—MEASURING ELECTRIC VARIABLES; MEASURING MAGNETIC VARIABLES
    • G01R31/00—Arrangements for testing electric properties; Arrangements for locating electric faults; Arrangements for electrical testing characterised by what is being tested not provided for elsewhere
    • G01R31/28—Testing of electronic circuits, e.g. by signal tracer
    • G01R31/317—Testing of digital circuits
    • G01R31/3181—Functional testing
    • G01R31/319—Tester hardware, i.e. output processing circuits
    • G01R31/31917—Stimuli generation or application of test patterns to the device under test [DUT]
    • G01R31/31922—Timing generation or clock distribution
    • G—PHYSICS
    • G01—MEASURING; TESTING
    • G01R—MEASURING ELECTRIC VARIABLES; MEASURING MAGNETIC VARIABLES
    • G01R31/00—Arrangements for testing electric properties; Arrangements for locating electric faults; Arrangements for electrical testing characterised by what is being tested not provided for elsewhere
    • G01R31/28—Testing of electronic circuits, e.g. by signal tracer
    • G01R31/317—Testing of digital circuits
    • G01R31/3181—Functional testing
    • G01R31/319—Tester hardware, i.e. output processing circuits
    • G01R31/3193—Tester hardware, i.e. output processing circuits with comparison between actual response and known fault free response
    • G01R31/31937—Timing aspects, e.g. measuring propagation delay
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03K—PULSE TECHNIQUE
    • H03K5/00—Manipulating of pulses not covered by one of the other main groups of this subclass
    • H03K2005/00013—Delay, i.e. output pulse is delayed after input pulse and pulse length of output pulse is dependent on pulse length of input pulse
    • H03K2005/00019—Variable delay
    • H03K2005/00026—Variable delay controlled by an analog electrical signal, e.g. obtained after conversion by a D/A converter
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03K—PULSE TECHNIQUE
    • H03K5/00—Manipulating of pulses not covered by one of the other main groups of this subclass
    • H03K2005/00013—Delay, i.e. output pulse is delayed after input pulse and pulse length of output pulse is dependent on pulse length of input pulse
    • H03K2005/00019—Variable delay
    • H03K2005/00026—Variable delay controlled by an analog electrical signal, e.g. obtained after conversion by a D/A converter
    • H03K2005/00032—Dc control of switching transistors
    • H03K2005/00039—Dc control of switching transistors having four transistors serially
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03K—PULSE TECHNIQUE
    • H03K5/00—Manipulating of pulses not covered by one of the other main groups of this subclass
    • H03K2005/00013—Delay, i.e. output pulse is delayed after input pulse and pulse length of output pulse is dependent on pulse length of input pulse
    • H03K2005/00019—Variable delay
    • H03K2005/00058—Variable delay controlled by a digital setting
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03K—PULSE TECHNIQUE
    • H03K5/00—Manipulating of pulses not covered by one of the other main groups of this subclass
    • H03K2005/00013—Delay, i.e. output pulse is delayed after input pulse and pulse length of output pulse is dependent on pulse length of input pulse
    • H03K2005/00078—Fixed delay
    • H03K2005/0013—Avoiding variations of delay due to power supply
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03K—PULSE TECHNIQUE
    • H03K5/00—Manipulating of pulses not covered by one of the other main groups of this subclass
    • H03K2005/00013—Delay, i.e. output pulse is delayed after input pulse and pulse length of output pulse is dependent on pulse length of input pulse
    • H03K2005/0015—Layout of the delay element
    • H03K2005/00195—Layout of the delay element using FET's
    • H03K2005/00202—Layout of the delay element using FET's using current mirrors
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03K—PULSE TECHNIQUE
    • H03K5/00—Manipulating of pulses not covered by one of the other main groups of this subclass
    • H03K2005/00013—Delay, i.e. output pulse is delayed after input pulse and pulse length of output pulse is dependent on pulse length of input pulse
    • H03K2005/0015—Layout of the delay element
    • H03K2005/00234—Layout of the delay element using circuits having two logic levels
    • H03K2005/00267—Layout of the delay element using circuits having two logic levels using D/A or A/D converters

Abstract

입력 신호를 원하는 지연 시간 설정에 따라 지연시켜 출력하는 지연 회로에 있어서, 인가되는 공급 전류에 기초한 지연 시간, 입력 신호를 지연시켜 출력하는 지연 소자와, 공급 전류를 생성하는 전류 공급부와, 지연 시간 설정에 따른 기본 전압을 생성하는 전압 생성부와, 전류 공급부에 공급 전류를 발생시키기 위해, 전류 공급부의 특성에 따라, 기본 전압을 제어 전압으로 변환하고, 전류 공급부에 공급하는 제어부를 포함하는 지연 회로를 제공한다. 전류 공급부는, 소정의 도전 특성을 갖고, 드레인 전류를 공급 전류로서 지연 소자에 공급하는 제1의 MOS 트랜지스터를 포함하며, 제어부는, 제1의 MOS 트랜지스터가 포화 영역에서 동작하는 제1의 제어 전압을 생성하고, 제1의 MOS 트랜지스터의 게이트 단자에 공급해도 좋다.
Figure R1020067014436
지연 회로, MOS 트랜지스터, 오프셋 전류, 증폭, 드레인 전류, 포화 영역

Description

지연 회로, 및 시험 장치{DELAY CIRCUIT AND TESTING APPARATUS}
본 발명은, 입력 신호를 원하는 시간 지연시키는 지연 회로, 원하는 타이밍을 발생하는 타이밍 발생기, 및 전자 디바이스를 시험하는 시험 장치에 관한 것이다. 특히, 본 발명은, 가변 지연량이 작고 선형화 메모리를 필요로 하지 않는, 회로 규모가 작은 지연 회로에 관한 것이다. 문헌의 참조에 의한 편입이 인정되는 지정국에 대해서는, 하기의 출원에 기재된 내용을 참조에 의해 본 출원에 편입시키고, 본 출원의 기재의 일부로 한다.
일본특허출원 제2003-421617호 출원일 2003년 12월 18일
종래, 반도체 디바이스 등의 전자 디바이스를 시험하는 시험 장치는, 신호를 원하는 타이밍에 반도체 디바이스에 공급한다. 예를 들면, 시험 장치는, 당해 타이밍을 규정하기 위한 타이밍 신호를 생성하는 타이밍 발생기를 포함한다.
도 11은, 종래의 시험 장치가 포함하는 타이밍 발생기 300의 구성의 일례를 나타내는 도면이다. 타이밍 발생기 300은, 카운터 310, 타이밍 메모리 312, 배타적 논리합 회로 314, 논리곱 회로 316, 선형화 메모리 318, 및 가변 지연 회로 320 을 포함한다.
카운터 310, 배타적 논리합 회로 314, 및 논리곱 회로 316은, 인가된 기준 클럭 Ref clk의 주기의 정수배의 지연을 생성한다. 즉, 카운터 310은, 기준 클럭 Ref clk을 수취하고, 기준 클럭의 펄스수를 계수한 계수값을 출력한다. 타이밍 메모리 312는, 타이밍 발생기 300이 발생해야 하는 타이밍 신호의 타이밍을 나타내는 타이밍 세트 신호 TS를 수취하고, 당해 타이밍 세트 신호의 상위 비트에 따른 제어 신호를 배타적 논리합 회로 314에 출력한다.
예를 들면, 타이밍 세트 신호는, 기준 클럭을 지연시켜야 하는 지연량을 나타내는 데이터에 있어서, 타이밍 메모리 312는, 당해 지연량을 기준 클럭의 주기로 나눗셈한 몫을, 배타적 논리합 회로 314에 출력한다. 배타적 논리합 회로 314는, 카운터 310으로부터 주어진 계수값이, 타이밍 메모리 312로부터 주어진 값과 일치한 경우에, H 논리의 신호를 출력한다. 그리고, 논리곱 회로 316은, 배타적 논리합 회로 314로부터 주어진 신호와, 기준 클럭의 논리곱을 출력한다.
또한, 타이밍 메모리 312는, 타이밍 세트 신호의 하위 비트에 따른 제어 신호를 선형화 메모리 318에 출력한다. 예를 들면, 타이밍 메모리 312는, 타이밍 신호에서 나타나는 지연량을 기준 클럭의 주기로 나눗셈한 나머지에 대응하는 지연 설정 데이터를, 선형화 메모리 318에 공급한다.
선형화 메모리 318은, 주어진 지연 설정 데이터에 기초하여, 가변 지연 회로 320에 있어서의 지연량을 제어한다. 가변 지연 회로 320은, 논리곱 회로 316이 출력하는 신호를 지연시키고, 타이밍 신호로서 외부에 출력한다.
선형화 메모리 318은, 미소 가변 지연 회로 320에 있어서의 지연 설정 데이터 선형화에 대응한 제어 데이터를 격납한다.
도 12는, 종래의 가변 지연 회로 320의 구성을 나타내는 도면이다. 가변 지연 회로 320은, 복수의 버퍼 324, 멀티플렉서 322, 및 미소 지연부 330을 포함한다. 복수의 버퍼 324는, 직렬로 접속되고, 논리곱 회로 316이 출력하는 신호를 순차적으로 지연시킨다. 멀티플렉서 322는, 선형화 메모리 318로부터 인가되는 제어 데이터에 기초하여, 어느 하나의 버퍼 324가 출력하는 신호를 선택하고, 미소 지연부 330에 출력한다. 이에 의해, 버퍼 324에 있어서의 지연량의 정수배의 지연을 생성한다.
미소 지연부 330은, 버퍼 324에 있어서의 지연보다도 지연 스텝이 작은 지연에 있어서, 최대 지연이 버퍼 324 일단(一段) 분의 지연과 거의 같은 지연을 생성한다. 이 때, 미소 지연부 330의 최대 지연량은, 버퍼 324 일단 분의 지연에 대하여, 제조 오차 등을 흡수할 수 있도록, 풍부하게 설계되는 것이 바람직하다. 미소 지연부 330은, 예를 들면 버퍼 326 및 가변 용량 328로부터 구성되고, 가변 용량에 있어서의 용량을 제어 데이터에 따라 변화시킴으로써, 원하는 미소 지연을 생성한다.
[발명이 해결하고자 하는 과제]
종래의 미소 지연부 330에 있어서의 지연 시간은, 버퍼 326이 가변 용량 328을 충방전하는 전류, 및 가변 용량 328의 용량에 의해 정해진다. 여기서, 공정 오차, 전압 또는 온도의 변동에 의해, 충방전 전류 및 용량은 변동한다. 이 때문에, 미소 지연부 330에 있어서의 지연량에 오차가 생기는 경우가 있다.
도 13은, 선형화 메모리 318이 미소 지연부 330에 인가하는 제어 데이터에 대한, 미소 지연부 330에 있어서의 지연량을 나타내는 도면이다. 상술한 요인에 의해, 미소 지연부 330에 있어서의 지연량은, 전형적 값에 대하여, 0.6배~1.5배 정도 변동한다. 이와 같은 경우, 지연량의 변동의 최대값과 최소값의 비는, 2~3배 정도 되어, 지연량의 변동은 무시할 수 없다.
이와 같은 지연량의 변동에 대하여, 공정이나, 전압, 온도 등의 값마다, 미소 지연부 330에 있어서의 지연량을 실측하고, 선형화 메모리 318에 인가되는 지연 설정 데이터와, 실제의 지연량이 같아지도록, 지연 설정 데이터와 제어 데이터를 대응 부착하여 선형화 메모리 318에 격납하는 경우가 있다. 그러나, 상술한 바와 같이 지연량의 변동의 최대값과 최소값의 비는, 2~3배 정도이기 때문에, 선형화 메모리 318이 격납하는 제어 데이터의 비트수는, 지연 설정 데이터와 비교해서 수 비트 증대한다. 이 때문에, 선형화 메모리 318은, 공정 오차, 전압 또는 온도의 변동을 보상하는 분의 데이터를 많이 격납할 필요가 있다.
예를 들면, 기준 클럭의 주기가 4nS, 미소 지연부 330에 있어서의 지연 분해능이 0.98ps(=4nS/2^12)인 경우, 선형화 메모리 318의 어드레스는 12비트(4096 word)인데 대하여, 제어 데이터는 당해 변동을 보정하기 위해서 비트수가 증대하고, 15bit 정도 필요하다. 즉, 선형화 메모리 318은, 4096w×15bit 정도의 기억 영역이 필요해, 타이밍 발생기 300의 회로 규모의 대부분을 차지해 버린다.
이 때문에 본 발명은, 상술한 과제를 해결할 수 있는 지연 회로, 및 시험 장 치를 제공하는 것을 목적으로 한다. 이러한 목적은, 청구범위에 있어서의 독립항에 기재된 특징의 조합에 의해 달성된다. 또한 종속항은 본 발명의 더욱 유리한 구체적인 예를 규정한다.
상기 과제를 해결하기 위해, 본 발명의 제1의 형태에 있어서는, 입력 신호를 원하는 지연 시간 설정에 따라 지연시켜 출력하는 지연 회로에 있어서, 인가되는 공급 전류에 기초한 지연 시간, 입력 신호를 지연시켜 출력하는 지연 소자와, 공급 전류를 생성하는 전류 공급부와, 지연 시간 설정에 따른 기본 전압을 생성하는 전압 생성부와, 전류 공급부에 공급 전류를 발생시키기 위해, 전류 공급부의 특성에 따라, 기본 전압을 제어 전압으로 변환하고, 전류 공급부에 공급하는 제어부를 포함하는 지연 회로를 제공한다.
전류 공급부는, 소정의 도전 특성을 갖고, 드레인 전류를 공급 전류로서 지연 소자에 공급하는 제1의 MOS 트랜지스터를 포함하고, 제어부는, 제1의 MOS 트랜지스터가 포화 영역에서 동작하는 제1의 제어 전압을 생성하고, 제1의 MOS 트랜지스터의 게이트 단자에 공급해도 좋다.
제어부는, 제어부가 발생하는 제어 전류의 크기를, 기본 전압에 기초하여 제어하는 제3의 MOS 트랜지스터를 포함하고, 제어부는, 제어 전류에 기초하여 제1의 제어 전압을 생성해도 좋다.
지연 소자는, 입력 신호에 따라 출력 용량을 충방전함으로써, 입력 신호를 지연시켜 출력하는 인버터에 있어서, 제1의 MOS 트랜지스터는, 인버터의 출력 용량을 충전하기 위한 충전 전류를 인버터에 공급하고, 전류 공급부는, 인버터의 출력 용량을 방전하기 위한 방전 전류를 인버터에 공급하는 제2의 MOS 트랜지스터를 더 포함하며, 제어부는, 제어 전류에 기초하여, 제2의 MOS 트랜지스터가 포화 영역에서 동작하는 제2의 제어 전압을 생성하고, 제2의 MOS 트랜지스터의 게이트 단자에 공급해도 좋다.
제1의 MOS 트랜지스터는, p 채널 MOS 트랜지스터이고, 제2의 MOS 트랜지스터는, n 채널 MOS 트랜지스터이며, 제1의 MOS 트랜지스터 및 제2의 MOS 트랜지스터는, 동일한 게이트 전압 및 드레인 전압이 인가된 경우에, 드레인 전류가 동일하게 되어도 좋다.
전압 생성부는, 미리 정해진 기본 전류를 발생하는 기본 전류원과, 지연 시간 설정에 기초하여 기본 전류를 증폭하고, 증폭한 기본 전류에 기초한 기본 전압을 발생하는 전류 전압 변환부를 포함해도 좋다.
전류 전압 변환부는, 기본 전류를 각각 다른 배율로 증폭하는 복수의 지연량 변환 전류 생성 회로와, 원하는 지연 시간 설정에 기초하여, 복수의 지연량 변환 전류 생성 회로로부터 1개 또는 복수의 지연량 변환 전류 생성 회로를 선택하는 선택부와, 선택부에 의해 선택된 지연량 변환 전류 생성 회로가 증폭한 전류의 합에 기초하여, 기본 전압을 생성하는 변환기를 포함해도 좋다.
전류 전압 변환부는, 제1의 MOS 트랜지스터를 포화 영역에서 동작시키기 위해, 미리 정해진 오프셋 전류를 생성하는 오프셋 전류 생성 회로를 더 포함하고, 변환기는, 오프셋 전류에 더 기초하여 기본 전압을 생성해도 좋다.
각각의 지연량 변환 전류 생성 회로는, 변환기와 전기적으로 접속된 지연량 변환 전류로(電流路)와, 지연량 변환 전류로와 병렬로 설치되고, 변환기와 전기적으로 접속되지 않는 더미 전류로를 포함하고, 선택부는, 선택한 지연량 변환 전류 생성 회로가 증폭한 전류를, 지연량 변환 전류로에 흘려 변환기에 공급시키고, 선택하지 않은 지연량 변환 전류 생성 회로가 증폭한 전류를, 더미 전류로에 흘려도 좋다.
제3의 MOS 트랜지스터는, 드레인 단자에, 제어 전류가 공급되고, 게이트 단자에, 제어 전류를 제어하는 기본 전압이 공급되며, 제어부는, 제어 전류에 의해서 생기는, 제3의 MOS 트랜지스터의 드레인 단자와 소스 단자의 사이의 전위차에 기초하여, 제1의 제어 전압을 생성해도 좋다.
제3의 MOS 트랜지스터의 게이트 단자, 및 제1의 MOS 트랜지스터의 게이트 단자는 전기적으로 접속되어도 좋다.
제어부는, 소스 단자에 제어 전류가 공급되는 제4의 MOS 트랜지스터를 더 포함하고, 제어부는, 제어 전류에 의해서 생기는, 제4의 MOS 트랜지스터의 드레인 단자와 소스 단자의 사이의 전위차에 기초하여, 제2의 제어 전압을 생성해도 좋다.
제4의 MOS 트랜지스터의 게이트 단자, 제4의 MOS 트랜지스터의 드레인 단자, 및 제2의 MOS 트랜지스터의 게이트 단자는 전기적으로 접속되어도 좋다.
제4의 MOS 트랜지스터는, p 채널MOS 트랜지스터이고, 제3의 MOS 트랜지스터는, n 채널 MOS 트랜지스터이어도 좋다.
오프셋 전류 생성 회로는, 지연 시간 설정의 범위에 있어서, 제3의 MOS 트랜지스터 및 제4의 MOS 트랜지스터를 선형 영역에서 동작시키고, 또한 제1의 MOS 트랜지스터 및 제2의 MOS 트랜지스터를 포화 영역에서 동작시켜야 하는 크기의 오프셋 전류를 생성해도 좋다.
제3의 MOS 트랜지스터는, 드레인 단자에, 제어 전류가 공급되고, 게이트 단자에, 제어 전류를 제어하는 기본 전압이 공급되며, 제어부는, 제어 전류에 의해서 생기는, 제3의 MOS 트랜지스터의 드레인 단자와 소스 단자의 사이의 전위차에 기초하여, 제2의 제어 전압을 생성해도 좋다.
제2의 MOS 트랜지스터 및 제3의 MOS 트랜지스터는, 커런트 미러(current mirror) 접속되고, 제3의 MOS 트랜지스터에 흐르는 제어 전류에 따른 크기의 공급 전류가, 제2의 MOS 트랜지스터에 흘러도 좋다.
제어부는, 소스 단자에 제어 전류가 공급되는 제4의 MOS 트랜지스터를 더 포함하고, 제어부는, 제어 전류에 의해서 생기는, 제4의 MOS 트랜지스터의 드레인 단자와 소스 단자의 사이의 전위차에 기초하여, 제1의 제어 전압을 생성해도 좋다.
제1의 MOS 트랜지스터 및 제4의 MOS 트랜지스터는, 커런트 미러 접속되고, 제4의 MOS 트랜지스터에 흐르는 제어 전류에 따른 크기의 공급 전류가, 제1의 MOS 트랜지스터에 흘러도 좋다.
제4의 MOS 트랜지스터는, p 채널 MOS 트랜지스터이고, 제3의 MOS 트랜지스터는, n 채널 MOS 트랜지스터이어도 좋다.
오프셋 전류 생성 회로는, 지연 시간 설정의 범위에 있어서, 제1의 MOS 트랜지스터, 제2의 MOS 트랜지스터, 제3의 MOS 트랜지스터, 및 제4의 MOS 트랜지스터를 포화 영역에서 동작시켜야 하는 크기의 오프셋 전류를 생성해도 좋다.
기본 전류원은, 지연 시간 설정의 분해능에 따라, 다른 크기의 복수의 기본 전류를 생성하고, 전류 전압 변환부는, 지연 시간 설정에 따라, 각각의 기본 전류를 증폭하며, 증폭한 복수의 기본 전류의 합에 기초하여, 기본 전압을 발생해도 좋다.
기본 전류원은, 미리 정해진 크기의 제1의 기준 전류를 생성하는 제1의 기준 전류원과, 기준 전류의 정수분의 1배의 크기의 제2의 기준 전류를 생성하는 제2의 기준 전류원과, 제1의 기준 전류 및 제2의 기준 전류에 기초하여, 각각 다른 크기의 기본 전류를 생성하는 복수의 기본 전류 변환부를 포함하고, 각각의 기본 전류 변환부는, 제1의 기준 전류를, 정수배의 크기로 증폭하는 제1의 증폭부와, 제2의 기준 전류를, 정수배의 크기로 증폭하는 제2의 증폭부와, 제1의 증폭부가 증폭한 제1의 기준 전류, 및 제2의 증폭부가 증폭한 제2의 기준 전류의 합을, 기본 전류로서 생성하는 기준 전류 합성부를 포함해도 좋다.
기본 전류원은, 미리 정해진 크기의 제1의 기본 전류를 생성하는 전류원과, 제1의 기본 전류를, 병렬로 설치된 복수의 트랜지스터로 분류(分流)하고, 제1의 기본 전류의 정수분의 1배의 크기의 제2의 기본 전류를 생성하는 전류 분류부를 포함해도 좋다.
전류 전압 변환부는, 지연 시간 설정에 기초하여, 복수의 기본 전류 중 가장 작은 기본 전류를 증폭하고, 오프셋 전류 생성 회로는, 복수의 기본 전류를 각각 증폭하여 오프셋 전류를 생성해도 좋다.
오프셋 전류 생성 회로는, 복수의 기본 전류 중, 가장 큰 기본 전류를 적어도 포함하고, 1개 또는 복수의 기본 전류를 증폭하여 오프셋 전류를 생성하며, 전류 전압 변환부는, 복수의 기본 전류 중, 가장 작은 기본 전류를 적어도 포함하고, 1개 또는 복수의 기본 전류를 지연 시간 설정에 기초하여 증폭해도 좋다.
본 발명의 제2의 형태에 있어서는, 전자 디바이스를 시험하는 시험 장치에 있어서, 전자 디바이스를 시험하기 위한 시험 패턴을 생성하는 패턴 발생기와, 시험 패턴을 정형하여 전자 디바이스에 공급하는 파형 정형기와, 파형 정형기가, 시험 패턴을 전자 디바이스에 공급하는 타이밍을 제어하는 타이밍 발생기를 포함하고, 타이밍 발생기는, 인가되는 공급 전류에 기초한 지연 시간, 기준 클럭을 지연시켜 파형 정형기에 출력하고, 시험 패턴을 공급하는 타이밍을 제어하는 지연 소자와, 공급 전류를 생성하는 전류 공급부와, 지연 시간 설정에 따른 기본 전압을 생성하는 전압 생성부와, 전류 공급부에 공급 전류를 발생시키기 위해, 전류 공급부의 특성에 따라, 기본 전압을 제어 전압으로 변환하고, 전류 공급부에 공급하는 제어부를 포함하는 시험 장치를 제공한다.
또한, 상기의 발명의 개요는, 본 발명의 필요한 특징의 전체를 열거한 것은 아니며, 이러한 특징군의 서브 컴비네이션도 또한, 발명이 될 수 있다.
본 발명에 의하면, 회로 규모가 작고, 또한 정확하게 신호를 지연시킬 수 있는 지연 회로를 제공할 수 있다.
도 1은, 본 발명의 실시 형태에 의한 시험 장치 100의 구성의 일례를 나타내는 도면이다.
도 2는, 타이밍 발생기 16이 포함하는 미소 가변 지연 회로 20의 구성의 일례를 나타내는 도면이다.
도 3은, 버퍼 176에 있어서의 전원 전류와 지연량의 관계를 나타내는 도면이다.
도 4는, 타이밍 발생기 16으로서 기능하는 지연 회로의 구성의 일례를 나타낸다.
도 5는, 지연부 26의 구성의 다른 예를 나타내는 도면이다.
도 6은, 도 4에 나타난 지연부 26 및 도 5에 나타난 지연부 26의 특성의 일례를 나타내는 도면이다. 도 6(a)는, 도 4에 나타난 지연부 26의 특성을 나타내고, 도 6(b)는, 도 5에 나타난 지연부 26의 특성을 나타낸다.
도7은, 기본 전류원 22의 구성의 다른 예를 나타내는 도면이다.
도8은, 기본 전류원 22의 구성의 또 다른 예를 나타내는 도면이다.
도 9는, 전류 전압 변환부 24의 구성의 다른 예를 나타내는 도면이다.
도 10은, 전류 전압 변환부 24의 구성의 또 다른 예를 나타내는 도면이다.
도 11은, 종래의 시험 장치가 포함하는 타이밍 발생기 300의 구성의 일례를 나타내는 도면이다.
도 12는, 종래의 가변 지연 회로 320의 구성을 나타내는 도면이다.
도 13은, 선형화 메모리 318이 미소 지연부 330에 인가하는 제어 데이터에 대한, 미소 지연부 330에 있어서의 지연량을 나타내는 도면이다.
[부호의 설명]
10...패턴 발생기, 12...파형 정형기, 14...판정부, 16...타이밍 발생기, 20...미소 가변 지연 회로, 22...기본 전류원, 23...전압 생성부, 24...전류 전압 변환부, 26...지연부, 34...오프셋 전류 생성 회로, 40...지연량 변환 전류 생성 회로, 48...인버터 회로, 49...전압 변환 회로, 50...더미 트랜지스터, 52...변환 트랜지스터, 54...p-MOS 트랜지스터(제4의 MOS 트랜지스터), 56...p-MOS 트랜지스터(제1의 MOS 트랜지스터), 64...n-MOS 트랜지스터(제3의 MOS 트랜지스터), 66...n-MOS 트랜지스터(제2의 MOS 트랜지스터), 68...지연 소자, 71...기준 전류원, 72...기본 전류 변환부, 80...증폭부, 96...제1의 전류 분류부, 98...미러 회로, 100...시험 장치, 102...제2의 전류 분류부, 132...오프셋 전류 생성 회로, 134...증폭부, 154...조 오프셋 전류 생성 회로, 156...정 오프셋 전류 생성 회로, 158...조증폭부, 160...정증폭부, 200...전자 디바이스, 300...타이밍 발생기, 310...카운터, 312...타이밍 메모리, 314...배타적 논리합 회로, 316...논리곱 회로, 318...선형화 메모리, 320...가변 지연 회로, 322...멀티플렉서, 324...버퍼, 326...버퍼, 328...가변 용량, 330...종래의 미소 지연부
이하, 발명의 실시 형태를 통하여 본 발명을 설명하지만, 이하의 실시 형태 는 청구범위에 속하는 발명을 한정하는 것은 아니며, 또한 실시 형태 중에서 설명되어 있는 특징의 조합의 전부가 발명의 해결 수단에 필수적인 것으로 한정되지 않는다.
도 1은, 본 발명의 실시 형태에 의한 시험 장치 100의 구성의 일례를 나타낸다. 시험 장치 100은, 예를 들면 반도체 소자 등의 전자 디바이스 200을 시험한다. 본 예에 있어서 시험 장치 100은, 패턴 발생기 10, 파형 정형기 12, 타이밍 발생기 16, 및 판정부 14를 포함한다.
패턴 발생기 10은, 전자 디바이스 200을 시험하기 위한 시험 패턴을 생성하고, 파형 정형기 12에 공급한다. 파형 정형기 12는, 수취한 시험 패턴을 정형한 시험 신호를, 타이밍 발생기 16으로부터 인가되는 타이밍에 따라 전자 디바이스 200에 공급한다.
타이밍 발생기 16은, 예를 들면 지연 회로에 있어서, 인가되는 기준 클럭을 원하는 지연량만큼 지연시켜 파형 정형기 12에 공급함으로써, 파형 정형기 12가 시험 신호를 공급하는 타이밍을 제어한다. 타이밍 발생기 16은, 도 11에 관련하여 설명한 타이밍 발생기 300과 실질적으로 동일한 기능 및 구성을 가져도 좋다. 본 예에 있어서의 타이밍 발생기 16은, 타이밍 발생기 300의 구성에 대해, 미소 지연부 330에 대신하여, 도 2에 있어서 후술하는 미소 가변 지연 회로 20을 포함한다.
또한, 판정부 14는, 전자 디바이스가 시험 신호에 따라 출력하는 출력 신호와, 패턴 발생기 10으로부터 인가되는 기대값 신호를 비교함으로써, 전자 디바이스 200의 양부를 판정한다.
도 2는, 타이밍 발생기 16이 포함하는 미소 가변 지연 회로 20의 구성의 일례를 나타내는 도면이다. 미소 가변 지연 회로 20은, 제1 레지스터 162, 제2 레지스터 164, 제1 DAC 168, 제2 DAC 166, 가산부 170, 바이어스 회로 172, 버퍼 176, 전류원 174, 178을 포함한다. 본 예에 있어서의 미소 가변 지연 회로 20은, 타이밍 메모리 312로부터 인가되는 지연 설정 데이터에 비례한 전류를 생성하고, 당해 전류에 따라 버퍼 176의 전원 전류를 제어함으로써, 지연량을 제어하는 회로이다. 버퍼 176은, 논리곱 회로 316이 출력하는 신호를 지연시켜 출력하고, 또한 전류원 174, 178은, 버퍼 176의 전원 전류를 규정한다.
본 예에 있어서의 미소 가변 지연 회로 20은, 도 13에 나타낸 바와 같이, 지연량의 변동이 최대(slow)가 되는 전압, 온도 등의 조건에서, 타이밍 메모리 312로부터 인가되는 지연 설정 데이터와 실제의 지연량이 같아지도록, 각 구성 요소가 형성된다. 이 때문에, 제1 레지스터 162 및 제2 레지스터 164는, 지연량의 변동이 최대(slow)가 되는 전압, 온도 등의 조건에서, 타이밍 메모리 312로부터 인가되는 지연 설정 데이터와 실제의 지연량이 같아지도록 설정되는 제어 데이터를 격납한다.
제1 DAC 168은, 타이밍 메모리 312로부터 지연 설정 데이터를 수취하고, 당해 지연 설정 데이터에 비례한 전류를 생성한다. 또한, 제2 레지스터 164는, 제1 DAC 168이 출력하는 전류를 보정하는 보정값을 격납한다. 예를 들면, 미리 측정된 공정 오차, 전압, 온도 등의 변동에 의한 지연량의 변동율을 격납한다. 제1 DAC 168은, 당해 변동율에 기초하여, 지연 설정 데이터와, 출력 전류의 비를 제어한다. 이와 같은 제어에 의해, 지연량의 변동을 보정한 전류를 생성할 수 있다.
바이어스 회로 172는, 가산부 170을 거쳐, 제1 DAC 168로부터 출력 전류를 수취하고, 당해 출력 전류에 기초하여, 전류원 174, 178이 버퍼 176에 공급하는 전원 전류를 제어한다. 이와 같은 제어에 의해, 버퍼 176에 있어서의 지연량을, 지연 설정 데이터와 실질적으로 같은 원하는 지연량으로 제어할 수 있다.
또한, 버퍼 176은, 예를 들면 CMOS 회로에 의해 형성되고, 인가되는 전원 전류와 지연량의 관계는, 쌍곡선에 의해 나타낸다. 제2 DAC 166은, 버퍼 176을, 전원 전류와 지연량의 관계가 직선에 유사할 수 있는 영역에서 동작시키기 위해, 오프셋 전류를 생성한다. 가산부 170은, 당해 오프셋 전류를, 제1 DAC 168의 출력 전류에 가산하여, 바이어스 회로 172에 출력한다.
도 3은, 버퍼 176에 있어서의 전원 전류와 지연량의 관계를 나타내는 도면이다. 도 3에 있어서 가로축은, 버퍼 176에 인가되는 전원 전류를 나타내고, 세로축은 지연량을 나타낸다. 상술한 바와 같이, 제2 DAC 166은, 버퍼 176의 동작 영역을, 도 3에 나타나는 A-B 간의 직선 유사 영역에 시프트시키기 위한 오프셋 전류를 생성한다. 예를 들면, 제2 DAC 166은, 점 A에 대응하는 오프셋 전류를 생성한다. 또한, 제1 레지스터 162는, 당해 오프셋 전류를 생성하기 위한 설정값을 미리 격납한다. 당해 설정값은, 버퍼 176의 특성 등에 의해 미리 정해진다.
이와 같이, 본 예에 있어서의 미소 가변 지연 회로 20에 의하면, 보정을 위한 제1 레지스터 162, 제2 레지스터 164 만이 필요하고, 기억량이 큰 선형화 메모리 318이 없는 회로 구성으로, 지연량의 변동을 보상할 수 있다.
도 4는, 미소 가변 지연 회로 20의 상세한 구성의 일례를 나타낸다. 미소 가변 지연 회로 20은, 지연 시간 설정에 따른 기본 전압을 생성하는 전압 생성부 23 및 지연부 26을 포함하고, 전압 생성부 23은, 기본 전류원 22 및 전류 전압 변환부 24를 포함한다. 또한, 도 4에 나타난 S0~S5는, 도 2에 있어서 설명한 지연 시간 설정을 나타내는 지연 설정 데이터와 대응하고, 오프셋 전류 생성 회로 34는, 도 2에 있어서 설명한 제2 DAC 166과 대응하며, 지연량 변환 전류 생성 회로 40은, 도 2에 있어서 설명한 제1 DAC 168과 대응하고, 전압 변환 회로 49 및 지연부 26은, 도 2에 있어서의 가산부 170, 바이어스 회로 172, 및 전류원 174, 178과 대응한다.
기본 전류원 22는, 미리 정해진 직류의 기본 전류를 생성한다. 그리고, 전류 전압 변환부 24는, 기본 전류원 22가 생성한 기본 전류에 기초하여 기본 전압을 생성하고, 지연부 26에 공급한다. 이때, 전류 전압 변환부 24는, 타이밍 발생기 16에 있어서의 원하는 지연 시간 설정이 인가되고, 당해 지연 시간 설정에 따른 레벨의 기본 전압을 생성한다. 본 예에 있어서는, 전류 전압 변환부 24는, 기본 전류의 k배~k+63배의 임의의 정수배의 크기의 전류를 생성하고, 생성한 전류를 전압으로 변환함으로써, 기본 전압을 생성한다. 도 4에 나타난 바와 같이, 전류 전압 변환부 24는, S0~S5까지의 6비트의 2진수로 나타내는 0~63까지의 배율을, 지연 시간 설정으로서 수취한다.
지연부 26은, 인가되는 기본 전압에 따른 지연량만큼 입력 신호를 지연시켜 출력한다. 다음으로, 기본 전류원 22, 전류 전압 변환부 24, 및 지연부 26의 상세 한 구성 및 동작에 대해 설명한다.
기본 전류원 22는, p-MOS 트랜지스터 28, 및 n-MOS 트랜지스터 32를 포함한다. 여기서, p-MOS 트랜지스터는, p 채널형의 MOS(metal-oxide-semiconductor) 트랜지스터이고, n-MOS 트랜지스터는, n 채널형의 MOS 트랜지스터이다.
p-MOS 트랜지스터 28은, 소스 단자에 미리 정해진 소스 전압 VD가 인가되고, 게이트 단자와 드레인 단자가 접속된다. 또한, n-MOS 트랜지스터 32는, 게이트 단자에 미리 정해진 게이트 전압 VG가 인가되고, 드레인 단자가 p-MOS 트랜지스터 28의 드레인 단자에 접속되며, 소스 단자에 미리 정해진 소스 전압 VS가 인가된다. 이와 같은 구성에 의해, 기본 전류원 22는, 미리 정해진 기본 전류를 생성하고, p-MOS 트랜지스터 28의 드레인 전압 및 게이트 전압을, 미리 정해진 전압으로서 전류 전압 변환부 24에 출력한다.
전류 전압 변환부 24는, 오프셋 전류 생성 회로 34, 복수의 지연량 변환 전류 생성 회로(40-0~40-5, 이하 40으로 총칭한다), 및 전압 변환 회로 49를 포함하고, 기본 전류로부터, 지연 시간 설정에 따른 기본 전압을 생성한다.
또한 본 예에 있어서, 전류 전압 변환부 24는, 6개의 지연량 변환 전류 생성 회로 40을 포함하고 있지만, 지연량 변환 전류 생성 회로 40의 개수는 6개에 한정되지 않는다. 전류 전압 변환부 24는, 필요한 지연 시간 설정 범위 및 지연 시간 설정 분해능에 따른 수의 지연량 변환 전류 생성 회로 40을 포함한다.
오프셋 전류 생성 회로 34, 및 복수의 지연량 변환 전류 생성 회로 40은, 소스 전압 VD가 인가되는 단자에 대하여 각각 병렬로 설치된다. 오프셋 전류 생성 회로 34는, 기본 전류의 k배의 크기의 오프셋 전류를 생성한다. 본 예에 있어서는, 오프셋 전류 생성 회로 34는, k개 병렬로 설치된 p-MOS 트랜지스터 36, 및 k개 병렬로 설치된 p-MOS 트랜지스터 38을 포함한다. 각각의 p-MOS 트랜지스터 36은, 소스 단자에 소스 전압 VD가 인가되고, 드레인 단자가 p-MOS 트랜지스터 38의 소스 단자와 접속된다. 본 명세서에 있어서의 p-MOS 트랜지스터는, 각각 실질적으로 동일한 특성을 갖고, p-MOS 트랜지스터는, 각각 실질적으로 동일한 도전 특성을 가진다. 또한, p-MOS 트랜지스터 36의 게이트 단자는, p-MOS 트랜지스터 28의 게이트 단자에 접속된다. 이와 같은 구성에 의해, 오프셋 전류 생성 회로 34에는, 기본 전류의 k배의 크기의 오프셋 전류가 흐른다.
각각의 지연량 변환 전류 생성 회로 40-x는, 기본 전류를 각각 다른 배율로 증폭한다. 본 예에 있어서 각각의 지연량 변환 전류 생성 회로 40-x는, 각각 기본 전류의 2x배의 크기의 전류를 생성한다. 또한, 각각의 지연량 변환 전류 생성 회로 40-x에는, 각각 지연 시간 설정의 SX의 비트가 인가된다. 각각의 지연량 변환 전류 생성 회로 40-x는, 더미 전류로와 지연량 변환 전류로를 포함하고 있고, 인가되는 비트가 0인 경우에, 생성한 전류를 더미 전류로에 흘리고, 인가되는 비트가 1인 경우에, 생성한 전류를 지연량 변환 전류로에 흘린다.
본 예에 있어서 각각의 지연량 변환 전류 생성 회로 40-x는, 2x개 병렬로 설치된 p-MOS 트랜지스터 42-x, 2x개 병렬로 설치되고, 상술한 더미 전류로로서 기능 하는 p-MOS 트랜지스터 44-x, 2x개 병렬로 설치되고, 상술한 지연량 변환 전류로로서 기능하는 p-MOS 트랜지스터 46-x, 및 인버터 회로 48-x를 포함한다.
p-MOS 트랜지스터 42-x는, p-MOS 트랜지스터 36과 유사하게, 소스 단자에 소스 전압 VD가 인가되고, 게이트 단자가 p-MOS 트랜지스터 28의 게이트 단자에 접속된다. 즉, 2x개 병렬로 설치된 p-MOS 트랜지스터 42-x에 흐르는 전류의 총합은, 기본 전류의 2x배가 된다.
p-MOS 트랜지스터 44-x 및 p-MOS 트랜지스터 46-x는, p-MOS 트랜지스터 42-x에 대하여 직렬로 설치되고, p-MOS 트랜지스터 44-x의 게이트 단자에는 지연 시간 설정의 SX의 비트가 입력되며, p-MOS 트랜지스터 46-x의 게이트 단자에는, 인버터 회로 48-x를 거쳐 지연 시간 설정 SX의 반전 비트가 입력된다. 즉, p-MOS 트랜지스터 42-x에 흐르는 전류는, 지연 시간 설정 SX에 따라, p-MOS 트랜지스터 44-x, 또는 p-MOS 트랜지스터 46-x 중 어느 하나를 흐른다.
즉, 복수의 인버터 회로 48은, 원하는 지연 시간 설정에 기초하여, 복수의 지연량 변환 전류 생성 회로 40에 있어서 각각 증폭된 복수의 전류로부터, 1개 또는 복수의 전류를 선택하고, 선택한 전류를 지연량 변환 전류로에 흘리며, 선택하지 않은 전류를 더미 전류로에 흘리는 선택부로서 기능한다.
전압 변환 회로 49는, 각각의 지연량 변환 전류 생성 회로 40의, 지연량 변환 전류로를 흐르는 전류의 총합에 기초하여, 기본 전압을 생성한다. 전압 변환 회로 49는, 더미 트랜지스터 50 및 변환 트랜지스터 52를 포함한다. 더미 트랜지스터 50의 드레인 단자에는, 각각의 지연량 변환 전류 생성 회로 40의, 더미 전류로를 흐른 전류의 총합이 공급되고, 변환 트랜지스터 52에는, 각각의 지연량 변환 전류 생성회로 40의, 지연량 변환 전류로를 흐른 전류의 총합이 공급된다. 또한, 변환 트랜지스터 52는, 소스 단자에 미리 정해진 소스 전압 VS가 인가되고, 드레인 단자와 게이트 단자가 접속되며, 선택부에 의해 선택된 지연량 변환 전류 생성 회로 40이 증폭한 전류의 합에 기초하여, 당해 기본 전압을 생성하는 변환기로서 기능한다.
이와 같은 구성에 의해, 변환 트랜지스터 52의 게이트 전압은, 지연 시간 설정에 따른 전압이 되고, 전압 변환 회로 49는, 변환 트랜지스터 52의 게이트 전압을 기본 전압으로서, 지연부 26에 공급한다. 본 예에 있어서의 전류 전압 변환부 24에 의하면, 원하는 지연 시간 설정에 따른 기본 전압을 생성할 수 있다. 또한, 복수의 지연량 변환 전류 생성 회로 40에 있어서의 소비 전류는, 지연 시간 설정에 의하지 않고 일정하게 된다. 또한, 오프셋 전류 생성 회로 34에 흐르는 오프셋 전류는, 지연부 26의 특성에 따라 미리 정해진 일정값이다. 이 때문에, 실동작시에 지연 시간 설정을 변화시키는 경우에 있어서도, 전류 전압 변환부 24에 있어서의 소비 전류의 총합을 일정하게 할 수 있고, 발열량 등을 일정하게 유지할 수 있다. 이 때문에, 각각의 트랜지스터의 특성이 지연 시간 설정에 의해서 변동하지 않고, 지연 시간 설정에 따른 기본 전압을 정확하게 생성할 수 있다.
지연부 26은, 지연 소자 68, 지연 소자 68에 전류를 공급하는 전류 공급부, 및 전류 공급부를 제어하는 제어부를 포함한다. 본 예에 있어서, 제어부는, p-MOS 트랜지스터 54(제4의 MOS 트랜지스터), n-MOS 트랜지스터 58, 및 n-MOS 트랜지스터 64(제3의 MOS 트랜지스터)로부터 구성되고, 전류 공급부는, p-MOS 트랜지스터 56(제1의 MOS 트랜지스터), 및 n-MOS 트랜지스터 66(제2의 MOS 트랜지스터)으로부터 구성된다.
본 예에 있어서 지연 소자 68은, p-MOS 트랜지스터 60 및 n-MOS 트랜지스터 62로부터 구성되는 인버터에 있어서, 입력 신호에 따라 출력 용량을 충방전함으로써, 입력 신호를 지연시켜 출력한다. 또한, 지연 소자 68에 있어서의 지연 시간은, 출력 용량의 충방전 시간에 의존하기 때문에, 전류 공급부로부터 인가되는 공급 전류에 기초한 지연 시간, 입력 신호를 지연시켜 출력한다. 본 예에 있어서는, p-MOS 트랜지스터 56은, 지연 소자 68의 출력 용량을 충전하기 위한 충전 전류를 공급하고, n-MOS 트랜지스터 66은, 지연 소자 68의 출력 용량을 방전하기 위한 방전 전류를 공급한다.
본 예에 있어서는, 입력 신호로서 기준 클럭이 지연 소자 68에 인가된다. 또한, 지연 소자 68은, 인버터와 출력 단자의 사이에, 인버터와 병렬로 설치되고, 가변 용량을 포함하는 콘덴서를 더 포함해도 좋다. 이 경우, 원하는 지연 시간 설정의 가변 범위에 기초하여, 콘덴서의 용량을 제어하는 것이 바람직하다.
제어부에는, 인가되는 기본 전압에 따른 제어 전류가 흐른다. 또한 전류 공급부의 각각의 트랜지스터는, 제어부의 트랜지스터와 커런트 미러 접속되어 있고, 제어 전류와 실질적으로 동일한 공급 전류를 생성한다. 이 때문에, 전류 전압 변 환부 24에 있어서, 원하는 지연 시간 설정에 따른 기본 전압을 생성함으로써, 지연 소자 68에 있어서의 지연량을 용이하게 제어할 수 있다.
제어부는, 전류 공급부에 공급 전류를 발생시키기 위해, 전류 공급부의 특성에 따라, 전류 전압 변환부 24로부터 인가되는 기본 전압을 제어 전압으로 변환하고, 전류 공급부에 공급한다. 제어부의 각각의 트랜지스터에는, 인가되는 기본 전압에 따른 제어 전류가 흐르고, 당해 제어 전류에 기초한 제어 전압을 생성한다. 이 때, 제어부는, p-MOS 트랜지스터 56이 포화 영역에서 동작하는 제1의 제어 전압을 생성하고, p-MOS 트랜지스터 56의 게이트 단자에 공급하는 것이 바람직하다. 또한 제어부는, n-MOS 트랜지스터 66이 포화 영역에서 동작하는 제2의 제어 전압을 생성하고, n-MOS 트랜지스터 66의 게이트 단자에 공급하는 것이 바람직하다.
p-MOS 트랜지스터 54의 소스 단자에는, 미리 정해진 소스 전압 VD가 인가되고, 게이트 단자와 드레인 단자가 전기적으로 접속된다. 즉, p-MOS 트랜지스터 54는, 드레인 단자와 소스 단자의 사이에, 제어 전류에 따른 전위차가 생기는 저항으로서 기능한다. p-MOS 트랜지스터 54는, 당해 전위차에 기초하여, p-MOS 트랜지스터 56이 생성하는 공급 전류를 제어하는 제1의 제어 전압을 생성한다. 또한, p-MOS 트랜지스터 54의 드레인 단자는, n-MOS 트랜지스터 58을 거쳐 n-MOS 트랜지스터 64의 드레인 단자와 전기적으로 접속된다.
n-MOS 트랜지스터 64의 소스 단자에는, 미리 정해진 소스 전압 VS가 인가된다. 또한, 변환 트랜지스터 52의 게이트 단자와 드레인 단자는 전기적으로 접속된다. n-MOS 트랜지스터 64의 게이트 단자에는, 변환 트랜지스터 52로부터 기본 전압이 인가되고, 당해 기본 전압에 따라, 제어 전류의 크기를 제한한다. 즉, n-MOS 트랜지스터 64는, 변환 트랜지스터 52와 유사하게, 드레인 단자와 소스 단자의 사이에, 제어 전류에 따른 전압이 생기는 저항으로서 기능한다. n-MOS 트랜지스터 64는, 당해 전위차에 기초하여, n-MOS 트랜지스터 66이 생성하는 공급 전류를 제어하는 제2의 제어 전압을 생성한다.
p-MOS 트랜지스터 54와 p-MOS 트랜지스터 56, 및 n-MOS 트랜지스터 64와 n-MOS 트랜지스터 66은, 도 4에 나타난 바와 같이 각각 커런트 미러 접속되고, 각각 실질적으로 동일한 드레인 전류를 생성한다. 또한, 지연부 26에 있어서, 각각의 n-MOS 트랜지스터와 p-MOS 트랜지스터는, 동일한 게이트 전압 및 드레인 전압이 인가된 경우에, 드레인 전류가 실질적으로 동일하게 되는 특성을 포함하는 것이 바람직하다. 예를 들면, 각각의 트랜지스터는, 당해 조건에 있어서 드레인 전류가 실질적으로 동일하게 되는 게이트 폭, 게이트 길이를 가져도 좋고, 또한 병렬로 설치된 p-MOS 트랜지스터 군을 1개의 p-MOS 트랜지스터로서 이용해도 좋다.
또한, 다른 예에 있어서는, 예를 들면 n-MOS 트랜지스터 64는, n개 병렬로 설치된 n-MOS 트랜지스터 군이고, n-MOS 트랜지스터 66은, m개 병렬로 설치된 n-MOS 트랜지스터 군이어도 좋다. 이와 같이, 커런트 미러 접속된 각각의 MOS 트랜지스터의 병렬 수를 조정함으로써, 제어 전류와 공급 전류의 비를 n:m으로 할 수 있어, 원하는 공급 전류를 생성할 수 있다.
또한, 전류 전압 변환부 24의 오프셋 전류 생성 회로 34는, 지연 시간 설정의 범위에 있어서, p-MOS 트랜지스터(54, 56) 및 n-MOS 트랜지스터(64, 66)가 포화 영역에서 동작하는 크기의 상기 오프셋 전류를 생성하는 것이 바람직하다. 여기서, 포화 영역은, 예를 들면 MOS 트랜지스터의 드레인 단자 - 소스 단자 사이의 전위차가, 게이트 단자 - 소스 단자 사이의 전위차로부터 MOS 트랜지스터의 특성에 의해 정해지는 역전압을 뺀 것보다 큰 상태에서 동작하는 영역을 가리킨다. 전류 공급부의 각각의 트랜지스터를 포화 영역에서 동작시킬 수 있으므로, 지연 시간 설정의 변동에 대해, 공급 전류의 크기가 직선적으로 변동한다. 이 때문에, 지연 소자 68에 있어서의 지연량을 정확하게 제어할 수 있다. 각각의 트랜지스터를 포화 영역에서 동작시키기 위한 오프셋 전류값은, 미리 측정함으로써, 용이하게 정해질 수 있다.
도 5는, 지연부 26의 구성의 다른 예를 나타낸다. 본 예에 있어서의 지연부 26은, 도 4에 있어서 설명한 지연부 26의 구성에 비해, p-MOS 트랜지스터 54, n-MOS 트랜지스터 64, p-MOS 트랜지스터 56, 및 n-MOS 트랜지스터 66의 각각의 게이트의 접속이 다르다. 다른 구성에 대해서는, 도 4에 있어서 설명한 지연부 26과 동일하기 때문에, 설명을 생략한다.
본 예에 있어서, n-MOS 트랜지스터 64의 게이트 단자 및 p-MOS 트랜지스터 56의 게이트 단자는 전기적으로 접속된다. 즉, n-MOS 트랜지스터 64는, 제어 전류에 의해서 생기는, 드레인 단자와 소스 단자의 사이의 전위차에 기초하여, p-MOS 트랜지스터 56을 제어하기 위한 제1의 제어 전압을 생성한다.
또한, p-MOS 트랜지스터 54의 게이트 단자와 드레인 단자, 및 n-MOS 트랜지스터 66의 게이트 단자는 전기적으로 접속된다. 즉, p-MOS 트랜지스터 54는, 드레 인 단자와 소스 단자의 사이의 전위차에 기초하여, n-MOS 트랜지스터 66을 제어하기 위한 제2의 제어 전압을 생성한다.
도 4에 있어서는, 제어부에 흐르는 제어 전류와, 전류 공급부가 생성하는 공급 전류가 실질적으로 동일했지만, 본 예에 있어서의 전류 공급부는, 제어 전류와는 다른 공급 전류를 생성한다. 또한, 본 예에 있어서는, 오프셋 전류 생성 회로 34는, 지연 시간 설정의 범위에 있어서, n-MOS 트랜지스터 64 및 p-MOS 트랜지스터 54를 선형 영역에서 동작시키고, 또한 p-MOS 트랜지스터 56 및 n-MOS 트랜지스터 66을 포화 영역에서 동작시키는 크기의 오프셋 전류를 생성한다. 여기서, 선형 영역은, 예를 들면 MOS 트랜지스터의 드레인 단자 - 소스 단자 간의 전위차가, 게이트 단자 - 소스 단자 간의 전위차로부터 MOS 트랜지스터의 특성에 의해 정해지는 역전압을 뺀 것보다 작은 상태에서 동작하는 영역을 가리킨다.
본 예에 의하면, 전류 공급부의 각각의 트랜지스터를 포화 영역에서 동작시킬 수 있기 때문에, 지연 시간 설정의 변동에 대하여, 공급 전류의 크기가 직선적으로 변동한다. 이 때문에, 지연 소자 68에 있어서의 지연량을 정확하게 제어할 수 있다. 또한, 제어부의 각각의 트랜지스터를 선형 영역에서 동작시키기 때문에, 제어부에 있어서의 소비 전류량을 저감할 수 있다.
도 6은, 도 4에 나타난 지연부 26 및 도 5에 나타난 지연부 26의 특성의 일례를 나타내는 도면이다. 도 6(a)는, 도 4에 나타난 지연부 26의 특성을 나타내고, 도 6(b)는, 도 5에 나타난 지연부 26의 특성을 나타낸다. 상술한 바와 같이, 지연부 26은, p-MOS 트랜지스터 56 및 n-MOS 트랜지스터 66을 포화 영역에서 동작 시키고, 전류원으로서 기능시킨다.
도 4에 나타난 지연부 26에 있어서는, p-MOS 트랜지스터 54 및 p-MOS 트랜지스터 56은 커런트 미러 접속되고, 또한 변환 트랜지스터 52, n-MOS 트랜지스터 64, 및 n-MOS 트랜지스터 66도 커런트 미러 접속된다. 이 때문에, 이러한 트랜지스터는 전체 포화 영역에서 동작한다.
변환 트랜지스터 52를 포화 영역에서 동작시키기 위해서는, 변환 트랜지스터 52에 포화하는 전류를 흘릴 필요가 있고, 소비 전력이 커진다. 그러나, 커런트 미러 접속된 트랜지스터를 포화 영역에서 동작시킨 경우, 예를 들면 도 6(a)에 나타난 바와 같이, n-MOS 트랜지스터 64에 있어서 전류 Ids 또는 전압 Vds에 ΔI, ΔV의 변동이나 오차가 생긴 경우에 있어서도, n-MOS 트랜지스터 66에 있어서의 선형성을 유지할 수 있다.
이것에 대해, 도 5에 나타난 지연부 26에 있어서는, p-MOS 트랜지스터 54 및 p-MOS 트랜지스터 56, p-MOS 트랜지스터 56 및 n-MOS 트랜지스터 64는, 각각 p-ch과 n-ch의 게이트 전위를 바꿔 넣고 있기 때문에, 변환 트랜지스터 52, n-MOS 트랜지스터 64, 및 p-MOS 트랜지스터 54는, 각각 불포화 영역에서 동작한다.
변환 트랜지스터 52가 불포화 영역에서 동작하기 때문에, 변환 트랜지스터 52에 있어서의 소비 전력은 감소한다. 그러나, 이러한 경우에는, 도 6(b)에 나타난 바와 같이, p-MOS 트랜지스터 54에 있어서 전류 Ids 또는 전압 Vds에 ΔI, ΔV의 변동이나 오차가 생긴 경우, n-MOS 트랜지스터 66에 있어서의 선형성을 유지할 수 없다.
이와 같이, 각각의 지연부 26은 소비 전력 및 선형 특성에 차이를 가진다. 이 때문에, 미소 가변 지연 회로 20의 목적 등에 따라, 적합한 지연부 26을 이용할 수 있다.
도 7은, 기본 전류원 22의 구성의 다른 예를 나타내는 도면이다. 본 예에 있어서의 기본 전류원 22는, 지연 시간 설정의 분해능에 따라, 다른 크기의 복수의 상기 기본 전류를 생성한다. 본 예에 있어서의 기본 전류원 22를 이용하는 경우, 전류 전압 변환부 24는, 도 9 또는 도 10에 있어서 후술하는 구성을 포함하는 것이 바람직하다. 도 4에 있어서 설명한 기본 전류원 22 및 전류 전압 변환부 24는, 1개의 기본 전류에 기초하여 기본 전압을 생성하고 있다. 이 때문에, 기본 전압의 분해능은, 미리 정해진 기본 전류의 크기에 의해서 정해진다. 이에 대해, 본 예에 있어서의 기본 전류원 22는, 크기가 임의로 조정될 수 있는 복수의 기본 전류를 생성한다. 이 경우, 전류 전압 변환부 24는, 크기가 다른 복수의 기본 전류를 분해능으로서 기본 전압을 생성할 수 있으므로, 보다 넓은 범위에 있어서 세세하게 분해능으로 기본 전압을 생성할 수 있다. 즉, 보다 넓은 범위에 있어서 세세하게 분해능으로 지연부 26에 있어서의 지연량을 제어할 수 있다.
본 예에 있어서의 기본 전류원 22는, 크기가 임의로 조정될 수 있는 전류원 70, 및 복수의 기본 전류 변환부(72-1~72-3, 이하 72로 총칭한다)를 포함한다. 전류원 70은, 각각 다른 크기의 기준 전류를 생성하는 복수의 기준 전류원을 포함한다. 본 예에 있어서는, 전류원 70은, 제1의 기준 전류원 71-1, 제2의 기준 전류원 71-2, 및 제3의 기준 전류원 71-3을 포함한다. 제1의 기준 전류원 71-1은, a개 병 렬로 설치된 p-MOS 트랜지스터 74-1, 및 a개 병렬로 설치된 n-MOS 트랜지스터 78-1을 포함한다. 또한, 제2의 기준 전류원은, a개 병렬로 설치된 p-MOS 트랜지스터 74-2, 및 b개 병렬로 설치된 n-MOS 트랜지스터 78-2를 포함한다. 또한, 제3의 기준 전류원은, a개 병렬로 설치된 p-MOS 트랜지스터 74-3, 및 c개 병렬로 설치된 n-MOS 트랜지스터 78-3을 포함한다(단, a, b, c는, a<b<c를 만족시키는 정수).
각각의 p-MOS 트랜지스터 74는, 커런트 미러 접속되어 있고, 각각의 기준 전류원에는 실질적으로 동일한 전류 a×I0가 흐른다. 제1의 기준 전류원 71-1은, 제1의 기준 전류 a×I0를, 병렬로 설치된 a개의 n-MOS 트랜지스터 78-1의 각각에 분류하고, 제1의 기준 전류 I0를 생성한다.
또한, 제2의 기준 전류원 71-2는, 전류 a×I0를 병렬로 설치된 b개의 n-MOS 트랜지스터 78-2의 각각에 분류하고, 제1의 기준 전류의 b분의 a배의 제2의 기준 전류를 생성한다. 즉, 1개의 n-MOS 트랜지스터 78-2에 흐르는 전류 I0×a/b를 제2의 기준 전류로 한다.
또한, 제3의 기준 전류원 71-3은, 전류 a×I0를병렬로 설치된 c개의 n-MOS 트랜지스터 78-3의 각각에 분류하고, 제1의 기준 전류의 c분의 a배의 제3의 기준 전류를 생성한다. 즉, 1개의 n-MOS 트랜지스터 78-3에 흐르는 전류 I0×a/c를 제3의 기준 전류로 한다.
그리고, 복수의 기본 전류 변환부 72는, 제1의 기준 전류, 제2의 기준 전류, 및 제3의 기준 전류에 기초하여, 각각 다른 크기의 기본 전류를 생성한다. 각각의 기본 전류 변환부 72는, 복수의 기본 전류원에 대응하는 복수의 증폭부, 및 p-MOS 트랜지스터를 포함한다. 본 예에 있어서, 기본 전류 변환부 72는, 제1의 증폭부 80-1, 제2의 증폭부 80-2, 및 제3의 증폭부 80-3을 포함한다.
제1의 증폭부 80-1은, 복수의 n-MOS 트랜지스터(92-1~92-m, 이하 92로 총칭한다)와, 복수의 스위치(90-1~90-m, 이하 90으로 총칭한다)를 포함한다. n-MOS 트랜지스터 92는, 각각 n-MOS 트랜지스터 78-1과 커런트 미러 접속된다. 또한, 스위치 90은, 각각의 n-MOS 트랜지스터 92와 대응하여 설치되고, 대응하는 n-MOS 트랜지스터 92에 전류를 흘리는지 아닌지를 전환한다. 복수의 스위치 90을 제어하여, 제1의 기준 전류와 동일한 크기의 전류가 흐르는 n-MOS 트랜지스터 92의 개수를 제어함으로써, 제1의 기준 전류를 임의의 정수배의 크기로 증폭한 전류를 생성할 수 있다.
또한, 제2의 증폭부 80-2 및 제3의 증폭부 80-3은, 제1의 증폭부 80-1과 유사한 구성을 포함하고, 제2의 기준 전류 및 제3의 기준 전류를 임의의 정수배의 크기로 증폭한 전류를 각각 생성한다.
그리고, p-MOS 트랜지스터 81은, 제1의 증폭부 80-1, 제2의 증폭부 80-2, 및 제3의 증폭부 80-3이 각각 생성한 전류의 합을 기본 전류로서 생성하고, 기본 전류에 따른 전압을 출력한다. 이와 같은 구성에 의해, 기본 전류 변환부 72는, 임의의 크기의 기본 전류를 생성할 수 있다. 또한, 복수의 기본 전류 변환부 72가 각각 독립하여 동작함으로써, 기본 전류원 22는, 각각 임의의 크기를 가지는 복수의 기본 전류를 용이하게 생성할 수 있다. 기본 전류원 22가 생성하는 기본 전류의 크기에 의해, 지연부 26에 있어서의 지연량의 분해능이 정해지지만, 본 예에 있어서의 기본 전류원 22에 의하면, 필요한 지연량의 분해능에 적합한 기본 전류를 생성할 수 있다. 또한, 크기가 다른 복수의 기본 전류를 생성하기 때문에, 지연 시간 설정으로서 광범위에 있어서 세세한 분해능이 필요한 경우에 있어서도 대응할 수 있다.
도 8은, 기본 전류원 22의 구성의 또 다른 예를 나타내는 도면이다. 본 예에 있어서의 기본 전류원 22에 있어서도, 도 7에 있어서의 기본 전류원 22와 유사하게, 지연 시간 설정의 분해능에 따라, 다른 크기의 복수의 상기 기본 전류를 생성한다. 또한 본 예에 있어서의 기본 전류원 22를 이용하는 경우도, 전류 전압 변환부 24는, 도 9 또는 도 10에 있어서 후술하는 구성을 포함하는 것이 바람직하다.
본 예에 있어서의 기본 전류원 22는, 전류원 94, 복수의 전류 분류부(96, 102), 미러 회로 98을 포함한다. 전류원 94는, p-MOS 트랜지스터 104와, n-MOS 트랜지스터 108을 포함한다. p-MOS 트랜지스터 104와, n-MOS 트랜지스터 108은, 미리 정해진 드레인 전위 VD와, 미리 정해진 소스 전위 VS의 사이에, 직렬로 설치되어 있고, 미리 정해진 크기의 제1의 기본 전류를 생성한다.
제1의 전류 분류부 96은, 제1의 기본 전류를, 병렬로 설치된 복수의 트랜지스터에 분류하고, 제1의 기본 전류의 정수분의 1배의 크기의 제2의 기본 전류를 생성한다. 본 예에 있어서, 제1의 전류 분류부 96은, p-MOS 트랜지스터 110, 복수의 n-MOS 트랜지스터 112, 및 복수의 n-MOS 트랜지스터 114를 포함한다.
p-MOS 트랜지스터 110은, p-MOS 트랜지스터 104와 커런트 미러 접속되고, 제1의 기본 전류를 흘린다. 그리고, 복수의 n-MOS 트랜지스터 114는, p-MOS 트랜지스터 110에 대하여 직렬로 접속되고, 각각이 병렬로 설치되며, 제1의 기본 전류를 분류한다. 또한, 복수의 n-MOS 트랜지스터 112는, 복수의 n-MOS 트랜지스터 114와 대응하여 설치되고, 대응하는 n-MOS 트랜지스터 114에 제1의 기본 전류를 분류시키는지 아닌지를 전환한다. 단, 본 예에 있어서 n-MOS 트랜지스터 112는, 항상 대응하는 n-MOS 트랜지스터 114에 분류시키고, 제2의 기본 전류를 생성한다. 도 7에 있어서 설명한 증폭부 80과 유사하게, 제1의 기본 전류를 분류시키는 n-MOS 트랜지스터 114의 개수를 제어함으로써, n-MOS 트랜지스터 114-0에 흐르는 제2의 기본 전류를, 제1의 기본 전류의 1/w(단, w는 임의의 정수) 배의 크기로 제어할 수 있다.
미러 회로 98은, n-MOS 트랜지스터 114와 커런트 미러 접속되고, 제2의 기본 전류를 흘리는 n-MOS 트랜지스터 124와, n-MOS 트랜지스터 124와 직렬로 접속되고, 제2의 기본 전류가 흐르는 p-MOS 트랜지스터 118을 포함한다. 그리고, p-MOS 트랜지스터 118은, 도 9 및 도 10에 있어서 후술하는 전류 전압 변환부 24의 p-MOS 트랜지스터와 커런트 미러 접속된다.
도 9 및 도 10에 나타난 바와 같이, 기본 전류원 22와 전류 전압 변환부 24는, p-MOS 트랜지스터끼리를 커런트 미러 접속함으로써, 기본 전류를 주고 받고 있다. 본 예에 있어서의 미러 회로 98을 이용함으로써, 제1의 전류 분류부 96과 같이, n-MOS 트랜지스터를 이용하여 기본 전류를 생성한 경우에 있어서도, 전류 전압 변환부 24에 있어서의 p-MOS 트랜지스터에 기본 전류를 용이하게 주고 받을 수 있 다.
또한, 제2의 전류 분류부 102는, 제1의 전류 분류부 96과 유사하게, 제2의 기본 전류를, 병렬로 설치된 복수의 트랜지스터에 분류하고, 제2의 기본 전류의 정수분의 1배의 크기의 제3의 기본 전류를 생성한다. 본 예에 있어서, 제2의 전류 분류부 102는, n-MOS 트랜지스터 130, 복수의 p-MOS 트랜지스터 128, 및 복수의 p-MOS 트랜지스터 126을 포함한다.
n-MOS 트랜지스터 130은, n-MOS 트랜지스터 114와 커런트 미러 접속되고, 제2의 기본 전류를 흘린다. 그리고, 복수의 p-MOS 트랜지스터 126은, 복수의 n-MOS 트랜지스터 114와 유사하게, 제2의 기본 전류를 분류하고, 복수의 p-MOS 트랜지스터 128은, 대응하는 p-MOS 트랜지스터 126에 제2의 기본 전류를 분류시키는지 아닌지를 전환한다. 본 예에 있어서의 기본 전류원 22에 의하면, 크기가 다른 복수의 기본 전류를 작은 회로 규모에서 생성할 수 있다.
도 9는, 전류 전압 변환부 24의 구성의 다른 예를 나타내는 도면이다. 본 예에 있어서의 전류 전압 변환부 24는, 크기가 다른 복수의 기본 전류를 수취하고, 지연 시간 설정에 따라, 각각의 기본 전류를 증폭하며, 증폭한 복수의 기본 전류의 합에 기초하여, 지연부 26에 인가하는 기본 전압을 발생한다.
본 예에 있어서의 전류 전압 변환부 24는, 복수의 오프셋 전류 생성 회로(132-1~132-3, 이하 132로 총칭한다), 증폭부 134, 더미 트랜지스터 50, 및 변환 트랜지스터 52를 포함한다. 더미 트랜지스터 50 및 변환 트랜지스터 52의 기능은, 도 4에 있어서 설명한 더미 트랜지스터 50 및 변환 트랜지스터 52와 동일하다.
각각의 오프셋 전류 생성 회로 132는, 도 7 또는 도 8에 있어서 설명한 기본 전류원 22로부터, 다른 크기의 기본 전류를 수취하고, 수취한 기본 전류를 각각 증폭하며, 증폭한 오프셋 전류의 합을 변환 트랜지스터 52에 공급한다. 예를 들면, 복수의 오프셋 전류 생성 회로 132는, 도 7에 있어서 설명한 복수의 기본 전류 변환부 72와 대응하여 설치될 수 있고, 또한 도 8에 있어서 설명한 전류원 94, 제2의 전류 분류부 102, 및 미러 회로 98과 각각 대응하여 설치되어도 좋다. 본 예에 있어서는, 오프셋 전류 생성 회로(132-1~132-3)가, 기본 전류 변환부(72-1~72-3)와 대응하여 설치되는 경우에 대해 설명한다.
각각의 오프셋 전류 생성 회로 132는, 복수의 p-MOS 트랜지스터(136-1~136-m, 이하 136으로 총칭한다), 및 복수의 p-MOS 트랜지스터(138-1~138-m, 이하 138로 총칭한다)를 포함한다.
복수의 p-MOS 트랜지스터 136은, 대응하는 기본 전류 변환부 72의 p-MOS 트랜지스터 81과 각각 커런트 미러 접속된다. 그리고, 복수의 p-MOS 트랜지스터 138은, 복수의 p-MOS 트랜지스터 136과 대응하여 설치되고, 대응하는 p-MOS 트랜지스터 136에 전류를 흘리는지 아닌지를 전환한다. 전류를 흘리는 p-MOS 트랜지스터 136의 개수를 제어함으로써, 대응하는 기본 전류의 임의의 정수배의 크기의 오프셋 전류를 생성할 수 있다.
본 예에 있어서의 복수의 오프셋 전류 생성 회로 132에 의하면, 복수의 기본 전류를 각각 임의로 증폭하여 더함으로써, 가장 큰 기본 전류의 증폭 범위에서, 가장 작은 기본 전류를 분해능으로서 변화할 수 있는 오프셋 전류를 생성할 수 있다.
또한, 증폭부 134는, 복수의 기본 전류 변환부 72 중 어느 하나가 생성한 기본 전류를 수취하고, 수취한 기본 전류를 지연 시간 설정에 따라 증폭한다. 증폭부 134는, 도 4에 있어서 설명한 전류 전압 변환부 24로부터, 오프셋 전류 생성 회로 34, 더미 트랜지스터 50, 및 변환 트랜지스터 52를 제외한 구성 및 기능을 포함해도 좋다. 또한, 증폭부 134는, 복수의 기본 전류 중 가장 작은 기본 전류를, 지연 시간 설정에 기초하여 증폭해도 좋다. 본 예에 있어서의 전류 전압 변환부 24에 의하면, 오프셋 전류를 원하는 전류로 설정할 수 있다.
도 10은, 전류 전압 변환부 24의 구성의 또 다른 예를 나타낸다. 본 예에 있어서의 전류 전압 변환부 24는, 크기가 다른 복수의 기본 전류를 수취하고, 지연 시간 설정에 따라, 각각의 기본 전류를 증폭하고, 증폭한 복수의 기본 전류의 합에 기초하여, 지연부 26에 인가하는 기본 전압을 발생한다. 즉, 본 예에 있어서의 전류 전압 변환부 24는, 오프셋 전류 및 기본 전압을, 복수의 단계로 설정한다.
본 예에 있어서의 전류 전압 변환부 24는, 조(粗) 오프셋 전류 생성 회로 154, 정(精) 오프셋 전류 생성 회로 156, 조 증폭부 158, 정 증폭부 160, 더미 트랜지스터 50, 및 변환 트랜지스터 52를 포함한다. 더미 트랜지스터 50 및 변환 트랜지스터 52의 기능은, 도 4에 있어서 설명한 더미 트랜지스터 50 및 변환 트랜지스터 52와 동일하다. 또한 본 예에서는, 기본 전류원 22가 도 8에 나타난 구성인 경우에 대해 설명한다.
조 오프셋 전류 생성 회로 154, 및 정 오프셋 전류 생성 회로 156은, 복수의 기본 전류 중, 가장 큰 기본 전류를 적어도 포함하고, 1개 또는 복수의 기본 전류 를 증폭하여 오프셋 전류를 생성하며, 각각 다른 기본 전류를 임의의 정수배로 증폭한 오프셋 전류를 생성하고, 변환 트랜지스터 52에 공급한다. 예를 들면, 조 오프셋 전류 생성 회로 154는, 제1의 기본 전류를 증폭하고, 정 오프셋 전류 생성 회로 156은, 제3의 기본 전류를 증폭한다. 본 예에 있어서는, 조 오프셋 전류 생성 회로 154는, 제1의 기본 전류를 분해능으로 한 오프셋 전류를 생성하고, 정 오프셋 전류 생성 회로 156은, 제1의 기본 전류보다 충분히 작은 제3의 기본 전류를 분해능으로서 오프셋 전류를 생성한다.
조 오프셋 전류 생성 회로 154는, 복수의 기본 전류 중, 가장 큰 기본 전류를 수취하고, 수취한 기본 전류를 임의의 정수배로 증폭한 오프셋 전류를 생성한다. 조 오프셋 전류 생성 회로 154는, 도 9에 있어서 설명한 오프셋 전류 생성 회로 132와 동일한 기능 및 구성을 포함하고 있고, 전류원 94의 p-MOS 트랜지스터 104와 커런트 미러 접속되는 복수의 p-MOS 트랜지스터 162를 포함하며, 제1의 기본 전류를 수취한다.
또한, 정 오프셋 전류 생성 회로 156은, 조 오프셋 전류 생성 회로 154가 수취한 기본 전류보다 작은 기본 전류를 수취하고, 수취한 기본 전류를 임의의 정수배로 증폭한 오프셋 전류를 생성한다. 단, 본 예에 있어서의 정 오프셋 전류 생성 회로 156이 생성하는 오프셋 전류는, 조 오프셋 전류 생성 회로 154가 수취하는 제1의 기본 전류보다 작다. 본 예에 있어서의 정 오프셋 전류 생성 회로 156은, p-MOS 트랜지스터 166, 복수의 p-MOS 트랜지스터 168, 복수의 p-MOS 트랜지스터 170, 및 복수의 p-MOS 트랜지스터 171을 포함한다.
p-MOS 트랜지스터 166은, 전류원 94의 p-MOS 트랜지스터 104와 커런트 미러 접속된다. 즉, p-MOS 트랜지스터 166은, 복수의 p-MOS 트랜지스터 168에 흐르는 전류의 합의 최대값을, 제1의 기본 전류로 제한한다. 또한, 복수의 p-MOS 트랜지스터 168은, p-MOS 트랜지스터 166에 대하여 직렬로, 각각이 병렬하여 접속되어 있고, 각각 제2의 전류 분류부 102의 p-MOS 트랜지스터 126-0과 커런트 미러 접속되며, 각각 제3의 기본 전류와 동일한 전류가 흐른다.
복수의 p-MOS 트랜지스터 170은, 각각 더미 트랜지스터 50에 접속되고, 복수의 p-MOS 트랜지스터 171은, 각각 변환 트랜지스터 52에 접속된다. 그리고, 인가되는 오프셋 시간 설정(sb1~sbj)에 따라, 각각의 p-MOS 트랜지스터 168이 수취한 기본 전류를, 더미 트랜지스터 50에 공급할지, 변환 트랜지스터 52에 공급할지를 선택한다. 이에 의해, 정 오프셋 전류 생성 회로 156에 있어서의 소비 전류를 일정하게 하면서, 오프셋 시간 설정에 따른 전류를 변환 트랜지스터 52에 공급할 수 있다. 본 예에 있어서의 조 오프셋 전류 생성 회로 154 및 정 오프셋 전류 생성 회로 156에 의하면, 조 오프셋 전류 생성 회로 154가 증폭하는 제1의 기본 전류의 최소 증폭 범위로부터 최대 증폭 범위까지의 사이에 있어서, 정 오프셋 전류 생성 회로 156이 증폭하는 제3의 기본 전류를 분해능으로서 변화할 수 있는 오프셋 전류를 용이하게 생성할 수 있다. 이 경우, 정 오프셋 전류 생성 회로 156이 생성할 수 있는 전류의 최대값은, 조 오프셋 전류 생성 회로 154가 생성하는 전류의 분해능과 실질적으로 동일해도 좋다.
조 증폭부 158 및 정 증폭부 160은, 복수의 기본 전류 중, 가장 작은 기본 전류를 적어도 포함하고, 1개 또는 복수의 기본 전류를 지연 시간 설정에 기초하여 증폭하며, 변환 트랜지스터 52에 공급한다. 본 예에 있어서 조 증폭부 158 및 정 증폭부 160은 동일한 구성을 포함한다. 예를 들면, 조 증폭부 158은, 제2의 기본 전류를 수취하고, 정 증폭부 160은, 제3의 기본 전류를 수취하며, 각각 지연 시간 설정에 기초하여 증폭한다. 즉, 복수의 단계의 지연 시간 설정에 대응할 수 있다. 예를 들면, 조 증폭부 158이 증폭하는 제2의 기본 전류의 최소 증폭 범위로부터 최대 증폭 범위까지의 사이에 있어서, 정 증폭부 160이 증폭하는 제3의 기본 전류를 분해능으로서 변화할 수 있는 전류를 생성할 수 있다. 이 경우, 정 증폭부 160이 생성할 수 있는 전류의 최대값은, 조 증폭부 158이 생성하는 전류의 분해능과 실질적으로 동일해도 좋다. 또한, 본 예에 있어서의 조 증폭부 158 및 정 증폭부 160이 각각 생성하는 전류는, 조 오프셋 전류 생성 회로 154가 수취하는 제1의 기본 전류보다 작다.
조 증폭부 158 및 정 증폭부 160은, p-MOS 트랜지스터 172, 복수의 p-MOS 트랜지스터 174, 복수의 p-MOS 트랜지스터 176, 및 복수의 p-MOS 트랜지스터 178을 포함한다.
p-MOS 트랜지스터 172는, 전류원 94의 p-MOS 트랜지스터 104와 커런트 미러 접속된다. 또한, 복수의 p-MOS 트랜지스터 174는, 도 4에 있어서 설명한 복수의 p-MOS 트랜지스터 42와 동일한 기능을 갖고, 복수의 p-MOS 트랜지스터 176은, 복수의 p-MOS 트랜지스터 44와 동일한 기능을 가지며, 복수의 p-MOS 트랜지스터 178은, 복수의 p-MOS 트랜지스터 46과 동일한 기능을 가진다. 각각의 p-MOS 트랜지스터 174는, 미러 회로 98의 p-MOS 트랜지스터 118, 또는 제2의 전류 분류부 102의 p-MOS 트랜지스터 126-0과 커런트 미러 접속되고, 제2의 기본 전류 또는 제3의 기본 전류를 수취한다.
그리고, 복수의 p-MOS 트랜지스터 176 및 복수의 p-MOS 트랜지스터 178은, 인가되는 지연 시간 설정에 따라, 각각의 p-MOS 트랜지스터 174가 수취한 기본 전류를, 더미 트랜지스터 50에 공급할지, 변환 트랜지스터 52에 공급할지를 선택한다. 이에 의해, 증폭부에 있어서의 소비 전류를 일정하게 하면서, 지연 시간 설정에 따른 전류를 변환 트랜지스터 52에 공급할 수 있다. 또한, 본 예에 있어서의 조 증폭부 158 및 정 증폭부 160에 의하면, 지연 시간 설정에 따라, 큰 기본 전류의 증폭 범위로, 작은 기본 전류를 분해능으로서 변화할 수 있는 전류를 변환 트랜지스터 52에 공급할 수 있다.
또한, 각각의 기본 전류의 크기는, 단계 사이의 선형성을 취할 수 있도록, 미리 초기화되는 것이 바람직하다.
이상, 실시 형태를 이용하여 본 발명을 설명하였으나, 본 발명의 기술적 범위는 상기 실시 형태에 기재된 범위로 한정되지 않는다. 상기 실시 형태에, 다양한 변경 또는 개량을 가하는 것이 가능하다는 것이 당업자에게 명백하다. 그러한 다양한 변경 또는 개량을 가한 형태도 본 발명의 기술적 범위에 포함될 수 있다는 것이, 청구 범위의 기재로부터 명백하다.
이상으로부터 명백한 바와 같이, 회로 규모가 작고, 또한 정확하게 신호를 지연시킬 수 있는 지연 회로를 제공할 수 있다.

Claims (31)

  1. 입력 신호를 원하는 지연 시간 설정에 따라 지연시켜 출력하는 지연 회로에 있어서,
    인가되는 공급 전류에 기초한 시간동안 상기 입력 신호를 지연시켜 출력하는 지연 소자,
    상기 공급 전류를 생성하는 전류 공급부,
    상기 지연 시간 설정에 따른 기본 전압을 생성하는 전압 생성부, 및
    상기 전류 공급부가 상기 공급 전류를 발생하게 하기 위해, 상기 전류 공급부의 특성에 따라 상기 기본 전압을 변환하여 상기 전류 공급부에 공급하는 제어부를 포함하되,
    상기 전압 생성부는,
    상기 지연 시간 설정의 분해능에 따라, 서로 다른 크기의 복수의 기본 전류를 생성하는 기본 전류원, 및
    상기 지연 시간 설정에 따라 각각의 상기 기본 전류를 증폭하고, 증폭한 상기 복수의 기본 전류의 합에 기초하여, 상기 기본 전압을 생성하는 전류 전압 변환부를 포함하고,
    상기 전류 전압 변환부는,
    상기 기본 전류를 각각 서로 다른 배율로 증폭하는 복수의 지연량 변환 전류 생성 회로,
    상기 지연 시간 설정에 기초하여, 상기 복수의 지연량 변환 전류 생성 회로 중 하나 또는 그 이상을 선택하는 선택부, 및
    상기 선택부에 의해 선택된 상기 지연량 변환 전류 생성 회로가 증폭한 전류의 합에 기초하여, 상기 기본 전압을 생성하는 변환기를 포함하고,
    각각의 상기 지연량 변환 전류 생성 회로는,
    상기 변환기와 전기적으로 접속된 지연량 변환 전류로, 및
    상기 지연량 변환 전류로와 병렬로 설치되고, 상기 변환기와 전기적으로 접속되지 않는 더미 전류로를 포함하며,
    상기 선택부는, 선택한 지연량 변환 전류 생성 회로에 의해 증폭된 전류를, 상기 지연량 변환 전류로에 인가하여 상기 변환기에 공급시키고,
    선택하지 않은 지연량 변환 전류 생성 회로에 의해 증폭된 전류를, 상기 더미 전류로에 인가하는 지연 회로.
  2. 제1항에 있어서,
    상기 전류 공급부는 소정의 도전 특성을 갖고, 제1의 MOS 트랜지스터는 드레인 전류를 상기 지연 소자에 상기 공급 전류로서 공급하고, 상기 제어부는 상기 제1의 MOS 트랜지스터가 포화 영역에서 동작하는 제1의 제어 전압을 생성하고 상기 제1의 MOS 트랜지스터의 게이트 단자에 상기 제1의 제어 전압을 공급하는 지연 회로.
  3. 제2항에 있어서,
    상기 제어부는, 상기 제어부가 발생하는 제어 전류의 크기를 상기 기본 전압에 기초하여 제어하는 제3의 MOS 트랜지스터를 포함하고,
    상기 제어부는, 상기 제어 전류에 기초하여 상기 제1의 제어 전압을 생성하는 지연 회로.
  4. 제3항에 있어서,
    상기 지연 소자는, 상기 입력 신호에 따라 출력 용량을 충방전함으로써 상기 입력 신호를 지연시켜 출력하는 인버터이고,
    상기 제1의 MOS 트랜지스터는, 상기 인버터의 출력 용량을 충전하기 위한 충전 전류를 상기 인버터에 공급하고,
    상기 전류 공급부는, 상기 인버터의 출력 용량을 방전하기 위한 방전 전류를 상기 인버터에 공급하는 제2의 MOS 트랜지스터를 더 포함하며,
    상기 제어부는, 상기 제어 전류에 기초하여 상기 제2의 MOS 트랜지스터가 포화 영역에서 동작하는 제2의 제어 전압을 생성하고, 상기 제2의 MOS 트랜지스터의 게이트 단자에 공급하는 지연 회로.
  5. 제4항에 있어서,
    상기 제1의 MOS 트랜지스터는, p 채널 MOS 트랜지스터이고, 상기 제2의 MOS 트랜지스터는 n 채널 MOS 트랜지스터이며,
    상기 제1의 MOS 트랜지스터와 제2의 MOS 트랜지스터는, 동일한 게이트 전압과 드레인 전압이 인가된 경우에, 드레인 전류가 동일하게 되는 지연 회로.
  6. 삭제
  7. 삭제
  8. 제2항에 있어서,
    상기 전류 전압 변환부는, 상기 제1의 MOS 트랜지스터를 포화 영역에서 동작시키기 위해, 미리 정해진 오프셋 전류를 생성하는 오프셋 전류 생성 회로를 더 포함하고,
    상기 변환기는, 상기 오프셋 전류에 더 기초하여 상기 기본 전압을 생성하는 지연 회로.
  9. 삭제
  10. 제3항에 있어서,
    상기 제3의 MOS 트랜지스터는,
    드레인 단자에 상기 제어 전류가 공급되고,
    게이트 단자에 상기 제어 전류를 제어하기 위해 상기 기본 전압이 공급되며,
    상기 제어부는, 상기 제어 전류에 의해서 생기는 상기 제3의 MOS 트랜지스터의 드레인 단자와 소스 단자 사이의 전위차에 기초하여, 상기 제1의 제어 전압을 생성하는 지연 회로.
  11. 제10항에 있어서,
    상기 제3의 MOS 트랜지스터의 게이트 단자 및 상기 제1의 MOS 트랜지스터의 게이트 단자는 전기적으로 접속되는 지연 회로.
  12. 제11항에 있어서,
    상기 제어부는, 소스 단자에 상기 제어 전류가 공급되는 제4의 MOS 트랜지스터를 더 포함하고,
    상기 제어부는, 상기 제어 전류에 의해서 생기는, 상기 제4의 MOS 트랜지스터의 드레인 단자와 소스 단자 사이의 전위차에 기초하여, 상기 제2의 제어 전압을 생성하는 지연 회로.
  13. 제12항에 있어서,
    상기 제4의 MOS 트랜지스터의 게이트 단자, 상기 제4의 MOS 트랜지스터의 드레인 단자, 및 상기 제2의 MOS 트랜지스터의 게이트 단자는 전기적으로 접속되는 지연 회로.
  14. 제13항에 있어서,
    상기 제4의 MOS 트랜지스터는 p 채널 MOS 트랜지스터이고, 상기 제3의 MOS 트랜지스터는 n 채널 MOS 트랜지스터인 지연 회로.
  15. 제14항에 있어서,
    오프셋 전류 생성 회로는, 상기 제3의 MOS 트랜지스터 및 상기 제4의 MOS 트랜지스터를 선형 영역에서 동작시키고, 또한 상기 제1의 MOS 트랜지스터 및 상기 제2의 MOS 트랜지스터를 포화 영역에서 동작시킬 수 있는 크기의 오프셋 전류를 생성하는 지연 회로.
  16. 제3항에 있어서,
    상기 제3의 MOS 트랜지스터는,
    드레인 단자에 상기 제어 전류가 공급되고,
    게이트 단자에 상기 제어 전류를 제어하기 위해 상기 기본 전압이 공급되며,
    상기 제어부는, 상기 제어 전류에 의해서 생기는, 상기 제3의 MOS 트랜지스터의 드레인 단자와 소스 단자 사이의 전위차에 기초하여, 제2의 제어 전압을 생성하는 지연 회로.
  17. 제16항에 있어서,
    상기 제2의 MOS 트랜지스터와 상기 제3의 MOS 트랜지스터는 서로 커런트 미러(current mirror) 접속되고, 상기 제3의 MOS 트랜지스터에 공급되는 제어 전류에 따른 크기의 상기 공급 전류가 상기 제2의 MOS 트랜지스터에 공급되는 지연 회로.
  18. 제17항에 있어서,
    상기 제어부는, 소스 단자에 상기 제어 전류가 공급되는 제4의 MOS 트랜지스터를 더 포함하고,
    상기 제어부는, 상기 제어 전류에 의해서 생기는, 상기 제4의 MOS 트랜지스터의 드레인 단자와 소스 단자 사이의 전위차에 기초하여, 상기 제1의 제어 전압을 생성하는 지연 회로.
  19. 제18항에 있어서,
    상기 제1의 MOS 트랜지스터 및 상기 제4의 MOS 트랜지스터는 서로 커런트 미러 접속되고, 상기 제4의 MOS 트랜지스터에 공급되는 제어 전류에 따른 크기의 상기 공급 전류가, 상기 제1의 MOS 트랜지스터에 공급되는 지연 회로.
  20. 제19항에 있어서,
    상기 제4의 MOS 트랜지스터는 p 채널 MOS 트랜지스터이고, 상기 제3의 MOS 트랜지스터는 n 채널 MOS 트랜지스터인 지연 회로.
  21. 제20항에 있어서,
    오프셋 전류 생성 회로는, 상기 지연 시간 설정의 범위 내에서, 상기 제1의 MOS 트랜지스터, 상기 제2의 MOS 트랜지스터, 상기 제3의 MOS 트랜지스터와 상기 제4의 MOS 트랜지스터를 포화 영역에서 동작시킬 수 있는 크기의 상기 오프셋 전류를 생성하는 지연 회로.
  22. 삭제
  23. 제1항에 있어서,
    상기 기본 전류원은,
    미리 정해진 크기의 제1의 기준 전류를 생성하는 제1의 기준 전류원,
    상기 기준 전류의 크기를 정수로 나눈 크기의 제2의 기준 전류를 생성하는 제2의 기준 전류원, 및
    상기 제1의 기준 전류 및 상기 제2의 기준 전류에 기초하여, 각각 다른 크기의 상기 기본 전류를 생성하는 복수의 기본 전류 변환부를 포함하고,
    각각의 상기 기본 전류 변환부는,
    상기 제1의 기준 전류를 정수배의 크기로 증폭하는 제1의 증폭부,
    상기 제2의 기준 전류를, 정수배의 크기로 증폭하는 제2의 증폭부, 및
    상기 제1의 증폭부가 증폭한 전류와 상기 제2의 증폭부가 증폭한 전류의 합을, 상기 기본 전류로서 생성하는 기준 전류 합성부를 포함하는 지연 회로.
  24. 제1항에 있어서,
    상기 기본 전류원은,
    미리 정해진 크기의 제1의 기본 전류를 생성하는 전류원, 및
    상기 제1의 기본 전류를, 병렬로 설치된 복수의 트랜지스터로 분류(分流)하고, 상기 제1의 기본 전류의 크기를 정수로 나눈 크기의 제2의 기본 전류를 생성하는 전류 분류부를 포함하는 지연 회로.
  25. 제8항에 있어서,
    상기 전류 전압 변환부는, 상기 지연 시간 설정에 기초하여, 상기 복수의 기본 전류 중 가장 작은 것을 증폭하고,
    상기 오프셋 전류 생성 회로는, 상기 복수의 기본 전류를 각각 증폭하여 상기 오프셋 전류를 생성하는 지연 회로.
  26. 제8항에 있어서,
    상기 오프셋 전류 생성 회로는, 상기 복수의 기본 전류 중 적어도 가장 큰 것을 포함하는 하나 또는 복수의 상기 기본 전류를 증폭하여 상기 오프셋 전류를 생성하고,
    상기 전류 전압 변환부는, 상기 복수의 기본 전류 중 적어도 가장 작은 것을 포함하는 하나 또는 복수의 상기 기본 전류를 상기 지연 시간 설정에 기초하여 증폭하는 지연 회로.
  27. 전자 디바이스를 시험하는 시험 장치에 있어서,
    상기 전자 디바이스를 시험하기 위한 시험 패턴을 생성하는 패턴 발생기,
    상기 시험 패턴을 정형하여 상기 전자 디바이스에 공급하는 파형 정형기, 및
    상기 파형 정형기가 상기 시험 패턴을 상기 전자 디바이스에 공급하는 타이밍을 제어하는 타이밍 발생기를 포함하고,
    상기 타이밍 발생기는,
    인가되는 공급 전류에 기초한 시간동안 기준 클럭을 지연시켜 상기 파형 정형기에 출력하고, 상기 시험 패턴을 공급하는 타이밍을 제어하는 지연 소자,
    상기 공급 전류를 생성하는 전류 공급부,
    상기 지연 시간 설정에 따른 기본 전압을 생성하는 전압 생성부, 및
    상기 전류 공급부가 상기 공급 전류를 발생하게 하기 위해, 상기 전류 공급부의 특성에 따라 상기 기본 전압을 변환하여 상기 전류 공급부에 공급하는 제어부를 포함하고,
    상기 전압 생성부는,
    상기 지연 시간 설정의 분해능에 따라, 서로 다른 크기의 복수의 기본 전류를 생성하는 기본 전류원, 및
    상기 지연 시간 설정에 따라 각각의 상기 기본 전류를 증폭하고, 증폭한 상기 복수의 기본 전류의 합에 기초하여, 상기 기본 전압을 생성하는 전류 전압 변환부를 포함하고,
    상기 전류 전압 변환부는,
    상기 기본 전류를 각각 서로 다른 배율로 증폭하는 복수의 지연량 변환 전류 생성 회로,
    상기 지연 시간 설정에 기초하여, 상기 복수의 지연량 변환 전류 생성 회로 중 하나 또는 그 이상을 선택하는 선택부, 및
    상기 선택부에 의해 선택된 상기 지연량 변환 전류 생성 회로가 증폭한 전류의 합에 기초하여, 상기 기본 전압을 생성하는 변환기를 포함하고,
    각각의 상기 지연량 변환 전류 생성 회로는,
    상기 변환기와 전기적으로 접속된 지연량 변환 전류로, 및
    상기 지연량 변환 전류로와 병렬로 설치되고, 상기 변환기와 전기적으로 접속되지 않는 더미 전류로를 포함하며,
    상기 선택부는, 선택한 지연량 변환 전류 생성 회로에 의해 증폭된 전류를, 상기 지연량 변환 전류로에 인가하여 상기 변환기에 공급시키고,
    선택하지 않은 지연량 변환 전류 생성 회로에 의해 증폭된 전류를, 상기 더미 전류로에 인가하는 시험 장치.
  28. 입력 신호를 원하는 지연 시간 설정에 따라 지연시켜 출력하는 지연 회로에 있어서,
    인가되는 공급 전류에 기초한 시간동안 상기 입력 신호를 지연시켜 출력하는 지연 소자,
    상기 공급 전류를 생성하는 전류 공급부,
    상기 지연 시간 설정에 따른 기본 전압을 생성하는 전압 생성부, 및
    상기 전류 공급부가 상기 공급 전류를 발생하게 하기 위해, 상기 전류 공급부의 특성에 따라 상기 기본 전압을 변환하여 상기 전류 공급부에 공급하는 제어부를 포함하되,
    상기 전압 생성부는,
    상기 지연 시간 설정의 분해능에 따라, 서로 다른 크기의 복수의 기본 전류를 생성하는 기본 전류원, 및
    상기 지연 시간 설정에 따라 각각의 상기 기본 전류를 증폭하고, 증폭한 상기 복수의 기본 전류의 합에 기초하여, 상기 기본 전압을 생성하는 전류 전압 변환부를 포함하고,
    상기 기본 전류원은,
    미리 정해진 크기의 제1의 기준 전류를 생성하는 제1의 기준 전류원,
    상기 기준 전류의 크기를 정수로 나눈 크기의 제2의 기준 전류를 생성하는 제2의 기준 전류원, 및
    상기 제1의 기준 전류 및 상기 제2의 기준 전류에 기초하여, 각각 다른 크기의 상기 기본 전류를 생성하는 복수의 기본 전류 변환부를 포함하고,
    각각의 상기 기본 전류 변환부는,
    상기 제1의 기준 전류를 정수배의 크기로 증폭하는 제1의 증폭부,
    상기 제2의 기준 전류를, 정수배의 크기로 증폭하는 제2의 증폭부, 및
    상기 제1의 증폭부가 증폭한 전류와 상기 제2의 증폭부가 증폭한 전류의 합을, 상기 기본 전류로서 생성하는 기준 전류 합성부를 포함하는 지연 회로.
  29. 입력 신호를 원하는 지연 시간 설정에 따라 지연시켜 출력하는 지연 회로에 있어서,
    인가되는 공급 전류에 기초한 시간동안 상기 입력 신호를 지연시켜 출력하는 지연 소자,
    상기 공급 전류를 생성하는 전류 공급부,
    상기 지연 시간 설정에 따른 기본 전압을 생성하는 전압 생성부, 및
    상기 전류 공급부가 상기 공급 전류를 발생하게 하기 위해, 상기 전류 공급부의 특성에 따라 상기 기본 전압을 제어 전압으로 변환하고, 상기 전류 공급부에 공급하는 제어부를 포함하되,
    상기 전압 생성부는,
    상기 지연 시간 설정의 분해능에 따라, 서로 다른 크기의 복수의 기본 전류를 생성하는 기본 전류원, 및
    상기 지연 시간 설정에 따라 각각의 상기 기본 전류를 증폭하고, 증폭한 상기 복수의 기본 전류의 합에 기초하여, 상기 기본 전압을 생성하는 전류 전압 변환부를 포함하고,
    상기 기본 전류원은,
    미리 정해진 크기의 제1의 기본 전류를 생성하는 전류원, 및
    상기 제1의 기본 전류를, 병렬로 설치된 복수의 트랜지스터로 분류(分流)하고, 상기 제1의 기본 전류의 크기를 정수로 나눈 크기의 제2의 기본 전류를 생성하는 전류 분류부를 포함하는 지연 회로.
  30. 입력 신호를 원하는 지연 시간 설정에 따라 지연시켜 출력하는 지연 회로에 있어서,
    인가되는 공급 전류에 기초한 시간동안 상기 입력 신호를 지연시켜 출력하는 지연 소자,
    상기 공급 전류를 생성하는, 소정의 도전 특성을 갖는 전류 공급부,
    상기 지연 시간 설정에 따른 기본 전압을 생성하는 전압 생성부, 및
    상기 전류 공급부가 상기 공급 전류를 발생하게 하기 위해, 상기 전류 공급부의 특성에 따라 상기 기본 전압을 변환하여 상기 전류 공급부에 공급하는 제어부를 포함하되,
    상기 전류 공급부에 있어서, 제1의 MOS 트랜지스터는 드레인 전류를 상기 지연 소자에 상기 공급 전류로서 공급하고,
    상기 전압 생성부는,
    상기 지연 시간 설정의 분해능에 따라, 서로 다른 크기의 복수의 기본 전류를 생성하는 기본 전류원, 및
    상기 지연 시간 설정에 따라 각각의 상기 기본 전류를 증폭하고, 증폭한 상기 복수의 기본 전류의 합에 기초하여, 상기 기본 전압을 생성하는 전류 전압 변환부를 포함하고,
    상기 전류 전압 변환부는, 상기 제1의 MOS 트랜지스터를 포화 영역에서 동작시키기 위해, 미리 정해진 오프셋 전류를 생성하는 오프셋 전류 생성 회로를 포함하고,
    상기 제어부는 상기 제1의 MOS 트랜지스터가 포화 영역에서 동작하는 제1의 제어 전압을 생성하고 상기 제1의 MOS 트랜지스터의 게이트 단자에 상기 제1의 제어 전압을 공급하며,
    상기 전류 전압 변환부는, 상기 지연 시간 설정에 기초하여 상기 복수의 기본 전류 중 가장 작은 것을 증폭하고, 상기 오프셋 전류 생성 회로는, 상기 복수의 기본 전류를 각각 증폭하여 상기 오프셋 전류를 생성하는 지연 회로.
  31. 입력 신호를 원하는 지연 시간 설정에 따라 지연시켜 출력하는 지연 회로에 있어서,
    인가되는 공급 전류에 기초한 시간동안 상기 입력 신호를 지연시켜 출력하는 지연 소자,
    상기 공급 전류를 생성하는, 소정의 도전 특성을 갖는 전류 공급부,
    상기 지연 시간 설정에 따른 기본 전압을 생성하는 전압 생성부, 및
    상기 전류 공급부가 상기 공급 전류를 발생하게 하기 위해, 상기 전류 공급부의 특성에 따라 상기 기본 전압을 변환하여 상기 전류 공급부에 공급하는 제어부를 포함하되,
    상기 전류 공급부에 있어서, 제1의 MOS 트랜지스터는 드레인 전류를 상기 지연 소자에 상기 공급 전류로서 공급하고,
    상기 전압 생성부는,
    상기 지연 시간 설정의 분해능에 따라, 서로 다른 크기의 복수의 기본 전류를 생성하는 기본 전류원, 및
    상기 지연 시간 설정에 따라 각각의 상기 기본 전류를 증폭하고, 증폭한 상기 복수의 기본 전류의 합에 기초하여, 상기 기본 전압을 생성하는 전류 전압 변환부를 포함하고,
    상기 전류 전압 변환부는, 상기 제1의 MOS 트랜지스터를 포화 영역에서 동작시키기 위해, 미리 정해진 오프셋 전류를 생성하는 오프셋 전류 생성 회로를 포함하고,
    상기 제어부는 상기 제1의 MOS 트랜지스터가 포화 영역에서 동작하는 제1의 제어 전압을 생성하고 상기 제1의 MOS 트랜지스터의 게이트 단자에 상기 제1의 제어 전압을 공급하고,
    상기 오프셋 전류 생성 회로는, 상기 복수의 기본 전류 중 적어도 가장 큰 것을 포함하는 하나 또는 복수의 상기 기본 전류를 증폭하여 상기 오프셋 전류를 생성하며,
    상기 전류 전압 변환부는, 상기 복수의 기본 전류 중 적어도 가장 작은 것을 포함하는 하나 또는 복수의 상기 기본 전류를 상기 지연 시간 설정에 기초하여 증폭하는 지연 회로.
KR1020067014436A 2003-12-18 2004-12-17 지연 회로, 및 시험 장치 KR101177150B1 (ko)

Applications Claiming Priority (3)

Application Number Priority Date Filing Date Title
JPJP-P-2003-00421617 2003-12-18
JP2003421617 2003-12-18
PCT/JP2004/018943 WO2005060098A1 (ja) 2003-12-18 2004-12-17 遅延回路、及び試験装置

Publications (2)

Publication Number Publication Date
KR20070031857A KR20070031857A (ko) 2007-03-20
KR101177150B1 true KR101177150B1 (ko) 2012-08-24

Family

ID=34697311

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020067014436A KR101177150B1 (ko) 2003-12-18 2004-12-17 지연 회로, 및 시험 장치

Country Status (7)

Country Link
US (1) US7511547B2 (ko)
EP (1) EP1699134A4 (ko)
JP (1) JP4558649B2 (ko)
KR (1) KR101177150B1 (ko)
CN (1) CN100563103C (ko)
TW (1) TWI347443B (ko)
WO (1) WO2005060098A1 (ko)

Families Citing this family (11)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2006035604A1 (ja) * 2004-09-27 2006-04-06 Advantest Corporation 消費電流バランス回路、補償電流量調整方法、タイミング発生器及び半導体試験装置
JP4925630B2 (ja) * 2005-09-06 2012-05-09 株式会社アドバンテスト 試験装置および試験方法
KR101018704B1 (ko) 2006-03-31 2011-03-04 가부시키가이샤 어드밴티스트 가변 지연 회로, 시험 장치, 및 전자 디바이스
US7960996B2 (en) 2006-08-24 2011-06-14 Advantest Corp. Variable delay circuit, timing generator and semiconductor testing apparatus
US7456672B1 (en) * 2006-09-11 2008-11-25 Lattice Semiconductor Corporation Clock systems and methods
US8729944B2 (en) * 2011-12-21 2014-05-20 Advanced Micro Devices, Inc. Clock generator with integrated phase offset programmability
CN103226180A (zh) * 2012-01-31 2013-07-31 哈尔滨建成集团有限公司 一种电子延时器测试系统
DE102012107024B3 (de) * 2012-08-01 2013-08-29 Infineon Technologies Ag Schaltung zum strombegrenzten Umladen eines Knotens
US9000822B2 (en) 2013-04-09 2015-04-07 International Business Machines Corporation Programmable delay circuit
US9628059B2 (en) 2015-06-18 2017-04-18 International Business Machines Corporation Fine delay structure with programmable delay ranges
US9715941B2 (en) * 2015-10-30 2017-07-25 Sony Semiconductor Solutions Corporation State machine controlled MOS linear resistor

Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20030217341A1 (en) 2002-05-20 2003-11-20 Rochit Rajsuman Architecture and design of universal IC test system
US20040164780A1 (en) 2003-02-21 2004-08-26 Owens Ronnie E. Variable delay circuit with high resolution

Family Cites Families (14)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH05145382A (ja) * 1991-11-25 1993-06-11 Nec Eng Ltd パルス遅延回路
JPH05327425A (ja) * 1992-05-15 1993-12-10 Nec Corp 発振回路
JP3399616B2 (ja) * 1994-01-31 2003-04-21 富士通株式会社 オシレータ回路、そのオシレータ回路を用いたセルフリフレッシュ用オシレータ及び基板バイアス回路
JPH08139573A (ja) * 1994-11-08 1996-05-31 Hitachi Ltd ワンショットパルス発生回路
JP3688392B2 (ja) * 1996-05-31 2005-08-24 三菱電機株式会社 波形整形装置およびクロック供給装置
JPH11306757A (ja) * 1998-04-27 1999-11-05 Mitsubishi Electric Corp 同期型半導体記憶装置
JP4394788B2 (ja) * 1999-05-10 2010-01-06 株式会社アドバンテスト 遅延時間判定装置
JP2001028195A (ja) * 1999-07-14 2001-01-30 Matsushita Electric Ind Co Ltd 遅延回路および半導体メモリ
JP2001185993A (ja) * 1999-12-24 2001-07-06 Oki Electric Ind Co Ltd 電圧制御発振回路
JP2002176340A (ja) * 2000-12-06 2002-06-21 Toshiba Corp 遅延回路及び電圧制御発振回路
JP2002223149A (ja) * 2001-01-29 2002-08-09 Hitachi Ltd 半導体集積回路
JP4866514B2 (ja) * 2001-06-29 2012-02-01 株式会社アドバンテスト 遅延回路、及び試験装置
JP4133814B2 (ja) * 2001-07-27 2008-08-13 株式会社アドバンテスト タイミング発生器及び半導体試験装置
DE10297345T5 (de) * 2001-10-19 2004-11-18 Advantest Corp. Phasenregelkreisschaltung, Delay-Locked-Loop-Schaltung, Taktgenerator, Halbleitertestgerät und integrierter Halbleiterschaltkreis

Patent Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20030217341A1 (en) 2002-05-20 2003-11-20 Rochit Rajsuman Architecture and design of universal IC test system
US20040164780A1 (en) 2003-02-21 2004-08-26 Owens Ronnie E. Variable delay circuit with high resolution

Also Published As

Publication number Publication date
KR20070031857A (ko) 2007-03-20
CN100563103C (zh) 2009-11-25
TWI347443B (en) 2011-08-21
CN1894852A (zh) 2007-01-10
US7511547B2 (en) 2009-03-31
TW200521459A (en) 2005-07-01
EP1699134A4 (en) 2010-12-08
EP1699134A1 (en) 2006-09-06
WO2005060098A1 (ja) 2005-06-30
US20060267656A1 (en) 2006-11-30
JP4558649B2 (ja) 2010-10-06
JPWO2005060098A1 (ja) 2007-07-12

Similar Documents

Publication Publication Date Title
US7511547B2 (en) Delay circuit, and testing apparatus
US6313681B1 (en) Variable delay circuit
JP4850176B2 (ja) 遅延回路、試験装置、タイミング発生器、テストモジュール、及び電子デバイス
US6420921B1 (en) Delay signal generating apparatus and semiconductor test apparatus
JPH05259844A (ja) 時間バーニヤ装置
JP2007523507A (ja) バイアス電流補償回路を有するタイミング発生器及び方法
JP4939227B2 (ja) 振幅可変ドライバ回路、及び試験装置
JP2001320250A (ja) オフセット補正回路、オフセット補正電圧生成回路、および積算回路
KR900002599B1 (ko) 게이트 회로장치
WO2001005034A1 (en) Variable delay circuit
JP4575382B2 (ja) チャネル長変調を使用したカレントミラー補償
WO2008023624A1 (fr) Circuit à retard variable, générateur de synchronisation, et appareil pour tester des semi-conducteurs
US11671076B2 (en) Duty cycle detection circuit and duty cycle correction circuit including the same
US7205799B2 (en) Input buffer having a stabilized operating point and an associated method
US6025747A (en) Logic signal selection circuit
CN112383291A (zh) 数字可控延迟链
JPS61264921A (ja) 集積化デイジタル・アナログ変換回路
JP3136890B2 (ja) プログラマブル遅延発生装置
JP2815601B2 (ja) 基準電圧発生回路
JPH0575410A (ja) タイミング発生回路
JP2011066614A (ja) 遅延発生装置および半導体試験装置

Legal Events

Date Code Title Description
A201 Request for examination
E902 Notification of reason for refusal
E902 Notification of reason for refusal
E701 Decision to grant or registration of patent right
GRNT Written decision to grant
LAPS Lapse due to unpaid annual fee