JPS61264921A - 集積化デイジタル・アナログ変換回路 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 本発明は、グリッチ低減装置を設けられ、ｎ個の２進状
％３３０を有する制御信号をアナログ信号に変換する集
積化ディジタル・アナログ変換回路であって、、２進状
態Ｂｎの２進重み２ｎに応じて重み付けされた値Ｉｎの
電流を供給するｎ個の電流発生器に接続したトランジス
タＴ１ｎ及びＴ２ｎを含むｎ個の差動トランジスタ対回
路を具える集積化ディジタル・アナログ変換回路に関す
る。

特に本発明は、画像処理に使用される集積化ディジタル
・アナログ変換回路に関する。

この形式のディジタル・アナログ変換回路はダブリュ・
ルシンク（Ｗ、　Ｌｕｓｃｈ１ｎｇ）　及びアール・ペ
ラチアチャー（Ｒ，Ｐｅｔｓｃｈａｃｈｅｒ）著の刊行
物“サーキット・テクニク・フォー・ウルトラ・ファー
スト・ディー／ニー・コンバーターズ（Ｃｉｒｃｕｉｔ
　Ｔｅｃｈｎ−ｉｑ、ｕｅ　ｆｏｒ　Ｕｌｔｒａ　Ｆａ
ｓｔ　Ｄ／Ａ　Ｃｏｎｖｅｒｔｅｒｓ）　　”　、　ｘ
スサーク（ε５ＳＣＩＲＣ）’　８３．　　ナインス・
二−ロ゛ピアン・ソリッド・ステート・サーキット・コ
ンフェレンス（ｎ１ｎｔｈ　ＢｕｒｏｐｅＢｎ　５ｏｌ
ｉｄ　５ｔａｔｅ　Ｃ１ｒｃｕｉｔ　Ｃｏｎｆｅｒ−ｅ
ｎｃｅ）、　ｏ−ザンヌ（ＬａｕｓＢｎｎｅ）、Ｓｅｐ
ｔｅｍｂｅｒ　２１〜２３（１９８３）に記載されてい
る。

この刊行物にはグリッチ低減装置を具える高速ディジタ
ル・アナログ変換回路が記載されている。

アナログ信号に変換すべきディジタル信号は一般にｎ個
の２進状態を有するワードの形で呈示される。従って各
２進状態Ｂｎは２進重み２ｎを有する。

従ってディジタル・アナログ変換は、２進ニレメン）Ｏ
ｎの２進重み２ｎに従って重み付けされた値Ｉｎを有す
る電流を加算するという態様で行われる。

高速のディジタル・アナログ変換を達成するため上記刊
行物に記載されたディジタル・アナログ変換回路は差動
トランジスタ対回路を具えている。

しかし順次の２進ワードのビットの配列が著しく異なる
場合には、安定な信号が得られる前にトランジスタのス
イッチングに関連する出力の高速変動が起こる。従って
８個の２進エレメントから成る２進ワードの場合にはこ
の現象は、２個の順次の２進ワードが配列０１１１１１
１１及び次いで１０００００００を呈するか又はその逆
のときに最大になる。この配列の遷移に対しては、小さ
い重みの２進状態の７個の電流源のすべてを大きい重み
の電流源の反対状態に同時に切換える必要がある。ディ
ジタル・アナログ変換回路では集積化技術により集積回
路の構成素子特にトランジスタの特性の満足な再配置が
可能となる。従ってトランジスタは極めて類似の特性を
有しかつ極めて類似の状態のもとてスイッチング動作を
行うようになる。その結果、上記２つの配列によって示
した遷移に当りアナログ出力信号はグリッチとして示さ
れる異常な遷移を呈し、この遷移はグリッチの大きさ及
びその持続時間により、従ってそのエネルギーにより特
定される。

グリッチのエネルギーはディジタル・アナログ変換回路
の重要なパラメータであり、これはディジタル・アナロ
グ変換回路が高速になる程一層重要になり、それはアナ
ログ出力信号のレベルを迅速に安定化しなければならな
いからである。

前記刊行物に記載された解決策では、各２進エレメント
Ｂｎにつき作動する各差動トランジスタ対回路の２個の
トランジスタの間に非対称動作が生ずるようにしている
。実際上、この差動トランジスタ対回路の一方のトラン
ジスタに調整可能なバイアス信号を供給することにより
、この差動トランジスタ対回路の他方トランジスタのベ
ースに供給された制御信号の変化の方向に依存する調整
可能な遅延が得られる。

しかしこれは欠点となり、その理由はまずこの外部バイ
アス信号が回路のピンベの接続と、このバイアスを実現
するための適当な回路とを必要とすることである。必須
の機能のためにビンが確保されている高性能集積回路に
おいて使用可能なピンを有することは必ずしも可能では
ない。

一方、このバイアス回路はディジタル・アナログ変換回
路が作動する環境の温度変化に適応させる必要があり、
これには調整と、選定された外部バイアスモードを考慮
する適当な手段とが必要になる。

そこで本発明の目的は、集積化ディジタル・アナログ変
換回路の調整及び外部手段を使用せず、使用環境に温度
状態に対する感度の低い手段を使用することにより、グ
リッチのエネルギーを低減した集積化ディジタル・アナ
ログ変換回路を提供するにある。

かかる目的を達成するため本発明の集積化ディジタル・
アナログ変換回路は、トランジスタＴ１ｎに２進制御信
号をそれぞれ供給しかつトランジスタＴ２ｎにその反転
２進制御信号をそれぞれ供給し、２進制御信号の立上り
縁における差動トランジス夕対回路のトリガの瞬時を２
進制御信号の立下り縁におけるトリガの瞬時にわたり推
移してトラタに直列接続した抵抗で構成したグリッチ低
減装置によって得られる一定値Ｖｄにわたり推移するよ
う構成したことを特徴とする。

対称差動トランジスタ対回路Ｐ１が論理状態１の２進信
号Ｂ１を供給され、かつ対称差動トランジスタ対回路Ｐ
２が論理状ＭＯの２進信号Ｂ２を供給されると仮定する
。差動トランジスタ対回路Ｐ１では、例えば、トランジ
スタＴｌｌが導通し、かつトランジスタＴ２１が遮断さ
れる。差動トランジスタ対回路Ｐ２ではトランジスタの
状態が逆になり、トランジスタＴＩ２が遮断され、トラ
ンジスタＴ２２が導通する。配列（Ｂ１＝１．８２＝０
）が配列（Ｂ１＝Ｏ，Ｂ２＝１）へ移行した場合、次の
変化が起こる。

トランジスタＴｌｌが遮断状態へ移行し、トランジスタ
Ｔ２１が導通状態へ移行し、トランジスタＴ１２が導通
状態へ移行し、トランジスタＴ２２が遮断状態へ移行す
る。

差動トランジスタ対回路を幾何学的に対称に構成して差
動トランジスタ対回路を形成する各トランジスタの動作
を特定するパラメータが互に極めて近くなるようにし、
そのばらつきは製造方法に関連する。しかし、かかる差
動トランジスタ対回路のダイナミック特性は制御信号の
変化の方向につき対称ではない。実際上、トランジスタ
のコレクタにおける電流の変化がみられた場合、制御信
号及びこの電流の変化の間に起こる遅延と、この電流が
発生する速度とが、このトランジスタが遮断状態から導
通状態へ及びこの逆に移行するに従って同一でなくなる
ことを見出した。

この作用を低減する一つの手段は、遮断状態から導通状
態への遷移と、導通状態から遮断状態への遷移との間に
おいて差動トランジスタ対回路のトリガ閾値を推移する
よう構成することである。

この目的のため本発明ではすべてのトランジスタＴ１ｎ
又はすべてのトランジスタＴ２ｎの閾値をほぼＶｄに等
しい値だけ推移する。論理信号Ｂｎが遷移１→０又はＯ
→ｌを呈する場合、これら２つの遷移の形式に対し時間
的な推移が生ずるようにする。

各差動トランジスタ対回路は値Ｉｎを有する電流源に接
続し、この値は接続すべき２進エレメントの２進重みに
依存し、 １ｎ＝１・２゜ となる。

閾値をＶｄだけ推移するためグリッチ低減装置はｎ個の
抵抗Ｒｎで構成し、これら抵抗を一方のトランジスタＴ
１ｎ又はＴ２ｎのｎ個のエミッタにそれぞれ直列接続す
る。抵抗Ｒｎは直列抵抗を構成し、その値は によって決定する。

基本電流ｌの値は技術的可能事項及び関連する用途に好
適な仕様の関数として決定される。閾値の推移値Ｖｄは
使用される集積化技術及び当該集積化ディジクル・アナ
ログ変換回路に対し設定される動作に依存する。値Ｖｄ
が大きい場合、グリッチは低減されるが、出力信号の形
成の時間が増大し、これは集積化ディジタル・アナログ
変換回路の動作速度に影響を及ぼす。

制御電圧が温度又は電源電圧と共に変化する場合、この
グリッチ低減装置は極めて効果的である。

次に図面につき本発明の詳細な説明する。

第１図は普通の差動トランジスタ対回路の回路図を示し
、この回路では２個のトランジスタＴＩ。

Ｔ２をそのエミッタを介して同一電流源１２に接続し、
かつこれらトランジスタのコレクタはそれぞれ負荷抵抗
を介して共通電位点に接続する。２個のトランジスタＴ
Ｉ、　Ｔ２はそのベース１５．１６において電圧Ｖｌ、
　Ｖ２によってそれぞれ制御される。

グリッチの発生機構を第２図に示す。同一特性を有する
、第１図に示した如く差動トランジスタ対回路が２個即
ち差動トランジスタ対回路Ｐｎ、　Ｐｎ＋１がが存在す
ると仮定する。各トランジスタ対に対し、一方のトラン
ジスタ対のトランジスタＴ１ｎ及びＴ２ｎ並びに他方ト
ランジスタ対のトランジスタＴＨｎ＋１）及びＴ２（ｎ
←１）のベースの制御信号は反転している。

第２図の破線２１及び２３で示すように、所定瞬時にお
いてトランジスタＴ１ｎのベースの制御電圧はＶ１ｎで
あり、かつトランジスタＴＬ（ｎ＋１）のベースの制御
電圧はＶｌ　（ｎ＋１）であると仮定する。制御電圧Ｖ
１ｎが高レベルから低レベルへ移行する場合、実線２２
で示したトランジスタＴ１ｎのコレクタにおける電流１
１ｎは制御電圧に対し遅延する。この遅延はトランジス
タに接続される異なる寄生素子及び使用される技術：寄
生容量、直列抵抗・・・・・・等に起因する。電流１１
ｎは値ゼロに減少する（トランジスタＴ１ｎ遮断）。制
御電圧Ｖ１ｎが再び低レベルから高レベルに増大した場
合、電流１１ｎは回復する（トランジスタＴ１ｎ導通）
が、寄生素子は先の場合（減少する場合）と同一態様で
は作動せず、制御電圧Ｖ１ｎに対する電流ｆ１ｎの遅延
及びこの電流の回復時間は先の場合と違って来る（実線
２７）。

同時に差動トランジスタ対回路Ｐｎ＋１が制御電圧Ｖ１
ｎに対し反転された、破線２３で示す制御電圧ｖ１（ｎ
＋１）を供給されると仮定する。トランジスタＴ１（ｎ
＋１）の遅延動作はトランジスタＴ１ｎにつき述べた所
と同じである。電流Ｉｔ（ｎ＋１）の波形を実線２４で
示す。電流を加算するためにディジタル・アナログ変換
回路において行われる動作を示すため、実線２５で表し
た電流ｆ１ｎ及びＩＩ（ｎ＋１）の和につき考察する。

差動トランジスタ対回路のダイナミック非対称動作によ
り、第２図に斜線を施した領域２６によって示したグリ
ッチが発生する。

第３図はスケール２ｎに従って重み付けされた電流源か
ら生ずる電流を加算するディジタル・アナログ変換回路
において生ずるグリッチの波形例を示す。サンプルＵｎ
−１は例えばサンプル０１１１１１１１であり、かつサ
ンプルＥｎは例えばサンプル１０００００００である。

本例ではｎ＝８個の差動トランジスタ対回路が存在する
。第３図はディジタル・アナログ変換回路の出力電圧Ｖ
ｓを時間の関数として示し、ここでサンプリング周期は
Ｔである。サンプルＢｎが供給されると、ある程度遅れ
てグリッチ３１が発生し、その領域を斜線を施して示す
。グリッチ３１はその持続時間及びその振幅即ちそのエ
ネルギーの最大値によって特定される。

実際上グリッチは負の部分及び正の部分で構成され、グ
リッチのエネルギーはこれらグリッチの各々に対するエ
ネルギーの差に対応する。第３図の出力電圧Ｖｓの目盛
は変換すべきワードの単一の２進最下位ニレメン）　（
ＬＳＢ　＝最下位ビット）の変化によって発生する出力
信号の変化に等しい基本ステップの幅を示す。グリッチ
のエネルギーは一般に、持続時間と、最下位ビット単位
にて表された振幅の最大値との積によって示される。

ディジタル・アナログ変換回路が所定の用途において作
動する速度即ち持続時間Ｔに応じてこのエネルギーは極
めて臨界的となるか又はならない。

不正確さ即ち誤差を特定するこのエネルギーの悪影響は
、周期Ｔが短くなる程、即ちディジタル・アナログ変換
回路が高速で作動する程大きくなる。

このエネルギーを期間Ｔ全体にわたる平均値に調整する
ことにより、グリッチ３１はＸ印で示した領域３３に均
等化される。この領域の高さにより、サンプリング周期
Ｔ当りのこの現象に対するディジタル・アナログ変換回
路の精度における誤差が特定される。持続時間Ｔが短く
なる程、領域３３の高さが増大し、ディジタル・アナロ
グ変換回路は高い動作速度を必要とされる用途での使用
を不適当ならしめる一層大きい誤差を呈することとなる
。

また第３図にはサンプルＥｎ＝１０００００ＧＧからサ
ンプルＥｎ＋１＝０１１１１１１１への移行に起因して
前述した動作と同様な動作によって発生した他のグリッ
チ３２も示しである。

本発明によれば、第４図の実施例に示した低減装置によ
ってこれらグリッチのエネルギーを低減できる。

動作形態を分析するため、差動トランジスタ対回路のト
ランジスタＴ１ｎ及びＴ２ｎのトリガが行われる点（以
下トリガ点と称する）は、電流が２個のコレクタ４２．
４３において等しくなる即ちＩｎ／２になるときに規定
する。この場合シリコントランジスタＴ１ｎ及びＴ２ｎ
のエミッタ電圧は約７５０＋＋＋Ｖである。２個のベー
ス４４．４５に供給される制御電圧は、例えば、最大レ
ベルＶｆｆｉ、、　＝２Ｖから最小レベルＶ、！、　＝
１．５Ｖまで変化する。これら２個のトランジスタの電
流ｔ１ｎ及び１２ｎが等しくなるようにするためには、
トランジスタＴ２ｎのベース４５にｖＡ”Ｖｌｌｌ：に
等しい電圧を供給する必要があり、一方、トランジスタ
Ｔ１ｎのベース４４に供給すべき電圧はｎ ＶＡ　＋　ｖＢ２＋　Ｒ・　−に等しくし、ここでｎ Ｒｎ・　−は差動トランジスタ対回路Ｐｎの抵抗Ｒｎ４
７における電圧降下Ｖｄを示す。この電圧Ｖｄは選択さ
れた技術の関数として所定値を有するよう選定される。

例えば、高速バイポーラ分離拡散技術に対してはＶｄは
ほぼ１０ｍＶ及び７０ｍＶの間、例えばＶｄ＝３０ｍＶ
ｌ：する。ディジタル・アナログ変換回路では電流Ｉｎ
が２進重み２ｎに従って重み付けされ、抵ｎ 抗Ｒｎは各差動トランジスタ対回路につきＲｎ・　−＝
Ｖｄが成り立つように選定する必要がある。ディジタル
・アナログ変換回路の出力信号は出力端子４８、４９か
ら導出し、これらの出力端子にはトランジスタＴ１ｎ、
　Ｔｌ（ｎ＋１）、　　・・・・・・のすべてのコレク
タと、トランジスタＴ２ｎ、　Ｔ２（ｎ＋１）、　・・
・・・・のすべでのコレクタをそれぞれ接続する。

２個のコレクタ４２．４３における電流が等しくなるよ
うにするため、トランジスタＴ１ｎのベース４４に供給
する制御電圧はトランジスタＴ２ｎのベース４５に供給
する制御電圧より高い電圧Ｖｄとする。その結果、対称
な差動トランジスタ対回路の状態につきトランジスタＴ
１ｎが制御電圧の立下り縁に対し早期にトリガされるが
、この制御電圧の立上り縁に対しては遅れてトリガされ
る。これを第５図に示してあり、この図では差動トラン
ジスタ対回路Ｐｎ及びＰ（ｎ＋１）のトランジスタＴ１
ｎ及びＴ１（ｎ＋１）の制御信号５１及び５２を時間の
関数として示す。これらの制御信号は最重要（又は最上
位）状態を取扱うため反転した形で示す。瞬時ｔａに現
れる点りは従来の対称差動トランジスタ対回路のトリが
瞬時を示す。

しかし本発明によるグリッチ低減装置を設けた差動トラ
ンジスタ対回路では差動トランジスタ対回路のトリガ瞬
時が、当該縁部が立上り縁又は立下り縁であるかに従っ
て推移される。トリガを行う制御電圧のレベルはエミッ
タ抵抗を設けたトランジスタに対して高くし、各トラン
ジスタは制御信号の立下り縁に対しては早期にトリガさ
れ、かつ制御信号の立上り縁に対しては遅れてトリガさ
れるようにする。

従ってその動作系列は次の如くなる。トランジスタ１１
（ｎ＋１）が立下り縁において瞬時ｔ１にトリガされ、
トランジスタＴ１ｎが立上り縁において瞬時ｔ２にトリ
ガされ、トランジスタＴ１ｎが立下り縁において瞬時ｔ
３にトリガされ、トランジスタＴｌ　（ｎ＋１）が立上
り縁において瞬時ｔ４にトリガされる。

各差動トランジスタ対回路の抵抗Ｒｎ、　Ｒｎ＋１によ
って発生する閾電圧Ｖｄの存在に関連する瞬時ｔ１及び
ｔ２間の遅延により、対称差動トランジスタ対回路にお
いて生ずる遅延を補正することができる。

各差動トランジスタ対回路は関連する２進エレメントの
２進重みに従ってグリッチのエネルギーに関与すること
明らかである。目標とする精度に応じて、最下位（ＬＳ
Ｂ）側の１個又は数個の差動トランジスタ対回路に対す
る遅延を補正する過程を省略することができる。

８個の２進エレメントから成るワードにおいて作動する
、高速バイポーラ分離拡散技術を介して得られたグリッ
チ低減装置を設けたディジタル・アナログ変換回路では
、グリッチの最大エネルギー値は最悪の人力サンプルの
ビット配列に対し４０ｎｓ、　ＬＳＢ程度であった。

このエネルギーは、サンプリング周期の持続時間にわた
り積分された場合、画像を取扱う用途に■ ンプリング周期が４Ｑｎｓの場合±ｌ　ＬＳＢの誤差に
等価である。

【図面の簡単な説明】

第１図は従来の差動トランジスタ対回路の回路図、 第２図は第１図におけるグリッチの発生態様説明図、 第３図は従来のディジタル・アナログ変換回路において
発生するグリッチを例示する図、第４図は本発明による
ディジタル・アナログ変換回路の実施例を示す回路図、 第５図は第４図の作動説明図である。 、１２・・・電流源　　　　　２１．２３・・・制御電
圧２２、２４．２７・・・コレクタ電流 ２６、３１．３２・・・グリッチ　４６・・・電流源４
７・・・抵抗　　　　　　４８．４９・・・出力端子５
１．５２・・・制御信号 特許出願人　　　エヌ・ベー・フィリップス・フルーイ
ランペンファブリケン １Ｇ３ ＦＩＯ，４

Claims (1)

1. 【特許請求の範囲】 １、グリッチ低減装置を設けられ、ｎ個の２進状態Ｂｎ
   を有する制御信号をアナログ信号に変換する集積化ディ
   ジタル・アナログ変換回路であって、２進状態Ｂｎの２
   進重み２＾ｎに応じて重み付けされた値Ｉｎの電流を供
   給するｎ個の電流発生器に接続したトランジスタＴ１ｎ
   及びＴ２ｎを含むｎ個の差動トランジスタ対回路を具え
   る集積化ディジタル・アナログ変換回路において、トラ
   ンジスタＴ１ｎに２進制御信号をそれぞれ供給しかつト
   ランジスタＴ２ｎにその反転２進制御信号をそれぞれ供
   給し、２進制御信号の立上り縁における差動トランジス
   タ対回路のトリガの瞬時を２進制御信号の立下り縁にお
   けるトリガの瞬時にわたり推移してトランジスタＴ２ｎ
   に対するトランジスタＴ１ｎのトリガ閾値を、Ｒｎ・Ｉ
   ｎ／２＝Ｖｄが成立つ態様において、直列のトランジス
   タの一方Ｔ１ｎ又はＴ２ｎのエミッタに直列接続した抵
   抗で構成したグリッチ低減装置によって得られる一定値
   Ｖｄにわたり推移するよう構成したことを特徴とする集
   積化ディジタル・アナログ変換回路。 ２、集積化ディジタル・アナログ変換回路を高速バイポ
   ーラ分離拡散技術において作製し、かつＶｄの値がほぼ
   １０ｍＶ及び７０ｍＶの間である特許請求の範囲第１項
   記載の集積化ディジタル・アナログ変換回路。