JPH0554689A - サンプルホールド回路およびバツフア回路およびそれらを用いたサンプルホールド装置 - Google Patents
サンプルホールド回路およびバツフア回路およびそれらを用いたサンプルホールド装置Info
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- JPH0554689A JPH0554689A JP3210908A JP21090891A JPH0554689A JP H0554689 A JPH0554689 A JP H0554689A JP 3210908 A JP3210908 A JP 3210908A JP 21090891 A JP21090891 A JP 21090891A JP H0554689 A JPH0554689 A JP H0554689A
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- G11—INFORMATION STORAGE
- G11C—STATIC STORES
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- G11C27/02—Sample-and-hold arrangements
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Abstract
(57)【要約】
【目的】 この発明の目的は、任意の利得を有する動作
の安定な差動型のサンプルホールド回路を提供すること
である。さらにこの発明の他の目的は、このサンプルホ
ールド回路の出力部に好適するバッファ回路を提供する
ことである。 【構成】 サンプルホールド回路１００における差動回
路３の正負出力端それぞれをスイッチ回路４および５を
介してキャパシタ６および７に接続した。さらに、サン
プルホールド回路１００に続くバッファ回路３００にお
ける２つの入力トランジスタ２０３および２０４の各コ
レクタをコレクタ駆動用差動回路２０９によって駆動
し、２つの入力トランジスタ２０３および２０４の各コ
レクタ・ベース間電圧を等しくした。これによって、任
意の利得を有する安定なサンプルホールド回路が得られ
る。さらに、バッファ回路３００によって、サンプルホ
ールド回路１００における２つのキャパシタ６および７
の出力のドリフトが等しくされる。
の安定な差動型のサンプルホールド回路を提供すること
である。さらにこの発明の他の目的は、このサンプルホ
ールド回路の出力部に好適するバッファ回路を提供する
ことである。 【構成】 サンプルホールド回路１００における差動回
路３の正負出力端それぞれをスイッチ回路４および５を
介してキャパシタ６および７に接続した。さらに、サン
プルホールド回路１００に続くバッファ回路３００にお
ける２つの入力トランジスタ２０３および２０４の各コ
レクタをコレクタ駆動用差動回路２０９によって駆動
し、２つの入力トランジスタ２０３および２０４の各コ
レクタ・ベース間電圧を等しくした。これによって、任
意の利得を有する安定なサンプルホールド回路が得られ
る。さらに、バッファ回路３００によって、サンプルホ
ールド回路１００における２つのキャパシタ６および７
の出力のドリフトが等しくされる。
Description
【０００１】
【産業上の利用分野】この発明は、差動型のサンプルホ
ールド回路および２つのエミッタホロワトランジスタを
有するバッファ回路およびそれらを用いたサンプルホー
ルド装置に関する。
ールド回路および２つのエミッタホロワトランジスタを
有するバッファ回路およびそれらを用いたサンプルホー
ルド装置に関する。
【０００２】
【従来の技術】図７は、たとえば、ＩＥＥＥ Ｉｎｔｅ
ｒｎａｔｉｏｎａｌ Ｓｏｌｉｄ−Ｓｔａｔｅ Ｃｉｒ
ｃｕｉｔ Ｃｏｎｆｅｒｅｎｃｅ Ｄｉｇｅｓｔｏｆ
Ｔｅｃｈｎｉｃａｌ Ｐａｐｅｒｓ １９９０年号，第
１６４頁に記載されたサンプルホールド回路を示したも
のである。図７に示すサンプルホールド回路は、入力電
圧差に応じた出力電圧差が得られる差動型のサンプルホ
ールド回路である。図において、入力端子１および２
は、それぞれ、スイッチ回路１０１および１０２を介し
て、差動回路３の正入力端３０１および負入力端３０２
に接続されている。これら正入力端３０１および負入力
端３０２は、それぞれ、スイッチ回路１０３および１０
４を介して、さらに差動回路３の正出力端３０３および
負出力端３０４に接続されている。これら正出力端３０
３および負出力端３０４の間には、キャパシタ１０５が
接続されている。
ｒｎａｔｉｏｎａｌ Ｓｏｌｉｄ−Ｓｔａｔｅ Ｃｉｒ
ｃｕｉｔ Ｃｏｎｆｅｒｅｎｃｅ Ｄｉｇｅｓｔｏｆ
Ｔｅｃｈｎｉｃａｌ Ｐａｐｅｒｓ １９９０年号，第
１６４頁に記載されたサンプルホールド回路を示したも
のである。図７に示すサンプルホールド回路は、入力電
圧差に応じた出力電圧差が得られる差動型のサンプルホ
ールド回路である。図において、入力端子１および２
は、それぞれ、スイッチ回路１０１および１０２を介し
て、差動回路３の正入力端３０１および負入力端３０２
に接続されている。これら正入力端３０１および負入力
端３０２は、それぞれ、スイッチ回路１０３および１０
４を介して、さらに差動回路３の正出力端３０３および
負出力端３０４に接続されている。これら正出力端３０
３および負出力端３０４の間には、キャパシタ１０５が
接続されている。
【０００３】一般に、サンプルホールド回路の動作は、
その出力が入力に追随するサンプル期間と、このサンプ
ル期間の終了時点での出力を保持するホールド期間とを
含む。また、差動回路の一般的動作を先に説明すると、
差動回路は入力端子間の電位差に応じた電位差を出力端
子間の電位差として発生する。すなわち、差動回路の正
入力端および負入力端の電位を、それぞれＶｉ+ および
Ｖｉ- とし、正出力端および負出力端の電位をそれぞれ
Ｖｏ+ およびＶｏ- とすると、差動回路の動作は、次式
（１）および（２）により表現できる。
その出力が入力に追随するサンプル期間と、このサンプ
ル期間の終了時点での出力を保持するホールド期間とを
含む。また、差動回路の一般的動作を先に説明すると、
差動回路は入力端子間の電位差に応じた電位差を出力端
子間の電位差として発生する。すなわち、差動回路の正
入力端および負入力端の電位を、それぞれＶｉ+ および
Ｖｉ- とし、正出力端および負出力端の電位をそれぞれ
Ｖｏ+ およびＶｏ- とすると、差動回路の動作は、次式
（１）および（２）により表現できる。
【０００４】 Ｖｏ+ ＝Ｖｏｃ＋（Ａ／２）（Ｖｉ+ −Ｖｉ- ） …（１） Ｖｏ- ＝Ｖｏｃ−（Ａ／２）（Ｖｉ+ −Ｖｉ- ） …（２） ここで、Ｖｉ+ ＝Ｖｉ- のとき正出力端および負出力端
の電圧は一致しＶｏｃとなる（以下、この電圧Ｖocを同
相出力電圧と称す）。また、上式（１）および（２）に
おいて、Ａは入力電位差に対する出力電位差の利得、す
なわち差動利得を表している。
の電圧は一致しＶｏｃとなる（以下、この電圧Ｖocを同
相出力電圧と称す）。また、上式（１）および（２）に
おいて、Ａは入力電位差に対する出力電位差の利得、す
なわち差動利得を表している。
【０００５】以下には、図７に示す従来のサンプルホー
ルド回路の動作を説明する。なお、差動回路の差動利得
Ａは、ほぼ１に設定されているものとする。
ルド回路の動作を説明する。なお、差動回路の差動利得
Ａは、ほぼ１に設定されているものとする。
【０００６】まず、サンプル期間においては、スイッチ
回路１０１および１０２がＯＮ状態（導通状態）とさ
れ、スイッチ回路１０３および１０４がＯＦＦ状態（遮
断状態）とされる。したがって、このサンプル期間にお
ける正出力端３０３と負出力端３０４との間の出力電位
差は、入力端子１および２の間に印加された入力電圧差
に等しくなるよう追随する。
回路１０１および１０２がＯＮ状態（導通状態）とさ
れ、スイッチ回路１０３および１０４がＯＦＦ状態（遮
断状態）とされる。したがって、このサンプル期間にお
ける正出力端３０３と負出力端３０４との間の出力電位
差は、入力端子１および２の間に印加された入力電圧差
に等しくなるよう追随する。
【０００７】次に、ホールド期間においては、スイッチ
回路１０１および１０２がＯＦＦ状態、スイッチ回路１
０３および１０４がＯＮ状態に切換えられる。これらス
イッチ回路１０１〜１０４が切換った瞬間の差動回路３
の出力電位差がキャパシタ１０５によって保持される。
以後、差動回路３の入力電位差が変化しなければ、ホー
ルド期間における正出力端３０３および負出力端３０４
の出力電位差は、一定に保持される。また、ホールド期
間では、スイッチ回路１０３および１０４によって、正
出力端３０３と正入力端３０１とが接続され、負出力端
３０４と負入力端３０２とが接続されて、差動回路３の
出力がその入力側に正帰還されている。したがって、差
動回路３の差動利得Ａが正確に１であれば、差動回路３
の入力電位差は変化せず、出力電位差の保持が可能であ
る。
回路１０１および１０２がＯＦＦ状態、スイッチ回路１
０３および１０４がＯＮ状態に切換えられる。これらス
イッチ回路１０１〜１０４が切換った瞬間の差動回路３
の出力電位差がキャパシタ１０５によって保持される。
以後、差動回路３の入力電位差が変化しなければ、ホー
ルド期間における正出力端３０３および負出力端３０４
の出力電位差は、一定に保持される。また、ホールド期
間では、スイッチ回路１０３および１０４によって、正
出力端３０３と正入力端３０１とが接続され、負出力端
３０４と負入力端３０２とが接続されて、差動回路３の
出力がその入力側に正帰還されている。したがって、差
動回路３の差動利得Ａが正確に１であれば、差動回路３
の入力電位差は変化せず、出力電位差の保持が可能であ
る。
【０００８】図７に示す従来のサンプルホールド回路に
おいては、差動回路３の差動利得が正確に１でない場
合、サンプル期間中に次のような不具合が起こる。たと
えば、スイッチ回路１０１〜１０４が切換った瞬間の差
動回路３の出力電位差を１Ｖ、差動利得を１．０１とす
る。また、差動回路３は入力電位差の変化を５ナノ秒で
出力端に伝え、スイッチ回路１０１〜１０４やその他の
部分での遅延はないものとする。まず、サンプル期間か
らホールド期間に入った瞬間には、差動回路３の出力電
位差は、１Ｖである。この出力電位差は、差動回路３の
入力端に伝えられ、差動利得１．０１で増幅されて、５
ナノ秒後に差動回路３の出力端の電位差は１．０１Ｖに
なる。この１．０１Ｖの出力電位差が、再び差動回路３
の入力端に入力電位差として戻される。したがって、さ
らに５ナノ秒後には、出力端の電位差は１．０２０１Ｖ
になる。このようにして、キャパシタ１０５に保持され
ている電位差が時間とともに大きくなっていく。この様
子を図８に示した。図８において、点線１０６´および
１０７´がＡ＝１の理想的な場合の電位変化を示し、実
線１０６および１７がＡ＞１の場合の電位変化を示して
いる。なお、点線１０６´および実線１０６は正出力端
３０３の電位を示し、点線１０７´および実線１０７は
負出力端３０４の電位を示している。
おいては、差動回路３の差動利得が正確に１でない場
合、サンプル期間中に次のような不具合が起こる。たと
えば、スイッチ回路１０１〜１０４が切換った瞬間の差
動回路３の出力電位差を１Ｖ、差動利得を１．０１とす
る。また、差動回路３は入力電位差の変化を５ナノ秒で
出力端に伝え、スイッチ回路１０１〜１０４やその他の
部分での遅延はないものとする。まず、サンプル期間か
らホールド期間に入った瞬間には、差動回路３の出力電
位差は、１Ｖである。この出力電位差は、差動回路３の
入力端に伝えられ、差動利得１．０１で増幅されて、５
ナノ秒後に差動回路３の出力端の電位差は１．０１Ｖに
なる。この１．０１Ｖの出力電位差が、再び差動回路３
の入力端に入力電位差として戻される。したがって、さ
らに５ナノ秒後には、出力端の電位差は１．０２０１Ｖ
になる。このようにして、キャパシタ１０５に保持され
ている電位差が時間とともに大きくなっていく。この様
子を図８に示した。図８において、点線１０６´および
１０７´がＡ＝１の理想的な場合の電位変化を示し、実
線１０６および１７がＡ＞１の場合の電位変化を示して
いる。なお、点線１０６´および実線１０６は正出力端
３０３の電位を示し、点線１０７´および実線１０７は
負出力端３０４の電位を示している。
【０００９】以上説明したように、図７に示す従来のサ
ンプルホールド回路では、ホールド期間中に差動回路３
に正帰還がかかるので、サンプルホールド回路の利得を
意図的に１以外にすることが不可能なばかりでなく、利
得が製作上のばらつき等によって不所望に１からわずか
にずれた場合でも、出力が不安定になるという問題点が
あった。
ンプルホールド回路では、ホールド期間中に差動回路３
に正帰還がかかるので、サンプルホールド回路の利得を
意図的に１以外にすることが不可能なばかりでなく、利
得が製作上のばらつき等によって不所望に１からわずか
にずれた場合でも、出力が不安定になるという問題点が
あった。
【００１０】次に、図９および図１０を参照して、エミ
ッタホロワを用いた従来のバッファ回路について説明す
る。エミッタホロワ回路は、高い入力インピーダンスと
低い出力インピーダンスとを有し、入力信号の駆動能力
を高める手段として広く用いられている。図９および図
１０に示すバッファ出力回路は、２組のエミッタホロワ
回路を含む。一方のエミッタホロワ回路は、ＮＰＮ型の
バイポーラトランジスタ２０３と定電流回路２０５とを
含む。他方のエミッタホロワ回路は、ＮＰＮ型のバイポ
ーラトランジスタ２０４と定電流回路２０６とを含む。
トランジスタ２０３および２０４の各コレクタは、同一
の電源（電源電圧Ｖcc）に接続されている。トランジス
タ２０３のエミッタは定電流回路２０５に接続され、ト
ランジスタ２０４のエミッタは定電流回路２０６に接続
されている。定電流回路２０５および２０６は、それぞ
れ等しい電流値を有している。トランジスタ２０３のベ
ースは入力端子２０１に接続され、トランジスタ２０４
のベースは入力端子２０２に接続されている。
ッタホロワを用いた従来のバッファ回路について説明す
る。エミッタホロワ回路は、高い入力インピーダンスと
低い出力インピーダンスとを有し、入力信号の駆動能力
を高める手段として広く用いられている。図９および図
１０に示すバッファ出力回路は、２組のエミッタホロワ
回路を含む。一方のエミッタホロワ回路は、ＮＰＮ型の
バイポーラトランジスタ２０３と定電流回路２０５とを
含む。他方のエミッタホロワ回路は、ＮＰＮ型のバイポ
ーラトランジスタ２０４と定電流回路２０６とを含む。
トランジスタ２０３および２０４の各コレクタは、同一
の電源（電源電圧Ｖcc）に接続されている。トランジス
タ２０３のエミッタは定電流回路２０５に接続され、ト
ランジスタ２０４のエミッタは定電流回路２０６に接続
されている。定電流回路２０５および２０６は、それぞ
れ等しい電流値を有している。トランジスタ２０３のベ
ースは入力端子２０１に接続され、トランジスタ２０４
のベースは入力端子２０２に接続されている。
【００１１】図９においては、バッファ回路２００の入
力端子２０１および２０２は、高出力インピーダンスの
電圧発生回路１９９に接続されている。電圧発生回路１
９９は、比較的抵抗値が高く互いに等しい出力インピー
ダンス１９７および１９８を含む。一方、図１０におい
ては、入力端子２０１および２０２はキャパシタを用い
た電圧発生回路１８０に接続されている。電圧発生回路
１８０は、互いに等しい容量値を有するキャパシタＣ１
およびＣ２を含む。キャパシタＣ１の一方電極は入力端
子２０１に接続され、キャパシタＣ２の一方電極は入力
端子２０２に接続される。キャパシタＣ１およびＣ２の
各他方電極は、基準電位源、たとえば接地に接続されて
いる。キャパシタＣ１およびＣ２は、外部から充電電流
が与えられて充電される。キャパシタＣ１およびＣ２の
充電が終了すると、キャパシタＣ１およびＣ２の保持電
圧が、それぞれトランジスタ２０３および２０４のベー
スに印加される。
力端子２０１および２０２は、高出力インピーダンスの
電圧発生回路１９９に接続されている。電圧発生回路１
９９は、比較的抵抗値が高く互いに等しい出力インピー
ダンス１９７および１９８を含む。一方、図１０におい
ては、入力端子２０１および２０２はキャパシタを用い
た電圧発生回路１８０に接続されている。電圧発生回路
１８０は、互いに等しい容量値を有するキャパシタＣ１
およびＣ２を含む。キャパシタＣ１の一方電極は入力端
子２０１に接続され、キャパシタＣ２の一方電極は入力
端子２０２に接続される。キャパシタＣ１およびＣ２の
各他方電極は、基準電位源、たとえば接地に接続されて
いる。キャパシタＣ１およびＣ２は、外部から充電電流
が与えられて充電される。キャパシタＣ１およびＣ２の
充電が終了すると、キャパシタＣ１およびＣ２の保持電
圧が、それぞれトランジスタ２０３および２０４のベー
スに印加される。
【００１２】次に、図９および図１０に示すバッファ回
路２００の動作について説明する。２つのトランジスタ
２０３および２０４のエミッタ電流は互いに等しいの
で、トランジスタ２０３のベース・エミッタ間電圧とト
ランジスタ２０４のベース・エミッタ間電圧とは、同一
で一定の値をとる。したがって、バッファ回路２００の
入力端子２０１および２０２間の電位差は、そのまま出
力ノード２０７および２０８間の電位差となって現れ
る。このときのトランジスタ２０３に流れるベース電流
Ｉｂ+ およびトランジスタ２０４に流れるベース電流Ｉ
ｂ- が与える影響を考える。
路２００の動作について説明する。２つのトランジスタ
２０３および２０４のエミッタ電流は互いに等しいの
で、トランジスタ２０３のベース・エミッタ間電圧とト
ランジスタ２０４のベース・エミッタ間電圧とは、同一
で一定の値をとる。したがって、バッファ回路２００の
入力端子２０１および２０２間の電位差は、そのまま出
力ノード２０７および２０８間の電位差となって現れ
る。このときのトランジスタ２０３に流れるベース電流
Ｉｂ+ およびトランジスタ２０４に流れるベース電流Ｉ
ｂ- が与える影響を考える。
【００１３】今、図９において、トランジスタ２０３お
よび２０４の各ベース電流が０である場合の電圧発生回
路１９９の出力電位、すなわちバッファ回路２００の入
力端子２０１および２０２の電位を、それぞれＶｘ+ お
よびＶｘ- とする。図９においては、ベース電流Ｉｂ+
およびＩｂ- が電圧発生回路１９９の出力インピーダン
ス１９７および１９８に流れることによって、電圧降下
Ｉｂ+ ・ｒおよびＩｂ - ・ｒが生ずる。各トランジスタ
２０３および２０４のベース電流が互いに等しければ、
これら電圧降下は等しくなる。したがって、電圧発生回
路１９９の２つの出力値そのものはトランジスタ２０３
および２０４のベース電流の影響により降下するが、そ
の電位差は影響を受けず（Ｖｘ+ −Ｖｘ- ）である。
よび２０４の各ベース電流が０である場合の電圧発生回
路１９９の出力電位、すなわちバッファ回路２００の入
力端子２０１および２０２の電位を、それぞれＶｘ+ お
よびＶｘ- とする。図９においては、ベース電流Ｉｂ+
およびＩｂ- が電圧発生回路１９９の出力インピーダン
ス１９７および１９８に流れることによって、電圧降下
Ｉｂ+ ・ｒおよびＩｂ - ・ｒが生ずる。各トランジスタ
２０３および２０４のベース電流が互いに等しければ、
これら電圧降下は等しくなる。したがって、電圧発生回
路１９９の２つの出力値そのものはトランジスタ２０３
および２０４のベース電流の影響により降下するが、そ
の電位差は影響を受けず（Ｖｘ+ −Ｖｘ- ）である。
【００１４】一方、図１０においては、キャパシタＣ１
およびＣ２が放電期間中であるとき、ベース電流Ｉｂ+
およびＩｂ- がキャパシタＣ１およびＣ２から流れるこ
とによって、キャパシタＣ１およびＣ２が電荷を失い電
圧ドリフト（Ｉｂ+ ・ｔ／Ｃ）および（ｉｂ- ・ｔ／
Ｃ）が生ずる。ここで、ｔはキャパシタＣ１およびＣ２
の放電期間が始まってからの経過時間である。トランジ
スタ２０３および２０４のそれぞれのベース電流Ｉｂ+
およびＩｂ- が互いに等しければ、この出力電圧ドリフ
トは任意の時間において等しくなる。したがって、電圧
発生回路１８０の２つの出力値そのものは、トランジス
タ２０３および２０４のベース電流の影響により時間と
ともに低下するが、その電位差は影響を受けず常に（Ｖ
ｘ+ −Ｖｘ - ）である。このような理想的な動作におけ
る電圧発生回路１８０の２つの出力電圧の時間変化を、
図１１に点線１８１´および１８２´で示した。
およびＣ２が放電期間中であるとき、ベース電流Ｉｂ+
およびＩｂ- がキャパシタＣ１およびＣ２から流れるこ
とによって、キャパシタＣ１およびＣ２が電荷を失い電
圧ドリフト（Ｉｂ+ ・ｔ／Ｃ）および（ｉｂ- ・ｔ／
Ｃ）が生ずる。ここで、ｔはキャパシタＣ１およびＣ２
の放電期間が始まってからの経過時間である。トランジ
スタ２０３および２０４のそれぞれのベース電流Ｉｂ+
およびＩｂ- が互いに等しければ、この出力電圧ドリフ
トは任意の時間において等しくなる。したがって、電圧
発生回路１８０の２つの出力値そのものは、トランジス
タ２０３および２０４のベース電流の影響により時間と
ともに低下するが、その電位差は影響を受けず常に（Ｖ
ｘ+ −Ｖｘ - ）である。このような理想的な動作におけ
る電圧発生回路１８０の２つの出力電圧の時間変化を、
図１１に点線１８１´および１８２´で示した。
【００１５】以上のように、もしバッファ回路２００に
おける２つのトランジスタ２０３および２０４の各ベー
ス電流が互いに等しければ、バッファ回路２００に接続
される電圧発生回路１９９または１８０の出力の電位差
は影響を受けない。しかしながら、バイポーラトランジ
スタはエミッタ電流が一定であっても、コレクタ・ベー
ス間電圧が異なれば、いわゆるアーリー効果によりベー
ス電流はわずかに異なる。図９および図１０に示す従来
のバッファ回路２００では、トランジスタ２０３および
２０４の各コレクタは共通に定電位Ｖｃｃを有する電源
に接続されているが、それぞれのベース電圧が異なるの
で、トランジスタ２０３のコレクタ・ベース間電圧とト
ランジスタ２０４のコレクタ・ベース間電圧とが異な
る。すなわち、トランジスタ２０３および２０４のベー
ス電位をそれぞれＶｂ+ およびＶｂ - とし、これらトラ
ンジスタ２０３および２０４のコレクタ・ベース間電圧
をそれぞれＶｃｂ+ およびＶｃｂ- とすると、 Ｖｃｂ+ ＝Ｖｃｃ−Ｖｂ+ …（３） Ｖｃｂ- ＝Ｖｃｃ−Ｖｂ- …（４） となる。したがって、これらトランジスタのコレクタ・
ベース間電圧Ｖｃｂ+ およびＶｃｂ- の差は、 Ｖｃｂ+ −Ｖｃｂ- ＝Ｖｂ+ −Ｖｂ- …（５） となる。
おける２つのトランジスタ２０３および２０４の各ベー
ス電流が互いに等しければ、バッファ回路２００に接続
される電圧発生回路１９９または１８０の出力の電位差
は影響を受けない。しかしながら、バイポーラトランジ
スタはエミッタ電流が一定であっても、コレクタ・ベー
ス間電圧が異なれば、いわゆるアーリー効果によりベー
ス電流はわずかに異なる。図９および図１０に示す従来
のバッファ回路２００では、トランジスタ２０３および
２０４の各コレクタは共通に定電位Ｖｃｃを有する電源
に接続されているが、それぞれのベース電圧が異なるの
で、トランジスタ２０３のコレクタ・ベース間電圧とト
ランジスタ２０４のコレクタ・ベース間電圧とが異な
る。すなわち、トランジスタ２０３および２０４のベー
ス電位をそれぞれＶｂ+ およびＶｂ - とし、これらトラ
ンジスタ２０３および２０４のコレクタ・ベース間電圧
をそれぞれＶｃｂ+ およびＶｃｂ- とすると、 Ｖｃｂ+ ＝Ｖｃｃ−Ｖｂ+ …（３） Ｖｃｂ- ＝Ｖｃｃ−Ｖｂ- …（４） となる。したがって、これらトランジスタのコレクタ・
ベース間電圧Ｖｃｂ+ およびＶｃｂ- の差は、 Ｖｃｂ+ −Ｖｃｂ- ＝Ｖｂ+ −Ｖｂ- …（５） となる。
【００１６】一般に、上式のようにバイポーラトランジ
スタのＰＮ接合面においてその印加電圧が異なれば、そ
こに生ずる空乏層幅が異なるのは周知の事実である（逆
バイアス電圧が大きければ空乏層は厚く、小さければ薄
い）。この影響で、実質的なベース幅が異なってくる。
図１２および図１３は、その様子を模式的に示したもの
である。たとえば、図１２に示すバイポーラトランジス
タ２０３のベース電位が図１３に示すバイポーラトラン
ジスタ２０４のベース電位よりも高いとすると、コレク
タ・ベース間の電位差はトランジスタ２０３の方がトラ
ンジスタ２０４よりも小さい。したがって、トランジス
タ２０３のコレクタとベースとの間には、トランジスタ
２０４よりも薄い空乏層（図中ハッチングで示したのが
空乏層である）が生じ、その分トランジスタ２０３のベ
ース幅ＷB + がトランジスタ２０４のベース幅ＷB - よ
りも大きくなる。
スタのＰＮ接合面においてその印加電圧が異なれば、そ
こに生ずる空乏層幅が異なるのは周知の事実である（逆
バイアス電圧が大きければ空乏層は厚く、小さければ薄
い）。この影響で、実質的なベース幅が異なってくる。
図１２および図１３は、その様子を模式的に示したもの
である。たとえば、図１２に示すバイポーラトランジス
タ２０３のベース電位が図１３に示すバイポーラトラン
ジスタ２０４のベース電位よりも高いとすると、コレク
タ・ベース間の電位差はトランジスタ２０３の方がトラ
ンジスタ２０４よりも小さい。したがって、トランジス
タ２０３のコレクタとベースとの間には、トランジスタ
２０４よりも薄い空乏層（図中ハッチングで示したのが
空乏層である）が生じ、その分トランジスタ２０３のベ
ース幅ＷB + がトランジスタ２０４のベース幅ＷB - よ
りも大きくなる。
【００１７】ところで、エミッタ電流のベースとコレク
タへの電流配分率を１：βF とすると、βF は次式
（６）で与えられる（たとえば、Ｊｏｈｎ Ｗｉｌｅｙ
＆Ｓｏｎｓ社出版の“Ａｎａｌｙｓｉｓ ａｎｄ Ｄｅ
ｓｉｇｎ ｏｆ ＡｎａｌｏｇＩｎｔｅｇｒａｔｅｄ
Ｃｉｒｃｕｉｔｓ ２ｎｄ Ｅｄｉｔｉｏｎ”に掲載さ
れた式（１．４８）参照）。
タへの電流配分率を１：βF とすると、βF は次式
（６）で与えられる（たとえば、Ｊｏｈｎ Ｗｉｌｅｙ
＆Ｓｏｎｓ社出版の“Ａｎａｌｙｓｉｓ ａｎｄ Ｄｅ
ｓｉｇｎ ｏｆ ＡｎａｌｏｇＩｎｔｅｇｒａｔｅｄ
Ｃｉｒｃｕｉｔｓ ２ｎｄ Ｅｄｉｔｉｏｎ”に掲載さ
れた式（１．４８）参照）。
【００１８】 βF ＝１／［｛ＷB 2 ／（２τb Ｄn ）｝＋（Ｄp ／Ｄn ）（ＷB ／Ｌp ）（ ＮA ／ＮD ）］ …（６） 上式（６）においてＷB はベース幅である。また、
τp ，Ｄn およびＮA は、それぞれベースにおける小数
キャリアの寿命，小数キャリアの拡散係数および不純物
濃度である。さらに、Ｌp ，Ｄp およびＮD は、それぞ
れエミッタにおける小数キャリアの拡散長，拡散係数お
よび不純物濃度である。上式（６）から明らかなよう
に、ベース幅ＷB が大きいほど、βF が小さくなり、ベ
ースにより多くの電流が配分される。このように、バイ
ポーラトランジスタ２０３および２０４のエミッタ電流
が等しくても、そのコレクタ・ベース間電圧が異なれ
ば、ベース電流が異なる。
τp ，Ｄn およびＮA は、それぞれベースにおける小数
キャリアの寿命，小数キャリアの拡散係数および不純物
濃度である。さらに、Ｌp ，Ｄp およびＮD は、それぞ
れエミッタにおける小数キャリアの拡散長，拡散係数お
よび不純物濃度である。上式（６）から明らかなよう
に、ベース幅ＷB が大きいほど、βF が小さくなり、ベ
ースにより多くの電流が配分される。このように、バイ
ポーラトランジスタ２０３および２０４のエミッタ電流
が等しくても、そのコレクタ・ベース間電圧が異なれ
ば、ベース電流が異なる。
【００１９】２つのエミッタホロワトランジスタ２０３
および２０４に異なるベース電流が流れるようなバッフ
ァ回路２００に、出力インピーダンスの比較的高い電圧
発生回路１９９を接続した図９の従来例では、出力イン
ピーダンス１９７と１９８とに起こる電圧降下が互いに
異なり、入力端子２０１と２０２とに表れる電位差が所
望の値（Ｖｘ+ −Ｖｘ- ）と異なってくる。また、バッ
ファ回路２００に、キャパシタＣ１およびＣ２に保持さ
れた電圧によって出力電圧が得られる電圧発生回路１８
０を接続した図１０の従来例では、キャパシタＣ１およ
びＣ２に起こる電圧のドリフトが互いに異なり、入力端
子２０１と２０２とに表れる電位差が所望の値（Ｖｘ+
−Ｖｘ- ）と異なり、さらに時間とともに変化する。こ
の様子を、図１１の実線１８１および１８２によって模
式的に示した。
および２０４に異なるベース電流が流れるようなバッフ
ァ回路２００に、出力インピーダンスの比較的高い電圧
発生回路１９９を接続した図９の従来例では、出力イン
ピーダンス１９７と１９８とに起こる電圧降下が互いに
異なり、入力端子２０１と２０２とに表れる電位差が所
望の値（Ｖｘ+ −Ｖｘ- ）と異なってくる。また、バッ
ファ回路２００に、キャパシタＣ１およびＣ２に保持さ
れた電圧によって出力電圧が得られる電圧発生回路１８
０を接続した図１０の従来例では、キャパシタＣ１およ
びＣ２に起こる電圧のドリフトが互いに異なり、入力端
子２０１と２０２とに表れる電位差が所望の値（Ｖｘ+
−Ｖｘ- ）と異なり、さらに時間とともに変化する。こ
の様子を、図１１の実線１８１および１８２によって模
式的に示した。
【００２０】
【発明が解決しようとする課題】以上説明したように、
図７に示す従来のサンプルホールド回路では、ホールド
期間において差動回路３に正帰還がかかるので、サンプ
ルホールド回路の利得を意図的に１以外にすることが不
可能なばかりでなく、利得が製作上のばらつき等によっ
て１からわずかにずれた場合でも、出力が不安定になる
という問題点があった。
図７に示す従来のサンプルホールド回路では、ホールド
期間において差動回路３に正帰還がかかるので、サンプ
ルホールド回路の利得を意図的に１以外にすることが不
可能なばかりでなく、利得が製作上のばらつき等によっ
て１からわずかにずれた場合でも、出力が不安定になる
という問題点があった。
【００２１】一方、図９および図１０に示す従来のバッ
ファ回路２００では、それに接続される電圧発生回路
が、比較的高い出力インピーダンスを有する場合、また
はキャパシタに保持された電圧によって出力電圧を得る
ものである場合、トランジスタ２０３および２０４のベ
ース電流の不一致が電圧発生回路の出力電圧差に悪影響
を及ぼすという問題点があった。
ファ回路２００では、それに接続される電圧発生回路
が、比較的高い出力インピーダンスを有する場合、また
はキャパシタに保持された電圧によって出力電圧を得る
ものである場合、トランジスタ２０３および２０４のベ
ース電流の不一致が電圧発生回路の出力電圧差に悪影響
を及ぼすという問題点があった。
【００２２】この発明の目的は、利得を任意に設定で
き、しかも安定的な出力が得られるサンプルホールド回
路を提供することである。
き、しかも安定的な出力が得られるサンプルホールド回
路を提供することである。
【００２３】この発明の他の目的は、接続される電圧発
生回路がたとえ出力インピーダンスが大きい回路や、キ
ャパシタに保持された電圧によって出力電圧を得るよう
な回路であっても、これらの電圧発生回路の出力電圧差
に悪影響を及ぼすことのないバッファ回路を提供するこ
とである。
生回路がたとえ出力インピーダンスが大きい回路や、キ
ャパシタに保持された電圧によって出力電圧を得るよう
な回路であっても、これらの電圧発生回路の出力電圧差
に悪影響を及ぼすことのないバッファ回路を提供するこ
とである。
【００２４】この発明のさらに他の目的は、差動型のサ
ンプルホールド回路およびバッファ回路を備え、安定的
に動作可能なエミッタホロワ装置を提供することであ
る。
ンプルホールド回路およびバッファ回路を備え、安定的
に動作可能なエミッタホロワ装置を提供することであ
る。
【００２５】
【課題を解決するための手段】請求項１に記載されたこ
の発明に係るサンプルホールド回路は、差動回路と、第
１および第２のスイッチ手段と、第１および第２のキャ
パシタとを備えている。差動回路は、第１および第２の
入力端子と、第１および第２の出力端子とを有し、第１
および第２の入力端子間の入力電圧差に応じて、第１お
よび第２の出力端子間の出力電圧差が変化する。第１お
よび第２のスイッチ手段は、サンプル期間においてはＯ
Ｎされ、ホールド期間においてはＯＦＦされる。第１の
キャパシタは、その一方電極が第１のスイッチ手段を介
して差動回路の第１の出力端子に接続され、その他方電
極が基準電位源に接続されている。第２のキャパシタ
は、その一方電極が第２のスイッチ手段を介して差動回
路の第２の出力端子に接続され、その他方電極が基準電
位源に接続されている。
の発明に係るサンプルホールド回路は、差動回路と、第
１および第２のスイッチ手段と、第１および第２のキャ
パシタとを備えている。差動回路は、第１および第２の
入力端子と、第１および第２の出力端子とを有し、第１
および第２の入力端子間の入力電圧差に応じて、第１お
よび第２の出力端子間の出力電圧差が変化する。第１お
よび第２のスイッチ手段は、サンプル期間においてはＯ
Ｎされ、ホールド期間においてはＯＦＦされる。第１の
キャパシタは、その一方電極が第１のスイッチ手段を介
して差動回路の第１の出力端子に接続され、その他方電
極が基準電位源に接続されている。第２のキャパシタ
は、その一方電極が第２のスイッチ手段を介して差動回
路の第２の出力端子に接続され、その他方電極が基準電
位源に接続されている。
【００２６】請求項２に記載されたこの発明にかかるバ
ッファ回路は、第１および第２のバイポーラトランジス
タと、第１および第２の定電流原と、コレクタ電圧制御
手段とを備えている。第１のバイポーラトランジスタ
は、そのベースに第１のアナログ信号が与えられる。第
２のバイポーラトランジスタは、そのベースに第２のア
ナログ信号が与えられる。第１の定電流原は、第１のバ
イポーラトランジスタのエミッタに接続されている。第
２の定電流原は、第２のバイポーラトランジスタのエミ
ッタに接続され、第１の定電流原とほぼ同一の電流値を
有する。コレクタ電圧制御手段は、第１のバイポーラト
ランジスタのコレクタ・ベース間電圧と第２のバイポー
ラトランジスタのコレクタ・ベース間電圧とが常に一致
するように第１および第２のバイポーラトランジスタの
各コレクタ電圧を制御する。
ッファ回路は、第１および第２のバイポーラトランジス
タと、第１および第２の定電流原と、コレクタ電圧制御
手段とを備えている。第１のバイポーラトランジスタ
は、そのベースに第１のアナログ信号が与えられる。第
２のバイポーラトランジスタは、そのベースに第２のア
ナログ信号が与えられる。第１の定電流原は、第１のバ
イポーラトランジスタのエミッタに接続されている。第
２の定電流原は、第２のバイポーラトランジスタのエミ
ッタに接続され、第１の定電流原とほぼ同一の電流値を
有する。コレクタ電圧制御手段は、第１のバイポーラト
ランジスタのコレクタ・ベース間電圧と第２のバイポー
ラトランジスタのコレクタ・ベース間電圧とが常に一致
するように第１および第２のバイポーラトランジスタの
各コレクタ電圧を制御する。
【００２７】請求項３に記載されたこの発明のサンプル
ホールド装置は、入力された２つのアナログ信号間の電
圧差をサンプルホールドするための差動型のサンプルホ
ールド回路と、２組のエミッタホロワ回路を含みサンプ
ルホールド回路によってサンプルホールドされた２つの
アナログ信号を入力しこれら２つのアナログ信号間の電
圧差に対応する電圧差を有する２つのアナログ信号を出
力するバッファ回路とを備えている。サンプルホールド
回路は、差動回路と第１および第２のスイッチと、第１
および第２のキャパシタとを含む。差動回路は、第１お
よび第２の入力端子と、第１および第２の出力端子とを
有し、第１および第２の入力端子間の入力電圧差に応じ
て、第１および第２の出力端子間の出力電圧差が変化す
る。第１および第２のスイッチ手段は、サンプル期間に
おいてはＯＮされ、ホールド期間においてはＯＦＦされ
る。第１のキャパシタは、その一方電極が第１のスイッ
チ手段を介して差動回路の第１の出力端子に接続され、
その他方電極が基準電位源に接続されている。第２のキ
ャパシタは、その一方電極が第２のスイッチ手段を介し
て差動回路の第２の出力端子に接続され、その他方電極
が基準電位源に接続されている。バッファ回路は、第１
および第２のバイポーラトランジスタと、第１および第
２の定電流源と、コレクタ電流制御手段とを含む。第１
のバイポーラトランジスタは、そのベースが第１のキャ
パシタの一方電極に接続されている。第２のバイポーラ
トランジスタは、そのベースが第２のキャパシタの一方
電極に接続されている。第１の定電流源は、第１のバイ
ポーラトランジスタのエミッタに接続されている。第２
の定電流源は、第２のバイポーラトランジスタのエミッ
タに接続され、第１の定電流源とほぼ同一の電流値を有
する。コレクタ電流制御手段は、第１のバイポーラトラ
ンジスタのコレクタ・ベース間電圧と第２のバイポーラ
トランジスタのコレクタ・ベース間電圧とが常に一致す
るように第１および第２のバイポーラトランジスタの各
コレクタ電圧を制御する。
ホールド装置は、入力された２つのアナログ信号間の電
圧差をサンプルホールドするための差動型のサンプルホ
ールド回路と、２組のエミッタホロワ回路を含みサンプ
ルホールド回路によってサンプルホールドされた２つの
アナログ信号を入力しこれら２つのアナログ信号間の電
圧差に対応する電圧差を有する２つのアナログ信号を出
力するバッファ回路とを備えている。サンプルホールド
回路は、差動回路と第１および第２のスイッチと、第１
および第２のキャパシタとを含む。差動回路は、第１お
よび第２の入力端子と、第１および第２の出力端子とを
有し、第１および第２の入力端子間の入力電圧差に応じ
て、第１および第２の出力端子間の出力電圧差が変化す
る。第１および第２のスイッチ手段は、サンプル期間に
おいてはＯＮされ、ホールド期間においてはＯＦＦされ
る。第１のキャパシタは、その一方電極が第１のスイッ
チ手段を介して差動回路の第１の出力端子に接続され、
その他方電極が基準電位源に接続されている。第２のキ
ャパシタは、その一方電極が第２のスイッチ手段を介し
て差動回路の第２の出力端子に接続され、その他方電極
が基準電位源に接続されている。バッファ回路は、第１
および第２のバイポーラトランジスタと、第１および第
２の定電流源と、コレクタ電流制御手段とを含む。第１
のバイポーラトランジスタは、そのベースが第１のキャ
パシタの一方電極に接続されている。第２のバイポーラ
トランジスタは、そのベースが第２のキャパシタの一方
電極に接続されている。第１の定電流源は、第１のバイ
ポーラトランジスタのエミッタに接続されている。第２
の定電流源は、第２のバイポーラトランジスタのエミッ
タに接続され、第１の定電流源とほぼ同一の電流値を有
する。コレクタ電流制御手段は、第１のバイポーラトラ
ンジスタのコレクタ・ベース間電圧と第２のバイポーラ
トランジスタのコレクタ・ベース間電圧とが常に一致す
るように第１および第２のバイポーラトランジスタの各
コレクタ電圧を制御する。
【００２８】
【作用】請求項１に記載されたこの発明のサンプルホー
ルド回路においては、サンプル期間からホールド期間に
切換わるときに、第１および第２のスイッチ手段がＯＦ
Ｆされて、第１および第２のキャパシタが差動回路の出
力電圧をホールドする。そのため、第１および第２のキ
ャパシタは、ホールド期間中に差動回路から切離され、
出力電圧が安定化する。
ルド回路においては、サンプル期間からホールド期間に
切換わるときに、第１および第２のスイッチ手段がＯＦ
Ｆされて、第１および第２のキャパシタが差動回路の出
力電圧をホールドする。そのため、第１および第２のキ
ャパシタは、ホールド期間中に差動回路から切離され、
出力電圧が安定化する。
【００２９】請求項２に記載されたこの発明のバッファ
回路においては、第１および第２のバイポーラトランジ
スタの各ベース電位が不一致であっても、コレクタ電圧
制御手段により第１および第２のバイポーラトランジス
タの各コレクタ電圧が制御されて、第１および第２のバ
イポーラトランジスタの各コレクタ・ベース間電圧が常
に一致する。したがって、第１および第２のバイポーラ
トランジスタの各ベース電流が常に一致し、バッファ回
路に接続される電圧発生回路の出力電圧差に悪影響を与
えない。
回路においては、第１および第２のバイポーラトランジ
スタの各ベース電位が不一致であっても、コレクタ電圧
制御手段により第１および第２のバイポーラトランジス
タの各コレクタ電圧が制御されて、第１および第２のバ
イポーラトランジスタの各コレクタ・ベース間電圧が常
に一致する。したがって、第１および第２のバイポーラ
トランジスタの各ベース電流が常に一致し、バッファ回
路に接続される電圧発生回路の出力電圧差に悪影響を与
えない。
【００３０】請求項３に記載されたこの発明のサンプル
ホールド装置においては、上記のように作用するサンプ
ルホールド回路と、上記のように作用するバッファ回路
とを備えている。したがって、安定的な動作が可能であ
る。
ホールド装置においては、上記のように作用するサンプ
ルホールド回路と、上記のように作用するバッファ回路
とを備えている。したがって、安定的な動作が可能であ
る。
【００３１】
【実施例】図１は、この発明の一実施例のサンプルホー
ルド回路の構成を示す図である。図において、入力端子
１および２は、それぞれ差動回路３の正入力端３０１お
よび負入力端３０２に直接接続されている。差動回路３
の正出力端３０３および負出力端３０４は、それぞれ、
スイッチ回路４および５を介してキャパシタ６および７
の一方電極に接続されている。キャパシタ６および７の
各他方電極は、基準電位源（たとえば接地）に接続され
ている。このサンプルホールド回路１００の出力は、キ
ャパシタ６および７の各一方電極に接続された出力ノー
ド８および９から得られる。
ルド回路の構成を示す図である。図において、入力端子
１および２は、それぞれ差動回路３の正入力端３０１お
よび負入力端３０２に直接接続されている。差動回路３
の正出力端３０３および負出力端３０４は、それぞれ、
スイッチ回路４および５を介してキャパシタ６および７
の一方電極に接続されている。キャパシタ６および７の
各他方電極は、基準電位源（たとえば接地）に接続され
ている。このサンプルホールド回路１００の出力は、キ
ャパシタ６および７の各一方電極に接続された出力ノー
ド８および９から得られる。
【００３２】次に、図１に示すサンプルホールド回路１
００の動作について説明する。まず、サンプル期間にお
いては、スイッチ回路４および５がＯＮされる。したが
って、サンプル期間における出力ノード８および９の電
位差は、差動回路３の出力電位差と等しくなり、入力端
子１および２の間に印加された入力電圧差に追随する。
次に、ホールド期間に入るとスイッチ回路４および５が
ＯＦＦされる。したがって、スイッチ回路４および５が
切換った瞬間の出力電位差がキャパシタ６および７によ
って保持される。以後、キャパシタ６および７は、スイ
ッチ回路４および５によって差動回路３と切離されてい
るので、差動回路３の入力電位差が変化し、それに応じ
て出力電位差が変化しても、出力ノード８および９の電
位差は影響を受けない。
００の動作について説明する。まず、サンプル期間にお
いては、スイッチ回路４および５がＯＮされる。したが
って、サンプル期間における出力ノード８および９の電
位差は、差動回路３の出力電位差と等しくなり、入力端
子１および２の間に印加された入力電圧差に追随する。
次に、ホールド期間に入るとスイッチ回路４および５が
ＯＦＦされる。したがって、スイッチ回路４および５が
切換った瞬間の出力電位差がキャパシタ６および７によ
って保持される。以後、キャパシタ６および７は、スイ
ッチ回路４および５によって差動回路３と切離されてい
るので、差動回路３の入力電位差が変化し、それに応じ
て出力電位差が変化しても、出力ノード８および９の電
位差は影響を受けない。
【００３３】以上の動作は、差動回路３の差動利得にか
かわらず成立する。したがって、サンプルホールド回路
全体の差動利得を大きくする場合、単に差動回路３の利
得を上げればよい。これに対し、図７に示す従来のサン
プルホールド回路では、差動回路３の差動利得は正確に
１に固定しておかなければならないので、サンプルホー
ルド回路全体の差動利得を大きくしたい場合は、差動回
路３の出力側に新たに差動増幅器を従属接続する必要が
ある。また、図１に示すサンプルホールド回路は、以下
に述べる本発明によるバッファ回路を出力ノード８およ
び９に接続することにより、特に安定した出力が得られ
る。
かわらず成立する。したがって、サンプルホールド回路
全体の差動利得を大きくする場合、単に差動回路３の利
得を上げればよい。これに対し、図７に示す従来のサン
プルホールド回路では、差動回路３の差動利得は正確に
１に固定しておかなければならないので、サンプルホー
ルド回路全体の差動利得を大きくしたい場合は、差動回
路３の出力側に新たに差動増幅器を従属接続する必要が
ある。また、図１に示すサンプルホールド回路は、以下
に述べる本発明によるバッファ回路を出力ノード８およ
び９に接続することにより、特に安定した出力が得られ
る。
【００３４】図２は、この発明の一実施例のサンプルホ
ールド装置の構成を示す図である。図２に示すサンプル
ホールド装置は、図１に示すサンプルホールド回路１０
０にバッファ回路３００が接続されている。サンプルホ
ールド回路１００の構成は、図１に示すサンプルホール
ド回路１００の構成とまったく同様であるので、その説
明を省略する。したがって、以下にはバッファ回路３０
０の構成を説明する。
ールド装置の構成を示す図である。図２に示すサンプル
ホールド装置は、図１に示すサンプルホールド回路１０
０にバッファ回路３００が接続されている。サンプルホ
ールド回路１００の構成は、図１に示すサンプルホール
ド回路１００の構成とまったく同様であるので、その説
明を省略する。したがって、以下にはバッファ回路３０
０の構成を説明する。
【００３５】バッファ回路３００は、図９または図１０
に示す従来のバッファ回路２００と同様に、ＮＰＮ型の
バイポーラトランジスタ２０３および２０４と、互いに
同一の電流値を有する定電流回路２０５および２０６と
を含む。さらに、バッファ回路３００は、差動回路２０
９を含む。トランジスタ２０３のコレクタおよびトラン
ジスタ２０４のコレクタは、それぞれ、差動回路２０９
の正出力端子２１０および負出力端子２１１に接続され
ている。トランジスタ２０３のベースおよびトランジス
タ２０４のベースは、それぞれ、入力端子２０１および
２０２に接続されている。トランジスタ２０３のエミッ
タは、定電流回路２０５に接続されるとともに、差動回
路２０９の正入力端子２０７に接続されている。トラン
ジスタ２０４のエミッタは、定電流回路２０６に接続さ
れるとともに、差動回路２０９の負入力端子２０８に接
続されている。バッファ回路３００の入力端子２０１お
よび２０２は、それぞれ、サンプルホールド回路１００
の出力ノード８および９に接続されている。
に示す従来のバッファ回路２００と同様に、ＮＰＮ型の
バイポーラトランジスタ２０３および２０４と、互いに
同一の電流値を有する定電流回路２０５および２０６と
を含む。さらに、バッファ回路３００は、差動回路２０
９を含む。トランジスタ２０３のコレクタおよびトラン
ジスタ２０４のコレクタは、それぞれ、差動回路２０９
の正出力端子２１０および負出力端子２１１に接続され
ている。トランジスタ２０３のベースおよびトランジス
タ２０４のベースは、それぞれ、入力端子２０１および
２０２に接続されている。トランジスタ２０３のエミッ
タは、定電流回路２０５に接続されるとともに、差動回
路２０９の正入力端子２０７に接続されている。トラン
ジスタ２０４のエミッタは、定電流回路２０６に接続さ
れるとともに、差動回路２０９の負入力端子２０８に接
続されている。バッファ回路３００の入力端子２０１お
よび２０２は、それぞれ、サンプルホールド回路１００
の出力ノード８および９に接続されている。
【００３６】図３は、この発明の他の実施例のサンプル
ホールド装置の構成を示す図である。この図３に示すサ
ンプルホールド装置は、サンプルホールド回路１００に
バッファ回路４００が接続されている。バッファ回路４
００における差動回路２０９の正入力端子２０７は、ト
ランジスタ２０３のベースおよび入力端子２０１に接続
されている。また、差動回路２０９の負入力端子２０８
は、トランジスタ２０４のベースおよび入力端子２０２
に接続されている。図３に示すサンプルホールド装置の
その他の構成は、図２に示すサンプルホールド装置の構
成と同様であり、相当する部分には同一の参照番号を付
し、その説明を省略する。
ホールド装置の構成を示す図である。この図３に示すサ
ンプルホールド装置は、サンプルホールド回路１００に
バッファ回路４００が接続されている。バッファ回路４
００における差動回路２０９の正入力端子２０７は、ト
ランジスタ２０３のベースおよび入力端子２０１に接続
されている。また、差動回路２０９の負入力端子２０８
は、トランジスタ２０４のベースおよび入力端子２０２
に接続されている。図３に示すサンプルホールド装置の
その他の構成は、図２に示すサンプルホールド装置の構
成と同様であり、相当する部分には同一の参照番号を付
し、その説明を省略する。
【００３７】図２および図３に示すサンプルホールド回
路１００の動作は、図１に示すサンプルホールド回路１
００の動作とまったく同様である。したがって、以下に
は、図２に示すバッファ回路３００および図３に示すバ
ッファ回路４００の動作を説明する。
路１００の動作は、図１に示すサンプルホールド回路１
００の動作とまったく同様である。したがって、以下に
は、図２に示すバッファ回路３００および図３に示すバ
ッファ回路４００の動作を説明する。
【００３８】図２および図３において、２つのトランジ
スタ２０３および２０４のそれぞれのエミッタ電流が互
いに等しいので、トランジスタ２０３および２０４のベ
ース・エミッタ間電圧は、同一で一定の値をとる。した
がって、入力端子２０１と２０２との間の電位差は、そ
のまま差動回路２０９の正入力端子２０７と負入力端子
２０８との間の電位差となって現れる。ところで、差動
回路２０９の正負各々の入力は、図２においてはトラン
ジスタ２０３および２０４の各エミッタに、図３におい
ては直接入力端子２０１および２０２に接続されてい
る。したがって、図２に示すバッファ回路３００および
図３に示すバッファ回路４００のいずれにおいても、差
動回路２０９の入力電位差は、入力端子２０１および２
０２の間の電位差と等しい。このとき、差動回路２０９
の正負各々の出力は、前述の（１）式および（２）式に
よって与えられる。
スタ２０３および２０４のそれぞれのエミッタ電流が互
いに等しいので、トランジスタ２０３および２０４のベ
ース・エミッタ間電圧は、同一で一定の値をとる。した
がって、入力端子２０１と２０２との間の電位差は、そ
のまま差動回路２０９の正入力端子２０７と負入力端子
２０８との間の電位差となって現れる。ところで、差動
回路２０９の正負各々の入力は、図２においてはトラン
ジスタ２０３および２０４の各エミッタに、図３におい
ては直接入力端子２０１および２０２に接続されてい
る。したがって、図２に示すバッファ回路３００および
図３に示すバッファ回路４００のいずれにおいても、差
動回路２０９の入力電位差は、入力端子２０１および２
０２の間の電位差と等しい。このとき、差動回路２０９
の正負各々の出力は、前述の（１）式および（２）式に
よって与えられる。
【００３９】すなわち、トランジスタ２０３および２０
４のベース電位をそれぞれＶｂ+ およびＶｂ- とし、さ
らにこれらトランジスタ２０３および２０４のコレクタ
・ベース間の電圧をそれぞれＶｃｂ+ およびＶｃｂ- と
すると、 Ｖｃｂ+ ＝Ｖｏｃ＋（Ａ／２）（Ｖｂ+ −Ｖｂ- ）−Ｖｂ+ …（７） Ｖｃｂ- ＝Ｖｏｃ−（Ａ／２）（Ｖｂ+ −Ｖｂ- ）−Ｖｂ- …（８） となる。したがって、これらトランジスタ２０３および
２０４のコレクタ・ベース間の電圧Ｖｃｂ+ およびＶｃ
ｂ- の差は、 Ｖｃｂ+ −Ｖｃｂ- ＝（Ａ−１）（Ｖｂ+ −Ｖｂ- ） …（９） となる。上式（７）〜（９）において、Ｖｏｃは差動回
路２０９の同相出力電圧であり、Ａは差動回路２０９の
差動利得である。前述の式（５）と上式（９）とを比較
すると、差動回路２０９の差動利得が０より大きく２未
満であれば、トランジスタ２０３のコレクタ・ベース間
電圧とトランジスタ２０４のコレクタ・ベース間電圧と
の差は、従来のバッファ回路２００よりも本発明による
バッファ回路３００または４００の方が小さい。その結
果、バッファ回路３００および４００においては、トラ
ンジスタ２０３のベース電流とトランジスタ２０４のベ
ース電流との差も小さくなる。したがって、ホールド期
間において、サンプルホールド回路１００におけるキャ
パシタ６および７の出力電圧のドリフトがほぼ一致す
る。その結果、バッファ回路３００または４００は、サ
ンプルホールド回路１００の出力電位差に悪影響を与え
ず、サンプルホールド回路１００から安定した出力が供
給される。特に、差動回路２０９の差動利得Ａが１近傍
であるときには、トランジスタ２０３のコレクタ・ベー
ス間電圧とトランジスタ２０４のコレクタ・ベース間電
圧との差はほぼ０となり、その効果は極めて顕著であ
る。なお、バッファ回路３００および４００の出力は、
それぞれトランジスタ２０３のエミッタまたはコレクタ
およびトランジスタ２０４のエミッタまたはコレクタか
ら取出される。
４のベース電位をそれぞれＶｂ+ およびＶｂ- とし、さ
らにこれらトランジスタ２０３および２０４のコレクタ
・ベース間の電圧をそれぞれＶｃｂ+ およびＶｃｂ- と
すると、 Ｖｃｂ+ ＝Ｖｏｃ＋（Ａ／２）（Ｖｂ+ −Ｖｂ- ）−Ｖｂ+ …（７） Ｖｃｂ- ＝Ｖｏｃ−（Ａ／２）（Ｖｂ+ −Ｖｂ- ）−Ｖｂ- …（８） となる。したがって、これらトランジスタ２０３および
２０４のコレクタ・ベース間の電圧Ｖｃｂ+ およびＶｃ
ｂ- の差は、 Ｖｃｂ+ −Ｖｃｂ- ＝（Ａ−１）（Ｖｂ+ −Ｖｂ- ） …（９） となる。上式（７）〜（９）において、Ｖｏｃは差動回
路２０９の同相出力電圧であり、Ａは差動回路２０９の
差動利得である。前述の式（５）と上式（９）とを比較
すると、差動回路２０９の差動利得が０より大きく２未
満であれば、トランジスタ２０３のコレクタ・ベース間
電圧とトランジスタ２０４のコレクタ・ベース間電圧と
の差は、従来のバッファ回路２００よりも本発明による
バッファ回路３００または４００の方が小さい。その結
果、バッファ回路３００および４００においては、トラ
ンジスタ２０３のベース電流とトランジスタ２０４のベ
ース電流との差も小さくなる。したがって、ホールド期
間において、サンプルホールド回路１００におけるキャ
パシタ６および７の出力電圧のドリフトがほぼ一致す
る。その結果、バッファ回路３００または４００は、サ
ンプルホールド回路１００の出力電位差に悪影響を与え
ず、サンプルホールド回路１００から安定した出力が供
給される。特に、差動回路２０９の差動利得Ａが１近傍
であるときには、トランジスタ２０３のコレクタ・ベー
ス間電圧とトランジスタ２０４のコレクタ・ベース間電
圧との差はほぼ０となり、その効果は極めて顕著であ
る。なお、バッファ回路３００および４００の出力は、
それぞれトランジスタ２０３のエミッタまたはコレクタ
およびトランジスタ２０４のエミッタまたはコレクタか
ら取出される。
【００４０】前述の（１）式および（２）式のような機
能を有する差動回路２０９としては、従来から種々のも
のが知られており、さまざまな教科書，データブックお
よび学会資料に掲載されている。このような公知資料の
中には、前述の“Ａｎａｌｙｓｉｓ ａｎｄ Ｄｅｓｉ
ｇｎ ｏｆ Ａｎａｌｏｇ ＩｎｔｅｇｒａｔｅｄＣｉ
ｒｃｕｉｔｓ ２ｎｄ Ｅｄｉｔｉｏｎ”も含まれる。
能を有する差動回路２０９としては、従来から種々のも
のが知られており、さまざまな教科書，データブックお
よび学会資料に掲載されている。このような公知資料の
中には、前述の“Ａｎａｌｙｓｉｓ ａｎｄ Ｄｅｓｉ
ｇｎ ｏｆ Ａｎａｌｏｇ ＩｎｔｅｇｒａｔｅｄＣｉ
ｒｃｕｉｔｓ ２ｎｄ Ｅｄｉｔｉｏｎ”も含まれる。
【００４１】図４は、図２および図３に示す差動回路２
０９の構成の一例を示す回路図である。上記のごとく、
このような差動回路９は周知であるので、以下にはその
動作のみを簡単に説明する。差動回路２０９の正入力端
子２０９および負入力端子２０９のそれぞれの電位をＶ
ｉ+ およびＶｉ- とすると、このときの抵抗ｒ１（抵抗
値はＲEE）の両端の電位差は、（Ｖｉ+ −Ｖｉ- ）とほ
ぼ等しくなり、抵抗ｒ１に電流（Ｖｉ+ −Ｖｉ- ）／Ｒ
EEが流れる。したがって、トランジスタＱ１のコレクタ
に接続されている負荷抵抗ｒ２（抵抗値はＲL ）に流れ
る電流は、トランジスタＱ１のエミッタに接続された定
電流回路２０９ａの出力電流Ｉに電流（Ｖｉ+ −Ｖ
ｉ- ）／ＲEEを加算した値となる。また、トランジスタ
Ｑ２のコレクタに接続されている負荷抵抗ｒ３（抵抗値
はＲL ）に流れる電流は、トランジスタＱ２のエミッタ
に接続された定電流回路２０９ｂの出力電流Ｉから電流
（Ｖｉ + −Ｖｉ- ）／ＲEEを減算した値となる。したが
って、トランジスタＱ３のベース電圧Ｖｂ３およびトラ
ンジスタＱ４のベース電圧Ｖｂ４は、 Ｖｂ３＝Ｖｃｃ−Ｉ・ＲL ＋（ＲL ／ＲEE）（Ｖｉ+ −Ｖｉ- ）…（１０） Ｖｂ４＝Ｖｃｃ−Ｉ・ＲL −（ＲL ／ＲEE）（Ｖｉ+ −Ｖｉ- ）…（１１） となる。ただし、各負荷抵抗ｒ２およびｒ３の電源側の
電位をＶｃｃとした。
０９の構成の一例を示す回路図である。上記のごとく、
このような差動回路９は周知であるので、以下にはその
動作のみを簡単に説明する。差動回路２０９の正入力端
子２０９および負入力端子２０９のそれぞれの電位をＶ
ｉ+ およびＶｉ- とすると、このときの抵抗ｒ１（抵抗
値はＲEE）の両端の電位差は、（Ｖｉ+ −Ｖｉ- ）とほ
ぼ等しくなり、抵抗ｒ１に電流（Ｖｉ+ −Ｖｉ- ）／Ｒ
EEが流れる。したがって、トランジスタＱ１のコレクタ
に接続されている負荷抵抗ｒ２（抵抗値はＲL ）に流れ
る電流は、トランジスタＱ１のエミッタに接続された定
電流回路２０９ａの出力電流Ｉに電流（Ｖｉ+ −Ｖ
ｉ- ）／ＲEEを加算した値となる。また、トランジスタ
Ｑ２のコレクタに接続されている負荷抵抗ｒ３（抵抗値
はＲL ）に流れる電流は、トランジスタＱ２のエミッタ
に接続された定電流回路２０９ｂの出力電流Ｉから電流
（Ｖｉ + −Ｖｉ- ）／ＲEEを減算した値となる。したが
って、トランジスタＱ３のベース電圧Ｖｂ３およびトラ
ンジスタＱ４のベース電圧Ｖｂ４は、 Ｖｂ３＝Ｖｃｃ−Ｉ・ＲL ＋（ＲL ／ＲEE）（Ｖｉ+ −Ｖｉ- ）…（１０） Ｖｂ４＝Ｖｃｃ−Ｉ・ＲL −（ＲL ／ＲEE）（Ｖｉ+ −Ｖｉ- ）…（１１） となる。ただし、各負荷抵抗ｒ２およびｒ３の電源側の
電位をＶｃｃとした。
【００４２】さらに、トランジスタＱ３およびＱ４に
は、定電流回路２０５および２０６（図２および図３参
照）によってそれぞれにほぼ等しいエミッタ電流が流れ
ているので、これらトランジスタＱ３およびＱ４のベー
ス・エミッタに沿った電圧シフト量は互いに等しくな
る。このシフト両をＶBEとする。差動回路２０９の正出
力端子２１０の電位Ｖｏ+ および負出力端子２１１の電
位Ｖｏ- は、 Ｖｏ+ ＝Ｖｃｃ−Ｉ・ＲL −ＶBE＋（ＲL ／ＲEE）（Ｖｉ+ −Ｖｉ- ） …（１２） Ｖｏ- ＝Ｖｃｃ−Ｉ・ＲL −ＶBE−（ＲL ／ＲEE）（Ｖｉ+ −Ｖｉ- ） …（１３） となる。上式（１２）および（１３）は、Ｖｏｃ＝Ｖｃ
ｃ−Ｉ・ＲL −ＶBE，Ａ＝２ｒL ／ＲEEとしたときの
（１）式および（２）式と等しい。ここで、ＲEE＝２Ｒ
L と設定すれば、差動利得Ａは１となる。
は、定電流回路２０５および２０６（図２および図３参
照）によってそれぞれにほぼ等しいエミッタ電流が流れ
ているので、これらトランジスタＱ３およびＱ４のベー
ス・エミッタに沿った電圧シフト量は互いに等しくな
る。このシフト両をＶBEとする。差動回路２０９の正出
力端子２１０の電位Ｖｏ+ および負出力端子２１１の電
位Ｖｏ- は、 Ｖｏ+ ＝Ｖｃｃ−Ｉ・ＲL −ＶBE＋（ＲL ／ＲEE）（Ｖｉ+ −Ｖｉ- ） …（１２） Ｖｏ- ＝Ｖｃｃ−Ｉ・ＲL −ＶBE−（ＲL ／ＲEE）（Ｖｉ+ −Ｖｉ- ） …（１３） となる。上式（１２）および（１３）は、Ｖｏｃ＝Ｖｃ
ｃ−Ｉ・ＲL −ＶBE，Ａ＝２ｒL ／ＲEEとしたときの
（１）式および（２）式と等しい。ここで、ＲEE＝２Ｒ
L と設定すれば、差動利得Ａは１となる。
【００４３】なお、図３に示した実施例においては、バ
ッファ回路４００の入力端子２０１および２０２に、差
動回路２０９の入力端子２０７および２０８が直接接続
されているため、差動回路２０９の入力電流は互いに等
しくする必要がある。
ッファ回路４００の入力端子２０１および２０２に、差
動回路２０９の入力端子２０７および２０８が直接接続
されているため、差動回路２０９の入力電流は互いに等
しくする必要がある。
【００４４】図５は、図４の回路の入力部にＭＯＳトラ
ンジスタを用いたソースホロワ回路２０９ｃおよび２０
９ｄを付加したものである。図５に示す差動回路では、
入力端子２０８および２０９の入力電流が互いに等しく
０となるため、図３に示したような実施例に好適する。
ンジスタを用いたソースホロワ回路２０９ｃおよび２０
９ｄを付加したものである。図５に示す差動回路では、
入力端子２０８および２０９の入力電流が互いに等しく
０となるため、図３に示したような実施例に好適する。
【００４５】図６は、この発明のさらに他の実施例のサ
ンプルホールド装置の構成を示す図である。図におい
て、バッファ回路５００は、前述したバッファ回路３０
０および４００における差動回路２０９に代えて、ＰＮ
Ｐ型のバイポーラトランジスタＱ５およびＱ６と、定電
流回路２１２および２１３とが設けられている。トラン
ジスタＱ５は、そのエミッタがトランジスタ２０３のコ
レクタおよび定電流回路２１２に接続され、そのベース
がトランジスタ２０３のエミッタに接続されている。ト
ランジスタＱ６は、そのエミッタがトランジスタ２０４
のコレクタおよび定電流回路２１３に接続され、そのベ
ースがトランジスタ２０４のエミッタに接続されてい
る。トランジスタＱ５およびＱ６の各コレクタは、基準
電位源（たとえば接地）に接続されている。定電流回路
２１２および２１３の各出力電流値は、互いに等しくま
た定電流回路２０５および２０６の出力電流値よりも大
きな値に選ばれている。次に、図６に示すバッファ回路
５００の動作を説明する。図２および図３の実施例と同
様に、トランジスタ２０３および２０４の各エミッタに
は、定電流回路２０５および２０６によって互いに等し
くかつ一定の電流が流れているので、トランジスタ２０
３および２０４の各ベース・エミッタ間電圧は互いに等
しく一定の値をとる。一方、トランジスタＱ５およびＱ
６の各エミッタには、定電流回路２１２および２１３に
よって互いに等しくかつ一定の電流が流れているので、
トランジスタＱ５およびＱ６の各ベース・エミッタ間電
圧は互いに等しくかつ一定の値をとる。したがって、ト
ランジスタ２０３および２０４の各コレクタ・エミッタ
間電圧は、互いに等しくかつ一定の値をとる。ここで、
トランジスタ２０３および２０４の各ベース・エミッタ
間電圧は互いに等しくかつ一定の値をとるので、トラン
ジスタ２０３および２０４の各コレクタ・ベース間電圧
も互いに等しくかつ一定の値をとる。その結果、トラン
ジスタ２０３および２０４のベース電流も互いに等しく
なり、サンプルホールド回路１００の出力電位差に悪影
響を与えない。
ンプルホールド装置の構成を示す図である。図におい
て、バッファ回路５００は、前述したバッファ回路３０
０および４００における差動回路２０９に代えて、ＰＮ
Ｐ型のバイポーラトランジスタＱ５およびＱ６と、定電
流回路２１２および２１３とが設けられている。トラン
ジスタＱ５は、そのエミッタがトランジスタ２０３のコ
レクタおよび定電流回路２１２に接続され、そのベース
がトランジスタ２０３のエミッタに接続されている。ト
ランジスタＱ６は、そのエミッタがトランジスタ２０４
のコレクタおよび定電流回路２１３に接続され、そのベ
ースがトランジスタ２０４のエミッタに接続されてい
る。トランジスタＱ５およびＱ６の各コレクタは、基準
電位源（たとえば接地）に接続されている。定電流回路
２１２および２１３の各出力電流値は、互いに等しくま
た定電流回路２０５および２０６の出力電流値よりも大
きな値に選ばれている。次に、図６に示すバッファ回路
５００の動作を説明する。図２および図３の実施例と同
様に、トランジスタ２０３および２０４の各エミッタに
は、定電流回路２０５および２０６によって互いに等し
くかつ一定の電流が流れているので、トランジスタ２０
３および２０４の各ベース・エミッタ間電圧は互いに等
しく一定の値をとる。一方、トランジスタＱ５およびＱ
６の各エミッタには、定電流回路２１２および２１３に
よって互いに等しくかつ一定の電流が流れているので、
トランジスタＱ５およびＱ６の各ベース・エミッタ間電
圧は互いに等しくかつ一定の値をとる。したがって、ト
ランジスタ２０３および２０４の各コレクタ・エミッタ
間電圧は、互いに等しくかつ一定の値をとる。ここで、
トランジスタ２０３および２０４の各ベース・エミッタ
間電圧は互いに等しくかつ一定の値をとるので、トラン
ジスタ２０３および２０４の各コレクタ・ベース間電圧
も互いに等しくかつ一定の値をとる。その結果、トラン
ジスタ２０３および２０４のベース電流も互いに等しく
なり、サンプルホールド回路１００の出力電位差に悪影
響を与えない。
【００４６】図２，図３および図６に示されているバッ
ファ回路３００，４００および５００は、この発明によ
るサンプルホールド回路１００に接続されているが、図
９に示すような高出力インピーダンスを有する電圧発生
回路１９９に接続されても上記と同様の効果を奏する。
ファ回路３００，４００および５００は、この発明によ
るサンプルホールド回路１００に接続されているが、図
９に示すような高出力インピーダンスを有する電圧発生
回路１９９に接続されても上記と同様の効果を奏する。
【００４７】
【発明の効果】以上のように、この発明によれば、差動
回路の出力端のそれぞれをスイッチ手段を介してキャパ
シタに接続するようにしたので、任意の利得をもつ、安
定なサンプルホールド回路を得ることができる。
回路の出力端のそれぞれをスイッチ手段を介してキャパ
シタに接続するようにしたので、任意の利得をもつ、安
定なサンプルホールド回路を得ることができる。
【００４８】また、この発明によれば、バッファ回路に
おける２つのエミッタホロワトランジスタの各コレクタ
電圧を電圧制御手段により制御し、各エミッタホロワト
ランジスタのコレクタ・ベース間電圧を互いに等しくす
るようにしたので、各エミッタホロワトランジスタのベ
ースへの入力電流の差を低減することができる。その結
果、出力インピーダンスが大きい電圧発生回路やキャパ
シタに保持された電圧によって出力電圧が得られる電圧
発生回路を接続した場合でも、これら電圧発生回路の出
力電圧差に悪影響を及ぼすことのないバッファ回路を得
ることができる。
おける２つのエミッタホロワトランジスタの各コレクタ
電圧を電圧制御手段により制御し、各エミッタホロワト
ランジスタのコレクタ・ベース間電圧を互いに等しくす
るようにしたので、各エミッタホロワトランジスタのベ
ースへの入力電流の差を低減することができる。その結
果、出力インピーダンスが大きい電圧発生回路やキャパ
シタに保持された電圧によって出力電圧が得られる電圧
発生回路を接続した場合でも、これら電圧発生回路の出
力電圧差に悪影響を及ぼすことのないバッファ回路を得
ることができる。
【図１】この発明の一実施例のサンプルホールド回路の
構成を示す図である。
構成を示す図である。
【図２】この発明の一実施例のサンプルホールド装置の
構成を示す図である。
構成を示す図である。
【図３】この発明の他の実施例のサンプルホールド装置
の構成を示す図である。
の構成を示す図である。
【図４】図２および図３に示す差動回路２０９の構成の
一例を示す回路図である。
一例を示す回路図である。
【図５】図２および図３に示す差動回路２０９の構成の
他の例を示す回路図である。
他の例を示す回路図である。
【図６】この発明のさらに他の実施例のサンプルホール
ド装置の構成を示す回路図である。
ド装置の構成を示す回路図である。
【図７】従来のサンプルホールド回路の構成を示す図で
ある。
ある。
【図８】従来のサンプルホールド回路の動作を示す図で
ある。
ある。
【図９】従来のバッファ回路の構成を示す回路図であ
る。
る。
【図１０】従来のバッファ回路の構成を示す回路図であ
る。
る。
【図１１】図１０における電圧発生回路１８０の動作を
示す図である。
示す図である。
【図１２】図９および図１０におけるトランジスタ２０
３の動作状態を示す模式図である。
３の動作状態を示す模式図である。
【図１３】図９および図１０におけるトランジスタ２０
４の動作状態を示す模式図である。
４の動作状態を示す模式図である。
１００…サンプルホールド回路 ３…差動回路 ４および５…スイッチ回路 ６および７…キャパシタ ３００，４００および５００…バッファ回路 ２０３および２０４…ＮＰＮ型のバイポーラトランジス
タ ２０５，２０６，２１２および２１３…定電流回路 ２０９…コレクタ駆動用の差動回路 Ｑ５およびＱ６…ＰＮＰ型のバイポーラトランジスタ
タ ２０５，２０６，２１２および２１３…定電流回路 ２０９…コレクタ駆動用の差動回路 Ｑ５およびＱ６…ＰＮＰ型のバイポーラトランジスタ
Claims (3)
- 【請求項１】 入力された２つのアナログ信号間の電圧
差をサンプルホールドするための差動型のサンプルホー
ルド回路であって、 第１および第２の入力端子と、第１および第２の出力端
子とを有し、前記第１および第２の入力端子間の入力電
圧差に応じて、前記第１および第２の出力端子間の出力
電圧差が変化する差動回路、 サンプル期間においてはＯＮされ、ホールド期間におい
てはＯＦＦされる第１および第２のスイッチ手段、 その一方電極が前記第１のスイッチ手段を介して前記差
動回路の第１の出力端子に接続され、その他方電極が基
準電位源に接続されている第１のキャパシタ、およびそ
の一方電極が前記第２のスイッチ手段を介して前記差動
回路の第２の出力端子に接続され、その他方電極が基準
電位源に接続されている第２のキャパシタを備え、 前記第１および第２のキャパシタは、前記第１および第
２のスイッチ手段がＯＦＦされたとき、前記差動回路の
出力電圧をホールドする、サンプルホールド回路。 - 【請求項２】 ２組のエミッタホロワ回路を含み、入力
された２つのアナログ信号間の電圧差に対応する電圧差
を有する２つのアナログ信号を出力するバッファ回路で
あって、 そのベースに第１のアナログ信号が与えられる第１のバ
イポーラトランジスタ、 そのベースに第２のアナログ信号が与えられる第２のバ
イポーラトランジスタ、 前記第１のバイポーラトランジスタのエミッタに接続さ
れた第１の定電流源、 前記第２のバイポーラトランジスタのエミッタに接続さ
れ、前記第１の定電流源とほぼ同一の電流値を有する第
２の定電流源、および前記第１のバイポーラトランジス
タのコレクタ・ベース間電圧と、前記第２のバイポーラ
トランジスタのコレクタ・ベース間電圧とが常に一致す
るように前記第１および第２のバイポーラトランジスタ
の各コレクタ電圧を制御するためのコレクタ電圧制御手
段を備える、バッファ回路。 - 【請求項３】 サンプルホールド装置であって、 入力された２つのアナログ信号間の電圧差をサンプルホ
ールドするための差動型のサンプルホールド回路、およ
び２組のエミッタホロワ回路を含み、前記サンプルホー
ルド回路によってサンプルホールドされた２つのアナロ
グ信号を入力し、これら２つのアナログ信号間の電圧差
に対応する電圧差を有する２つのアナログ信号を出力す
るバッファ回路を備え、 前記サンプルホールド回路は、 第１および第２の入力端子と、第１および第２の出力端
子とを有し、前記第１および第２の入力端子間の入力電
圧差に応じて、前記第１および第２の出力端子間の出力
電圧差が変化する差動回路と、 サンプル期間においてはＯＮされ、ホールド期間におい
てはＯＦＦされる第１および第２のスイッチ手段と、 その一方電極が前記第１のスイッチ手段を介して前記差
動回路の第１の出力端子に接続され、その他方電極が基
準電位原に接続されている第１のキャパシタと、 その一方電極が前記第２のスイッチ手段を介して前記差
動回路の第２の出力端子に接続され、その他方電極が基
準電位源に接続されている第２のキャパシタとを含み、 前記第１および第２のキャパシタは、前記第１および第
２のスイッチ手段がＯＦＦされたとき、前記差動回路の
出力電圧をホールドし、 前記バッファ回路は、 そのベースが前記第１のキャパシタの一方電極に接続さ
れた第１のバイポーラトランジスタと、 そのベースが前記第２のキャパシタの一方電極に接続さ
れた第２のバイポーラトランジスタと、 前記第１のバイポーラトランジスタのエミッタに接続さ
れた第１の定電流源と、 前記第２のバイポーラトランジスタのエミッタに接続さ
れ、前記第１の定電流源とほぼ同一の電流値を有する第
２の定電流源と、 前記第１のバイポーラトランジスタのコレクタ・ベース
間電圧と前記第２のバイポーラトランジスタのコレクタ
・ベース間の電圧とが常に一致するように前記第１およ
び第２のバイポーラトランジスタの各コレクタ電圧を制
御するためのコレクタ電圧制御手段とを含む、サンプル
ホールド装置。
Priority Applications (4)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3210908A JPH0554689A (ja) | 1991-08-22 | 1991-08-22 | サンプルホールド回路およびバツフア回路およびそれらを用いたサンプルホールド装置 |
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| DE4218619A DE4218619C2 (de) | 1991-08-22 | 1992-06-05 | Abtast- und Halteschaltung, Pufferschaltung und Verwendung dieser Pufferschaltung |
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| JP3210908A JPH0554689A (ja) | 1991-08-22 | 1991-08-22 | サンプルホールド回路およびバツフア回路およびそれらを用いたサンプルホールド装置 |
Publications (1)
| Publication Number | Publication Date |
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- 1992-08-21 NL NL9201497A patent/NL9201497A/nl not_active Application Discontinuation
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|---|---|
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| US5341037A (en) | 1994-08-23 |
| DE4218619C2 (de) | 1996-08-29 |
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