JPS6031130B2 - サンプル・ホ−ルド回路 - Google Patents
サンプル・ホ−ルド回路Info
- Publication number
- JPS6031130B2 JPS6031130B2 JP51121386A JP12138676A JPS6031130B2 JP S6031130 B2 JPS6031130 B2 JP S6031130B2 JP 51121386 A JP51121386 A JP 51121386A JP 12138676 A JP12138676 A JP 12138676A JP S6031130 B2 JPS6031130 B2 JP S6031130B2
- Authority
- JP
- Japan
- Prior art keywords
- transistor
- transistors
- series
- circuit
- sample
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired
Links
Classifications
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K5/00—Manipulating of pulses not covered by one of the other main groups of this subclass
- H03K5/01—Shaping pulses
- H03K5/02—Shaping pulses by amplifying
Description
【発明の詳細な説明】
本発明はサンプル・ホールド回路に関し、特にアナログ
・スイッチ回路を用いたサンプル・ホールド回路に関す
る。
・スイッチ回路を用いたサンプル・ホールド回路に関す
る。
従来の高速、低出力インピーダンスのアナログ・スイッ
チ回路は個別の接合形電界効果トランジスタ（以下ＪＦ
ＥＴと略記する）を用いて構成されていた。
チ回路は個別の接合形電界効果トランジスタ（以下ＪＦ
ＥＴと略記する）を用いて構成されていた。
従って、このようなアナログ・スイッチ回路を含む回路
、例えば、サンプル・ホールド回路は混成集積回路に依
存せざるを得ず、量産化、低価格化に限界があった。本
発明はこのような事情に鑑みてなされたもので、モノリ
シック集積回路化され、しかもデータ保持特性が改善さ
れたサンプル・ホールド回路を提供することを目的とす
る。
、例えば、サンプル・ホールド回路は混成集積回路に依
存せざるを得ず、量産化、低価格化に限界があった。本
発明はこのような事情に鑑みてなされたもので、モノリ
シック集積回路化され、しかもデータ保持特性が改善さ
れたサンプル・ホールド回路を提供することを目的とす
る。
以下、図面に従って本発明を説明する。
第１図は本発明の一実施例の回路接続図である。
ＮＰＮトランジスタ１１とＰＮＰトランジス１２とはコ
ンブリメンタリ接続され、このトランジスタ対をＡＢ級
にバイアスするためダイオード７および８が前記トラン
ジスタのベース間に接続されている。５および１川ま外
部制御信号により制御される定電流源で前記各トランジ
スタのコレクタ・ベース間に捜入されている。
ンブリメンタリ接続され、このトランジスタ対をＡＢ級
にバイアスするためダイオード７および８が前記トラン
ジスタのベース間に接続されている。５および１川ま外
部制御信号により制御される定電流源で前記各トランジ
スタのコレクタ・ベース間に捜入されている。
２は正電源端子、３は負電源端子、４は制御信号入力端
子、１は入力端子、１３は出力端子である。
子、１は入力端子、１３は出力端子である。
このアナログ・スイッチ回路の閉動作は制御信号入力端
子４により定電流源５および１０が電流を供給している
ときに行なわれる。
子４により定電流源５および１０が電流を供給している
ときに行なわれる。
この状態ではダイオード７および８は順方向にバイアス
され、その順方向電圧降下トランジスタ１１および１２
のベース・ェミッタ間電圧降下をそれぞれ打ち消し、入
力端子１と出力端子１３の電位は等しくなり、等価的に
スイッチが閉じた状態になる。次にこのスイッチ回路の
開状態は定電流源が断の状態である。この状態では出力
トランジスタ１１および１２はベース電流が供給されな
いので遮断状態となり、出力端子１３は高インピーダン
ス状態となり、等価的にスイッチ開の状態になる。第２
図は外部制御信号により制御される定電流源の例を示す
回路接続図である。コレクタとべ‐スを接続されたＰＮ
Ｐトランジスタ１５のコレクタにＮＰＮトランジスター
６のコレクタを接続し、トランジスタ１６のェミッタは
抵抗１７を介してＰＮＰトランジスター８のェミッタに
接続する。トランジスター８のベースは接地され、コレ
クタはＮＰＮトランジスタ１９のコレクタに俵続されて
いる。なお、トランジスタ１９のコレクタとべ‐スは接
続されている。ＰＮＰトランジスタ２１とＮＰＮトラン
ジスタ２４とはそれぞれトランジスタ１５およびトラン
ジスター９と電流ミラー回路を構成する。１４は正電源
端子、２０は負電源端子で、それぞれ第１図の正電源端
子２および負電源端子３に接続してもよい。
され、その順方向電圧降下トランジスタ１１および１２
のベース・ェミッタ間電圧降下をそれぞれ打ち消し、入
力端子１と出力端子１３の電位は等しくなり、等価的に
スイッチが閉じた状態になる。次にこのスイッチ回路の
開状態は定電流源が断の状態である。この状態では出力
トランジスタ１１および１２はベース電流が供給されな
いので遮断状態となり、出力端子１３は高インピーダン
ス状態となり、等価的にスイッチ開の状態になる。第２
図は外部制御信号により制御される定電流源の例を示す
回路接続図である。コレクタとべ‐スを接続されたＰＮ
Ｐトランジスタ１５のコレクタにＮＰＮトランジスター
６のコレクタを接続し、トランジスタ１６のェミッタは
抵抗１７を介してＰＮＰトランジスター８のェミッタに
接続する。トランジスター８のベースは接地され、コレ
クタはＮＰＮトランジスタ１９のコレクタに俵続されて
いる。なお、トランジスタ１９のコレクタとべ‐スは接
続されている。ＰＮＰトランジスタ２１とＮＰＮトラン
ジスタ２４とはそれぞれトランジスタ１５およびトラン
ジスター９と電流ミラー回路を構成する。１４は正電源
端子、２０は負電源端子で、それぞれ第１図の正電源端
子２および負電源端子３に接続してもよい。
電流出力端子２２および２３は第１図における各出力ト
ランジスタのベース６および９にそれぞれ接続される。
制御信号入力端子４が接地電位の時、トランジスタ１６
および１８は遮断状態でそのコレクタ電流は流れない。
ランジスタのベース６および９にそれぞれ接続される。
制御信号入力端子４が接地電位の時、トランジスタ１６
および１８は遮断状態でそのコレクタ電流は流れない。
従ってトランジスター５と１９の電圧降下もなくトラン
ジスタ２１および２４は遮断状態となり、定電流値は零
の状態となる。制御信号入力端子４に正の電圧が加えら
れると、トランジスター６、抵抗１７およびトランジス
タ１８により定電流に変換され、トランジスタ１６およ
び１８の各コレクタから出力される。これらの定電流出
力は、トランジスタ１５と２１、トランジスタ１９と２
４でそれぞれ構成される電流ミラー回路に接続されて、
電流出力端子２２および２３からそれぞれ出力される。
以上の説明から明らかなように、本発明はシングル・エ
ンド・プッシュプル回路のバッファ効果とァィドリング
電流を零にした場合の高出力インピーダンス状態を応用
した高速、低出力インピーダンスのアナログ・スイッチ
回路であるが、ダイオード、トランジスタと抵抗で構成
されているのでモノリシック集積回路化に適しており、
小型化、低価格化に大きな効果がある。これはサンプル
・アンド・ホールド回路を多数使用するＰＣＭ通信機器
等では、装置の小形化、信頼性の向上に大きく寄与する
ものである。第３図は本発明アナログ・スイッチ回路を
含むサンプル・アンド・ホールド回路の回路接続図であ
る。
ジスタ２１および２４は遮断状態となり、定電流値は零
の状態となる。制御信号入力端子４に正の電圧が加えら
れると、トランジスター６、抵抗１７およびトランジス
タ１８により定電流に変換され、トランジスタ１６およ
び１８の各コレクタから出力される。これらの定電流出
力は、トランジスタ１５と２１、トランジスタ１９と２
４でそれぞれ構成される電流ミラー回路に接続されて、
電流出力端子２２および２３からそれぞれ出力される。
以上の説明から明らかなように、本発明はシングル・エ
ンド・プッシュプル回路のバッファ効果とァィドリング
電流を零にした場合の高出力インピーダンス状態を応用
した高速、低出力インピーダンスのアナログ・スイッチ
回路であるが、ダイオード、トランジスタと抵抗で構成
されているのでモノリシック集積回路化に適しており、
小型化、低価格化に大きな効果がある。これはサンプル
・アンド・ホールド回路を多数使用するＰＣＭ通信機器
等では、装置の小形化、信頼性の向上に大きく寄与する
ものである。第３図は本発明アナログ・スイッチ回路を
含むサンプル・アンド・ホールド回路の回路接続図であ
る。
入力バッファ増幅器２５の出力端子はアナログ・スイッ
チ回路２６に接続され、スイッチ閉の状態は本回路のサ
ンプリング・モードとなり、コンデンサ２７の端子電圧
は入力信号と等しくなる。スイッチ開の場合はホールド
・モードでこの時アナログ・スイッチの出力端子は高ィ
ンピーダンとなりコンデンサ２７の端子電圧は保持され
る。抵抗２８および２９はホールド・モード時のダイオ
ード７および８の逆バイアス漏洩電流、定電流源遮断時
の漏洩電流をバィパスし、保持特性も向上させている。
３川よ出力バッファ増幅器である。
チ回路２６に接続され、スイッチ閉の状態は本回路のサ
ンプリング・モードとなり、コンデンサ２７の端子電圧
は入力信号と等しくなる。スイッチ開の場合はホールド
・モードでこの時アナログ・スイッチの出力端子は高ィ
ンピーダンとなりコンデンサ２７の端子電圧は保持され
る。抵抗２８および２９はホールド・モード時のダイオ
ード７および８の逆バイアス漏洩電流、定電流源遮断時
の漏洩電流をバィパスし、保持特性も向上させている。
３川よ出力バッファ増幅器である。
第１図は本発明の一実施例の回路接続図、第２図は外部
制御信号により制御される定電流源の例を示す回路接続
図、第３図は本発明アナログ・スイッチ回路を含むサン
プル・アンド・ホールド回路の回路接続図である。 １・・・・・・入力端子、２，１４…・・・正電源端子
、３，２０・・・…負電源端子、４・・・・・・制御信
号入力端子、５，１０・・・・・・定電流源、６・・・
・・・トランジスタ１１のベース、７，８……ダイオー
ド、９……トランジスター２のベース、１１，１６，１
９，２４・・・…ＮＰＮトランジスタ、１ ２，１ ５
，１ ８，２１・・・・・・ＰＮＰトランジスタ、１３
・・・・・・出力端子、１７，２８，２９・・・・・・
抵抗、２２，２３・・・・・・電流出力端子、２５・・
・・・・入力バッファ増幅器、２６・・・…アナログ・
スイッチ回路、２７……コンデンサ、３０……出力バッ
ファ増幅器。 多′図 多２図 多３図
制御信号により制御される定電流源の例を示す回路接続
図、第３図は本発明アナログ・スイッチ回路を含むサン
プル・アンド・ホールド回路の回路接続図である。 １・・・・・・入力端子、２，１４…・・・正電源端子
、３，２０・・・…負電源端子、４・・・・・・制御信
号入力端子、５，１０・・・・・・定電流源、６・・・
・・・トランジスタ１１のベース、７，８……ダイオー
ド、９……トランジスター２のベース、１１，１６，１
９，２４・・・…ＮＰＮトランジスタ、１ ２，１ ５
，１ ８，２１・・・・・・ＰＮＰトランジスタ、１３
・・・・・・出力端子、１７，２８，２９・・・・・・
抵抗、２２，２３・・・・・・電流出力端子、２５・・
・・・・入力バッファ増幅器、２６・・・…アナログ・
スイッチ回路、２７……コンデンサ、３０……出力バッ
ファ増幅器。 多′図 多２図 多３図
Claims (1)
- １ 直列に接続された異なる導電型のトランジスタ対と
、これらトランジスタのベース間に直列接続された少な
くとも２個のバイアス素子と、前記２個のバイアス素子
の共通接続点に被サンプリング信号を供給する手段と、
前記トランジスタ対のエミツタ結合路に接続されたコン
デンサと、前記２個のバイアス素子の直列接続の両側に
直列に接続され、サンプリング時に電流を発生し非サン
プリング時には電流発生を停止する電流源と、制御信号
に応答して前記電流源の動作を制御する手段と、前記コ
ンデンサの保持電圧を受ける帰還増幅器と、この帰還増
幅器の帰還端子と前記トランジスタ対の各々のベースと
の間に接続された第１および第２の抵抗とを有すること
を特徴とするサンプル・ホールド回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP51121386A JPS6031130B2 (ja) | 1976-10-08 | 1976-10-08 | サンプル・ホ−ルド回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP51121386A JPS6031130B2 (ja) | 1976-10-08 | 1976-10-08 | サンプル・ホ−ルド回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS5346261A JPS5346261A (en) | 1978-04-25 |
| JPS6031130B2 true JPS6031130B2 (ja) | 1985-07-20 |
Family
ID=14809906
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP51121386A Expired JPS6031130B2 (ja) | 1976-10-08 | 1976-10-08 | サンプル・ホ−ルド回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6031130B2 (ja) |
Families Citing this family (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5848528A (ja) * | 1981-09-18 | 1983-03-22 | Pioneer Electronic Corp | スイツチ回路 |
| JPS59154695A (ja) * | 1983-02-22 | 1984-09-03 | Rohm Co Ltd | サンプルホ−ルド回路 |
| JPH06101237B2 (ja) * | 1987-09-18 | 1994-12-12 | ローム株式会社 | サンプル・ホールド回路 |
| JPH071637B2 (ja) * | 1987-09-22 | 1995-01-11 | ローム株式会社 | サンプル・ホールド回路 |
-
1976
- 1976-10-08 JP JP51121386A patent/JPS6031130B2/ja not_active Expired
Also Published As
| Publication number | Publication date |
|---|---|
| JPS5346261A (en) | 1978-04-25 |
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