JPH029729B2 - - Google Patents
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- JPH029729B2 JPH029729B2 JP56159132A JP15913281A JPH029729B2 JP H029729 B2 JPH029729 B2 JP H029729B2 JP 56159132 A JP56159132 A JP 56159132A JP 15913281 A JP15913281 A JP 15913281A JP H029729 B2 JPH029729 B2 JP H029729B2
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- 239000004065 semiconductor Substances 0.000 claims description 13
- 239000003990 capacitor Substances 0.000 description 11
- 102220091827 rs1059046 Human genes 0.000 description 10
- 102220057217 rs730881149 Human genes 0.000 description 10
- 238000010586 diagram Methods 0.000 description 3
- 238000000034 method Methods 0.000 description 1
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-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K17/00—Electronic switching or gating, i.e. not by contact-making and –breaking
- H03K17/51—Electronic switching or gating, i.e. not by contact-making and –breaking characterised by the components used
- H03K17/56—Electronic switching or gating, i.e. not by contact-making and –breaking characterised by the components used by the use, as active elements, of semiconductor devices
- H03K17/60—Electronic switching or gating, i.e. not by contact-making and –breaking characterised by the components used by the use, as active elements, of semiconductor devices the devices being bipolar transistors
- H03K17/603—Electronic switching or gating, i.e. not by contact-making and –breaking characterised by the components used by the use, as active elements, of semiconductor devices the devices being bipolar transistors with coupled emitters
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K19/00—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits
- H03K19/02—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components
- H03K19/173—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components using elementary logic circuits as components
- H03K19/1731—Optimisation thereof
- H03K19/1732—Optimisation thereof by limitation or reduction of the pin/gate ratio
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- Engineering & Computer Science (AREA)
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- Computing Systems (AREA)
- General Engineering & Computer Science (AREA)
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Description
【発明の詳細な説明】
本発明は、半導体集積回路における切換回路に
関するものである。
関するものである。
第１図を参照して、従来の回路例について説明
する。第１図は、半導体集積回路、及びその端子
に接続される素子について示したものである。導
電形式の同じ２つのトランジスタ１及びトランジ
スタ２は差動回路を構成している。すなわち、ト
ランジスタ１のエミツタにはトランジスタ２のエ
ミツタが接続されると共に、基準電位点１２との
間に定電流源７が接続されており、トランジスタ
１及びトランジスタ２の各々のコレクタには、電
源電圧供給点１１との間に、それぞれ負荷５及び
負荷６が接続されている。また、トランジスタ１
のベースには、バイアス回路８が接続されており
このバイアス回路８は、トランジスタ１のベース
にバイアス電圧を供給している。これらトランジ
スタ１，２、負荷５，６、定電流源７、バイアス
回路８と後に述べる被制御回路９，１０とが半導
体集積回路に形成されている。バイアス回路８と
トランジスタ１のベースの接続点には、端子１４
を介して、基準電位点との間にコンデンサ１３が
接続されており、このコンデンサ１３はバイアス
回路８のバイアスコンデンサとして使用される。
また、トランジスタ２のベースには、電源電圧供
給点１１との間に抵抗３及び端子１５を介して、
基準電位点との間に可変抵抗４が接続されてい
る。尚、被制御回路９，１０は必要により半導体
集積回路に外付されることもある。
する。第１図は、半導体集積回路、及びその端子
に接続される素子について示したものである。導
電形式の同じ２つのトランジスタ１及びトランジ
スタ２は差動回路を構成している。すなわち、ト
ランジスタ１のエミツタにはトランジスタ２のエ
ミツタが接続されると共に、基準電位点１２との
間に定電流源７が接続されており、トランジスタ
１及びトランジスタ２の各々のコレクタには、電
源電圧供給点１１との間に、それぞれ負荷５及び
負荷６が接続されている。また、トランジスタ１
のベースには、バイアス回路８が接続されており
このバイアス回路８は、トランジスタ１のベース
にバイアス電圧を供給している。これらトランジ
スタ１，２、負荷５，６、定電流源７、バイアス
回路８と後に述べる被制御回路９，１０とが半導
体集積回路に形成されている。バイアス回路８と
トランジスタ１のベースの接続点には、端子１４
を介して、基準電位点との間にコンデンサ１３が
接続されており、このコンデンサ１３はバイアス
回路８のバイアスコンデンサとして使用される。
また、トランジスタ２のベースには、電源電圧供
給点１１との間に抵抗３及び端子１５を介して、
基準電位点との間に可変抵抗４が接続されてい
る。尚、被制御回路９，１０は必要により半導体
集積回路に外付されることもある。
第１図に示す回路において、バイアス回路８の
トランジスタ１のベースに供給するバイアス電圧
をVB1と、またトランジスタ２のベース電圧を
VB2とすると、ベース電位VB2は(1)式で表わされ
る。
トランジスタ１のベースに供給するバイアス電圧
をVB1と、またトランジスタ２のベース電圧を
VB2とすると、ベース電位VB2は(1)式で表わされ
る。
VB2＝VCC×R4／R3＋R4 ……(1)
但し、VCC……電源電圧供給点１１の電位
R3……抵抗３の抵抗値
R4……可変抵抗４の抵抗値
この時、可変抵抗４を調整し、トランジスタ２
のベース電圧、VB2を変化させ、トランジスタ２
がオン状態（導通状態）、トランジスタ１がカツ
トオフ状態（非導通状態）になるようにすると、
トランジスタ１のコレクタ電流（IC1とする）と
トランジスタ２のコレクタ電流（IC2とする）は、
それぞれ(2)式、(3)式で与えられる。
のベース電圧、VB2を変化させ、トランジスタ２
がオン状態（導通状態）、トランジスタ１がカツ
トオフ状態（非導通状態）になるようにすると、
トランジスタ１のコレクタ電流（IC1とする）と
トランジスタ２のコレクタ電流（IC2とする）は、
それぞれ(2)式、(3)式で与えられる。
IC1＝Ｏ ……(2)
IC2＝I7 ……(3)
但し、I7……定電流源７の定電流
従つてこの時のトランジスタ１及びトランジス
タ２のコレクタ電位をそれぞれVC1、VC2とする
と、 VC1＝VCC ……(4) VC2＝VCC（I7×Z6） ……(5) 但し、Z6……負荷６のインピーダンス値 次に、可変抵抗４を調整し、トランジスタ２が
カツトオフ状態（非導通状態）、またトランジス
タ１がオン状態（導通状態）になるようにする。
この時のトランジスタ１のコレクタ電流及びコレ
クタ電位を各々I′C1、V′C1とし、また、トランジ
スタのコレクタ電流及びコレクタ電位を各々I′C2、
VC2とすると、IC1、VC1、IC2及びVC2はそれぞれ
(6)〜(9)式で与えられる。
タ２のコレクタ電位をそれぞれVC1、VC2とする
と、 VC1＝VCC ……(4) VC2＝VCC（I7×Z6） ……(5) 但し、Z6……負荷６のインピーダンス値 次に、可変抵抗４を調整し、トランジスタ２が
カツトオフ状態（非導通状態）、またトランジス
タ１がオン状態（導通状態）になるようにする。
この時のトランジスタ１のコレクタ電流及びコレ
クタ電位を各々I′C1、V′C1とし、また、トランジ
スタのコレクタ電流及びコレクタ電位を各々I′C2、
VC2とすると、IC1、VC1、IC2及びVC2はそれぞれ
(6)〜(9)式で与えられる。
I′C1＝I7 ……(6)
V′C1＝VCC−（I7×Z5） ……(7)
I′C2＝Ｏ ……(8)
V′C2＝VCC ……(9)
但し、Z5……負荷５のインピーダンス値
(4)、(5)、(7)、及び(9)式より、可変抵抗４の抵抗
値を変化させる事によつて、トランジスタ１及び
トランジスタ２の各々のコレクタ電位を変化させ
る事が可能である。このコレクタ電位を制御電圧
とする被制御回路９及び１０をトランジスタ１と
２とのそれぞれのコレクタに接続する事により、
切換回路として動作する。
値を変化させる事によつて、トランジスタ１及び
トランジスタ２の各々のコレクタ電位を変化させ
る事が可能である。このコレクタ電位を制御電圧
とする被制御回路９及び１０をトランジスタ１と
２とのそれぞれのコレクタに接続する事により、
切換回路として動作する。
ここで、第１図に示す従来の切換回路を、半導
体集積回路に使用した場合、切換を実行させるた
めに専用の端子、すなわち、端子１５が必要とさ
れた。従つて、端子数に余裕のない半導体集積回
路に応用する場合、種々の制約をうけることを余
儀なくされた。
体集積回路に使用した場合、切換を実行させるた
めに専用の端子、すなわち、端子１５が必要とさ
れた。従つて、端子数に余裕のない半導体集積回
路に応用する場合、種々の制約をうけることを余
儀なくされた。
本発明の目的は、半導体集積回路に使用した場
合、その目的達成のための特別な専用端子を必要
とせず、少い端子数で実現できる半導体集積回路
に適した切換回路を提供する事にある。
合、その目的達成のための特別な専用端子を必要
とせず、少い端子数で実現できる半導体集積回路
に適した切換回路を提供する事にある。
第２図に本発明の一実施例を示す。第２図にお
いて、第１図と同じ部分には同じ参照番号を付し
た。差動回路を構成するトランジスタ１のエミツ
タには、このトランジスタ１と導電形式の同じト
ランジスタ２のエミツタが接続されると共に、基
準電位点１２との間に定電流源７が接続されてい
る。トランジスタ２のベースには電源電圧供給端
子１１との間に抵抗３及び基準電位点との間に抵
抗１９がそれぞれ接続されている。トランジスタ
２のコレクタには、トランジスタ２と導電形式の
異なるダイオード接続されたトランジスタ１７の
ベース・コレクタ接続点、及びトランジスタ１６
のベースが接続されている。また、トランジスタ
１のコレクタにはトランジスタ１６のコレクタ及
びトランジスタ１と導電形式の同じトランジスタ
１８のベースが接続されている。トランジスタ１
６及びダイオード接続されたトランジスタ１７の
各々のエミツタは電源電圧供給点１１に接続さ
れ、トランジスタ１６とダイオード接続されたト
ランジスタ１７はカレントミラー回路を構成して
いる。トランジスタ１のベースはトランジスタ１
８のエミツタ及び基準電位点との間に定電流源２
２が接続されると共に、端子１４を介し、コンデ
ンサ１３及び抵抗２１が接続されている。コンデ
ンサ１３の他端は基準電位点に接続され、また、
抵抗２１の他端は、基準電位点との間にスイツチ
２４が接続されている。これらコンデンサ１４と
抵抗２１とスイツチ２４を除く部分が半導体集積
回路に構成され、コンデンサ１４と抵抗２１とス
イツチ２４とが半導体集積回路の外部接続端子１
４を介して外付けされている。更に、前記トラン
ジスタ１８のコレクタには、電源電圧供給点１１
との間に負荷２０が接続されている。
いて、第１図と同じ部分には同じ参照番号を付し
た。差動回路を構成するトランジスタ１のエミツ
タには、このトランジスタ１と導電形式の同じト
ランジスタ２のエミツタが接続されると共に、基
準電位点１２との間に定電流源７が接続されてい
る。トランジスタ２のベースには電源電圧供給端
子１１との間に抵抗３及び基準電位点との間に抵
抗１９がそれぞれ接続されている。トランジスタ
２のコレクタには、トランジスタ２と導電形式の
異なるダイオード接続されたトランジスタ１７の
ベース・コレクタ接続点、及びトランジスタ１６
のベースが接続されている。また、トランジスタ
１のコレクタにはトランジスタ１６のコレクタ及
びトランジスタ１と導電形式の同じトランジスタ
１８のベースが接続されている。トランジスタ１
６及びダイオード接続されたトランジスタ１７の
各々のエミツタは電源電圧供給点１１に接続さ
れ、トランジスタ１６とダイオード接続されたト
ランジスタ１７はカレントミラー回路を構成して
いる。トランジスタ１のベースはトランジスタ１
８のエミツタ及び基準電位点との間に定電流源２
２が接続されると共に、端子１４を介し、コンデ
ンサ１３及び抵抗２１が接続されている。コンデ
ンサ１３の他端は基準電位点に接続され、また、
抵抗２１の他端は、基準電位点との間にスイツチ
２４が接続されている。これらコンデンサ１４と
抵抗２１とスイツチ２４を除く部分が半導体集積
回路に構成され、コンデンサ１４と抵抗２１とス
イツチ２４とが半導体集積回路の外部接続端子１
４を介して外付けされている。更に、前記トラン
ジスタ１８のコレクタには、電源電圧供給点１１
との間に負荷２０が接続されている。
第２図において、トランジスタ２のベース電位
をV′B2とすると、ベース電位V′B2は抵抗３及び抵
抗１９により(10)式で与えられる。
をV′B2とすると、ベース電位V′B2は抵抗３及び抵
抗１９により(10)式で与えられる。
V′B2＝VCC×R19／R3＋R19 ……(10)
但し、VCC……電源電圧供給点１１の電位、R3
……抵抗３の抵抗値、R19……抵抗１９の抵抗値 ここで、差動トランジスタ１，２、カレントミ
ラー回路を構成するトランジスタ１６，１７、定
電流源７、抵抗３，１９は差動増幅器を構成して
いる。この差動増幅器に対して、トランジスタ２
のベースに抵抗３，１９により与えられたバイア
ス電圧を差動増幅器の出力点であるトランジスタ
１のコレクタより、トランジスタ１８を介してト
ランジスタ１のベースに直流全帰還がかけられて
いるため、トランジスタ１のベース電圧VB1′は以
下のように抵抗３，１９により与えられたトラン
ジスタ２のベース電圧VB2′に等しくなる。
……抵抗３の抵抗値、R19……抵抗１９の抵抗値 ここで、差動トランジスタ１，２、カレントミ
ラー回路を構成するトランジスタ１６，１７、定
電流源７、抵抗３，１９は差動増幅器を構成して
いる。この差動増幅器に対して、トランジスタ２
のベースに抵抗３，１９により与えられたバイア
ス電圧を差動増幅器の出力点であるトランジスタ
１のコレクタより、トランジスタ１８を介してト
ランジスタ１のベースに直流全帰還がかけられて
いるため、トランジスタ１のベース電圧VB1′は以
下のように抵抗３，１９により与えられたトラン
ジスタ２のベース電圧VB2′に等しくなる。
V′B1＝V′B2＝VCC×R19／R3＋R19 ……(11)
また定電流源２２は、トランジスタ１８のエミ
ツタ電流を供給している。従つて、トランジスタ
１のベース電圧VB′1は抵抗３及び抵抗１９により
決定される一定の電圧に保たれるため、トランジ
スタ１のベースにバイアス電圧を必要とする任意
の高入力インピーダンス回路２３を接続すれば、
トランジスタ１のベース点は高入力インピーダン
ス回路２３に対して、一定のバイアス電圧V′B1を
供給する。
ツタ電流を供給している。従つて、トランジスタ
１のベース電圧VB′1は抵抗３及び抵抗１９により
決定される一定の電圧に保たれるため、トランジ
スタ１のベースにバイアス電圧を必要とする任意
の高入力インピーダンス回路２３を接続すれば、
トランジスタ１のベース点は高入力インピーダン
ス回路２３に対して、一定のバイアス電圧V′B1を
供給する。
また、トランジスタ１のベース電流、定電流源
２２の定電流、及びトランジスタ１８のエミツタ
電流を各々IB1、I22、IE18とする。更に、トランジ
スタ１のベース、トランジスタ１８のエミツタ、
及び定電流源２２の接続点より、高入力インピー
ダンス回路２３及び端子１４に流れ込む電流を
各々I′23、I′24とする。ここで、スイツチ２４が開
放状態にあるとき、各電流に関して(12)式が成り立
つ。
２２の定電流、及びトランジスタ１８のエミツタ
電流を各々IB1、I22、IE18とする。更に、トランジ
スタ１のベース、トランジスタ１８のエミツタ、
及び定電流源２２の接続点より、高入力インピー
ダンス回路２３及び端子１４に流れ込む電流を
各々I′23、I′24とする。ここで、スイツチ２４が開
放状態にあるとき、各電流に関して(12)式が成り立
つ。
I′E18＝I′B1＋I′22＋I′23＋I′14＝I′B1＋I′22＋
I′23（∵I′14＝０）……(12) (12)式において、（13）式が成りたては(12)式は
（14）式のようになる。
I′23（∵I′14＝０）……(12) (12)式において、（13）式が成りたては(12)式は
（14）式のようになる。
I′22≫I′B1、I′23 ……（13）
I′E18I′22 ……（14）
この時、トランジスタ１８のコレクタ電流を
I′C18とすると I′C18IE18 ……（15） 従つて、トランジスタ１８のコレクタ電位を
V′C18とすると、 V′C18＝VCC−（I′C18×Z20） ……（16） VCC−（I′E18×Z20） VCC−（I′22×Z20） ……（17） 但し、Z20……負荷２０のインピーダンス 次に、スイツチ２４が導通状態にあるとき、電
流I′14に関し、（18）式が成り立つ。
I′C18とすると I′C18IE18 ……（15） 従つて、トランジスタ１８のコレクタ電位を
V′C18とすると、 V′C18＝VCC−（I′C18×Z20） ……（16） VCC−（I′E18×Z20） VCC−（I′22×Z20） ……（17） 但し、Z20……負荷２０のインピーダンス 次に、スイツチ２４が導通状態にあるとき、電
流I′14に関し、（18）式が成り立つ。
I′14＝V′B1／R21 ……（18）
但し、R21……抵抗２１の抵抗値
及びV′B1……トランジスタ１のベース電位
従つて、この時のトランジスタ１８のエミツタ
電流をI″E18とすると、 I″E18＝I′B1＋I′22＋I′23＋I′14＝I′B1＋I′22＋
I′23＋V′B1／R21……（19） （19）式において、（13）式、及び（20）式が
成り立てば、（21）式が成り立つ。
電流をI″E18とすると、 I″E18＝I′B1＋I′22＋I′23＋I′14＝I′B1＋I′22＋
I′23＋V′B1／R21……（19） （19）式において、（13）式、及び（20）式が
成り立てば、（21）式が成り立つ。
I′14＝V′B1／R21≫I′B1、I′23 ……（20）
I″E18I′22＋V′B1／R21 ……（21）
この時のトランジスタ１８のコレクタ電流及び
コレクタ電位をそれぞれI″C18、V″C18とすると I″C18I″E18I′22＋V′B1／R21 ……（22） V″C18＝VCC−（I″C18×Z20） VCC−｛（I′22＋V′B1／R21）×Z20｝ ……（23） （17）式、（23）式より V′C18＝V″C18＋（V′B1／R21×Z20） ……（24） すなわち、トランジスタ１８のコレクタ電位
は、スイツチ２４が開放状態と導通状態との各々
の状態で回路定数で決定するそれぞれ異なる値に
設定される。従つて、トランジスタ１８のコレク
タ点に入力インピーダンスの高い被制御回路９を
接続すれば、トランジスタ１８のコレクタ電位は
被制御回路９の切換制御信号を与えることができ
る。
コレクタ電位をそれぞれI″C18、V″C18とすると I″C18I″E18I′22＋V′B1／R21 ……（22） V″C18＝VCC−（I″C18×Z20） VCC−｛（I′22＋V′B1／R21）×Z20｝ ……（23） （17）式、（23）式より V′C18＝V″C18＋（V′B1／R21×Z20） ……（24） すなわち、トランジスタ１８のコレクタ電位
は、スイツチ２４が開放状態と導通状態との各々
の状態で回路定数で決定するそれぞれ異なる値に
設定される。従つて、トランジスタ１８のコレク
タ点に入力インピーダンスの高い被制御回路９を
接続すれば、トランジスタ１８のコレクタ電位は
被制御回路９の切換制御信号を与えることができ
る。
本発明を、半導体集積回路に応用した場合、切
換回路のための特別な端子を必要とせず、バイア
ス回路、すなわち、バイアス電圧供給点に接続さ
れる、バイパスコンデンサ接続端子と兼用させる
事が可能であり、端子数に余裕のない場合に切換
回路を必要とする際に非常に有効な方法である。
換回路のための特別な端子を必要とせず、バイア
ス回路、すなわち、バイアス電圧供給点に接続さ
れる、バイパスコンデンサ接続端子と兼用させる
事が可能であり、端子数に余裕のない場合に切換
回路を必要とする際に非常に有効な方法である。
第３図は、３値の切換制御信号を出力可能な本
発明の他の実施例である。第３図において第１
図、第２図と同じ部分には同じ番号を付してあ
る。すなわち、ベースにバイアス電圧が与えられ
たトランジスタ１８のエミツタ及び差動回路を構
成しているトランジスタ１のベースに、トランジ
スタ２５、トランジスタ２６、ダイオード２７、
ダイオード２８、負荷２９、負荷３０及び定電流
源３１で構成されるプツシユプル回路を接続し、
且つ、トランジスタ２５，２６の各々のエミツタ
及びトランジスタ１のベースとの共通接続点によ
り端子１４を介し、バイパスのためのコンデンサ
１３及び抵抗２１を接続し、更に抵抗２１の他端
にＡ、Ｂ、Ｃの３状態に切換え可能なスイツチ２
４を接続する。但し、Ａは開放状態、Ｂは基準電
位点に接続する状態、Ｃは電源電圧供給点に接続
する状態とする。ここで、差動トランジスタ１，
２、カレントミラー回路を構成するトランジスタ
１６，１７、定電流源７、抵抗３，１９により構
成されている差動増幅器に対して、トランジスタ
２のベースに抵抗３，１９により与えられたバイ
アス電圧を差動増幅器の出力点であるトランジス
タ１のコレクタより、トランジスタ１８およびト
ランジスタ２５を介して、あるいはトランジスタ
１８、ダイオード２７および２８そしてトランジ
スタ２６を介してトランジスタ１のベースに直流
全帰還路が形成されるためトランジスタ１のベー
ス点に与えられる電位はトランジスタ２のベース
電位と等しくなる。この様にして与えられたトラ
ンジスタ１のベース電位と、抵抗２１とスイツチ
２４によるスイツチ回路の状態で決定する電流を
負荷２９及び負荷３０に流し、負荷に発生する電
位、すなわち切換制御信号を変化させる事が出来
る。
発明の他の実施例である。第３図において第１
図、第２図と同じ部分には同じ番号を付してあ
る。すなわち、ベースにバイアス電圧が与えられ
たトランジスタ１８のエミツタ及び差動回路を構
成しているトランジスタ１のベースに、トランジ
スタ２５、トランジスタ２６、ダイオード２７、
ダイオード２８、負荷２９、負荷３０及び定電流
源３１で構成されるプツシユプル回路を接続し、
且つ、トランジスタ２５，２６の各々のエミツタ
及びトランジスタ１のベースとの共通接続点によ
り端子１４を介し、バイパスのためのコンデンサ
１３及び抵抗２１を接続し、更に抵抗２１の他端
にＡ、Ｂ、Ｃの３状態に切換え可能なスイツチ２
４を接続する。但し、Ａは開放状態、Ｂは基準電
位点に接続する状態、Ｃは電源電圧供給点に接続
する状態とする。ここで、差動トランジスタ１，
２、カレントミラー回路を構成するトランジスタ
１６，１７、定電流源７、抵抗３，１９により構
成されている差動増幅器に対して、トランジスタ
２のベースに抵抗３，１９により与えられたバイ
アス電圧を差動増幅器の出力点であるトランジス
タ１のコレクタより、トランジスタ１８およびト
ランジスタ２５を介して、あるいはトランジスタ
１８、ダイオード２７および２８そしてトランジ
スタ２６を介してトランジスタ１のベースに直流
全帰還路が形成されるためトランジスタ１のベー
ス点に与えられる電位はトランジスタ２のベース
電位と等しくなる。この様にして与えられたトラ
ンジスタ１のベース電位と、抵抗２１とスイツチ
２４によるスイツチ回路の状態で決定する電流を
負荷２９及び負荷３０に流し、負荷に発生する電
位、すなわち切換制御信号を変化させる事が出来
る。
スイツチ２４がＡの状態の時のトランジスタ２
５，２６の各々のコレクタ電位をそれぞれVC25A、
VC26A、またこの時にトランジスタ２５，２６の
各々のコレクタに流れる電流をIC25A、IC26Aとする
と VC25A＝VCC−Z29×IC25A ……（25） VC26A＝Z30×IC26A ……（26） ここで、IC25A、IC26Aはプツシユプル回路を構成
しているダイオード２７，２８、及び定電流源３
１より従属的にアイドリング電流として決定され
る。また、トランジスタ１のベース電流IB1″が
VC25A、VC26Aに対し十分小さく、トランジスタ２
５，２６のそれぞれのエミツタ電流がトランジス
タ２５，２６のコレクタ電流に概略等しいとすれ
ば、 VC25A≒VC26A ……（27） となる。
５，２６の各々のコレクタ電位をそれぞれVC25A、
VC26A、またこの時にトランジスタ２５，２６の
各々のコレクタに流れる電流をIC25A、IC26Aとする
と VC25A＝VCC−Z29×IC25A ……（25） VC26A＝Z30×IC26A ……（26） ここで、IC25A、IC26Aはプツシユプル回路を構成
しているダイオード２７，２８、及び定電流源３
１より従属的にアイドリング電流として決定され
る。また、トランジスタ１のベース電流IB1″が
VC25A、VC26Aに対し十分小さく、トランジスタ２
５，２６のそれぞれのエミツタ電流がトランジス
タ２５，２６のコレクタ電流に概略等しいとすれ
ば、 VC25A≒VC26A ……（27） となる。
スイツチ２４がＢの状態の時のトランジスタ２
５，２６の各々のコレクタ電位VC25B、VC26Bは、 VC25B＝VCC−Z29（IC25A＋VB1″／R21） ＝VCC−Z29×（IC25A＋（VCC×R19／（R3＋R19））／
R21）……（28） VC26B＝VC26A ……（29） 但し、VB1″……トランジスタ１のベース電位 Z29、Z30……負荷２９，３０のインピーダンス となる。
５，２６の各々のコレクタ電位VC25B、VC26Bは、 VC25B＝VCC−Z29（IC25A＋VB1″／R21） ＝VCC−Z29×（IC25A＋（VCC×R19／（R3＋R19））／
R21）……（28） VC26B＝VC26A ……（29） 但し、VB1″……トランジスタ１のベース電位 Z29、Z30……負荷２９，３０のインピーダンス となる。
スイツチ２４がＣの状態の時のトランジスタ２
５，２６の各々のコレクタ電位VC25C、VC26Cは、 VC25C＝VC25A ……（30） VC26C＝Z30×IC26A＋Z30（（VCC−VB1″）／R21） ＝Z30×IC26A＋Z30×VCC×（１−（R19／（R3＋R19）
）／R21）……（31） この様にスイツチ２４の状態に応じてトランジ
スタ２５，２６の各々のコレクタ電位、すなわち
切換制御信号を取り出す事ができる。
５，２６の各々のコレクタ電位VC25C、VC26Cは、 VC25C＝VC25A ……（30） VC26C＝Z30×IC26A＋Z30（（VCC−VB1″）／R21） ＝Z30×IC26A＋Z30×VCC×（１−（R19／（R3＋R19）
）／R21）……（31） この様にスイツチ２４の状態に応じてトランジ
スタ２５，２６の各々のコレクタ電位、すなわち
切換制御信号を取り出す事ができる。
第３図による本発明の実施例においても、端子
１４は、バイアス電圧供給端子でもあり、切換回
路のための特別な端子を必要とせず、半導体集積
回路に使用した場合に有効である事は言う迄もな
い。
１４は、バイアス電圧供給端子でもあり、切換回
路のための特別な端子を必要とせず、半導体集積
回路に使用した場合に有効である事は言う迄もな
い。
第１図は従来例を示す回路図であり、第２図は
本発明の一実施例を示す回路図であり、また第３
図は本発明の他の実施例を示す回路図である。 １，２，１６，１７，１８，２５，２６……ト
ランジスタ、２７，２８……ダイオード、３，１
９，２１……抵抗、４……可変抵抗、５，６，２
０，２９，３０……負荷、１３……コンデンサ、
７，２２，３１……定電流源、８，２３……高入
力インピーダンス回路、９，１０……被制御回
路、１４，１５……端子、２４……スイツチ、１
１……電源電圧供給点、１２……基準電位点。
本発明の一実施例を示す回路図であり、また第３
図は本発明の他の実施例を示す回路図である。 １，２，１６，１７，１８，２５，２６……ト
ランジスタ、２７，２８……ダイオード、３，１
９，２１……抵抗、４……可変抵抗、５，６，２
０，２９，３０……負荷、１３……コンデンサ、
７，２２，３１……定電流源、８，２３……高入
力インピーダンス回路、９，１０……被制御回
路、１４，１５……端子、２４……スイツチ、１
１……電源電圧供給点、１２……基準電位点。
Claims (1)
- １ 差動型式に接続された第１および第２のトラ
ンジスタと、前記第１のトランジスタのベースに
バイアス電圧を印加する手段と、前記第１のトラ
ンジスタのコレクタに電流入力端子が接続され前
記第２のトランジスタに電流出力端子が接続され
たカレントミラー回路と、コレクタ負荷を有し前
記第２のトランジスタのコレクタ・ベース間にベ
ース・エミツタ路が接続された第３のトランジス
タと、前記第２のトランジスタのベースおよび電
位供給点間に接続されたインピーダンス素子およ
びスイツチ回路の直列回路とを備え、前記第３の
トランジスタのコレクタから前記スイツチ回路の
オン、オフにもとづく出力信号を得ることを特徴
とする半導体回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP15913281A JPS5860825A (ja) | 1981-10-06 | 1981-10-06 | 半導体回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP15913281A JPS5860825A (ja) | 1981-10-06 | 1981-10-06 | 半導体回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS5860825A JPS5860825A (ja) | 1983-04-11 |
| JPH029729B2 true JPH029729B2 (ja) | 1990-03-05 |
Family
ID=15686942
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP15913281A Granted JPS5860825A (ja) | 1981-10-06 | 1981-10-06 | 半導体回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS5860825A (ja) |
Families Citing this family (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP0651513B1 (en) * | 1993-10-29 | 1997-08-06 | STMicroelectronics S.r.l. | Integrated circuit with bidirectional pin |
| US5508650A (en) * | 1995-03-30 | 1996-04-16 | Maxim Integrated Products, Inc. | Dual feature input/timing pin |
Family Cites Families (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS55155118U (ja) * | 1979-04-24 | 1980-11-08 |
-
1981
- 1981-10-06 JP JP15913281A patent/JPS5860825A/ja active Granted
Also Published As
| Publication number | Publication date |
|---|---|
| JPS5860825A (ja) | 1983-04-11 |
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